KR20200145705A - 더미 셀의 제어 방법 및 반도체 장치 - Google Patents

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Abstract

[과제] 메모리 셀의 문턱값 분포의 안정화를 도모하는 고신뢰성의 반도체 장치 및 더미 셀의 제어 방법을 제공한다.
[해결 수단] NAND 스트링은, 소스선측 선택 트랜지스터(SEL_S), 소스선측의 더미 셀(DCS), 복수의 메모리 셀(MC0 내지 MC31), 비트선측의 더미 셀(DCD) 및 비트선측 선택 트랜지스터(SEL_D)를 포함한다. 본 발명의 더미 셀을 제어하는 방법은, 선택된 블록의 소거 후에, 해당 블록의 더미 셀(DCS)에 접속된 더미 워드선(DWLS)에 프로그램 전압을 인가해서 더미 셀(DCS)을 프로그램 상태로 프로그래밍하는 단계를 포함한다.

Description

더미 셀의 제어 방법 및 반도체 장치{METHOD FOR CONTROLLING DUMMY CELL AND SEMICONDUNTOR DEVICE}
본 발명은, 플래시 메모리 등의 반도체 기억장치에 관한 것으로, 특히 NAND 스트링에 포함되는 더미 셀의 제어에 관한 것이다.
NAND형 플래시 메모리는, 복수의 블록을 포함하는 메모리 셀 어레이를 포함하고, 각 블록에는, 비트선측 선택 트랜지스터와 소스선측 선택 트랜지스터 사이에 복수의 메모리 셀이 접속된 NAND 스트링이 복수 형성된다. 플래시 메모리의 미세화에 의해 비트선측 선택 트랜지스터/소스선측 선택 트랜지스터와 메모리 셀의 거리가 작아지면, 비트선측 선택 트랜지스터/소스선측 선택 트랜지스터의 드레인 단부에서 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage: GIDL)가 발생하고, 이것에 의해 인접하는 메모리 셀의 플로팅 게이트(floating gate)에 전자가 주입되어, 메모리 셀의 문턱값이 변동하거나, 혹은 오기입이 일어나 버린다. 이것을 억제하기 위하여, 비트선측 선택 트랜지스터/소스선측 선택 트랜지스터와 인접하는 메모리 셀 사이에, 데이터 기억과 무관한 더미 셀을 배치하고 있다(예를 들어, 특허문헌 1).
JP 2014-53565 A
NAND형 플래시 메모리에서는, 메모리 셀 어레이 내에 형성되는 블록의 수를 증가시킴으로써 기억 용량을 증가시키는 것이 가능하다. 그러나, 블록수를 증가시키면, 블록의 배열 방향으로 뻗는 글로벌 비트선의 배선길이가 길어지고, 그 증가한 부하 용량에 의해 판독 속도 등이 지연되어 버린다. 그래서, 기억 용량의 증가를 도모하면서 글로벌 비트선의 부하 용량을 억제하기 위하여 메모리 셀 어레이를 복수로 분할하고, 분할한 복수의 메모리 셀 어레이에 일정 수의 블록을 형성하고 있다.
이러한 메모리 셀 어레이를 복수로 분할한 멀티플 플레인(multiple plane)의 플래시 메모리에서는, 1개의 칩 위에 복수의 플레인이 형성되고, 1개의 플레인에 있어서, 메모리 셀 어레이, 행 디코더/구동회로, 열 디코더, 페이지 버퍼/감지 회로 등이 각각 기능적으로 동작 가능하다. 또한, 제어기나 입출력 회로는, 복수의 플레인에 의해서 공유할 수 있다. 제어기 또는 어드레스 디코더 등은, 입력된 열 어드레스 정보에 의거해서 복수의 플레인 중에서 1개 또는 복수의 플레인을 선택하거나, 선택된 플레인에 있어서 판독 동작, 프로그램 동작 혹은 소거 동작을 제어한다. 플레인의 선택은, 예를 들어, 외부에서 입력된 어드레스에 의거해서 제어기가 1개의 플레인을 선택하거나, 혹은 복수의 플레인을 동시에 선택한다.
도 1에, 2개의 플레인(P0, P1)이 형성된 플래시 메모리의 개략을 나타낸다. 해당 도면에는, 플레인(P0)과 플레인(P1)의 각각의 일부의 블록(n-1, n, n+1)과, 이들의 각 블록의 워드선을 구동하는 행구동회로(X_DRVn-1, n, n+1)와, 이들의 각 블록의 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 구동하는 구동 제어 회로(10A, 10B)가 예시되어 있다.
도 2에, 블록(n)의 NAND 스트링과 비트선 선택회로의 구성을 나타낸다. 여기에는, 1개의 짝수 글로벌 비트선(BLE)과 1개의 홀수 글로벌 비트선(BLO)과 이들에 접속된 NAND 스트링 및 비트선 선택회로(20)가 예시되어 있다. 1개의 NAND 스트링은, 직렬로 접속된 복수의 트랜지스터로 구성되고, 즉, 글로벌 비트선(BLE/BLO)에 접속된 비트선측 선택 트랜지스터(SEL_D)와, 비트선측의 더미 셀(DCD)과, 소스선(SL)에 접속된 소스선측 선택 트랜지스터(SEL_S)와, 소스선측의 더미 셀(DCS)과, 이들 더미 셀 간에 접속된 메모리 셀(MC0 내지 MC31)을 구비한다.
비트선 선택회로(20)는, 짝수 비트선(BLE)을 선택하기 위한 트랜지스터(BLSE), 홀수 비트선(BLO)을 선택하기 위한 트랜지스터(BLSo), 가상 전원(VIRPWR)을 짝수 비트선(BLE)에 접속하기 위한 트랜지스터(YBLE), 가상 전원(VIRPWR)을 홀수 비트선(BLO)에 접속하기 위한 트랜지스터(YBLO)를 포함해서 구성된다.
또, 플레인(P0, P1)의 각각에 구동 제어 회로(10A, 10B)가 준비된다. 구동 제어 회로(10A, 10B)는, 소스선측 선택 트랜지스터(SEL_S)를 구동하기 위한 선택 신호(SGS)와 비트선 선택 트랜지스터(SEL_D)를 구동하기 위한 선택 신호(SGD)를 출력한다. 구동 제어 회로(10A, 10B)는, 플래시 메모리의 동작에 따라서 선택 신호(SGS/SGD)의 전압 수준을 제어한다.
예를 들면, 판독 동작이 행해질 때, 플레인(P0)이 선택 플레인, 플레인(P1)이 비선택 플레인으로 되어, 블록(n)이 선택되는 것으로 한다. 행 디코더(도시 생략)는, 행 어드레스의 디코딩 결과에 의거해서 블록(n)을 선택하기 위한 블록 선택 신호(BSELn)를 선택 플레인(P0)의 행구동회로(X_DRVn) 및 비선택 플레인(P1)의 행구동회로(X_DRVn)에 공통으로 출력한다. 이것에 의해, 선택 플레인(P0) 및 비선택 플레인(P1)의 행구동회로(X_DRVn)의 패스 트랜지스터가 온(on)된다. 또, 블록 선택 신호(BSELn)는, 워드선이나 선택 신호(SGS/SGD)에 인가되는 전압이 패스 트랜지스터에 의해서 Vt 강하되지 않도록 충분히 높은 전압(예를 들어, 워드선에 고전압이 인가되면, 블록 선택 신호(BSELn)의 전압은 이것보다도 충분히 높은 전압)에서 구동된다.
선택 플레인(P0)에서는, 비트선측 선택 트랜지스터(SEL_D) 및 소스선측 선택 트랜지스터(SEL_S)를 온하여, 선택 워드선에 GND 전압이 인가되고, 비선택 워드선에 판독 전압(Vpass)이 인가되어, 선택 플레인(P0)의 페이지 버퍼/감지 회로에 있어서 선택 메모리 셀의 데이터가 판독되고, 이것이 외부로 출력된다.
다른 한편, 비선택 플레인(P1)에서는, 도 3에 나타낸 바이어스 전압에서 트랜지스터가 구동되어, 행구동회로(X_DRV)의 패스 트랜지스터는 온되지만, 선택 신호(SGS/SGD)가 GND이기 때문에, 비트선측 선택 트랜지스터(SEL_D) 및 소스선측 선택 트랜지스터(SEL_S)가 강제적으로 오프되어, 비선택 플레인(P1)의 메모리 셀은 선택 플레인(P0)의 동작의 영향을 받지 않는다.
구동 제어 회로(10A, 10B)는, 고전압의 선택 신호(SGS/SGD)를 출력할 필요가 있으므로, 고전압 바이어스를 스위칭하기 위해서 고전압 트랜지스터나 레벨 시프터를 가질 필요가 있어, 그 때문에, 레이아웃 면적이 커진다. 이것을 해결하기 위해서, 도 4에 나타낸 플래시 메모리는, 2개의 플레인(P0, P1)에 의해 공유되는 구동 제어 회로(10)를 구비하고 있다. 이 경우, 구동 제어 회로(10)는 선택 플레인(P0)과 비선택 플레인(P1)의 쌍방에 공통의 선택 신호(SGS/SGD)를 출력한다. 이 때문에, 비선택 플레인(P1)의 비트선측 선택 트랜지스터(SEL_D) 및 소스선측 선택 트랜지스터(SEL_S)를 강제적으로 오프하는 것이 가능하지 않아, 비선택 플레인의 NAND 스트링에 원치 않는 전류가 흐르고, 이것에 의해 메모리 셀의 문턱값 분포가 변동될 수 있다는 과제가 있다.
도 5에, 판독 동작 시에 비선택 플레인(P1)의 각 트랜지스터에 인가되는 바이어스 전압을 나타낸다. 판독 동작이 개시될 때, 비트선 선택회로(20)의 각 트랜지스터가 오프(게이트 전압=GND)이고, 그리고 비트선측 선택 트랜지스터(SEL_D)가 오프(선택 신호(SGD)=GND)이기 때문에, 비선택 플레인(P1)의 글로벌 비트선(BLE/BLO)은 플로팅 상태이다. 판독 동작이 개시되면, 구동 제어 회로(10)는 우선 선택 신호(SGD)를 H수준(VSGD=예를 들어, 4.5V)으로 세트한다. 이 선택 신호(SGD)는 비선택 플레인(P1)의 비트선측 선택 트랜지스터(SEL_D)에도 공급된다. 그러면, 비선택 플레인(P1)의 글로벌 비트선(BLE/BLO)은, 게이트의 선택 신호(SGD)와의 용량결합의 영향을 받고, 글로벌 비트선(BLE/BLO)의 전압은, 최종적으로 플로팅 상태의 0V로부터 0.5V 혹은 그 이상의 전압(용량결합비에 의함)까지 상승한다.
다음에, 구동 제어 회로(10)는, 선택 신호(SGS)를 H수준(VSGS = 예를 들어, 4.5V)으로 세트하고, 이 선택 신호(SGS)는, 비선택 플레인(P1)의 소스선측 선택 트랜지스터(SEL_S)에도 공급된다. 더미 셀(DCS/DCD)은, 소거된 상태(음의 문턱값)이고, 더미 워드선(DWLS/DWLD)에는 GND가 인가되며, 이때, 만약에 NAND 스트링의 모든 메모리 셀(30)이 깊게 소거된 상태(음의 문턱값)이면, NAND 스트링에 셀 전류(Ic)가 발생한다. 즉, 온 상태인 비트선측 선택 트랜지스터(SEL_D) 및 소스선측 선택 트랜지스터(SEL_S)를 개재해서 글로벌 비트선(BLE/BLO)으로부터 소스선(SL)에 전류가 흐른다. 가령, 워드선(WL)의 전부가 GND로 세트되어 있어도, 이 셀 전류(Ic)의 발생은 피할 수 없다. 셀 전류(Ic)가 흐르면, 메모리 셀의 문턱값 분포를 변동시켜, 신뢰성의 저하를 초래해 버린다.
본 발명은, 이러한 종래의 과제를 해결하여, 메모리 셀의 문턱값 분포의 안정화를 도모하는 고신뢰성의 반도체 장치 및 더미 셀의 제어 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 플래시 메모리의 NAND 스트링에 포함되는 더미 셀을 제어하는 방법은, 선택된 블록의 소거 후에, 해당 블록의 더미 셀에 접속된 더미 워드선에 프로그램 전압을 인가해서 더미 셀을 프로그램 상태로 프로그래밍하는 단계를 포함한다.
소정의 실시형태에서는, NAND 스트링은, 비트선측 선택 트랜지스터와 메모리 셀과의 사이에 접속된 제1 더미 셀과 소스선측 선택 트랜지스터와 메모리 셀 사이에 접속된 제2 더미 셀을 포함하고, 상기 프로그래밍하는 단계는, 제1 및 제2 더미 셀의 적어도 한쪽을 프로그래밍한다. 소정의 실시형태에서는, 상기 프로그래밍하는 단계는 제2 더미 셀을 프로그래밍한다. 소정의 실시형태에서는, 상기 프로그램 상태는 더미 워드선에 GND 수준의 전압이 인가되었을 때에 더미 셀이 도통하지 않는 상태이다.
본 발명에 따른 반도체 장치는, 더미 셀을 포함하는 NAND 스트링이 형성된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 선택한 블록을 소거하는 소거 수단과, 상기 소거 수단에 의해 블록의 소거 후에, 더미 셀에 접속된 더미 워드선에 프로그램 전압을 인가해서 더미 셀을 프로그램 상태로 프로그래밍하는 프로그램 수단을 포함한다.
소정의 실시형태에서는, NAND 스트링은, 비트선측 선택 트랜지스터와 메모리 셀 사이에 접속된 제1 더미 셀과 소스선측 선택 트랜지스터와 메모리 셀 사이에 접속된 제2 더미 셀을 포함하고, 상기 프로그램 수단은, 제1 및 제2 더미 셀 중 적어도 한쪽을 프로그래밍한다. 소정의 실시형태에서는, 상기 프로그램 수단은 제2 더미 셀을 프로그래밍한다. 소정의 실시형태에서는, 상기 프로그램 상태는, 더미 워드선에 GND 수준의 전압이 인가되었을 때에 더미 셀이 도통하지 않는 상태이다. 소정의 실시형태에서는, 메모리 셀 어레이는 복수의 플레인을 포함하고, NAND 스트링에 포함되는 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 구동하기 위한 선택 신호가 복수의 플레인에 공통으로 공급된다.
본 발명에 따른 반도체 장치는, 더미 셀을 포함하는 NAND 스트링이 형성된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 선택한 블록을 소거하는 소거 수단과, 상기 소거 수단에 의해 블록의 소거 후에, 더미 셀에 접속된 더미 워드선에 프로그램 전압을 인가해서 더미 셀을 프로그램 상태로 프로그래밍하는 프로그램 수단을 포함한다.
소정의 실시형태에서는, NAND 스트링은 비트선측 선택 트랜지스터와 메모리 셀 사이에 접속된 제1 더미 셀과 소스선측 선택 트랜지스터와 메모리 셀 사이에 접속된 제2 더미 셀을 포함하고, 상기 프로그램 수단은 제1 및 제2 더미 셀 중 적어도 한쪽을 프로그래밍한다. 소정의 실시형태에서는, 상기 프로그램 수단은 제2 더미 셀을 프로그래밍한다. 소정의 실시형태에서는, 상기 프로그램 상태는 더미 워드선에 GND 수준의 전압이 인가되었을 때에 더미 셀이 도통하지 않는 상태이다. 소정의 실시형태에서는, 반도체 장치는 NAND 스트링에 포함되는 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 구동하기 위한 선택 신호를 출력하는 구동수단을 더 포함하되, 해당 구동수단은 상기 메모리 셀 어레이의 복수의 플레인에 의해 공유된다.
또한, 본 발명에 따른 반도체 장치는, 더미 셀을 포함하는 NAND 스트링이 형성된 플레인을 복수 소유하는 메모리 셀 어레이와, 어드레스 정보에 의거해서 복수의 플레인의 각각의 블록을 선택하는 선택수단과, NAND 스트링에 포함되는 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 구동하기 위한 선택 신호를 상기 선택수단에 의해 선택된 복수의 플레인의 각 블록에 공통으로 출력하는 구동수단과, 상기 선택수단에 의해 선택된 블록을 소거할 때, 해당 블록의 소거 후에 해당 블록에 포함되는 더미 셀을 프로그램 상태로 프로그래밍하는 더미 셀 제어 수단을 포함한다.
소정의 실시형태에서는, 반도체 장치는, 복수의 플레인 중에서 어느 하나의 플레인을 선택하는 플레인 선택수단을 더 포함하되, 상기 선택수단은, 상기 플레인 선택수단에 의해 선택된 플레인 및 비선택 플레인의 각 블록을 선택한다. 소정의 실시형태에서는, 비선택 플레인의 더미 셀은, 더미 워드선에 인가된 전압에 의해 도통되지 않는다. 소정의 실시형태에서는, 반도체 장치는 상기 선택수단에 의해 선택된 블록의 페이지를 판독하는 판독수단을 더 포함하되, 해당 판독수단은, 선택된 플레인의 더미 워드선에 프로그램 상태의 여하에 관계없이 더미 셀이 도통하는 판독 전압을 인가하고, 비선택 플레인의 더미 워드선에 GND 수준의 전압을 인가한다.
본 발명에 따르면, NAND 스트링에 포함되는 더미 셀을, 블록의 소거 후에 프로그램 상태로 프로그래밍함으로써, 비동작 시 또는 비선택 시에 NAND 스트링에 흐르는 원치 않는 전류의 발생을 억제할 수 있다.
도 1은 종래의 멀티플레인 타입의 플래시 메모리의 개략을 나타낸 도면이다.
도 2는 메모리 셀 어레이의 n번째의 블록의 NAND 스트링과 이것에 접속된 비트선 선택회로의 구성을 나타낸 도면이다.
도 3은 비선택 플레인에 있어서의 NAND 스트링 및 비트선 선택회로의 각 트랜지스터의 바이어스 전압을 나타낸 도면이다.
도 4는 종래의 멀티플레인 타입의 플래시 메모리에 있어서 구동 제어 회로가 각 플레인에 공유되는 구성을 나타낸 도면이다.
도 5는 도 4에 나타낸 플래시 메모리의 과제를 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 나타낸 도면이다.
도 7은 NAND형 플래시 메모리의 동작 시에 인가되는 바이어스 전압을 나타내는 테이블이다.
도 8은 본 발명의 실시예에 따른 더미 셀의 제어 방법을 설명하는 순서도이다.
도 9는 본 발명의 실시예에 따른 더미 셀을 프로그래밍하는 예를 설명하는 도다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명에 따른 반도체 장치는, 예를 들어, NAND형 플래시 메모리, 혹은 이러한 플래시 메모리를 내장하는 마이크로 프로세서, 마이크로제어기, 로직, ASIC, 화상이나 음성을 처리하는 프로세서, 무선신호 등의 신호를 처리하는 프로세서 등이다.
[실시예]
도 6은 본 발명의 실시예에 따른 멀티플레인 타입의 NAND형 플래시 메모리의 구성을 나타낸 도면이다. 본 실시예의 플래시 메모리(100)는, 복수의 플레인(P0, P1)을 포함하는 메모리 셀 어레이(110)와, 외부 입출력 단자(I/O)에 접속되어 데이터의 입력 또는 출력을 행하는 입출력 회로(120)와, 입출력 회로(120)로부터의 어드레스 데이터를 받는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터 받은 커맨드나 외부 제어 신호(CLE, ALE 등)에 의거해서 각 부를 제어하는 제어기(140)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)에 의거해서 블록의 선택이나 워드선 등의 구동을 행하는 워드선 선택·구동회로(150)와, 선택 페이지로부터 판독된 데이터를 유지하거나, 선택 페이지에 프로그램해야 할 데이터를 유지하는 페이지 버퍼/감지 회로(160)와, 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)에 의거해서 페이지 버퍼/감지 회로(160) 내의 데이터의 선택 등을 행하는 열선택 회로(170)와, 데이터의 판독, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 소거 전압(Vers), 판독 전압(Vread) 등)을 생성하는 내부전압 발생회로(180)를 포함해서 구성된다.
메모리 어레이(110)는, 상기한 바와 같이 2개의 플레인(P0, P1)을 포함하고, 각 플레인에는, 열방향으로 m개의 블록이 형성된다. 1개의 블록에는, 도 2에 나타낸 바와 같이 행방향으로 복수의 NAND 스트링이 형성된다. 1개의 NAND 스트링은, 소스선측 선택 트랜지스터(SEL_S), 소스선측 더미 셀(DCS), 직렬로 접속된 복수의 메모리 셀(MC0 내지 MC31), 드레인측 더미 셀(DCD), 비트선측 선택 트랜지스터(SEL_D)를 포함하고, 소스선측 선택 트랜지스터(SEL_S)가 공통 소스선(SL)에 접속되고, 비트선측 선택 트랜지스터(SEL_D)가 대응하는 글로벌 비트선(BLE) 또는 BLO에 접속된다.
메모리 셀(MC0 내지 MC31)의 게이트에 접속된 워드선(WL0 내지 WL31), 및 더미 셀(DCS), DCD의 게이트에 접속된 더미 워드선(DWLS, DWLD)은, 워드선 선택·구동회로(150)에 의해 구동된다. 워드선 선택·구동회로(150)는, 선택 플레인 또는 비선택 플레인의 워드선 및 더미 워드선을 개별로 구동 제어하는 것이 가능하다. 또한, 소스선측 선택 트랜지스터(SEL_S) 및 비트선측 선택 트랜지스터(SEL_D)의 게이트에는, 워드선 선택·구동회로(150)에 포함되는 구동 제어 회로(10)(도 4 참조)로부터 선택 신호(SGS) 및 선택 신호(SGD)가 공급된다. 구동 제어 회로(10)는, 복수의 플레인에 의해서 공유되고, 즉, 선택 플레인 및 비선택 플레인의 각 선택 블록에 대해서 선택 신호(SGS/SGD)를 공통으로 공급한다.
또, NAND 스트링은, 기판 표면에 형성된 2차원 어레이 형태이어도 되고, 기판 표면 상에 형성된 반도체층을 이용하는 3차원 어레이 형태이어도 된다. 또한, 1개의 메모리 셀은, 1비트(2값 데이터)를 기억하는 SLC 타입이어도 되고, 다비트를 기억하는 MLC 타입이어도 된다.
각 플레인의 각 블록의 NAND 스트링은 비트선측 선택 트랜지스터(SEL_D)를 개재해서 글로벌 비트선(BLE/BLO)에 접속되고, 글로벌 비트선(BLE/BLO)은 비트선 선택회로(20)를 개재해서 페이지 버퍼/감지 회로(160)에 접속된다.
도 7은 플래시 메모리의 각 동작 시에 인가되는 바이어스 전압의 일례를 게시한 테이블이다. 판독 동작에서는, 비트선에 어떤 정의 전압을 인가하고, 선택 워드선에 어떤 판독 전압(예를 들면 0V)을 인가하고, 비선택 워드선에 판독 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 신호(SGD)/SGS에 정의 전압(예를 들면 4.5V)을 인가하고, 비트선측 선택 트랜지스터(SEL_D) 및 소스선측 선택 트랜지스터(SEL_S)를 온하고, 공통 소스선에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택 워드선에 고전압의 프로그램 전압(Vpgm)(15 내지 20V)을 인가하고, 비선택의 워드선에 중간전위(예를 들면 10V)를 인가하고, 비트선측 선택 트랜지스터(SEL_D)를 온하고, 소스선측 선택 트랜지스터(SEL_S)를 오프시켜, "0" 또는 "1"의 데이터에 따른 전위를 비트선에 공급한다. 소거 동작에서는, 블록 내의 선택 워드선에 0V를 인가하고, P웰에 고전압(예를 들면 20V)을 인가하고, 블록 단위로 데이터를 소거한다.
멀티플레인 타입의 플래시 메모리(100)에서는, 예를 들어, 외부에서 입력된 열 어드레스 정보(Ay)에 의거해서 플레인(P0) 또는 (P1)의 선택이 가능하다. 또한, 모드를 선택하는 커맨드에 따라서 플레인(P0) 및 (P1)의 쌍방을 선택하는 것도 가능하다. 제어기(140)는, 판독 동작, 프로그램 동작 및 소거 동작 시에, 선택 플레인 및 비선택 플레인을 개별로 제어하는 것이 가능하다. 워드선 선택·구동회로(150)는, 어드레스 정보(Ax)에 의거해서 블록을 선택하기 위한 H수준의 블록 선택 신호(BSEL)를 패스 트랜지스터의 게이트에 출력하고, 패스 트랜지스터를 온시키지만, 이 블록 선택 신호(BSEL)는, 동시에 비선택 플레인에도 출력된다. 즉, 선택 플레인의 블록에 대응하는 비선택 플레인의 블록에 접속된 패스 트랜지스터도 온된다. 또한, 상기한 바와 같이, 구동 제어 회로(10)로부터 출력되는 선택 신호(SGS/SGD)는, 플래시 메모리의 동작에 따른 전압으로 구동되고(도 7 참조), 이 구동 전압이 온 상태의 패스 트랜지스터를 개재해서 비선택 플레인의 블록에 공급되고, 이것이 원인으로 되어서, 비선택 플레인의 NAND 스트링에 원치 않는 셀 전류(Ic)가 흐른다(도 5 참조).
본 실시예에서는, 비선택 플레인의 NAND 스트링 셀 전류(Ic)를 억제하기 위하여, NAND 스트링에 포함되는 더미 셀을 프로그램 상태로 한다. 특히, 선택된 플레인을 소거하는 것 이외의 동작을 수행하기 전에, 비선택 플레인의 NAND 스트링 내 더미 셀은 프로그램 상태로 된다. NAND 스트링에는, 소스선측 선택 트랜지스터(SEL_S)와 메모리 셀(MC0) 사이에 소스선측의 더미 셀(DCS)이 접속되고, 비트선측 선택 트랜지스터(SEL_D)와 메모리 셀(MC31) 사이에 비트선측의 더미 셀(DCD)이 접속된다. 더미 셀(DCS/DCD)은, 소스선측 선택 트랜지스터(SEL_S)나 비트선측 선택 트랜지스터(SEL_D)에 인접하는 메모리 셀(MC0, MC31)이 GIDL 등에 의해서 잘못하여 프로그래밍되거나, 혹은 문턱값이 변동하는 것을 방지하기 위하여, 데이터 기억과는 무관하게 설치된 것이다. 더미 셀(DCD/DCS)의 적어도 한쪽을 프로그래밍함으로써, 더미 셀의 문턱값이 양의 방향으로 시프트한다. 만일 비선택 플레인의 NAND 스트링에 H수준의 선택 신호(SGS/SGD)가 인가되어, 용량결합에 의해 글로벌 비트선의 전압이 상승했다고 해도, 프로그래밍된 더미 셀은, 더미 워드선에 인가되는 GND(0V)로 오프할 수 있고, 더미 셀은 NAND 스트링을 관통하려고 하는 셀 전류(Ic)를 차단한다.
도 8은 본 실시예의 플래시 메모리에 있어서의 더미 셀을 제어하기 위한 동작 순서도이다. 제어기(140)는, 외부에서 입력된 소거 커맨드 또는 자신에게 탑재되는 가비지 콜렉션(garbage collection) 기능 등을 실행할 때의 내부의 소거 커맨드에 응답해서 선택 플레인의 선택 블록을 소거한다(S100). 제어기(140)는, 선택 블록을 소거하면, 즉시, 소거한 선택 블록의 소스선측의 더미 셀(DCS)의 페이지를 프로그래밍한다(S110). 구체적으로는, 더미 셀(DCS)의 어드레스는 미리 논리 레지스터 회로에 저장되고, 더미 셀(DCS)에 접속된 더미 워드선(DWLS)은, 선택 블록이 워드선 선택·구동 회로(150)를 통해서 소거 검증을 통과한 후에 자동적으로 선택될 수 있고, 워드선 선택·구동 회로(150)는 도 7에 도시된 바이어스 전압에 따라서 더미 워드선(DWLS)에 프로그램(기입) 전압을 인가한다. 그러나, 더미 셀(DCS)의 프로그래밍은 단지 더미 셀(DCS)의 문턱값을 양(Vth>0)으로 만들 필요가 있으므로, 이에 대응하는 프로그램 전압으로 조정되는 것도 가능하다. 예를 들어, 플레인(P0)을 판독하기 전에, 제어기(140)는 소거 코맨드에 응답하여 플레인(P1) 내의 선택 블록을 소거하도록 구성되고, 제어기(140)는 플레인(P1) 내의 선택 블록이 소거 검증을 통과한 직후에 소거된 선택 블록의 소스선측 더미 셀(DCS)을 프로그래밍하도록 구성된다.
또 다른 실시형태에서, 제어기는 소거 코멘트 이외의 코멘드에 응답하도록 구성되고, 제어기는 소거 코맨드 이외의 코맨드에 응답하도록 구성되고, 상기 제어기는, 소거 동작 이외의 동작을 수행하기 위하여, 선택 신호 SGS/SGD을 제공하기 전에 비선택 플레인 상의 선택된 블록의 더미 셀을 프로그래밍하고, 더미셀의 프로그래밍이 끝난 후에 선택 신호(SGS/SGD)를 선택 플레인 및 비선택 플레인에 제공한다. 구체적으로는, 제어기는 판독 코맨드에 응답하여 특정 코맨드를 생성하도록 구성되고, 그 특정 코맨드는 더미 셀을 선택하고 프로그래밍하는데 사용되며, 이때, 프로그래밍되기에 바람직한 더미 셀의 플레인은 판독되기에 바람직한 플레인과는 다르고, 제어기는, 판독 동작을 수행하기 위하여, 더미 셀의 프로그래밍이 끝난 후에 선택 신호(SGS/SGD)를 선택 플레인 및 비선택 플레인에 제공한다. 구동 제어 회로(10)는 특정 코맨드에 응답하는 것이 불가능할 수 있고, 더미 셀의 프로그래밍이 끝난 후에 가능하게 될 수 있다. 여기서, 더미 셀은 특정 코맨드가 발행된 경우에만 선택될 수 있고; 즉, 일반적인 동작(예컨대, 판독, 프로그래밍 및 소거 동작) 동안, 더미 셀은 선택되지 않는다.
이와 같이 선택된 블록을 소거하는 동안 구동 전압과 동일한 선택 신호(SGS/SGD)가 선택 플레인과 비선택플레인에 제공되기 전에 비선택 플레인 상의 더미 셀을 프로그래밍해둠으로써, 비선택 플레인의 NAND 스트링에 선택 신호(SGS/SGD)의 바이어스 전압이 인가되었을 때에 일어날 수 있는 셀 전류(Ic)의 발생을 방지할 수 있다. 도 9는, 더미 셀(DCS)을 프로그래밍했을 때의 비선택 플레인의 NAND 스트링 셀 전류(Ic)의 발생의 억제를 설명하는 도면이다. 여기에서는, 플레인(P0)을 선택 플레인, 플레인(P1)을 비선택 플레인으로 하고, 선택 블록(n)의 선택 페이지의 판독이 행해지는 것으로 가정한다. 또한, 소스선측의 더미 셀(DCS)은 미리 프로그래밍된 상태에 있다.
판독 동작이 개시될 때, 비선택 플레인(P1)의 글로벌 비트선(BLE/BLO)은, 관련되는 트랜지스터의 게이트 전압이 GND이기 때문에 플로팅 상태에 있다. 그 다음에, 선택 플레인측에서는 비트선을 프리차지하기 위하여, 선택 신호(SGD)가 GND로부터 H수준(VSGD=4.5V)으로 구동된다. 이 구동 전압은, 비선택 플레인측의 비트선측 선택 트랜지스터(SEL_D)의 게이트에 인가되고, 이것에 응답해서, 글로벌 비트선(BLE/BLO)의 플로팅 전압이 게이트와의 커플링에 의해 상승한다. 이때, 선택 플레인측에서는, 비선택 워드선 및 더미 워드선에는 판독 전압(Vpass)(예를 들어, 4.5V)이 인가되지만, 비선택 플레인에서는, 워드선(WL0 내지 WL31) 및 더미 워드선(DWLD/DWLS)에는 GND가 인가된다. 여기서, 선택 플레인측에서는, 더미 워드선 상의 판독 패스 전압(Vpass)이 선택 플레인 상의 더미 셀의 프로그램 상태가 어떠한 지에 관계없이 더미 셀을 온 상태로 전환시키도록 구성된다.
다음에, 선택 플레인측에서는, 비트선에 프리차지된 전하를 방전시키기 위하여, 선택 신호(SGS)가 GND로부터 H수준(VSGS=4.5V)으로 구동된다. 이 구동 전압은, 비선택 플레인측의 소스선측 선택 트랜지스터(SEL_S)의 게이트에도 인가되어, 소스선측 선택 트랜지스터(SEL_S)가 온 상태가 된다. 그러나, 더미 셀(DCS)은 프로그래밍되어 있고, 그 문턱값은 양의 전압이며, 그리고 비선택 플레인측의 더미 워드선은 GND로 인가되어 있기 때문에, 더미 셀(DCS)은 온할 수 없다. 따라서, 글로벌 비트선(BLE/BLO)의 전압이 0.5V 또는 그 이상으로 상승하고, 그리고 비트선측 선택 트랜지스터(SEL_D) 및 소스선측 선택 트랜지스터(SEL_S)가 온 상태가 되었다고 해도, NAND 스트링을 관통하는 셀 전류(Ic)는 발생하지 않는다. 그 때문에, 비선택 플레인에 있어서 메모리 셀의 문턱값 분포가 변동하는 것이 방지된다.
또 본 실시예에서는, 소스선측의 더미 셀(DCS)을 프로그래밍하는 예를 제시해했지만, 이것은, 일반적인 시퀀셜 프로그램의 경우에는, 소스선측의 메모리 셀로부터 비트선측에의 메모리 셀로 순서대로 행해진다. 그 때문에, 본 실시예에서도 소스선측의 더미 셀(DCS)을 프로그래밍한다.
단, 본 발명은, 반드시 소스선측의 더미 셀 프로그램으로 한정되는 것은 아니다. 요컨대, 셀 전류(Ic)를 차단할 수 있으면 되므로, 비트선측의 더미 셀(DCD)을 프로그래밍하도록 해도 되고, 혹은 비트선측의 더미 셀(DCD)과 소스선측의 더미 셀(DCS)의 쌍방을 프로그래밍하도록 해도 된다. 또한 소스선측에 복수의 더미 셀을 설치하거나, 비트선측에 복수의 더미 셀을 설치했을 경우에는, 그들의 일부 또는 전부의 더미 셀을 프로그래밍하도록 해도 된다.
상기 실시예에서는, 2개의 플레인을 구비하는 플래시 메모리를 예시했지만, 플레인의 수는 2개로 한정되지 않고, 3개 이상이어도 된다. 예를 들면, 플레인수가 4개일 때, 2개의 플레인에 있어서 1개의 구동 제어 회로(10)가 공유되고, 나머지 2개의 플레인에 있어서 1개의 구동 제어 회로(10)가 공급되도록 해도 되고, 4개의 플레인에 있어서 1개의 구동 제어 회로(10)가 공유되도록 해도 된다.
본 발명의 바람직한 실시형태에 대해서 상세히 기술했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형·변경이 가능하다.
10, 10A, 10B: 구동 제어 회로 20: 비트선 선택회로
30: 강하게 소거된 메모리 셀 Ic: 셀 전류
BL, BLO: 글로벌 비트선 100: 플래시 메모리

Claims (14)

  1. 플래시 메모리의 NAND 스트링에 포함되는 더미 셀을 제어하는 방법으로서,
    선택된 블록의 소거 후에, 상기 블록의 상기 더미 셀에 접속된 더미 워드선에 프로그램 전압을 인가해서 상기 더미 셀을 프로그램 상태로 프로그래밍하는 단계를 포함하는, 더미 셀을 제어하는 방법.
  2. 제1항에 있어서, NAND 스트링은, 비트선측 선택 트랜지스터와 메모리 셀 사이에 접속된 제1 더미 셀과 소스선측 선택 트랜지스터와 상기 메모리 셀 사이에 접속된 제2 더미 셀을 포함하고,
    상기 프로그래밍하는 단계는, 상기 제1 및 상기 제2 더미 셀 중 적어도 한쪽을 프로그래밍하는, 더미 셀을 제어하는 방법.
  3. 제2항에 있어서, 상기 프로그래밍하는 단계는 상기 제2 더미 셀을 프로그래밍하는, 더미 셀을 제어하는 방법.
  4. 제1항에 있어서, 상기 프로그램 상태는, 상기 더미 워드선에 GND 수준의 전압이 인가되었을 때에 상기 더미 셀이 도통하지 않는 상태인, 더미 셀을 제어하는 방법.
  5. 제1항에 있어서, 메모리 셀 어레이는 복수의 플레인(plane)을 포함하고, 상기 NAND 스트링에 포함되는 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 구동하기 위한 선택 신호가 복수의 플레인에 공통으로 공급되는, 더미 셀을 제어하는 방법.
  6. 반도체 장치로서,
    더미 셀을 포함하는 NAND 스트링이 형성된 메모리 셀 어레이;
    상기 메모리 셀 어레이의 선택한 블록을 소거하는 제어기(140); 및
    상기 제어기에 의해 블록의 소거 후에, 상기 더미 셀에 접속된 더미 워드선에 프로그램 전압을 인가해서 상기 더미 셀을 프로그램 상태로 프로그래밍하는 제어기(140)
    를 포함하는, 반도체 장치.
  7. 제6항에 있어서, 상기 NAND 스트링은, 비트선측 선택 트랜지스터와 메모리 셀 사이에 접속된 제1 더미 셀과 소스선측 선택 트랜지스터와 상기 메모리 셀 사이에 접속된 제2 더미 셀을 포함하고,
    상기 제어기는 제1 및 제2 더미 셀 중 적어도 한쪽을 프로그래밍하는, 반도체 장치.
  8. 제7항에 있어서, 상기 제어기는 상기 제2 더미 셀을 프로그래밍하는, 반도체 장치.
  9. 제6항에 있어서, 상기 프로그램 상태는 상기 더미 워드선에 GND 수준의 전압이 인가되었을 때에 상기 더미 셀이 도통하지 않는 상태인, 반도체 장치.
  10. 제6항에 있어서, 반도체 장치는 상기 NAND 스트링에 포함되는 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 구동하기 위한 선택 신호를 출력하는 구동수단을 더 포함하되, 상기 구동수단은 상기 메모리 셀 어레이의 복수의 플레인에 의해 공유되는, 반도체 장치.
  11. 반도체 장치로서,
    더미 셀을 포함하는 NAND 스트링이 형성된 플레인을 복수개 갖는 메모리 셀 어레이;
    어드레스 정보에 의거해서 상기 복수의 플레인의 각각의 블록을 선택하는 워드선 선택·구동회로(150);
    상기 NAND 스트링에 포함되는 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 구동하기 위한 선택 신호를 상기 워드선 선택·구동회로에 의해 선택된 복수의 플레인의 각 블록에 공통으로 출력하는 구동수단; 및
    상기 워드선 선택·구동회로에 의해 선택된 블록을 소거할 때, 해당 블록의 소거 후에 해당 블록에 포함되는 더미 셀을 프로그램 상태로 프로그래밍하는 더미 셀 제어 수단
    을 포함하는 반도체 장치.
  12. 제11항에 있어서, 반도체 장치는 상기 복수의 플레인 중에서 어느 하나의 플레인을 선택하는 제어기(140)를 더 포함하되,
    상기 워드선 선택·구동회로는, 상기 제어기(140)에 의해서 선택된 플레인 및 비선택 플레인의 각 블록을 선택하는, 반도체 장치.
  13. 제11항에 있어서, 비선택 플레인의 더미 셀은 더미 워드선에 인가된 전압에 의해서 도통되지 않는, 반도체 장치.
  14. 제12항 또는 제13항에 있어서,
    반도체 장치는 상기 워드선 선택·구동회로에 의해 선택된 블록의 페이지를 판독하는 워드선 선택·구동회로(150)를 더 포함하되,
    상기 워드선 선택·구동회로는, 선택된 플레인의 더미 워드선에 프로그램 상태의 여하에 관계없이 더미 셀이 도통하는 판독 전압을 인가하고, 비선택 플레인의 더미 워드선에 GND 수준의 전압을 인가하는, 반도체 장치.
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