JP5378574B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】 より高速にデータの読出しまたは書込みを行うことができる冗長機能を備えたメモリ装置を提供する。
【解決手段】 メモリ装置２０は、フラッシュメモリ４０と、フラッシュメモリ４０を制御するコントローラ３０を有する。フラッシュメモリは、複数の記憶素子を有するメモリ領域と、複数の記憶素子を有する冗長メモリ領域と、メモリ領域の記憶素子のための冗長情報を記憶する冗長情報記憶部１４０とを有する。冗長情報記憶部１４０は、コントローラ３０からの要求に応答して冗長情報をコントローラ３０に転送する。コントローラ３０は、フラッシュメモリに対して冗長情報の転送を要求する要求部と、冗長情報を保持する冗長情報保持部と、保持された冗長情報に基づきフラッシュメモリから読み出されたデータまたはフラッシュメモリに書込むデータを制御する制御部とを有する。
【選択図】 図２

Description

本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリの冗長に関する。

ＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを列方向に配置したブロックが複数形成されたメモリアレイを含んで構成される。ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを有し、一方の端部は、選択トランジスタを介してビット線に接続され、他方の端部は、選択トランジスタを介してソース線に接続される。データの読出しや書込み（プログラム）は、ＮＡＮＤストリングに接続されたビット線を介して行われる。

フラッシュメモリ、ＤＲＡＭ等の半導体メモリでは、集積度が年々増加し、不良または欠陥のない記憶素子を製造することは難しい。このため、メモリチップ上には、製造工程中に発生する記憶素子の物理的な欠陥を見かけ上救済するための冗長スキームが利用される。例えば、ある冗長スキームでは、物理的な欠陥を有する記憶素子のアドレスを冗長メモリ領域の記憶素子のアドレスに変換するアドレス変換回路と、欠陥を有する記憶素子を救済するための冗長メモリ領域とを備えている。欠陥を有する記憶素子と冗長メモリ領域の記憶素子とのアドレス情報は、メモリチップのテスト時または製造出荷時にヒューズＲＯＭやレジスタ等に格納される。そして、欠陥を有する記憶素子のアドレスが入力され、当該アドレスが検出されると、欠陥を有する記憶素子へのアクセスが禁止され、その代わりに冗長メモリ領域の記憶素子がアクセスされ、外部からはあたかも欠陥を有する記憶素子が存在しないようにみえる（例えば、特許文献１、２）。こうした冗長スキームを利用することで、少ない数の記憶素子の欠陥が発生したとしても、良品として扱うことができるため、歩留まりが向上し、メモリのコストを低減することができる。

特開２０００−３１１４９６号公報 特開２００２−２８８９９３号公報

上記したように、フラッシュメモリ等の半導体メモリ上には、欠陥を有する記憶素子を救済するための冗長機能が搭載されている。図１０は、フラッシュメモリのページ読出しの動作において欠陥ビットＦＢが冗長ビットＲＢに置換される動作例を示している。フラッシュメモリ４００のページバッファ４１０には、メモリアレイから読み出された１ページ分のデータが保持されている。この１ページには、メインメモリ領域ＭＭとその冗長メモリ領域ＭＲから読み出されたデータが含まれる。カラム制御回路４２０は、ページバッファ４１０から並列に転送されたデータを保持するデータレジスタを含み、例えばカウンタのアドレス値をインクリメントさせながら、データレジスタに保持されたデータを順次直列に連続的に読出し、読み出されたデータは、Ｉ／Ｏバッファ４３０へ転送される。仮に、メインメモリ領域ＭＭのカラムアドレスＡｄｄＦに欠陥ビットＦＢがあった場合には、カラム制御回路は、カウンタのアドレス値が欠陥ビット（すなわちカラムアドレスＡｄｄＦ）に一致すると、アドレスポインタによって冗長メモリ領域ＭＲの冗長ビットＲＢにアドレス値を変更し、欠陥ビットＦＢを冗長ビットＲＢに置換する。

欠陥ビットＦＢは、製品出荷時に存在している、電気的なショートやオープン等を含む物理的な欠陥であり、欠陥ビットのカラムアドレスやこれが置換される冗長ビットのカラムアドレスなどの冗長情報は、ヒューズＲＯＭやその他の不揮発性の媒体によって格納されている。そして、上記したように、ページ読出しにおいて、欠陥ビットＦＢのアドレスに一致すると、欠陥ビットＦＢへのアクセスが禁止され、冗長ビットのアドレスにポインタ移動制御を行っている。また、データの書込みのときにも同様に、欠陥ビットＦＢへのアクセスは、冗長ビットＲＢへのアクセスに切り換えられる。

しかしながら、欠陥ビットＦＢから冗長ビットへの置換のために行われるアドレスポインタによる移動制御は、一定の時間を要するため、高速なデータの読出しまたは書込みを行ううえで好ましいものではない。また、フラッシュメモリ等の不揮発性メモリチップは、基本コア（メモリセルアレイ）の仕様をもとに開発され、それを取り巻く周辺回路（デコーダや制御回路）の占有面積が増大しており、メモリチップ上で行われる冗長機能も周辺回路の占有面積を増大させる一因となっている。このことは、メモリチップの小型化の障害になり得る。

本発明は、より高速にデータの読出しまたは書込みを行うことができる冗長機能を備えたメモリ装置を提供することを目的とする。
さらに本発明は、メモリチップの周辺回路の占有面積の縮減を図りメモリセルアレイの記憶容量の増大を図ることができるメモリ装置を提供することを目的とする。

本発明に係るメモリ装置は、少なくとも１つのメモリと、前記メモリを制御するコントローラと、前記メモリと前記コントローラとを接続する接続手段とを有するものであって、前記メモリは、複数の記憶素子を有するメモリ領域と、複数の記憶素子を有する冗長メモリ領域と、前記メモリ領域の記憶素子のための冗長情報を記憶する冗長情報記憶部とを有し、前記コントローラは、前記冗長情報記憶部に記憶された冗長情報に基づき前記メモリから読み出されたデータまたは前記メモリに書込むデータを制御する制御部を有する。

好ましくは前記制御部は、前記メモリに対して前記冗長情報の転送を要求する要求部と、転送された冗長情報を保持する冗長情報保持部と、保持された冗長情報に基づき前記メモリから読み出されたデータまたは前記メモリに書込むデータのカラム制御を行うカラム制御部とを有する。好ましくは前記冗長情報は、前記メモリ領域に含まれる物理的な欠陥を有する記憶素子のカラムアドレス情報を含む。好ましくは前記メモリは、前記メモリ領域および前記冗長メモリ領域から読み出されたデータを連続的に出力する出力部を含み、前記コントローラの制御部は、前記冗長情報に基づき前記メモリ領域に含まれる欠陥のある記憶素子から読み出されたデータを前記冗長メモリ領域の記憶素子から読み出されたデータに置換する。好ましくは前記出力部は、前記メモリ領域および前記冗長メモリ領域の各ビット線を介して読出されたデータを保持するデータ保持部を有し、前記出力部は、前記データ保持部に保持されたデータを連続的に直列に出力する。好ましくは前記メモリは、前記メモリ領域および前記冗長メモリ領域に書込むデータを受け取る入力部を含み、前記コントローラの制御部は、前記冗長情報に基づき前記メモリ領域に含まれる欠陥のある記憶素子に書込むデータを前記冗長メモリ領域の記憶素子に書込むデータに置換する。好ましくは前記入力部は、前記メモリ領域および前記冗長メモリ領域の各ビット線を介して書込みするデータを保持するデータ保持部を有し、前記入力部は、前記コントローラからの書込みデータを連続的に直列に入力し、入力した書込みデータを前記データ保持部に転送する。

好ましくは前記要求部は、コントローラに電源が投入されたとき、前記メモリに対して前記冗長情報の転送を要求するコマンドを発する。好ましくは前記冗長情報保持部は、不揮発性メモリである。好ましくは前記メモリは、シリコン基板上に複数のＮＡＮＤストリングが形成されたフラッシュメモリチップであり、前記コントローラは、フラッシュメモリチップとは別のシリコン基板上に形成されたコントローラチップであり、前記フラッシュメモリチップおよびコントローラチップは、モジュール化される。好ましくは前記フラッシュメモリチップおよび前記コントローラチップは、１つのパッケージ内に収容される。

さらに本発明のフラッシュメモリのメモリ領域に含まれる欠陥を有する記憶素子の冗長方法は、コントローラに電源が投入されたとき、フラッシュメモリに記憶されている前記欠陥を有する記憶素子に関する冗長情報をコントローラに送信し、フラッシュメモリメモリに対してデータの読出しまたはデータの書込みを行うとき、コントローラは、前記冗長情報に基づき読み出されたデータまたは書き込むデータを制御する。

好ましくは前記コントローラは、前記冗長情報に基づき欠陥を有する記憶素子のデータを冗長用の記憶素子のデータに置換する。好ましくはフラッシュメモリにおいてページ読出しされたページデータは、メモリ領域の記憶素子のデータと冗長メモリ領域の記憶素子のデータを含み、前記ページデータはデータレジスタから連続的に読み出され、前記コントローラに提供される。好ましくはフラッシュメモリへの書込に動作において、コントローラは、前記冗長情報に基づきページデータを生成し、生成されたページデータをフラッシュメモリに送信し、フラッシュメモリは、ページデータをデータレジスタに連続的に入力し、入力したページデータを各ビット線を介してメモリ領域の記憶素子および冗長メモリ領域の記憶素子に供給する。

本発明によれば、メモリに記憶された冗長情報をコントローラに転送し、コントローラにおいて冗長情報に基づきデータの制御を行うようにしたので、メモリからのデータの読出しまたはメモリへのデータの書込みを従来と比べてより高速に行うことができる。また、欠陥のある記憶素子等の救済である冗長機能のカラム制御をコントローラ側に持たせることで、メモリの周辺回路の構成を簡易にし、周辺回路の占有面積を縮小することができる。これにより、高集積度のメモリチップの小型化を図ることができる。

本発明の実施例に係るメモリ装置の構成例を示す図である。 図１に示すメモリ装置の物理的なレイアウト例を示す図である。 本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。 メモリブロックとページバッファとの関係を説明する図である。 ＮＡＮＤストリングユニットの構成を示す図である。 冗長情報記憶部の冗長情報の格納例を示す図である。 コントローラの構成を示すブロック図である。 コントローラの冗長制御プログラムの機能ブロック図である。 本実施例のメモリ装置における冗長データの取得動作を説明するフローである。 本実施例のメモリ装置におけるページ読み出し動作を説明するフローである。 本実施例のページ読み出し動作を説明する図である。 本実施例のページ書込み動作を説明する図である。 従来のフラッシュメモリの冗長機能を説明する図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明は、種々のタイプの記憶構造を有する不揮発性メモリに適用することができるが、ここでは、好ましい形態として、ＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図１は、本実施例のメモリ装置の構成例を示している。メモリ装置２０は、ホスト装置１０と接続され、典型的にホスト装置１０からの要求に応答した動作を行う。メモリ装置２０は、コントローラ３０と、フラッシュメモリ４０とを含み、コントローラ３０は、ホスト装置１０からの命令に応答してフラッシュメモリ４０の動作を制御する。例えば、コントローラ３０は、ホスト装置１０から書込み命令および書込みデータを受け取ると、それに応答してフラッシュメモリ４０に書込みコマンド、アドレスデータおよび書込みデータを伝送する。フラッシュメモリ４０は、これらの情報に従いデータの書込みを行う。また、コントローラ３０は、ホスト装置１０から読み出し命令を受け取ると、それに応答してフラッシュメモリ４０に読み出しコマンドおよびアドレスデータを伝送する。フラッシュメモリ４０は、これらの情報に従いデータを読み出し、読み出されたデータはコントローラ３０へ伝送され、コントローラ３０は、読み出したデータをホスト装置１０へ伝送する。このように、コントローラ３０は、ホスト装置１０とフラッシュメモリ４０との間のインターフェース的な役割を果たす。

メモリ装置２０は、図１（Ａ）に示すように、単一のフラッシュメモリ４０を有するものでもよいし、図１（Ｂ）に示すように、複数のフラッシュメモリ４０−１、４０−２…４０−Ｋを有するものでもよい。図１（Ｂ）に示す構成の場合、好ましくは各フラッシュメモリは同一であり、コントローラ３０は、いずれか任意の１つのフラッシュメモリを選択し、選択された１つのフラッシュメモリに対してデータの読み書きを実施することが可能であり、また、複数のフラッシュメモリを選択し、選択された複数のフラッシュメモリに対して並列にまたは同時にデータの読み書きを実施することが可能である。また、フラッシュメモリ４０は、その記憶素子が１ビット（２値データ）を記憶するＳＬＣタイプのＮＡＮＤでもよいし、多ビットを記憶するＭＬＣタイプのＮＡＮＤであってもよい。

メモリ装置２０の物理的なレイアウト例を図２に示す。図２（Ａ）に示すように、プリント回路基板またはフレキシブルな回路基板５０上に、コントローラ３０を構成するベアチップ３０Ａ、フラッシュメモリ４０を構成するベアチップ４０Ａがマウントされ、チップ３０Ａとチップ４０Ａとは、基板５０上の導電性配線により電気的に結合される。また、図２（Ｂ）に示すように、複数のフラッシュメモリ４０−１、４０−２、…４０−Ｋをそれぞれ構成するベアチップ４０Ａが積層されるものでもよい。このような構成は一例であって、メモリ装置２０の物理的な構成は、各チップがいかなる形態でモジュール化されるものであってもよい。さらに、同一回路基板上に、ホスト装置１０を構成するチップが実装されるものであってもよい。

次に、フラッシュメモリの典型的な内部構成を図３に示す。但し、ここに示すフラッシュメモリは例示であって、本発明は、必ずしもこのような構成に限定されるものではない。また、以下の説明では、便宜上、物理的な欠陥を有するメモリセル（記憶素子）を「欠陥セル」、欠陥セルの列（カラム）アドレスを「欠陥アドレス」、冗長メモリ領域のメモリセル（記憶素子）を「冗長セル」、冗長セルの列（カラム）アドレスを「冗長アドレス」と称する。

本実施例のフラッシュメモリ４０は、複数のメモリセルが行列状に配列されたメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力バッファ１１０からのコマンドデータや外部制御信号を受け取り、各部を制御する制御部１３０と、メモリアレイ１００に含まれるメモリセルに関する冗長情報を記憶する冗長情報記憶部１４０と、アドレスレジスタ１２０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、入出力バッファ１１０を介して入出力されるデータを保持し、かつページバッファ／センス回路１６０に接続されたデータレジスタ１７０と、アドレスレジスタ１２０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきデータレジスタ１７０内のデータを選択する列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１００は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。図４は、１つのメモリブロック内のセルアレイの構成を説明する図である。フラッシュメモリにおいて、メモリブロックは、データを消去する単位であり、当該メモリブロック内には複数のページが含まれる。１つのページは、データの読出しまたは書込みをする単位であり、１つのページは、後述するＮＡＮＤストリングの同一行に配列された複数のメモリセルによって構成される。また、１つのメモリブロックは、その機能的な役割から、通常のデータの読み書きを行うためのメモリ領域ＭＭと、冗長メモリ領域ＭＲとに分けられる。ここでは、１つのページは、メモリ領域ＭＭと冗長メモリ領域ＭＲのメモリセルから読み出されたデータまたは書込むデータから構成されるものとする。但し、ページ単位の読み出しまたは書込みは、必ずしも１ページに限らず複数のページを同様に読み出したり、書込むものであってもよい。

ページバッファ／センス回路１６０は、各々のブロック毎の各ビット線に接続され、選択されたブロックの選択されたページから読み出されたデータがセンス回路によって感知され、ページバッファ１６０に保持される。ページバッファ１６０は、図示しないトランスファーゲートを介してデータレジスタ１７０に接続され、ページバッファ１６０に保持されたデータは、トランスファーゲートを介してデータレジスタ１７０に転送される。ページバッファ１６０からデータレジスタ１７０へのデータ転送が終了すると、ページバッファ１６０には、次に読み出されたページデータが保持され、その間、データレジスタ１７０に保持されたデータは、順次シーケンシャルに入出力バッファ１１０へ出力される。

書込み（プログラム）動作では、入出力バッファ１１０から出力されたデータが順次シーケンシャルにデータレジスタ１７０に入力され、そこに保持される。ページバッファ１６０に保持された書込みデータが選択されたページに書込まれると、データレジスタ１７０に保持されたデータがトランスファーゲートを介してページバッファに転送される。好ましい態様では、データレジスタ１７０への直列のデータの入出力は、シリアルクロック信号ＳＬＫに同期して行われる。

図５は、１つのメモリブロック内に形成されるＮＡＮＤストリングの構成を示している。１つのメモリブロックは、複数のメモリセル（記憶素子）を直列に接続したＮＡＮＤストリング（以下、セルユニットＮＵという）を複数含み、各セルユニットＮＵは、行方向に配置される。行方向に配置された複数のセルユニットＮＵは、基板上の１つのウエル、例えばＰ型のウエル内に形成され、１つのメモリブロックを構成する。図に示す例では、１つのメモリブロックは、ｎビット（個）のセルユニットＮＵを含み、そのうち、所定のビットが通常のデータの読み書きに利用されるメモリ領域ＭＭに利用され、残りのビットが冗長メモリ領域ＭＲに割り当てられる。

１つのセルユニットＮＵは、直列に接続されたＮ個のメモリセルMCi(i=０、１、・・・、Ｎ−１)と、その両端に直列に接続されたソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-Dとを含んで構成される。ここでは、セルユニットＮＵは、３２個のメモリセルを含む例を示している。

各メモリセルMCiのゲートは、対応するワード線WL0〜WL31に接続される。ソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-Dも同様にソース選択線SGS、ドレイン選択線SGDにそれぞれ共通に接続される。ソース選択トランジスタSEL-Sは、そのドレインがメモリセルMC0のソースに接続され、そのソースは、共通ソース線SLに接続され、ゲートはソース選択線SGSに接続される。ドレイン選択トランジスタSEL-Dのソースは、メモリセルMC31のドレインに接続され、そのドレインは、対応するグローバルビット線GBLに接続され、ゲートはドレイン選択線SGDに接続される。ワード線WL0〜WL31、ソース選択線SGS、ドレイン選択線SGDは、ブロック選択線BSELを共通ゲートに入力するブロック選択トランジスタを介してワード線選択回路１５０に接続される。ワード線選択回路１５０は、ブロックを選択するときブロック選択線BSELによりブロック選択トランジスタを導通する。また、ワード線選択回路１５０は、行アドレスＡｘに基づきブロック選択線BSELを介してブロックを選択し、選択されたブロックのソース選択線SGS、ドレイン選択線SGDを動作状態に応じて所定の電圧で駆動する。

ブロック内に形成されるメモリセルMCi、ソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-Dは、Ｐ型のウエル内に形成されるＮ型のＭＯＳトランジスタである。メモリセルは、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含む。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書き込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書き込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

好ましい態様では、セルユニットＮＵに接続されたグローバルビット線GBL0、GBL1、・・・、GBLn-1は、ビット線選択回路を介してページバッファ／センス回路１６０に接続される。ビット線選択回路は、読出し時やプログラム時に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をページバッファ／センス回路１６０に接続する。１つのセンス回路１６０は、一対の偶数ビット線および奇数ビット線で共有され、偶数ビット線および奇数ビット線がそれぞれ１ページを構成するならば、ページバッファ／センス回路１６０は、１ページ分のセンス回路を含む。センス回路１６０は、読出し時に、偶数ビット線または奇数ビット線の電位を感知し、プログラム時に、偶数ビット線または奇数ビット線に書込むデータを保持する。列選択回路１８０は、Ｙアドレス情報Ａｙに基づきビット線を選択し、選択されたビット線へのデータの書込み、あるいは選択されたビット線からデータを読出す。

メモリセルアレイには、製造工程中に物理的な欠陥（ショート、オープンなど）を有する欠陥セルが形成され得る。こうした欠陥セルは、冗長メモリ領域ＭＲの冗長セルによって救済される。欠陥セルは、出荷前に行われるテスト等によって検出され、欠陥セルとそれを救済する冗長セルに関する冗長情報が冗長情報記憶部１４０に格納される。冗長情報記憶部１４０は、例えば、ヒューズＲＯＭやその他の不揮発性メモリから構成される。冗長情報記憶部１４０は、例えば、欠陥セルの欠陥アドレスとこれを救済する冗長セルの冗長アドレスを記憶する。欠陥アドレスおよび冗長アドレスは、欠陥セルおよび冗長セルが含まれるメモリブロックのアドレス、それらのカラムアドレスを含む。必要であれば、それらの行アドレスを含むこともできる。さらに冗長情報記憶部１４０は、メモリセルに関連つけされた誤り訂正情報などを一緒に格納することもできる。図５Ａは、冗長情報記憶部１４０の冗長情報の一例を示している。

図６は、コントローラ３０の構成例を示す図である。コントローラ３０は、図１に示すホスト装置１０との間でデータの送受を可能にするホストインターフェース（Ｉ／Ｆ）２００と、フラッシュメモリ４０との間でデータの送受を可能にするメモリインターフェース（Ｉ／Ｆ）２１０と、中央処理装置（ＣＰＵ）２２０と、プログラム等を格納したＲＯＭ２３０と、フラッシュメモリから読み出されたデータやホスト装置から受け取った書込みデータ等を記憶するＲＡＭ２４０とを含んで構成される。ＣＰＵ２２０は、ＲＯＭ２３０に格納されたプログラムを実行することで各部を制御する。

ここで留意すべきは、コントローラ３０がフラッシュメモリ４０の冗長機能の一部を備えていることである。このため、ＲＯＭ２３０には、図７に示すように冗長制御プログラム３００が格納されている。冗長制御プログラム３００は、フラッシュメモリ４０に対して冗長情報の送信を要求する冗長情報要求部３１０と、受け取った冗長情報を保持する冗長情報保持部３２０と、冗長情報に基づきフラッシュメモリから読み出したデータまたはフラッシュメモリに書込むデータを制御するカラム制御部３３０とを含んでいる。冗長情報要求部３１０は、任意のタイミングで冗長情報の要求を行うことができるが、好ましい例では、当該要求は、コントローラ３０の電源投入時に行われる。

図８は、冗長情報要求部３１０の動作を説明するフローである。冗長情報要求部３１０は、コントローラ３０に電源が投入されると（Ｓ１００）、冗長情報保持部３２０に冗長情報が含まれているか否かをチェックする（Ｓ１０２）。冗長情報がすでに保持されている場合には、ルーチンは終了する。冗長情報が未保持である場合には、冗長情報要求部３１０は、メモリＩ／Ｆ２１０を介してフラッシュメモリ４０に対して冗長情報の送信を要求するコマンドを発行する（Ｓ１０４）。フラッシュメモリ４０の制御部１３０は、このコマンドを解読し、冗長情報記憶部１４０が格納している冗長情報をコントローラ３０へ送信する。冗長情報要求部３１０は、フラッシュメモリ４０から冗長情報を受け取ると（Ｓ１０６）、冗長情報保持部３２０に冗長情報を記憶させる（Ｓ１０８）。なお、冗長情報保持部３２０が不揮発性メモリである場合には、フラッシュメモリから冗長情報を取得するシーケンスは、電源投入時の１回のみであり、この場合には、電源が投入される都度、図８のフローの実施は不要である。

次に、本実施例のメモリ装置において、ページ読み出しが行われるときの動作について説明する。図９のフローに示すように、コントローラ３０は、ホスト装置１０からの要求に応答して、ページ読み出しのコマンドおよびアドレス情報をフラッシュメモリ４０に送信する（Ｓ２００）。フラッシュメモリ４０は、アドレス情報に基づきメモリブロックおよびページ（行）を選択し、選択されたページのデータがページバッファ１６０に読み出される。上記したように、１つのページには、メモリ領域ＭＭと冗長メモリ領域ＭＲのメモリセルから読み出されたデータが含まれる。データレジスタ１７０は、ページバッファ１６０から転送されたページデータを受け取り、当該ページデータを連続的に出力する（Ｓ２０２）。

コントローラ３０は、メモリＩ／Ｆ２１０を介してページデータを入力し、これをデータレジスタに保持する（Ｓ２０４）。次に、カラム制御部３３０は、データレジスタに保持されたページデータのアドレスと冗長情報に含まれる欠陥アドレスとを比較し、一致するか否かを判定する（Ｓ２０６）。もし、一致する場合には、欠陥アドレスの欠陥セルのデータを、同じページデータ内の冗長アドレスの冗長セルのデータに置換する（Ｓ２０８）。次に、コントローラ３０は、保持されたページデータのうち、冗長メモリ領域に対応するデータを除外し、ホスト装置２０へ送信すべきページデータをセットする（Ｓ２１０）。

図９Ａは、上記のページ読出しの動作状態を示している。フラッシュメモリ４０は、コントローラ３０からのコマンドに従い、選択されたブロックの選択されたページの読出しを行い、このページデータがページバッファ／センス回路１６０を介してデータレジスタ１７０に転送される。データレジスタ１７０には、メモリ領域ＭＭのページデータと冗長メモリ領域ＭＲのページデータが保持される。ここで、メモリ領域ＭＭに欠陥セルが含まれている場合、その欠陥ビットＦＢのデータがデータレジスタ１７０に保持される。また、欠陥セルを救済するための冗長セルに対応する冗長ビットＲＢもまたデータレジスタ１７０に保持される。次に、列（カラム）選択回路１８０は、データレジスタ１７０に保持されているページデータを順次シーケンシャルに入出力バッファ１１０へ出力させる。図に示す番号は、データレジスタ１７０から読み出される順番を示しており、ここでは、冗長メモリ領域ＭＲのデータから順に連続的に読み出され、次にメモリ領域ＭＭのデータが順に連続的に読み出される。

フラッシュメモリ４０において読み出されたページデータは、コントローラ３０の入出力バッファを介して順にデータレジスタ３４０に入力される。その結果、データレジスタ３４０には、フラッシュメモリのデータレジスタ１７０と同じアドレスの順序でページデータが保持される。つまり、データレジスタ１７０のときと同じアドレス位置に欠陥ビットＦＢと冗長ビットＲＢが保持される。

次に、カラム制御部３３０は、冗長情報保持部３２０に保持された欠陥アドレスとデータレジスタ３４０の欠陥ビットＦＢの列アドレスを比較し、両者が一致した場合には、データ変換部３３４は、欠陥ビットＦＢのデータを、冗長ビットＲＢのデータに置換する。こうして、ページバッファ３３６内にページデータがセットされ、ページバッファ３３６のページデータがホスト装置２０へ送信される。この場合、送信されるページデータからは、冗長メモリ領域ＭＲのデータが除かれる。

なお、カラム制御部３３０は、ページ読出しのコマンドを発行する時点で、冗長情報を参照することで、選択されるメモリブロックに欠陥セルが含まれているか否かを判別することも可能である。仮に、選択されたブロック内に欠陥セルが含まれないことが判った場合には、その結果をカラム制御部３３０へ通知することで、カラム制御部３３０は、図９に示すような冗長動作を省略することができる。

次に、本実施例のメモリ装置のページ書込み動作を図９Ｂを参照して説明する。コントローラ３０には、ホスト装置２０から書込みの要求とともに書込みデータが送信される。書込みデータは、入出力バッファを介してページバッファ３３６に保持される。このとき、ページバッファ３３６には、冗長メモリ領域に書込むデータは保持されていない。次に、カラム制御部３３０は、冗長情報を参照して（図５Ａ）、ページ書込みをするメモリブロックに欠陥セルが含まれているか否かを判定する。欠陥セルが含まれている場合には、そのまま書込むことはできないので、カラム制御部３３０のアドレス比較部３３２は、ページバッファ３３６内の欠陥セルの欠陥アドレスに一致するデータＦＢＷを検索し、データ変換部３３４は、当該データＦＢＷを冗長メモリ領域のデータＲＢＷとして上書きまたはコピーする。データ変換部３３４は、最終的に、データレジスタ３４０内に冗長メモリ領域ＲＢのビット数に一致する冗長ビットを付加し、１ページ分の書込みデータを生成する。コントローラ３０は、書込みコマンド、アドレスとともにデータレジスタ３４０に保持された書込みデータをフラッシュメモリ４０へ送信する。

書込みデータは、入出力バッファ１１０を介して、順次シーケンシャルにデータレジスタ１７０に入力され、そこに１ページ分の書込みデータが保持される。次いで、データレジスタ１７０に保持されたデータは、そのままページバッファ１６０に転送される。データＦＢＷは、欠陥セルをもつセルユニットに書込まれるが、その冗長データＲＢＷは、冗長メモリ領域ＭＲのセルユニットに書込まれる。

このように本実施例によれば、入出力バッファへデータを転送する際に、従来のようにアドレスポインタを移動させることなく、シーケンシャルにデータを読出し、コントローラ側において、欠陥セルと冗長セルのデータ変換を行うようにしたので、フラッシュメモリ４０からのデータの入出力動作の高速化を図ることができる。また、コントローラ側の製造プロセスは、メモリチップ内の周辺領域よりも微細であるため、カラム制御をコントローラ側に移すことで処理速度の向上を図ることができる。さらにカラム制御をコントローラ側に移すことで、フラッシュメモリのカラム制御回路を簡易な構成にすることができ、周辺回路の省スペース化を図ることができる。

上記実施例では、ページ読出しおよびページ書込みの例を示したが、これ以外の読出しまたは書込みにおいても適用することができる。例えば、コントローラから指定する列アドレスに従い一定範囲のデータの読出し、または書込みを行う場合にも、本発明の冗長スキームを適用することができる。また、上記実施例において、コントローラ３０におけるカラム制御部３３０は、主としてソフトウエアによるデータ処理を例示しているが、ハードウエアによる処理を包含するものであってもよい。さらに上記実施例では、図３のようにメモリブロックを一列に配置したものを例示したが、これに限らず、メモリブロックは、例えばワード線選択回路１５０の両側に配置され、１つのワード線によって２ページを選択できるような構成であってもよい。さらに、ページバッファおよびデータレジスタの構成は、アレイの構成やデータの入出力のパイプライン処理等により適宜追加、変更され得るものである。さらに上記実施例では、フラッシュメモリを例示したが、本発明の冗長スキームは、これ以外の不揮発性メモリ、揮発性メモリにも適用することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：ホスト装置 ２０：メモリ装置
３０：コントローラ ４０：フラッシュメモリ
１００：メモリアレイ １１０：入出力バッファ
１２０：アドレスレジスタ １３０：制御部
１４０：冗長情報記憶部 １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：データレジスタ
１８０：列選択回路 ３００：冗長制御プログラム
３１０：冗長情報要求部 ３２０：冗長情報保持部
３３０：カラム制御部 ３３２：アドレス比較部
３３４：データ変換部 ３３６：ページバッファ
ＭＭ：メモリ領域 ＭＲ：冗長メモリ領域

Claims (11)

1. 少なくとも１つのメモリと、前記メモリを制御するコントローラと、前記メモリと前記コントローラとを接続する接続手段とを有するメモリ装置であって、
   前記メモリは、ＮＡＮＤストリング構成の複数の記憶素子を有するメモリ領域と、ＮＡＮＤストリング構成の複数の記憶素子を有する冗長メモリ領域と、前記メモリ領域に含まれる欠陥記憶素子の欠陥アドレス情報、および前記冗長メモリ領域の前記欠陥記憶素子を救済するための冗長記憶素子の冗長アドレス情報を含む冗長情報を記憶する冗長情報記憶部と、前記メモリ領域および前記冗長メモリ領域から読み出された読出しデータまたは前記メモリ領域および前記冗長メモリ領域へ書込む書込みデータをページ単位で保持する第１のデータ保持部と、前記第１のデータ保持部に接続され、前記読出しデータを連続的に出力しまたは前記書込みデータを連続的に入力する入出力部とを備え、
   前記コントローラは、前記入出力部から出力される読出しデータまたは前記入出力部へ入力される書込みデータをページ単位で保持する第２のデータ保持部と、前記メモリから転送された前記冗長情報に基づき前記第２のデータ保持部に保持された欠陥記憶素子のデータを冗長記憶素子のデータに変換するカラム制御部とを備えた、メモリ装置。
2. 前記コントローラはさらに、前記メモリに対して前記冗長情報の転送を要求する要求部と、転送された冗長情報を保持する冗長情報保持部とを含み、前記カラム制御部は、前記冗長情報保持部で保持された冗長情報に基づき前記読出しデータまたは前記書込みデータのカラム制御を行う、請求項１に記載のメモリ装置。
3. 前記欠陥アドレス情報および前記冗長アドレス情報は、前記メモリ領域および前記冗長領域のカラムアドレス情報である、請求項１または２に記載のメモリ装置。
4. 前記カラム制御部は、前記冗長情報に含まれる欠陥アドレス情報および前記冗長アドレス情報と、前記第２のデータ保持部に保持されたデータのアドレス情報とを比較するアドレス比較部と、前記アドレス比較部の比較結果に基づき前記第２のデータ保持部に保持された欠陥記憶素子のデータを冗長記憶素子のデータに変換するデータ変換部とを含む、請求項１に記載のメモリ装置。
5. 前記入出力部は、前記読出しデータを前記第２のデータ保持部に直列に出力し、前記書込みデータを前記第１のデータ保持部に直列に入力する、請求項１に記載のメモリ装置。
6. 前記要求部は、コントローラに電源が投入されたとき、前記メモリに対して前記冗長情報の転送を要求するコマンドを発する、請求項２に記載のメモリ装置。
7. 前記冗長情報保持部は、不揮発性メモリである、請求項２に記載のメモリ装置。
8. 前記メモリは、シリコン基板上に複数のＮＡＮＤストリングが形成されたフラッシュメモリチップであり、前記コントローラは、フラッシュメモリチップとは別のシリコン基板上に形成されたコントローラチップであり、前記フラッシュメモリチップおよびコントローラチップは、モジュール化される、請求項１ないし７いずれか１つに記載の半導体装置。
9. 前記フラッシュメモリチップおよび前記コントローラチップは、１つのパッケージ内に収容される、請求項１ないし８いずれか１つに記載の半導体装置。
10. ＮＡＮＤストリング構成の複数の記憶素子を有するメモリ領域と、ＮＡＮＤストリング構成の複数の記憶素子を有する冗長メモリ領域と、前記メモリ領域に含まれる欠陥記憶素子の欠陥アドレス情報、および前記冗長メモリ領域の前記欠陥記憶素子を救済するための冗長記憶素子の冗長アドレス情報を含む冗長情報を記憶する冗長情報記憶部と、前記メモリ領域および前記冗長メモリ領域から読み出された読出しデータまたは前記メモリ領域および前記冗長メモリ領域へ書込む書込みデータをページ単位で保持する第１のデータ保持部と、前記第１のデータ保持部に接続され、前記読出しデータを連続的に出力しまたは前記書込みデータを連続的に入力する入出力部とを備えたフラッシュメモリの冗長方法であって、
    コントローラに電源が投入されたとき、前記コントローラは、前記冗長情報の転送を要求するコマンドを前記フラッシュメモリに発行し、
    フラッシュメモリは、前記冗長情報をコントローラに送信し、
    コントローラは、フラッシュメモリから転送された前記冗長情報を保持し、
    フラッシュメモリメモリに対してデータの読出しが行われるとき、コントローラは、フラッシュメモリの第１のデータ保持部で保持されたページ単位のデータを前記入出力部を介して第２のデータ保持部で保持し、次いで前記冗長情報に基づき前記第２のデータ保持部に保持された欠陥記憶素子のデータを冗長記憶素子のデータに変換し、データの書込みが行われるとき、第２のデータ保持部に書込みデータを保持し、次いで前記冗長情報に基づき前記第２のデータ保持部に保持された欠陥記憶素子のデータを冗長記憶素子のデータに変換し、変換されたデータを前記入出力部を介して前記第１のデータ保持部へ出力する、冗長方法。
11. 冗長方法はさらに、前記冗長情報に含まれる欠陥アドレス情報および前記冗長アドレス情報と、前記第２のデータ保持部に保持されたデータのアドレス情報とを比較し、比較結果に基づき前記第２のデータ保持部に保持された欠陥記憶素子のデータを冗長記憶素子のデータに変換する、請求項１０に記載の冗長方法。

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