JPH06131895A - 半導体メモリチップ - Google Patents
半導体メモリチップInfo
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- JPH06131895A JPH06131895A JP4274741A JP27474192A JPH06131895A JP H06131895 A JPH06131895 A JP H06131895A JP 4274741 A JP4274741 A JP 4274741A JP 27474192 A JP27474192 A JP 27474192A JP H06131895 A JPH06131895 A JP H06131895A
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- JP
- Japan
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- data
- address
- flash type
- semiconductor memory
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 本発明は、メモリ領域の有効利用を損なうこ
となく、エラー訂正処理を行うことができ、且つエラー
処理をチップ内部で行うことを目的としている。 【構成】 本発明において、ベリファイ回路１４は制御
回路１２を介して書き込みデータのベリファイを繰り返
しながら、前記データをフラッシュ型ＥＥＰＲＯＭ１１
に書き込む。この際、ベリファイエラーが生じると、ア
ドレス検出回路１５はエラーを起こしたデータのアドレ
スを検出して制御回路１２に知らせる。制御回路１２は
前記アドレスとこのアドレスに書き込まれるはずであっ
た正しいデータ“０”を前記ＥＥＰＲＯＭ１１の各頁の
データを書き込んだ領域の最後に設けられた冗長領域に
書き込む。制御回路１２は前記ＥＥＰＲＯＭ１１からデ
ータを読み出す際、前記冗長領域に書き込まれているア
ドレス部分のデータをエラー訂正回路１６により同冗長
領域に書き込まれている正しいデータに置き換えて、コ
ントローラ２側に出力する。
となく、エラー訂正処理を行うことができ、且つエラー
処理をチップ内部で行うことを目的としている。 【構成】 本発明において、ベリファイ回路１４は制御
回路１２を介して書き込みデータのベリファイを繰り返
しながら、前記データをフラッシュ型ＥＥＰＲＯＭ１１
に書き込む。この際、ベリファイエラーが生じると、ア
ドレス検出回路１５はエラーを起こしたデータのアドレ
スを検出して制御回路１２に知らせる。制御回路１２は
前記アドレスとこのアドレスに書き込まれるはずであっ
た正しいデータ“０”を前記ＥＥＰＲＯＭ１１の各頁の
データを書き込んだ領域の最後に設けられた冗長領域に
書き込む。制御回路１２は前記ＥＥＰＲＯＭ１１からデ
ータを読み出す際、前記冗長領域に書き込まれているア
ドレス部分のデータをエラー訂正回路１６により同冗長
領域に書き込まれている正しいデータに置き換えて、コ
ントローラ２側に出力する。
Description
【０００１】
【産業上の利用分野】本発明はフラッシュ型のＥＥＰＲ
ＯＭを内部に構成した半導体メモリチップに係わり、特
に前記ＥＥＰＲＯＭにデータを書き込む際に行われるベ
リファイにてエラーと判定されたデータを読み出し時に
訂正する構成に関する。
ＯＭを内部に構成した半導体メモリチップに係わり、特
に前記ＥＥＰＲＯＭにデータを書き込む際に行われるベ
リファイにてエラーと判定されたデータを読み出し時に
訂正する構成に関する。
【０００２】
【従来の技術】従来、この種の半導体メモリチップにデ
ータを書き込む場合、内蔵されているフラッシュ型ＥＥ
ＰＲＯＭを構成するメモリセルに欠陥があると、前記デ
ータを正しく書き込むことができず、書き込みエラーが
生じる。従って、前記半導体メモリチップにデータを読
み書きするコントローラは上記のように書き込みエラー
が生じたデータのエラー訂正処理をしなければならなか
った。ところが、上記した従来のフラッシュ型ＥＥＰＲ
ＯＭに割り付けられた消去ブロックは図４に示すような
構成を有しており、データ格納領域１０以外に冗長デー
タを書き込む領域は確保されていなかった。尚、前記消
去ブロックは１頁５１２バイトのデータ格納領域１０が
８個集合して形成されている。このため、従来のコント
ローラは前記フラッシュ型ＥＥＰＲＯＭにデータを書き
込んだ際にベリファイエラー等が発生すると、前記フラ
ッシュ型ＥＥＰＲＯＭ内のデータ格納領域１０の一部に
別の領域を確保し、前記エラーが発生したフラッシュ型
ＥＥＰＲＯＭのアドレスと正しいデータを前記別の領域
に書き込むことにより、エラー訂正処理を行っていた。
ータを書き込む場合、内蔵されているフラッシュ型ＥＥ
ＰＲＯＭを構成するメモリセルに欠陥があると、前記デ
ータを正しく書き込むことができず、書き込みエラーが
生じる。従って、前記半導体メモリチップにデータを読
み書きするコントローラは上記のように書き込みエラー
が生じたデータのエラー訂正処理をしなければならなか
った。ところが、上記した従来のフラッシュ型ＥＥＰＲ
ＯＭに割り付けられた消去ブロックは図４に示すような
構成を有しており、データ格納領域１０以外に冗長デー
タを書き込む領域は確保されていなかった。尚、前記消
去ブロックは１頁５１２バイトのデータ格納領域１０が
８個集合して形成されている。このため、従来のコント
ローラは前記フラッシュ型ＥＥＰＲＯＭにデータを書き
込んだ際にベリファイエラー等が発生すると、前記フラ
ッシュ型ＥＥＰＲＯＭ内のデータ格納領域１０の一部に
別の領域を確保し、前記エラーが発生したフラッシュ型
ＥＥＰＲＯＭのアドレスと正しいデータを前記別の領域
に書き込むことにより、エラー訂正処理を行っていた。
【０００３】しかし、上記コントローラがエラー訂正処
理を行うために、フラッシュ型ＥＥＰＲＯＭ内にデータ
の書き込み領域とは別の前記エラー処理に係わるデータ
（以降冗長データと称することもある）の書き込み領域
を確保しなければならず、この別の領域の割振りの仕方
によっては、前記エラー訂正処理に時間がかかったり、
或いは前記フラッシュ型ＥＥＰＲＯＭのメモリ領域を有
効に使用することができなくなってしまう等の欠点があ
った。又、コントローラ側にエラーを訂正する処理回路
を設けなければならず、このような回路を備えていない
コントローラには上記したフラッシュ型ＥＥＰＲＯＭを
内蔵する半導体メモリチップを用いることができないと
いう欠点があった。
理を行うために、フラッシュ型ＥＥＰＲＯＭ内にデータ
の書き込み領域とは別の前記エラー処理に係わるデータ
（以降冗長データと称することもある）の書き込み領域
を確保しなければならず、この別の領域の割振りの仕方
によっては、前記エラー訂正処理に時間がかかったり、
或いは前記フラッシュ型ＥＥＰＲＯＭのメモリ領域を有
効に使用することができなくなってしまう等の欠点があ
った。又、コントローラ側にエラーを訂正する処理回路
を設けなければならず、このような回路を備えていない
コントローラには上記したフラッシュ型ＥＥＰＲＯＭを
内蔵する半導体メモリチップを用いることができないと
いう欠点があった。
【０００４】
【発明が解決しようとする課題】上記の如く従来の半導
体メモリチップに内蔵されたフラッシュ型ＥＥＰＲＯＭ
にはデータを書き込む領域の他に、冗長データを書き込
む別の領域が設けられていないため、前記フラッシュ型
ＥＥＰＲＯＭにデータを読み書きするコントローラがエ
ラー訂正処理を行う際に必要なエラー訂正データを、前
記フラッシュ型ＥＥＰＲＯＭに確保した別の領域に書き
込まなければならなかった。しかし、前記別の領域の確
保の仕方によっては前記エラー処理に時間がかかった
り、或いはフラッシュ型ＥＥＰＲＯＭの効率的な使用が
できなくなる等の欠点があった。又、コントローラ側に
エラーを訂正する処理回路を設けなければならず、この
ような回路を備えていないコントローラには、上記した
フラッシュ型ＥＥＰＲＯＭを内蔵する半導体メモリチッ
プを用いることができないという欠点があった。
体メモリチップに内蔵されたフラッシュ型ＥＥＰＲＯＭ
にはデータを書き込む領域の他に、冗長データを書き込
む別の領域が設けられていないため、前記フラッシュ型
ＥＥＰＲＯＭにデータを読み書きするコントローラがエ
ラー訂正処理を行う際に必要なエラー訂正データを、前
記フラッシュ型ＥＥＰＲＯＭに確保した別の領域に書き
込まなければならなかった。しかし、前記別の領域の確
保の仕方によっては前記エラー処理に時間がかかった
り、或いはフラッシュ型ＥＥＰＲＯＭの効率的な使用が
できなくなる等の欠点があった。又、コントローラ側に
エラーを訂正する処理回路を設けなければならず、この
ような回路を備えていないコントローラには、上記した
フラッシュ型ＥＥＰＲＯＭを内蔵する半導体メモリチッ
プを用いることができないという欠点があった。
【０００５】そこで本発明は上記の欠点を除去し、メモ
リ領域の有効利用を損なうことなく、エラー訂正処理を
行うことができ、且つエラー処理をチップ内部で行うこ
とができる半導体メモリチップを提供することを目的と
している。
リ領域の有効利用を損なうことなく、エラー訂正処理を
行うことができ、且つエラー処理をチップ内部で行うこ
とができる半導体メモリチップを提供することを目的と
している。
【０００６】
【課題を解決するための手段】請求項１記載のフラッシ
ュ型ＥＥＰＲＯＭを内部に構成する半導体メモリチップ
において、１頁分のデータを書き込む領域複数により形
成される複数の消去ブロックを前記フラッシュ型ＥＥＰ
ＲＯＭに割り付け、且つ前記１頁分のデータを書き込む
各領域内に冗長データを書き込む冗長領域を設けた構成
を有する。
ュ型ＥＥＰＲＯＭを内部に構成する半導体メモリチップ
において、１頁分のデータを書き込む領域複数により形
成される複数の消去ブロックを前記フラッシュ型ＥＥＰ
ＲＯＭに割り付け、且つ前記１頁分のデータを書き込む
各領域内に冗長データを書き込む冗長領域を設けた構成
を有する。
【０００７】請求項３記載のデータを書き込む領域の他
に冗長データを書き込む冗長領域を設けたフラッシュ型
ＥＥＰＲＯＭを内部に構成する半導体メモリチップにお
いて、前記フラッシュ型ＥＥＰＲＯＭに書き込むデータ
のベリファイを行うベリファイ手段と、このベリファイ
手段のベリファイ結果がエラーとなったデータの前記フ
ラッシュ型ＥＥＰＲＯＭ内の書き込み先アドレスを検出
するアドレス検出手段と、このアドレス検出手段によっ
て検出されたアドレスとこのアドレスに書き込まれるべ
き正しいデータとから成るエラー訂正情報を前記フラッ
シュ型ＥＥＰＲＯＭの前記冗長領域に書き込むエラー訂
正情報書込手段と、前記フラッシュ型ＥＥＰＲＯＭから
データを読み出す際に前記冗長領域に書き込まれている
エラー訂正情報に基づいてエラーを起こしたアドレスの
データを正しいデータに書き替えるエラー訂正手段とを
内蔵した構成を有する。
に冗長データを書き込む冗長領域を設けたフラッシュ型
ＥＥＰＲＯＭを内部に構成する半導体メモリチップにお
いて、前記フラッシュ型ＥＥＰＲＯＭに書き込むデータ
のベリファイを行うベリファイ手段と、このベリファイ
手段のベリファイ結果がエラーとなったデータの前記フ
ラッシュ型ＥＥＰＲＯＭ内の書き込み先アドレスを検出
するアドレス検出手段と、このアドレス検出手段によっ
て検出されたアドレスとこのアドレスに書き込まれるべ
き正しいデータとから成るエラー訂正情報を前記フラッ
シュ型ＥＥＰＲＯＭの前記冗長領域に書き込むエラー訂
正情報書込手段と、前記フラッシュ型ＥＥＰＲＯＭから
データを読み出す際に前記冗長領域に書き込まれている
エラー訂正情報に基づいてエラーを起こしたアドレスの
データを正しいデータに書き替えるエラー訂正手段とを
内蔵した構成を有する。
【０００８】
【作用】請求項１記載の半導体メモリチップにおいて、
フラッシュ型ＥＥＰＲＯＭの消去ブロック内の１頁分の
データを書き込む領域内に設けられた冗長領域に、前記
フラッシュ型ＥＥＰＲＯＭに書き込むデータのベリファ
イエラーを訂正するエラー訂正データを書き込んで、上
記エラー訂正を容易に実現する。
フラッシュ型ＥＥＰＲＯＭの消去ブロック内の１頁分の
データを書き込む領域内に設けられた冗長領域に、前記
フラッシュ型ＥＥＰＲＯＭに書き込むデータのベリファ
イエラーを訂正するエラー訂正データを書き込んで、上
記エラー訂正を容易に実現する。
【０００９】請求項３記載の半導体メモリチップにおい
て、ベリファイ手段はフラッシュ型ＥＥＰＲＯＭに書き
込むデータのベリファイを行う。アドレス検出手段は前
記ベリファイ手段のベリファイ結果がエラーとなったデ
ータの前記フラッシュ型ＥＥＰＲＯＭ内の書き込み先ア
ドレスを検出する。エラー訂正情報書込手段は前記アド
レス検出手段によって検出されたアドレスとこのアドレ
スに書き込まれるべき正しいデータとから成るエラー訂
正情報を前記フラッシュ型ＥＥＰＲＯＭの前記冗長領域
に書き込む。エラー訂正手段は前記フラッシュ型ＥＥＰ
ＲＯＭからデータを読み出す際に、前記冗長領域に書き
込まれているエラー訂正情報に基づいてエラーを起こし
たアドレスのデータを正しいデータに書き替える。
て、ベリファイ手段はフラッシュ型ＥＥＰＲＯＭに書き
込むデータのベリファイを行う。アドレス検出手段は前
記ベリファイ手段のベリファイ結果がエラーとなったデ
ータの前記フラッシュ型ＥＥＰＲＯＭ内の書き込み先ア
ドレスを検出する。エラー訂正情報書込手段は前記アド
レス検出手段によって検出されたアドレスとこのアドレ
スに書き込まれるべき正しいデータとから成るエラー訂
正情報を前記フラッシュ型ＥＥＰＲＯＭの前記冗長領域
に書き込む。エラー訂正手段は前記フラッシュ型ＥＥＰ
ＲＯＭからデータを読み出す際に、前記冗長領域に書き
込まれているエラー訂正情報に基づいてエラーを起こし
たアドレスのデータを正しいデータに書き替える。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の半導体メモリチップに内蔵され
ているフラッシュ型ＥＥＰＲＯＭの一実施例を示した模
式図である。１０はデータ格納領域で、最大５１２バイ
トのデータが書き込めるようになっている。２０は冗長
領域で、最大４０バイトの冗長データが書き込めるよう
になっている。５１２バイトのデータ格納領域１０とそ
れに続く４０バイトの冗長領域２０で１頁のデータ領域
が形成されている。即ち、本例では１頁のサイズを延長
することにより、エラー情報等を書き込む冗長領域２０
が予め確保されている。これら１頁のデータ領域が８個
集合して、１つの消去ブロックが形成されている。本例
のフラッシュ型ＥＥＰＲＯＭには上記した消去ブロック
が複数個割り付けられている。
明する。図１は本発明の半導体メモリチップに内蔵され
ているフラッシュ型ＥＥＰＲＯＭの一実施例を示した模
式図である。１０はデータ格納領域で、最大５１２バイ
トのデータが書き込めるようになっている。２０は冗長
領域で、最大４０バイトの冗長データが書き込めるよう
になっている。５１２バイトのデータ格納領域１０とそ
れに続く４０バイトの冗長領域２０で１頁のデータ領域
が形成されている。即ち、本例では１頁のサイズを延長
することにより、エラー情報等を書き込む冗長領域２０
が予め確保されている。これら１頁のデータ領域が８個
集合して、１つの消去ブロックが形成されている。本例
のフラッシュ型ＥＥＰＲＯＭには上記した消去ブロック
が複数個割り付けられている。
【００１１】図２は図１に示したフラッシュ型ＥＥＰＲ
ＯＭとベリファイ機能及びエラー訂正機能を内蔵した本
発明の半導体メモリチップの一実施例を示したブロック
図である。１は半導体メモリチップで、フラッシュ型Ｅ
ＥＰＲＯＭ１１と１２、１３、１４及び１５の各回路か
ら成るベリファイ回路部及びエラー訂正回路１６を内蔵
している。１２は書き込みデータのベリファイやデータ
の読み書き動作を制御する制御回路、１３は書き込みデ
ータを一旦保存するＳＲＡＭ、１４は書き込みデータの
ベリファイをビット単位で実行するベリファイ回路、１
５はベリファイによりエラーと判定されたビットのフラ
ッシュ型ＥＥＰＲＯＭ１１内のアドレスを検出するアド
レス検出回路及び１６はフラッシュ型ＥＥＰＲＯＭ１１
からデータを読み出す際に前記データのエラー訂正を行
うエラー訂正回路である。
ＯＭとベリファイ機能及びエラー訂正機能を内蔵した本
発明の半導体メモリチップの一実施例を示したブロック
図である。１は半導体メモリチップで、フラッシュ型Ｅ
ＥＰＲＯＭ１１と１２、１３、１４及び１５の各回路か
ら成るベリファイ回路部及びエラー訂正回路１６を内蔵
している。１２は書き込みデータのベリファイやデータ
の読み書き動作を制御する制御回路、１３は書き込みデ
ータを一旦保存するＳＲＡＭ、１４は書き込みデータの
ベリファイをビット単位で実行するベリファイ回路、１
５はベリファイによりエラーと判定されたビットのフラ
ッシュ型ＥＥＰＲＯＭ１１内のアドレスを検出するアド
レス検出回路及び１６はフラッシュ型ＥＥＰＲＯＭ１１
からデータを読み出す際に前記データのエラー訂正を行
うエラー訂正回路である。
【００１２】２は半導体メモリチップ１に対するデータ
の読み書き制御を行うコントローラで、コントローラ全
体を制御するＣＰＵ２１、半導体メモリチップ１に対す
るデータの書き込み／読み出し制御を行うＲ／Ｗ制御回
路２２、１頁分の書き込みデータを格納するページバッ
ファ２３を有している。尚、半導体メモリチップ１とコ
ントローラ２により、半導体ファイル装置が構成されて
いる。
の読み書き制御を行うコントローラで、コントローラ全
体を制御するＣＰＵ２１、半導体メモリチップ１に対す
るデータの書き込み／読み出し制御を行うＲ／Ｗ制御回
路２２、１頁分の書き込みデータを格納するページバッ
ファ２３を有している。尚、半導体メモリチップ１とコ
ントローラ２により、半導体ファイル装置が構成されて
いる。
【００１３】次に本実施例の動作について説明する。コ
ントローラ２のＣＰＵ２１は情報処理システム（図示せ
ず）から１頁分の書き込みデータを受け取ると、これを
ページバッファ２３に一旦保存する。その後、ＣＰＵ２
１はページバッファ２３から前記１頁分の書き込みデー
タを読み出し、これをＲ／Ｗ制御回路２２により半導体
メモリチップ１に書き込む制御を行う。Ｒ／Ｗ制御回路
２２は半導体メモリチップ１の制御回路１２に書き込み
コマンド１０１と書き込みデータ１０２及び書き込み先
のアドレス１０３を送る。制御回路１２は、前記Ｒ／Ｗ
制御回路２２から書き込みコマンド１０１、データの書
き込み先のアドレス１０３及び書き込みデータ１０２を
受け取ると、一旦前記書き込みデータをＳＲＡＭ１３に
保存すると共に、同書き込みデータを同時に入力される
アドレスに従ってフラッシュ型ＥＥＰＲＯＭ１１の図１
に示したデータ格納領域１０に書き込む。次に制御回路
１２はベリファイ回路１４を起動して、今し方フラッシ
ュ型ＥＥＰＲＯＭ１１に書き込んだデータをベリファイ
モードで読み出してベリファイ回路１４に与える。これ
により、ベリファイ回路１４はＳＲＡＭ１３に保存され
ている書き込みデータと前記読み出しデータが一致する
まで、前記制御回路１２を介してデータの読み出し書き
込みを行うビット単位のベリファイ動作を繰り返す。
ントローラ２のＣＰＵ２１は情報処理システム（図示せ
ず）から１頁分の書き込みデータを受け取ると、これを
ページバッファ２３に一旦保存する。その後、ＣＰＵ２
１はページバッファ２３から前記１頁分の書き込みデー
タを読み出し、これをＲ／Ｗ制御回路２２により半導体
メモリチップ１に書き込む制御を行う。Ｒ／Ｗ制御回路
２２は半導体メモリチップ１の制御回路１２に書き込み
コマンド１０１と書き込みデータ１０２及び書き込み先
のアドレス１０３を送る。制御回路１２は、前記Ｒ／Ｗ
制御回路２２から書き込みコマンド１０１、データの書
き込み先のアドレス１０３及び書き込みデータ１０２を
受け取ると、一旦前記書き込みデータをＳＲＡＭ１３に
保存すると共に、同書き込みデータを同時に入力される
アドレスに従ってフラッシュ型ＥＥＰＲＯＭ１１の図１
に示したデータ格納領域１０に書き込む。次に制御回路
１２はベリファイ回路１４を起動して、今し方フラッシ
ュ型ＥＥＰＲＯＭ１１に書き込んだデータをベリファイ
モードで読み出してベリファイ回路１４に与える。これ
により、ベリファイ回路１４はＳＲＡＭ１３に保存され
ている書き込みデータと前記読み出しデータが一致する
まで、前記制御回路１２を介してデータの読み出し書き
込みを行うビット単位のベリファイ動作を繰り返す。
【００１４】その結果、ベリファイ回路１４はフラッシ
ュ型ＥＥＰＲＯＭ１１に書き込んだデータと、このフラ
ッシュ型ＥＥＰＲＯＭ１１からベリファイモードで読み
出した読み出しデータとが１頁分の全てに亙って一致し
た場合、書き込み完了を制御回路１２に知らせて、上記
ベリファイ動作を終了する。これにより、制御回路１２
はＲ／Ｗ制御回路２２を介してＣＰＵ２１に書き込み完
了を知らせる。しかし、前記ベリファイ回路１４は所定
回数のベリファイ動作を行っても、ＳＲＡＭ１３内の書
き込みデータとフラッシュ型ＥＥＰＲＯＭ１１からベリ
ファイモードで読み出した読み出しデータがビット単位
で一致しない場合、書き込みエラーを制御回路１２に知
らせる。この時、アドレス検出回路１５はベリファイ回
路１４のベリファイ動作で書き込みエラーを起こしたビ
ットのフラッシュ型ＥＥＰＲＯＭ１１の書き込み先アド
レスを検出して、このアドレスを制御回路１２に知らせ
る。制御回路１２はアドレス検出回路１５から知らされ
たアドレスに書き込むべき正しい１ビットのデータをＳ
ＲＡＭ１３から読み出して、前記アドレスとこの正しい
データを１組とし、これらアドレスとデータを前記エラ
ーを起こしたデータが書き込まれている頁内の図１に示
した冗長領域２０に書き込む。尚、この時、制御回路１
２は正しいデータをＳＲＡＭ１３から読み出すのでな
く、正しいデータとして“０”を前記アドレスと共に前
記冗長領域２０に書き込んでもよい。その理由は、フラ
ッシュ型ＥＥＰＲＯＭ１１の消去ブロックは書き込みに
先行して消去が行われており、消去時には全てのビット
が“１”となっている。従って、書き込みは所定のアド
レスのビットを“０”に反転させることであるため、ベ
リファイエラーが生じたということは前記ビットを
“０”に反転させることに成功しなかったことを意味す
るので、書き込まれるべき正しいデータは必ず“０”と
なるためである。又、更に構成を簡単にする方法とし
て、制御回路１２は前記冗長領域にエラーを起こしたビ
ットのアドレスだけを書き込み、以下に述べる読み出し
時に、前記アドレスのデータをエラー訂正回路１６にて
“０”に置き換えても、正しいエラー訂正を行うことが
できる。結局、図１に示した冗長領域２０には、この冗
長領域を含む頁に書き込まれたデータの中でベリファイ
エラーを生じた部分の正しいデータが、その頁内アドレ
スと共にビット単位で書き込まれることになる。
ュ型ＥＥＰＲＯＭ１１に書き込んだデータと、このフラ
ッシュ型ＥＥＰＲＯＭ１１からベリファイモードで読み
出した読み出しデータとが１頁分の全てに亙って一致し
た場合、書き込み完了を制御回路１２に知らせて、上記
ベリファイ動作を終了する。これにより、制御回路１２
はＲ／Ｗ制御回路２２を介してＣＰＵ２１に書き込み完
了を知らせる。しかし、前記ベリファイ回路１４は所定
回数のベリファイ動作を行っても、ＳＲＡＭ１３内の書
き込みデータとフラッシュ型ＥＥＰＲＯＭ１１からベリ
ファイモードで読み出した読み出しデータがビット単位
で一致しない場合、書き込みエラーを制御回路１２に知
らせる。この時、アドレス検出回路１５はベリファイ回
路１４のベリファイ動作で書き込みエラーを起こしたビ
ットのフラッシュ型ＥＥＰＲＯＭ１１の書き込み先アド
レスを検出して、このアドレスを制御回路１２に知らせ
る。制御回路１２はアドレス検出回路１５から知らされ
たアドレスに書き込むべき正しい１ビットのデータをＳ
ＲＡＭ１３から読み出して、前記アドレスとこの正しい
データを１組とし、これらアドレスとデータを前記エラ
ーを起こしたデータが書き込まれている頁内の図１に示
した冗長領域２０に書き込む。尚、この時、制御回路１
２は正しいデータをＳＲＡＭ１３から読み出すのでな
く、正しいデータとして“０”を前記アドレスと共に前
記冗長領域２０に書き込んでもよい。その理由は、フラ
ッシュ型ＥＥＰＲＯＭ１１の消去ブロックは書き込みに
先行して消去が行われており、消去時には全てのビット
が“１”となっている。従って、書き込みは所定のアド
レスのビットを“０”に反転させることであるため、ベ
リファイエラーが生じたということは前記ビットを
“０”に反転させることに成功しなかったことを意味す
るので、書き込まれるべき正しいデータは必ず“０”と
なるためである。又、更に構成を簡単にする方法とし
て、制御回路１２は前記冗長領域にエラーを起こしたビ
ットのアドレスだけを書き込み、以下に述べる読み出し
時に、前記アドレスのデータをエラー訂正回路１６にて
“０”に置き換えても、正しいエラー訂正を行うことが
できる。結局、図１に示した冗長領域２０には、この冗
長領域を含む頁に書き込まれたデータの中でベリファイ
エラーを生じた部分の正しいデータが、その頁内アドレ
スと共にビット単位で書き込まれることになる。
【００１５】次にコントローラ２のＣＰＵ２１は読み出
しアドレスをＲ／Ｗ制御回路２２に与えると、Ｒ／Ｗ制
御回路２２は読み出しコマンドと前記読み出しアドレス
を半導体メモリチップ１の制御回路１２に与える。制御
回路１２は与えられた読み出しアドレスに従ってフラッ
シュ型ＥＥＰＲＯＭ１１内からデータを読み出してＲ／
Ｗ制御回路２２に転送する。この際、制御回路１２は前
記フラッシュ型ＥＥＰＲＯＭ１１から読み出したデータ
の頁内の冗長領域２０にエラーデータのアドレスが書き
込まれているのを見つけると、前記読み出しデータの該
当するアドレスのデータを前記冗長領域２０に書き込ま
れている正しいデータにエラー訂正回路１６を用いて置
き換えた後、この訂正したデータをＲ／Ｗ制御回路２２
に転送する。ＣＰＵ２１はＲ／Ｗ制御回路２２から読み
出しデータを受け取ると、図示されないシステム内に送
り出す。本例では、コントローラ２が半導体メモリチッ
プ１からデータを読み出した時点で、エラー訂正処理が
なされており、読み出したデータは全て正しいデータに
なっている。
しアドレスをＲ／Ｗ制御回路２２に与えると、Ｒ／Ｗ制
御回路２２は読み出しコマンドと前記読み出しアドレス
を半導体メモリチップ１の制御回路１２に与える。制御
回路１２は与えられた読み出しアドレスに従ってフラッ
シュ型ＥＥＰＲＯＭ１１内からデータを読み出してＲ／
Ｗ制御回路２２に転送する。この際、制御回路１２は前
記フラッシュ型ＥＥＰＲＯＭ１１から読み出したデータ
の頁内の冗長領域２０にエラーデータのアドレスが書き
込まれているのを見つけると、前記読み出しデータの該
当するアドレスのデータを前記冗長領域２０に書き込ま
れている正しいデータにエラー訂正回路１６を用いて置
き換えた後、この訂正したデータをＲ／Ｗ制御回路２２
に転送する。ＣＰＵ２１はＲ／Ｗ制御回路２２から読み
出しデータを受け取ると、図示されないシステム内に送
り出す。本例では、コントローラ２が半導体メモリチッ
プ１からデータを読み出した時点で、エラー訂正処理が
なされており、読み出したデータは全て正しいデータに
なっている。
【００１６】本実施例によれば、半導体メモリチップ１
に内蔵されているフラッシュ型ＥＥＰＲＯＭ１１の各頁
を延長して冗長データを書き込む冗長領域２０を確保し
てあり、この冗長領域にエラー訂正処理に必要なエラー
訂正データを書き込むことができるため、エラー訂正処
理のために必要な冗長領域を前記フラッシュ型ＥＥＰＲ
ＯＭ１１内に無作為に確保する必要がなくなり、前記フ
ラッシュ型ＥＥＰＲＯＭ１１のメモリ領域を効率的に使
用することができる。又、本例では、書き込みデータの
ベリファイ機能とエラー訂正機能を半導体メモリチップ
１内に内蔵しているため、コントローラ２側にはベリフ
ァイ回路やエラー訂正回路を設ける必要がなくなるた
め、このような回路を搭載していないコントローラも上
記半導体メモリチップ１を使用することができ、半導体
メモリチップ１の汎用性を向上させることができる。し
かも、半導体メモリチップ１内でベリファイ動作やエラ
ー訂正動作を行うことができるため、前記ベリファイ動
作やエラー訂正動作に伴うデータの転送をコントローラ
２と半導体メモリチップ１間で行う必要がなくなり、こ
の分、データの読み書き処理を高速化することができ
る。
に内蔵されているフラッシュ型ＥＥＰＲＯＭ１１の各頁
を延長して冗長データを書き込む冗長領域２０を確保し
てあり、この冗長領域にエラー訂正処理に必要なエラー
訂正データを書き込むことができるため、エラー訂正処
理のために必要な冗長領域を前記フラッシュ型ＥＥＰＲ
ＯＭ１１内に無作為に確保する必要がなくなり、前記フ
ラッシュ型ＥＥＰＲＯＭ１１のメモリ領域を効率的に使
用することができる。又、本例では、書き込みデータの
ベリファイ機能とエラー訂正機能を半導体メモリチップ
１内に内蔵しているため、コントローラ２側にはベリフ
ァイ回路やエラー訂正回路を設ける必要がなくなるた
め、このような回路を搭載していないコントローラも上
記半導体メモリチップ１を使用することができ、半導体
メモリチップ１の汎用性を向上させることができる。し
かも、半導体メモリチップ１内でベリファイ動作やエラ
ー訂正動作を行うことができるため、前記ベリファイ動
作やエラー訂正動作に伴うデータの転送をコントローラ
２と半導体メモリチップ１間で行う必要がなくなり、こ
の分、データの読み書き処理を高速化することができ
る。
【００１７】尚、図２に示した半導体メモリチップの構
成の他にエラー訂正回路のみをコントローラ２側に設け
たり、或いは前記エラー訂正回路をチップ側に残して、
ベリファイ回路とエラー訂正データ書き込み機能を実現
する回路をコントローラ２側に設ける構成とすることも
できる。
成の他にエラー訂正回路のみをコントローラ２側に設け
たり、或いは前記エラー訂正回路をチップ側に残して、
ベリファイ回路とエラー訂正データ書き込み機能を実現
する回路をコントローラ２側に設ける構成とすることも
できる。
【００１８】図３は本発明の半導体メモリチップに内蔵
されているフラッシュ型ＥＥＰＲＯＭの他の実施例を示
した模式図である。本例は１頁５１２バイトのデータ格
納領域１０が８個でデータ格納領域を形成し、更に１頁
５１２バイトの冗長領域２０が１頁付け加えられて、１
消去ブロックを構成している。このような消去ブロック
複数個がフラッシュ型ＥＥＰＲＯＭに割り付けられてい
る。本実施例のフラッシュ型ＥＥＰＲＯＭを用いた場
合、制御回路１２はビット単位でベリファイエラーを起
こしたデータのアドレスと前記データの正しいデータを
１ブロック分まとめておき、１ブロックのデータの書き
込みが終了した後、このまとめたエラー訂正データを図
３に示した冗長領域２０に１度に書き込むことができる
ため、この分、半導体メモリチップ１に対するデータの
書き込み時間を前実施例よりも短縮化することができ
る。
されているフラッシュ型ＥＥＰＲＯＭの他の実施例を示
した模式図である。本例は１頁５１２バイトのデータ格
納領域１０が８個でデータ格納領域を形成し、更に１頁
５１２バイトの冗長領域２０が１頁付け加えられて、１
消去ブロックを構成している。このような消去ブロック
複数個がフラッシュ型ＥＥＰＲＯＭに割り付けられてい
る。本実施例のフラッシュ型ＥＥＰＲＯＭを用いた場
合、制御回路１２はビット単位でベリファイエラーを起
こしたデータのアドレスと前記データの正しいデータを
１ブロック分まとめておき、１ブロックのデータの書き
込みが終了した後、このまとめたエラー訂正データを図
３に示した冗長領域２０に１度に書き込むことができる
ため、この分、半導体メモリチップ１に対するデータの
書き込み時間を前実施例よりも短縮化することができ
る。
【００１９】
【発明の効果】以上記述した如く本発明の半導体メモリ
チップによれば、メモリ領域の有効利用を損なうことな
く、エラー訂正処理を行うことができ、且つエラー処理
をチップ内部で行うことができるため、前記チップの汎
用性を向上させることができる。
チップによれば、メモリ領域の有効利用を損なうことな
く、エラー訂正処理を行うことができ、且つエラー処理
をチップ内部で行うことができるため、前記チップの汎
用性を向上させることができる。
【図１】本発明の半導体メモリチップに内蔵されている
フラッシュ型ＥＥＰＲＯＭの一実施例を示した模式図。
フラッシュ型ＥＥＰＲＯＭの一実施例を示した模式図。
【図２】図１に示したフラッシュ型ＥＥＰＲＯＭとベリ
ファイ機能及びエラー訂正機能を内蔵した本発明の半導
体メモリチップの一実施例を示したブロック図。
ファイ機能及びエラー訂正機能を内蔵した本発明の半導
体メモリチップの一実施例を示したブロック図。
【図３】本発明の半導体メモリチップに内蔵されている
フラッシュ型ＥＥＰＲＯＭの他の実施例を示した模式
図。
フラッシュ型ＥＥＰＲＯＭの他の実施例を示した模式
図。
【図４】従来の半導体メモリチップに内蔵されているフ
ラッシュ型ＥＥＰＲＯＭの一例を示した模式図。
ラッシュ型ＥＥＰＲＯＭの一例を示した模式図。
１…半導体メモリチップ １１…フラッシ
ュ型ＥＥＰＲＯＭ １２…制御回路 １３…ＳＲＡＭ １４…ベリファイ回路 １５…アドレス
検出回路 １６…エラー訂正回路
ュ型ＥＥＰＲＯＭ １２…制御回路 １３…ＳＲＡＭ １４…ベリファイ回路 １５…アドレス
検出回路 １６…エラー訂正回路
Claims (4)
- 【請求項１】 フラッシュ型ＥＥＰＲＯＭを内部に構成
する半導体メモリチップにおいて、１頁分のデータを書
き込む領域複数により形成される複数の消去ブロックを
前記フラッシュ型ＥＥＰＲＯＭに割り付け、且つ前記１
頁分のデータを書き込む各領域内に冗長データを書き込
む冗長領域を設けたことを特徴とする半導体メモリチッ
プ。 - 【請求項２】 フラッシュ型ＥＥＰＲＯＭを内部に構成
する半導体メモリチップにおいて、１頁分のデータを書
き込む領域複数により形成される複数の消去ブロックを
前記フラッシュ型ＥＥＰＲＯＭに割り付け、且つ前記１
頁分のデータを書き込む領域の少なくとも１頁分を冗長
データを書き込む冗長領域としたことを特徴とする半導
体メモリチップ。 - 【請求項３】 データを書き込む領域の他に冗長データ
を書き込む冗長領域を設けたフラッシュ型ＥＥＰＲＯＭ
を内部に構成する半導体メモリチップにおいて、前記フ
ラッシュ型ＥＥＰＲＯＭに書き込むデータのベリファイ
を行うベリファイ手段と、このベリファイ手段のベリフ
ァイ結果がエラーとなったデータの前記フラッシュ型Ｅ
ＥＰＲＯＭ内の書き込み先アドレスを検出するアドレス
検出手段と、このアドレス検出手段によって検出された
アドレスとこのアドレスに書き込まれるべき正しいデー
タとから成るエラー訂正情報を前記フラッシュ型ＥＥＰ
ＲＯＭの前記冗長領域に書き込むエラー訂正情報書込手
段と、前記フラッシュ型ＥＥＰＲＯＭからデータを読み
出す際に前記冗長領域に書き込まれているエラー訂正情
報に基づいてエラーを起こしたアドレスのデータを正し
いデータに書き替えるエラー訂正手段とを内蔵したこと
を特徴とする半導体メモリチップ。 - 【請求項４】 前記エラー訂正情報書込手段はフラッシ
ュ型ＥＥＰＲＯＭの冗長領域にエラーを起こしたデータ
のアドレスのみを書き込み、且つ前記エラー訂正手段は
データの読み出し時に前記冗長領域に書き込まれたアド
レスのデータを“０”に書き替えてデータの訂正を行う
ことを特徴とする請求項３記載の半導体メモリチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274741A JPH06131895A (ja) | 1992-10-14 | 1992-10-14 | 半導体メモリチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274741A JPH06131895A (ja) | 1992-10-14 | 1992-10-14 | 半導体メモリチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131895A true JPH06131895A (ja) | 1994-05-13 |
Family
ID=17545944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274741A Pending JPH06131895A (ja) | 1992-10-14 | 1992-10-14 | 半導体メモリチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131895A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010198592A (ja) * | 2009-01-29 | 2010-09-09 | Nec Corp | 携帯端末装置、ソフトウェア更新方法、動作制御方法及びプログラム |
| JP2010537314A (ja) * | 2007-08-22 | 2010-12-02 | マイクロン テクノロジー， インク． | フラッシュメモリ中のエラースキャニング |
| JP2013257927A (ja) * | 2012-06-13 | 2013-12-26 | Winbond Electronics Corp | 半導体記憶装置 |
| US8631285B2 (en) | 2007-11-26 | 2014-01-14 | Kabushiki Kaisha Toshiba | Content data recording apparatus and method |
| WO2015182439A1 (ja) * | 2014-05-26 | 2015-12-03 | ソニー株式会社 | 記憶装置、記憶システムおよび記憶装置の制御方法 |
-
1992
- 1992-10-14 JP JP4274741A patent/JPH06131895A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010537314A (ja) * | 2007-08-22 | 2010-12-02 | マイクロン テクノロジー， インク． | フラッシュメモリ中のエラースキャニング |
| US8631285B2 (en) | 2007-11-26 | 2014-01-14 | Kabushiki Kaisha Toshiba | Content data recording apparatus and method |
| JP2010198592A (ja) * | 2009-01-29 | 2010-09-09 | Nec Corp | 携帯端末装置、ソフトウェア更新方法、動作制御方法及びプログラム |
| JP2013257927A (ja) * | 2012-06-13 | 2013-12-26 | Winbond Electronics Corp | 半導体記憶装置 |
| WO2015182439A1 (ja) * | 2014-05-26 | 2015-12-03 | ソニー株式会社 | 記憶装置、記憶システムおよび記憶装置の制御方法 |
| JPWO2015182439A1 (ja) * | 2014-05-26 | 2017-04-20 | ソニー株式会社 | 記憶装置、記憶システムおよび記憶装置の制御方法 |
| US10120614B2 (en) | 2014-05-26 | 2018-11-06 | Sony Corporation | Storage device, storage system, and method of controlling storage device |
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