JP3178912B2 - 半導体メモリチップ - Google Patents
半導体メモリチップInfo
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Description
【０００１】
【産業上の利用分野】本発明はフラッシュ型のＥＥＰＲ
ＯＭが構成された半導体メモリチップに係わり、特に前
記ＥＥＰＲＯＭにデータを書き込む際に行われるベリフ
ァイにてエラーと判定されたデータの処理に関する。
ＯＭが構成された半導体メモリチップに係わり、特に前
記ＥＥＰＲＯＭにデータを書き込む際に行われるベリフ
ァイにてエラーと判定されたデータの処理に関する。
【０００２】
【従来の技術】フラッシュ型ＥＥＰＲＯＭが構成された
従来の半導体メモリチップでは、データを前記ＥＥＰＲ
ＯＭに書き込む際にデータをベリファイしながら書き込
んでいく。この書き込みデータのベリファイ時に前記フ
ラッシュ型ＥＥＰＲＯＭにエラーが発生すると、コント
ローラはエラー処理を行い、前記エラーが発生した消去
ブロックを使用不可とした後、この消去ブロックに書き
込むデータを別の消去ブロックに書き込む等の処理を行
う。これでは前記ベリファイ時に書き込みエラーが発生
する度に、上記のようなエラー処理を行わなければなら
ず、データの書き込みに時間がかかると共に、僅かな欠
陥があってもこれを含む消去ブロックを使用不可とし
て、新たな消去ブロックを使用しなければならず、前記
フラッシュ型ＥＥＰＲＯＭの使用効率を著しく悪くする
という欠点があった。
従来の半導体メモリチップでは、データを前記ＥＥＰＲ
ＯＭに書き込む際にデータをベリファイしながら書き込
んでいく。この書き込みデータのベリファイ時に前記フ
ラッシュ型ＥＥＰＲＯＭにエラーが発生すると、コント
ローラはエラー処理を行い、前記エラーが発生した消去
ブロックを使用不可とした後、この消去ブロックに書き
込むデータを別の消去ブロックに書き込む等の処理を行
う。これでは前記ベリファイ時に書き込みエラーが発生
する度に、上記のようなエラー処理を行わなければなら
ず、データの書き込みに時間がかかると共に、僅かな欠
陥があってもこれを含む消去ブロックを使用不可とし
て、新たな消去ブロックを使用しなければならず、前記
フラッシュ型ＥＥＰＲＯＭの使用効率を著しく悪くする
という欠点があった。
【０００３】特に、内部にベリファイ機能を備えたこの
種の半導体メモリチップにおいて、内蔵されたフラッシ
ュ型ＥＥＰＲＯＭに欠陥があり、この欠陥故にデータ書
込時のベリファイにてエラーが発生しても、前記データ
の読み出し時にＥＣＣ処理を行えば前記エラーを修復し
て、正しいデータを読み出せるエラー程度であって、所
謂、前記欠陥の修復が可能であっても、このまま書き込
みデータのエラーが確立して前記欠陥の修復が不可能に
なってしまい、上記欠点が生じることになる。
種の半導体メモリチップにおいて、内蔵されたフラッシ
ュ型ＥＥＰＲＯＭに欠陥があり、この欠陥故にデータ書
込時のベリファイにてエラーが発生しても、前記データ
の読み出し時にＥＣＣ処理を行えば前記エラーを修復し
て、正しいデータを読み出せるエラー程度であって、所
謂、前記欠陥の修復が可能であっても、このまま書き込
みデータのエラーが確立して前記欠陥の修復が不可能に
なってしまい、上記欠点が生じることになる。
【０００４】
【発明が解決しようとする課題】上記の如く従来のフラ
ッシュ型ＥＥＰＲＯＭを備えた半導体メモリチップで、
特にベリファイ機能を内蔵したチップにおいて、前記フ
ラッシュ型ＥＥＰＲＯＭに欠陥があり、この欠陥故にデ
ータ書込時のベリファイにてエラーが発生しても、前記
データの読み出し時にＥＣＣ処理を行えば前記エラーを
修復して、正しいデータを読み出せるエラー程度であっ
て、所謂、前記欠陥の修復が可能であっても、このまま
書き込みデータのエラーが確立して、前記欠陥の修復が
不可能になってしまう。このため、前記ＥＥＰＲＯＭに
僅かな欠陥があってもこれを含む消去ブロックを使用不
可として、新たな消去ブロックを使用しなければなら
ず、データの書き込みに時間がかかると共に、前記フラ
ッシュ型のＥＥＰＲＯＭの使用効率が著しく悪くなると
いう欠点があった。
ッシュ型ＥＥＰＲＯＭを備えた半導体メモリチップで、
特にベリファイ機能を内蔵したチップにおいて、前記フ
ラッシュ型ＥＥＰＲＯＭに欠陥があり、この欠陥故にデ
ータ書込時のベリファイにてエラーが発生しても、前記
データの読み出し時にＥＣＣ処理を行えば前記エラーを
修復して、正しいデータを読み出せるエラー程度であっ
て、所謂、前記欠陥の修復が可能であっても、このまま
書き込みデータのエラーが確立して、前記欠陥の修復が
不可能になってしまう。このため、前記ＥＥＰＲＯＭに
僅かな欠陥があってもこれを含む消去ブロックを使用不
可として、新たな消去ブロックを使用しなければなら
ず、データの書き込みに時間がかかると共に、前記フラ
ッシュ型のＥＥＰＲＯＭの使用効率が著しく悪くなると
いう欠点があった。
【０００５】そこで本発明は上記の欠点を除去し、フラ
ッシュ型のＥＥＰＲＯＭへの書き込みデータのベリファ
イエラーをそのエラー程度によっては正常に書き込まれ
たと見做す判断をすることにより、メモリ内の欠陥を修
復してメモリ領域を効率的に使用することができる半導
体メモリチップを提供することを目的としている。
ッシュ型のＥＥＰＲＯＭへの書き込みデータのベリファ
イエラーをそのエラー程度によっては正常に書き込まれ
たと見做す判断をすることにより、メモリ内の欠陥を修
復してメモリ領域を効率的に使用することができる半導
体メモリチップを提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明はフラッシュ型Ｅ
ＥＰＲＯＭへの書き込みデータをベリファイするベリフ
ァイ回路を内蔵すると共に、前記フラッシュ型ＥＥＰＲ
ＯＭを構成する半導体メモリチップにおいて、前記ベリ
ファイ回路によるベリファイ時に発生するベリファイエ
ラー個数を計数する計数手段と、この計数手段によって
計数されたエラー個数と予め設定された許容エラー個数
とを比較する比較手段と、この比較手段により前記エラ
ー個数が前記許容エラー個数以下であることが検出され
ると、前記書き込みデータが前記フラッシュ型ＥＥＰＲ
ＯＭに正しく書き込まれたと見做す判定を行ってこの判
定結果を外部に出力する判定手段とを具備した構成を有
する。
ＥＰＲＯＭへの書き込みデータをベリファイするベリフ
ァイ回路を内蔵すると共に、前記フラッシュ型ＥＥＰＲ
ＯＭを構成する半導体メモリチップにおいて、前記ベリ
ファイ回路によるベリファイ時に発生するベリファイエ
ラー個数を計数する計数手段と、この計数手段によって
計数されたエラー個数と予め設定された許容エラー個数
とを比較する比較手段と、この比較手段により前記エラ
ー個数が前記許容エラー個数以下であることが検出され
ると、前記書き込みデータが前記フラッシュ型ＥＥＰＲ
ＯＭに正しく書き込まれたと見做す判定を行ってこの判
定結果を外部に出力する判定手段とを具備した構成を有
する。
【０００７】
【作用】本発明の半導体メモリチップにおいて、計数手
段はベリファイ回路によるベリファイ時に発生するベリ
ファイエラー個数を計数する。比較手段は前記計数手段
によって計数されたエラー個数と予め設定された許容エ
ラー個数とを比較する。判定手段は前記比較手段により
前記エラー個数が前記許容エラー個数以下であることが
検出されると、前記書き込みデータがフラッシュ型ＥＥ
ＰＲＯＭに正しく書き込まれたと見做す判定を行ってこ
の判定結果を外部に出力する。
段はベリファイ回路によるベリファイ時に発生するベリ
ファイエラー個数を計数する。比較手段は前記計数手段
によって計数されたエラー個数と予め設定された許容エ
ラー個数とを比較する。判定手段は前記比較手段により
前記エラー個数が前記許容エラー個数以下であることが
検出されると、前記書き込みデータがフラッシュ型ＥＥ
ＰＲＯＭに正しく書き込まれたと見做す判定を行ってこ
の判定結果を外部に出力する。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の半導体ファイル装置の一実施例
を示したブロック図である。１は半導体メモリチップ
で、フラッシュ型ＥＥＰＲＯＭ１１とベリファイ機能を
実現するベリファイ回路１８を内蔵している。尚、フラ
ッシュ型ＥＥＰＲＯＭ１１は多数のメモリセルから構成
されている。一方、ベリファイ回路１８は、フラッシュ
型ＥＥＰＲＯＭ１１に対するデータの読み書き制御及び
ベリファイ動作を制御する制御部１２、図示されないコ
ントローラ等から送られてくる書き込みデータを一旦保
存するＳＲＡＭ１３、書き込みデータのベリファイを行
うベリファイ部１４、ベリファイ動作時に生じたエラー
個数をカウントするカウンタ１５、ベリファイエラーを
修復可能にする許容エラー個数を保存するＳＲＡＭ１６
及びベリファイ時に生じたエラーの個数を前記ＳＲＡＭ
１６内の許容エラー個数と比較して、前記書き込みデー
タのベリファイ結果の最終的な合否を判定する合否判定
部１７より構成されている。
明する。図１は本発明の半導体ファイル装置の一実施例
を示したブロック図である。１は半導体メモリチップ
で、フラッシュ型ＥＥＰＲＯＭ１１とベリファイ機能を
実現するベリファイ回路１８を内蔵している。尚、フラ
ッシュ型ＥＥＰＲＯＭ１１は多数のメモリセルから構成
されている。一方、ベリファイ回路１８は、フラッシュ
型ＥＥＰＲＯＭ１１に対するデータの読み書き制御及び
ベリファイ動作を制御する制御部１２、図示されないコ
ントローラ等から送られてくる書き込みデータを一旦保
存するＳＲＡＭ１３、書き込みデータのベリファイを行
うベリファイ部１４、ベリファイ動作時に生じたエラー
個数をカウントするカウンタ１５、ベリファイエラーを
修復可能にする許容エラー個数を保存するＳＲＡＭ１６
及びベリファイ時に生じたエラーの個数を前記ＳＲＡＭ
１６内の許容エラー個数と比較して、前記書き込みデー
タのベリファイ結果の最終的な合否を判定する合否判定
部１７より構成されている。
【０００９】次に本実施例の動作について説明する。図
示されないコントローラ等から書き込みデータが制御部
１２に送られてくると、制御部１２は前記データを一旦
ＳＲＡＭ１３に保存した後、同時に送られてくるアドレ
スに従って前記データをフラッシュ型ＥＥＰＲＯＭ１１
に書き込む。次に制御部１２はベリファイ部１４を起動
して、今し方フラッシュ型ＥＥＰＲＯＭ１１に書き込ん
だデータをベリファイモードで読み出してベリファイ部
１４に与える。これにより、ベリファイ部１４は前記読
み出しデータとＳＲＡＭ１３に保存されている書き込み
データとが一致するまで、前記制御部１２を介してデー
タの読み出し書き込みを行うベリファイ動作を繰り返
す。尚、前記ベリファイ部１４のベリファイ動作は１ビ
ットずつ行われるものとする。このベリファイ動作時、
ベリファイ部１４がフラッシュ型ＥＥＰＲＯＭ１１に書
き込んだＳＲＡＭ１３内のデータと、このフラッシュ型
ＥＥＰＲＯＭ１１から制御部１２を介してベリファイモ
ードで読み出したデータが一致しなかった場合、その都
度、カウンタ１５はエラー個数をカウントして保持す
る。一方、ベリファイ部１４によるベリファイを所定回
数繰り返した結果書き込みエラーとなったデータでも、
上記した図示されないコントローラ側のＥＣＣ処理によ
り修復可能になるエラー個数が存在し、その最大値が許
容エラー個数としてＳＲＡＭ１６に設定されている。従
って、合否判定部１７はカウンタ１５に保持されている
エラー個数とＳＲＡＭ１６に設定されている許容エラー
個数とを比較し、カウンタ１５に保持されているエラー
個数が前記許容エラー個数以下であった場合、前記書き
込みデータはフラッシュ型ＥＥＰＲＯＭ１１に正常に書
き込まれた（書き込み完了）と判定して、この判定結果
を前記外部のコントローラ等に出力する。しかし、上記
ベリファイエラーを起こしたデータのエラー個数が許容
エラー個数より大きい場合、合否判定部１７は前記書き
込みデータがフラッシュ型ＥＥＰＲＯＭ１１に書き込め
なかった（書き込みエラー）と判定して、この結果を前
記コントローラ等に出力する。
示されないコントローラ等から書き込みデータが制御部
１２に送られてくると、制御部１２は前記データを一旦
ＳＲＡＭ１３に保存した後、同時に送られてくるアドレ
スに従って前記データをフラッシュ型ＥＥＰＲＯＭ１１
に書き込む。次に制御部１２はベリファイ部１４を起動
して、今し方フラッシュ型ＥＥＰＲＯＭ１１に書き込ん
だデータをベリファイモードで読み出してベリファイ部
１４に与える。これにより、ベリファイ部１４は前記読
み出しデータとＳＲＡＭ１３に保存されている書き込み
データとが一致するまで、前記制御部１２を介してデー
タの読み出し書き込みを行うベリファイ動作を繰り返
す。尚、前記ベリファイ部１４のベリファイ動作は１ビ
ットずつ行われるものとする。このベリファイ動作時、
ベリファイ部１４がフラッシュ型ＥＥＰＲＯＭ１１に書
き込んだＳＲＡＭ１３内のデータと、このフラッシュ型
ＥＥＰＲＯＭ１１から制御部１２を介してベリファイモ
ードで読み出したデータが一致しなかった場合、その都
度、カウンタ１５はエラー個数をカウントして保持す
る。一方、ベリファイ部１４によるベリファイを所定回
数繰り返した結果書き込みエラーとなったデータでも、
上記した図示されないコントローラ側のＥＣＣ処理によ
り修復可能になるエラー個数が存在し、その最大値が許
容エラー個数としてＳＲＡＭ１６に設定されている。従
って、合否判定部１７はカウンタ１５に保持されている
エラー個数とＳＲＡＭ１６に設定されている許容エラー
個数とを比較し、カウンタ１５に保持されているエラー
個数が前記許容エラー個数以下であった場合、前記書き
込みデータはフラッシュ型ＥＥＰＲＯＭ１１に正常に書
き込まれた（書き込み完了）と判定して、この判定結果
を前記外部のコントローラ等に出力する。しかし、上記
ベリファイエラーを起こしたデータのエラー個数が許容
エラー個数より大きい場合、合否判定部１７は前記書き
込みデータがフラッシュ型ＥＥＰＲＯＭ１１に書き込め
なかった（書き込みエラー）と判定して、この結果を前
記コントローラ等に出力する。
【００１０】図２は図１に示したベリファイ回路１８を
内蔵した半導体メモリチップ１を半導体ファイル装置等
に搭載した場合の構成例を示した図である。コントロー
ラ２のＣＰＵ２１は本ファイル装置を搭載している情報
処理装置から書き込みデータを受けると、この書き込み
データにＥＣＣ情報を付加して１ページ分の書き込みデ
ータを作成した後、これをＲ／Ｗ制御回路２２により半
導体メモリチップ１に書き込む。この書き込みの前にＣ
ＰＵ２１は前述した許容エラー個数を半導体メモリチッ
プ１内の内部ベリファイ回路１８に設定しておく。半導
体メモリチップ１の内部ベリファイ回路１８はベリファ
イを繰り返しながら１ページ分の前記書き込みデータを
フラッシュ型ＥＥＰＲＯＭ１１に書き込むが、その際書
き込み完了又はエラー発生のいずれかの判定結果をＣＰ
Ｕ２１に返送する。ＣＰＵ２１は内部ベリファイ回路１
８から書き込み完了を受けとると、次のページ分のデー
タの書き込み処理に移行するが、書き込みエラーを受け
ると、エラー処理に移行する。このエラー処理にて、Ｃ
ＰＵ２１は前記エラーが発生した書き込みデータをフラ
ッシュ型ＥＥＰＲＯＭ１１の別の消去ブロックに書き込
む等の処理を行う。
内蔵した半導体メモリチップ１を半導体ファイル装置等
に搭載した場合の構成例を示した図である。コントロー
ラ２のＣＰＵ２１は本ファイル装置を搭載している情報
処理装置から書き込みデータを受けると、この書き込み
データにＥＣＣ情報を付加して１ページ分の書き込みデ
ータを作成した後、これをＲ／Ｗ制御回路２２により半
導体メモリチップ１に書き込む。この書き込みの前にＣ
ＰＵ２１は前述した許容エラー個数を半導体メモリチッ
プ１内の内部ベリファイ回路１８に設定しておく。半導
体メモリチップ１の内部ベリファイ回路１８はベリファ
イを繰り返しながら１ページ分の前記書き込みデータを
フラッシュ型ＥＥＰＲＯＭ１１に書き込むが、その際書
き込み完了又はエラー発生のいずれかの判定結果をＣＰ
Ｕ２１に返送する。ＣＰＵ２１は内部ベリファイ回路１
８から書き込み完了を受けとると、次のページ分のデー
タの書き込み処理に移行するが、書き込みエラーを受け
ると、エラー処理に移行する。このエラー処理にて、Ｃ
ＰＵ２１は前記エラーが発生した書き込みデータをフラ
ッシュ型ＥＥＰＲＯＭ１１の別の消去ブロックに書き込
む等の処理を行う。
【００１１】次にＣＰＵ２１はＲ／Ｗ制御回路２２を介
して読み出しアドレスを半導体メモリチップ１に出力す
ることにより、フラッシュ型ＥＥＰＲＯＭ１１の前記ア
ドレスからデータを読み出す。この読み出されたデータ
はＲ／Ｗ制御回路２２を介してＥＣＣ回路２３に送られ
る。ＥＣＣ回路２３は送られてきた読み出しデータにＥ
ＣＣ処理を行ない、そのＥＣＣ処理を施したデータをＣ
ＰＵ２１に渡す。ここで、ベリファイ時エラーと判定さ
れたが、最終的に書き込み完了になった書き込みデータ
でも、読み出し時にＥＣＣ回路２３を通ることにより、
ＣＰＵ２１が受け取った段階では、正しいデータに修復
されて読み出されることになる。
して読み出しアドレスを半導体メモリチップ１に出力す
ることにより、フラッシュ型ＥＥＰＲＯＭ１１の前記ア
ドレスからデータを読み出す。この読み出されたデータ
はＲ／Ｗ制御回路２２を介してＥＣＣ回路２３に送られ
る。ＥＣＣ回路２３は送られてきた読み出しデータにＥ
ＣＣ処理を行ない、そのＥＣＣ処理を施したデータをＣ
ＰＵ２１に渡す。ここで、ベリファイ時エラーと判定さ
れたが、最終的に書き込み完了になった書き込みデータ
でも、読み出し時にＥＣＣ回路２３を通ることにより、
ＣＰＵ２１が受け取った段階では、正しいデータに修復
されて読み出されることになる。
【００１２】図３は図１に示したベリファイ回路１８の
動作を示したフローチャートである。まずステップ３０
１にてベリファイ部１４は書き込みデータのベリファイ
を行い、その時、ステップ３０２にてカウンタ１５はベ
リファイエラーが生じる都度、エラー個数をカウントす
る。ステップ３０３にて合否判定部１７はベリファイ時
に発生したエラー個数とＳＲＡＭ１６に設定されている
許容エラー個数とを比較することにより、前記ベリファ
イエラーを起こしたデータをＥＣＣ処理で修復可能であ
るかを判定し、修復可能でない場合は、ステップ３０４
へ進み、修復可能である場合はステップ３０５へ進む。
ステップ３０５にて合否判定部１７は前記データの書き
込みを完了と判定して、この判定結果を外部に出力す
る。一方、ステップ３０４進んだ場合、合否判定部１７
は前記データの書き込みをエラーと判定して、この判定
結果を外部に出力する。尚、ベリファイ結果がエラーな
しで書き込み完了になった場合（ステップ３０１）、カ
ウンタ１５のエラーカウント値は０となるため（ステッ
プ３０２）、この場合も当然のことであるが、合否判定
部７にて書き込み完了と判定される。
動作を示したフローチャートである。まずステップ３０
１にてベリファイ部１４は書き込みデータのベリファイ
を行い、その時、ステップ３０２にてカウンタ１５はベ
リファイエラーが生じる都度、エラー個数をカウントす
る。ステップ３０３にて合否判定部１７はベリファイ時
に発生したエラー個数とＳＲＡＭ１６に設定されている
許容エラー個数とを比較することにより、前記ベリファ
イエラーを起こしたデータをＥＣＣ処理で修復可能であ
るかを判定し、修復可能でない場合は、ステップ３０４
へ進み、修復可能である場合はステップ３０５へ進む。
ステップ３０５にて合否判定部１７は前記データの書き
込みを完了と判定して、この判定結果を外部に出力す
る。一方、ステップ３０４進んだ場合、合否判定部１７
は前記データの書き込みをエラーと判定して、この判定
結果を外部に出力する。尚、ベリファイ結果がエラーな
しで書き込み完了になった場合（ステップ３０１）、カ
ウンタ１５のエラーカウント値は０となるため（ステッ
プ３０２）、この場合も当然のことであるが、合否判定
部７にて書き込み完了と判定される。
【００１３】本実施例によれば、内蔵のベリファイ回路
１８による書き込みデータのベリファイ時に一旦ベリフ
ァイエラーが生じても、そのベリファイエラーのエラー
個数がＥＣＣ処理にて修復可能な許容個数以下であった
場合、前記ベリファイ回路１８は最終的に前記書き込み
データが正しくフラッシュ型ＥＥＰＲＯＭ１１内に書き
込まれたと判定し、これを外部のコントローラ２等に出
力するため、コントローラ２はベリファイ結果がエラー
となる度にエラー処理を行わなくて済む。これにより、
データの書き込み時間を短縮化することができると共
に、フラッシュ型ＥＥＰＲＯＭ１１に僅かな欠陥があっ
てもこれを含む消去ブロックを使用不可として、新たな
消去ブロックを使用しなくて済むため、前記フラッシュ
型ＥＥＰＲＯＭ１１の使用効率を著しく向上させること
ができる。
１８による書き込みデータのベリファイ時に一旦ベリフ
ァイエラーが生じても、そのベリファイエラーのエラー
個数がＥＣＣ処理にて修復可能な許容個数以下であった
場合、前記ベリファイ回路１８は最終的に前記書き込み
データが正しくフラッシュ型ＥＥＰＲＯＭ１１内に書き
込まれたと判定し、これを外部のコントローラ２等に出
力するため、コントローラ２はベリファイ結果がエラー
となる度にエラー処理を行わなくて済む。これにより、
データの書き込み時間を短縮化することができると共
に、フラッシュ型ＥＥＰＲＯＭ１１に僅かな欠陥があっ
てもこれを含む消去ブロックを使用不可として、新たな
消去ブロックを使用しなくて済むため、前記フラッシュ
型ＥＥＰＲＯＭ１１の使用効率を著しく向上させること
ができる。
【００１４】
【発明の効果】以上記述した如く本発明の半導体メモリ
チップによれば、フラッシュ型のＥＥＰＲＯＭへの書き
込みデータのベリファイエラーをそのエラー程度によっ
ては正常に書き込まれたと見做す判断をすることによ
り、メモリ内の欠陥を修復してメモリ領域を効率的に使
用することができる。
チップによれば、フラッシュ型のＥＥＰＲＯＭへの書き
込みデータのベリファイエラーをそのエラー程度によっ
ては正常に書き込まれたと見做す判断をすることによ
り、メモリ内の欠陥を修復してメモリ領域を効率的に使
用することができる。
【図１】本発明の半導体メモリップの一実施例を示した
ブロック図。
ブロック図。
【図２】図１に示したベリファイ回路内蔵の半導体メモ
リチップを半導体ファイル装置に搭載した場合の構成例
を示した図
リチップを半導体ファイル装置に搭載した場合の構成例
を示した図
【図３】図１に示したベリファイ回路の動作例を示した
フローチャート。
フローチャート。
１…半導体メモリチップ １１…フラッシ
ュ型ＥＥＰＲＯＭ １２…制御部 １３、１６…Ｓ
ＲＡＭ １４…ベリファイ部 １５…カウンタ １７…合否判定部 １８…ベリファ
イ回路
ュ型ＥＥＰＲＯＭ １２…制御部 １３、１６…Ｓ
ＲＡＭ １４…ベリファイ部 １５…カウンタ １７…合否判定部 １８…ベリファ
イ回路
Claims (2)
- 【請求項１】 フラッシュ型ＥＥＰＲＯＭへの書き込み
データをベリファイするベリファイ回路を内蔵すると共
に、前記フラッシュ型ＥＥＰＲＯＭを構成する半導体メ
モリチップにおいて、前記ベリファイ回路によるベリフ
ァイ時に発生するベリファイエラー個数を計数する計数
手段と、この計数手段によって計数されたエラー個数と
予め設定された許容エラー個数とを比較する比較手段
と、この比較手段により前記エラー個数が前記許容エラ
ー個数以下であることが検出されると、前記書き込みデ
ータが前記フラッシュ型ＥＥＰＲＯＭに正しく書き込ま
れたと見做す判定を行ってこの判定結果を外部に出力す
る判定手段とを具備したことを特徴とする半導体メモリ
チップ。 - 【請求項２】 前記エラー個数は前記比較手段内に外部
から設定されることを特徴とする請求項１記載の半導体
メモリチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27473892A JP3178912B2 (ja) | 1992-10-14 | 1992-10-14 | 半導体メモリチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27473892A JP3178912B2 (ja) | 1992-10-14 | 1992-10-14 | 半導体メモリチップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06131884A JPH06131884A (ja) | 1994-05-13 |
| JP3178912B2 true JP3178912B2 (ja) | 2001-06-25 |
Family
ID=17545896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27473892A Expired - Fee Related JP3178912B2 (ja) | 1992-10-14 | 1992-10-14 | 半導体メモリチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178912B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7434111B2 (en) | 2004-11-05 | 2008-10-07 | Kabushiki Kaisha Toshiba | Non-volatile memory system having a pseudo pass function |
| US7623379B2 (en) | 2004-11-05 | 2009-11-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and non-volatile memory system using the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1992-10-14 JP JP27473892A patent/JP3178912B2/ja not_active Expired - Fee Related
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