JPH09231785A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH09231785A
JPH09231785A JP4104296A JP4104296A JPH09231785A JP H09231785 A JPH09231785 A JP H09231785A JP 4104296 A JP4104296 A JP 4104296A JP 4104296 A JP4104296 A JP 4104296A JP H09231785 A JPH09231785 A JP H09231785A
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prom
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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Abstract

(57)【要約】 【課題】ＥＣＣ回路内蔵のＰＲＯＭにおいて通常のＰＲ
ＯＭと同様に、ＰＲＯＭ用のＰＲＯＭライターを使用し
ながら書き込んだデータの信頼性を向上させる。 【解決手段】誤り検出回路３がメインＰＲＯＭセル１ま
たはパリティＰＲＯＭセル２から誤りを検出し、かつベ
リファイモード検出回路７が現在ベリファイモードであ
ることを検出したときに、異データ発生回路５が書き込
まれているべきデータとは異なるデータを発生させるの
で、通常のＰＲＯＭと同じベリファイをするだけでメイ
ンセルとパリティセル内の誤りの有無がわかる。このた
めデータ書き込み時にベリファイすることで、ＥＣＣ回
路は書き込み後のデータ化けを訂正するためだけに使用
されることになる。それによりデータ化けに対するエラ
ー修正率が上がりデータの信頼性が高くなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に誤り訂正符号回路を内蔵した不揮発性
半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置であるＰｒｏｇ
ｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ
（以下ＰＲＯＭと略す）とは書き込み可能な読み出し専
用メモリの事であり、その動作モードは大きく分けて、
通常動作モードであるメモリセルの情報を読み出す“読
み出しモード（リードモード）”、読み出し専用メモリ
として使用する前に読み出すデータを書き込んでおく為
の“書き込みモード（ライトモード）”、書き込みが十
分に行われたかを確認する為の“書き込み確認モード
（ベリファイモード）”などがある。
【０００３】通常のＰＲＯＭがデータ１語を記録する為
には、そのデータ自身を蓄える為のメモリセルを必要と
するが、誤り訂正符号回路（Ｅｒｒｏｒ Ｃｏｒｒｅｃ
ｔｉｎｇ Ｃｏｄｅ回路、以下ＥＣＣ回路と略す）を内
蔵したＰＲＯＭがデータ１語を記録する為には、そのデ
ータ自身をメインデータとして、そのデータから演算で
作られるデータをパリティデータとしてそれぞれを蓄え
る為のメモリセルを必要とする。
【０００４】通常のＰＲＯＭはデータを蓄えたメモリセ
ルに不良が発生するとその読み出しデータは破壊されて
しまうが、ＥＣＣ回路を内蔵したＰＲＯＭのメインデー
タ及びパリティデータ及びパリティデータを蓄えたメモ
リセルに不良が発生しても、その不良率がある一定値以
下であればＥＣＣ回路が誤り訂正処理を行う為に読み出
しデータが破壊されることが無い。そのためＥＣＣ回路
をＰＲＯＭに内蔵することにより次のような効果が生ま
れる。第１にＰＲＯＭの製造段階でメモリセルに不良が
発生してもＥＣＣ回路がエラー補正して正しい書き込み
／読み出しができる為、製造時の歩留まりが向上すると
いうこと。第２にＰＲＯＭへのデータ書き込み時におい
て、一部のメモリセルに対して書き込みが失敗してもＥ
ＣＣ回路がエラー補正して正しいデータを出力するの
で、書き込み不良の発生率が小さくなるということ。そ
して第３にはメモリセルに書き込まれたデータがその後
不良になってもＥＣＣ回路がエラー補正して正しいデー
タを出力するので、装置自身の信頼性が向上することで
ある。
【０００５】ただし第１から第３までの効果はお互いに
相反する項目である為、複数の効果に対してそれぞれ最
高の効果を期待することは出来ない。ここで第３の効果
である装置の信頼性向上の為にＥＣＣ回路の効果を最大
限に発揮するには、第１及び第２の効果を得る為のＥＣ
Ｃ回路を使用しないことが必要である。つまり製造段階
およびデータ書き込み段階の両方でメインデータ及びパ
リティデータのメモリセルに不良が発生していないこと
が必要である。
【０００６】従来のＥＣＣ回路を内蔵したＰＲＯＭの一
例をブロック図で示した図３を参照すると、メインデー
タ用ＰＲＯＭセル１は出力信号であるメインデータＡを
誤り検出回路３，誤り訂正回路４及びデータセレクタ９
に出力する。パリティデータ用ＰＲＯＭセル２は出力信
号であるパリティデータＢを誤り検出回路３とデータセ
レクタ９に出力する。誤り検出回路３は出力信号である
誤り検出信号Ｆを誤り訂正回路４に出力する。誤り訂正
回路４は出力信号であるデータＣをデータセレクタ９に
出力する。データセレクタ９には外部からデータセレク
タ制御信号Ｊもまた入力される。
【０００７】データセレクタ９は出力信号Ｉあ出力回路
６に出力し、出力回路６は最終的な出力信号Ｅを出力す
る。
【０００８】通常の読み出し時において、誤り検出回路
３は入力したメインデータＡとパリティデータＢとを比
較して誤りが存在するかを判断し、誤りがあれば論理レ
ベルのハイレベル（以下、Ｈレベルと称す）の、誤りが
なければロウレベル（以下、“Ｌ”レベルと称す）の誤
り検出信号Ｆを誤り訂正回路４へ出力する。誤り訂正回
路４は、入力したインデータＡに対して誤り検出信号Ｆ
が“Ｈ”レベルであればデータの訂正をし、“Ｌ”レベ
ルであれば変更を加えずにデータＣとして出力する。ま
た複数入力されたデータＡ，ＢおよびＣから特定のもの
を選択して出力するデータセレクタ９は、通常の読み出
しではデータＣを選択するように設定してあるので出力
ＩはデータＣと同等なものとなり、このデータＣが出力
回路６から外部に出力される。
【０００９】メインデータＡおよびパリティデータＢ
は、ＲＯＭセル１および２からデータセレクタ９に直接
入力されているので、セレクタ制御信号Ｊを所定値に設
定することで、メインデータＡやパリティデータＢを出
力回路６から出力させることができる。つまり装置の外
からメインデータＡとパリティデータＢを読み出すこと
ができるので、製造段階やデータ書き込み段階でメイン
データ及びバリティデータのメモリセルに不良が発生し
ていないかを確認することができる。
【００１０】従来のＥＣＣ回路を内蔵したＰＲＯＭの例
をブロック図で示した図４を参照すると、図３の例との
相異点は図３におけるデータセレクタ９が削除され、誤
り訂正回路４の出力信号であるデータＣがデータセレク
タを介さず、直接に出力回路６に出力されている点と、
メインデータＡとパリティデータＢが専用の出力回路１
０に出力されている点である。この例でもメインデータ
およびパリティデータが装置の外から常に読み出せるの
で、メモリセルの不良の有無を確認することができる。
データがメモリセル書き込まれた後で、そのデータに不
良が発生した場合の対策としてＥＣＣ回路を設けて、メ
モリの信頼性向上をを図るときは、メインデータとパリ
ティデータの期待値を準備する必要がある。
【００１１】メインセルチェックのためのメインデータ
の期待値は書き込むデータ自身であるから別に期待値を
用意する必要はない。しかし、パリティセルに書き込ま
れているパリティデータは書き込むデータから自動的に
内部演算されたデータであるから、パリティセルチェッ
クのためのパリティデータの期待値は別途用意する必要
がある。
【００１２】またＥＣＣ回路で誤り訂正した後のデータ
ではなくメインデータやパリティデータの不良の有無の
確認をするには図３のデータセレクタや図４の専用出力
回路のようなものが必要となるので、装置に対して通常
のＰＲＯＭと同じ制御するだけではパリティデータの検
証ができない。つまり前述した目的を達成するには通常
のＰＲＯＭ用のＰＲＯＭライターを使用できない。
【００１３】
【発明が解決しようとする課題】上述したように、従来
のＥＣＣ回路を内蔵したＰＲＯＭにおいては、データが
メモリセルに書き込まれた後で、そのデータに不良が発
生した場合の対策としてＥＣＣ回路を設けてメモリの信
頼性向上を図るとき、製造段階やデータ書き込み段階で
はメインデータ及びパリティデータのメモリセルに不良
が発生していないことを確認する必要がある。したがっ
て、もしメインデータ及びパリティデータのメモリセル
に不良が発生していないことをあらかじめ確認しなかっ
た場合は、装置の信頼性の向上が望めないという問題が
ある。
【００１４】またメインデータ及びパリティデータのメ
モリセルに不良が発生していないことを確認するとき、
メインデータだけでなくパリティデータの検証も必要と
なるのでそのための作業が増えるという問題と、本来必
要のないパリティデータの期待値を用意する必要がある
という問題と、通常のＰＲＯＭ対応の制御ではメインデ
ータとパリティデータの確認ができないので通常のＰＲ
ＯＭ用のＰＲＯＭライターを使用できなくなるという問
題とがある。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の特徴は、誤り訂正符号回路を有する不揮発性
半導体記憶装置において、前記不揮発性半導体記憶装置
が書き込み確認をするベリファイモードであることを検
出するためのベリファイモード検出回路と、読み出され
たデータに誤りが存在するかを検出するための誤り検出
回路と、前記読み出されたデータの誤りを訂正するため
の誤り訂正回路と、入力されたデータをそのまま出力す
るかまたはそのデータとは異なるデータを発生する異デ
ータ発生回路とを有し、前記誤り検出回路が前記読み出
されたデータから誤りを検出し、かつ前記ベリファイモ
ード検出回路が前記ベリファイモードであることを検出
したときに、書き込まれているべきデータとは異なるデ
ータが前記異データ発生回路から出力されることにあ
る。
【００１６】また、前記読み出されたデータから誤りが
検出され、かつ前記ベリファイモードであることが検出
されたとき、前記誤り訂正回路により前記の誤りが訂正
データとは異なるデータが、前記異データ発生回路から
発生されて出力される。
【００１７】さらに、前記読み出されたデータから誤り
が検出されたときに前記誤り訂正回路により前記の誤り
が訂正されたデータとは異なるデータが前記異データ発
生回路から発生し、前記ベリファイモードであることを
検出されたときのみ、前記誤りが訂正されたデータに代
えて選択的に前記異データ発生回路が発生したデータを
出力する。
【００１８】また、前記異データ発生回路が前記訂正さ
れたデータの反転データを出力する。
【００１９】
【発明の実施の形態】つぎに本発明を図面を参照して説
明する。図１は本発明の第１の実施の形態で、ＥＣＣ回
路を内蔵したＰＲＯＭの構成図である。メインデータ用
ＰＲＯＭセル１はその出力信号であるメインデータＡを
誤り検出回路３及び誤り訂正回路４に出力する。パリテ
ィデータ用ＰＲＯＭセル２は、その出力信号であるパリ
ティデータＢを誤り検出回路３に出力する。誤り検出回
路３はその出力信号である誤り検出信号Ｆを誤り訂正回
路４と２入力ＡＮＤ回路８に入力する。この２入力ＡＮ
Ｄ回路８にはベリファイモード検出回路７の出力Ｇも入
力される。誤り訂正回路４は出力信号であるデータＣお
よび２入力ＡＮＤ回路８の出力信号Ｈを異データ発生回
路５に出力する。異データ発生回路５は出力信号Ｄを出
力回路６に出力し、出力回路６は最終的な出力Ｅを出力
する。
【００２０】誤り検出回路３はメインデータＡとパリテ
ィデータＢを比較して誤りが存在するかを判断し、誤り
があれば“Ｈ”レベルの、誤りがなければ“Ｌ”レベル
の誤り検出回路Ｆを出力する。誤り訂正回路４はメイン
データＡに対して誤り検出信号Ｆが“Ｈ”レベルであれ
ばデータの訂正をし、“Ｌ”レベルであれば変更を加え
ずにデータＣとして出力する。
【００２１】一方、ベリファイモード検出回路７は、例
えばＵＶＰＲＯＭの書き込み電源を通常動作電圧より高
電圧に設定した時に、読み出しを行なうとＨレベルを出
力するように動作するので、出力信号Ｇをベリファイモ
ード時には“Ｈ”レベルにし、それ以外のときは“Ｌ”
レベルにすることによって、誤り検出信号Ｆと出力信号
Ｇを入力に持つ２入力ＡＮＤ回路８は、メインデータＡ
またはパリティデータＢのいずれかに誤りがあり、かつ
ベリファイモードであるときのみ２入力ＡＮＤ回路８の
出力信号Ｈが“Ｈ”レベルとなり、異データ発生回路５
に対してデータＤをデータＣとは異なるデータとして出
力するように要求する。
【００２２】異データ発生回路５は例えば排他的論理和
回路からなり、２入力ＡＮＤ回路８の出力信号Ｈが
“Ｌ”レベルであればデータＣと同等のデータをデータ
Ｄとして出力し、“Ｈ”レベルであればデータＣの反転
したデータをデータＤとして出力して、この信号Ｄが出
力回路６から出力信号Ｅとして外部に出力される。
【００２３】２入力ＡＮＤ回路の出力信号Ｈは、ベリフ
ァイモード以外では常に“Ｌ”レベルなので、読み出し
モード時には異データ発生回路５は入力したデータを素
通りさせるだけのものとなる。製造段階やデータ書き込
みで不良が発生すると、書き込みの確認であるベリファ
イを実行したときメインデータＡまたはパリティデータ
Ｂ内に不良が存在する為誤り検出信号Ｆが“Ｈ”レベル
となるので、２入力ＡＮＤ回路８の出力信号Ｈも“Ｈ”
レベルになる。
【００２４】その結果、異データ発生回路５はデータＣ
とは異なる、すなわちデータＣの反転データをデータＤ
として出力する為、最終的な出力信号Ｅは書き込んだデ
ータとは異なるデータが出力されることになる。このデ
ータＥを書き込んだデータと比較することにより書き込
みに失敗したことがわかる。
【００２５】第２の実施の形態のＥＣＣ回路を内蔵した
ＰＲＯＭの構成図を示した図２を参照すると、メインデ
ータ用ＰＲＯＭセル１は出力信号のメインデータＡを誤
り検出回路３及び誤り訂正回路４に出力する。パリティ
データ用ＰＲＯＭセル２は出力信号のパリティデータＢ
を誤り検出回路３に出力する。誤り検出回路３は出力信
号の誤り検出信号Ｆを誤り訂正回路４および異データ発
生回路５に出力する。誤り訂正回路４は出力信号のデー
タＣを異データ発生回路５およびデータセレクタ９に出
力する。異データ発生回路５も出力信号のデータＤをデ
ータセレクタ９に出力する。さらに、ベリファイモード
検出回路７も出力信号Ｇをデータセレクタ９に出力す
る。データセレクタ９は出力信号のデータＩを出力回路
６を介し最終的な出力Ｅとして出力する。
【００２６】誤り検出回路３は、メインデータＡとパリ
ティデータＢを比較して誤りが存在するかを判断して、
誤りがあれば“Ｈ”レベルの、誤りがなければ“Ｌ”レ
ベルの誤り検出信号Ｆを出力する。誤り訂正回路４はメ
インデータＡに対して誤り検出信号Ｆが“Ｈ”レベルで
あればデータを訂正してデータＣとして出力し、“Ｌ”
レベルであれば変更を加えずにデータＡをデータＣとし
て出力する。誤り検出信号Ｆは異データ発生回路５にも
入力されているので検出信号Ｆが“Ｈ”であれば誤りを
訂正されたデータＣは訂正されたデータとは異なるデー
タＤがデータセレクタ９へ入力される。
【００２７】一方、ベリファイモード検出回路７の出力
Ｇはベリファイモード時には“Ｈ”レベル、それ以外の
ときは“Ｌ”レベルとなり、その信号Ｇはデータセレク
タ９に入力されているので、データセレクタ９は読み出
しモード時にはデータＣを、ベリファイモード時にはデ
ータＤを選択して出力する。
【００２８】読み出しモードではデータセレクタ９は常
に誤り訂正回路４の出力のデータＣを選択しデータＩと
して出力するので、最終的な出力ＥはデータＡに誤りが
無ければそのままデータＡが、誤りがあれば誤り訂正さ
れたデータＣである。図１の例の場合と同じく最終的な
出力ＥがデータＣと異なるデータを出力するのは、誤り
検出回路３が誤りを検出し、そしてベリファイモードで
あったときのみであるので、この実施例においてもベリ
ファイのみでメインデータＡとパリティデータＢの不良
の有無がわかる。
【００２９】第１および第２の実施の形態ともベリファ
イ時に正しいデータを読み出すことが出来ればメインデ
ータＡ及びパリティデータＢ内には不良が存在しないと
いうことになるので、パリティデータＢの期待値を用意
する手間も、パリティデータ検証の為の作業の増加も無
くなる。またベリファイをするだけでメインデータＡ及
びパリティデータＢ内の不良の有無がわかるので、通常
のＰＲＯＭ用のＰＲＯＭライターを使用しながら、デー
タがメモリセルに書き込まれた後に起るデータの不良発
生に対応して設けられるＥＣＣ回路により信頼性向上を
図るという目的をはたすことができるようになる。
【００３０】
【発明の効果】以上説明したように本発明は、ＥＣＣ回
路を有するＰＲＯＭにおいて、このＰＲＯＭがベリファ
イモードであることを検出する回路と読み出されたデー
タに誤りが存在するかを検出する回路と読み出されたデ
ータの誤りを訂正する回路と入力されたデータとは異な
るデータを発生する回路とを有し、誤り検出回路が読み
出されたデータから誤りを検出し、かつベリファイモー
ド検出回路がベリファイモードであることを検出したと
きに、書き込まれているべきデータとは異なるデータが
データ発生回路から発生されることにより、パリティデ
ータの期待値を用意する手間やパリティデータ検証の為
の作業の増加も無く、通常のＰＲＯＭ用のＰＲＯＭライ
ターを使用しながら、データがメモリセルに書き込まれ
た後に起るデータの不良発生に対応して設けられるＥＣ
Ｃ回路により信頼性向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＥＣＣ回路
内蔵のＰＲＯＭの構成図である。
【図２】本発明の第２の実施の形態におけるＥＣＣ回路
内蔵のＰＲＯＭの構成図である。
【図３】従来のＥＣＣ回路内蔵のＰＲＯＭの一例を示す
構成図である。
【図４】従来のＥＣＣ回路内蔵のＰＲＯＭの他の一例を
示す構成図である。
【符号の説明】
１ メインデータ用ＰＲＯＭセル ２ パリティデータ用ＰＲＯＭセル ３ 誤り検出回路 ４ 誤り訂正回路 ５ 異データ発生回路 ６ 出力回路 ７ ベリファイモード検出回路 ８ ２入力ＡＮＤ回路 ９ データセレクタ １０ メインデータとパリティデータ用出力回路 Ａ メインデータ Ｂ パリティデータ Ｃ 誤り訂正回路の出力データ Ｄ 異データ発生回路の出力データ Ｅ 最終的な出力データ Ｆ 誤り検出信号 Ｇ ベリファイモード検出回路 Ｈ ２入力ＡＮＤ回路の出力信号 Ｉ データセレクタの出力 Ｊ データセレクタ制御信号 Ｋ メインデータとパリティデータの最終的な出力

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 誤り訂正符号回路を有する不揮発性半導
    体記憶装置において、前記不揮発性半導体記憶装置が書
    き込み確認をするベリファイモードであることを検出す
    るためのベリファイモード検出回路と、読み出されたデ
    ータに誤りが存在するかを検出するための誤り検出回路
    と、前記読み出されたデータの誤りを訂正するための誤
    り訂正回路と、入力されたデータをそのまま出力するか
    またはそのデータとは異なるデータを発生する異データ
    発生回路とを有し、前記誤り検出回路が前記読み出され
    たデータから誤りを検出し、かつ前記ベリファイモード
    検出回路が前記ベリファイモードであることを検出した
    ときに、書き込まれているべきデータとは異なるデータ
    が前記異データ発生回路から出力されることを特徴とす
    る不揮発性半導体記憶装置。
  2. 【請求項２】 前記読み出されたデータから誤りが検出
    され、かつ前記ベリファイモードであることが検出され
    たとき、前記誤り訂正回路により前記の誤りが訂正デー
    タとは異なるデータが、前記異データ発生回路から発生
    されて出力されることを特徴とする請求項１記載の不揮
    発性半導体記憶装置。
  3. 【請求項３】 前記読み出されたデータから誤りが検出
    されたときに前記誤り訂正回路により前記の誤りが訂正
    されたデータとは異なるデータが前記異データ発生回路
    から発生し、前記ベリファイモードであることを検出さ
    れたときのみ、前記誤りが訂正されたデータに代えて選
    択的に前記異データ発生回路が発生したデータを出力す
    る請求項１記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記異データ発生回路が前記訂正された
    データの反転データを出力する請求項２または３記載の
    不揮発性半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487632B1 (ko) * 1997-10-11 2005-07-28 주식회사 하이닉스반도체 디램의다중고장검사방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030120858A1 (en) 2000-09-15 2003-06-26 Matrix Semiconductor, Inc. Memory devices and methods for use therewith
US6591394B2 (en) 2000-12-22 2003-07-08 Matrix Semiconductor, Inc. Three-dimensional memory array and method for storing data bits and ECC bits therein
US7051264B2 (en) * 2001-11-14 2006-05-23 Monolithic System Technology, Inc. Error correcting memory and method of operating same
US7237082B1 (en) * 2004-06-08 2007-06-26 Sun Microsystems, Inc. Spatially distributed parity protection
US7392456B2 (en) * 2004-11-23 2008-06-24 Mosys, Inc. Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory
US8874958B2 (en) * 2010-11-09 2014-10-28 International Business Machines Corporation Error detection in a mirrored data storage system
CN102298112B (zh) * 2011-05-05 2016-06-01 中兴通讯股份有限公司 一种可编程逻辑器件的测试方法及系统

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61134988A (ja) * 1984-12-04 1986-06-23 Toshiba Corp 半導体メモリにおける誤り検出訂正機能制御系
US4726021A (en) * 1985-04-17 1988-02-16 Hitachi, Ltd. Semiconductor memory having error correcting means
DE3685078D1 (de) * 1985-09-09 1992-06-04 Hitachi Ltd Speicherpruefgeraet.
US4710934A (en) * 1985-11-08 1987-12-01 Texas Instruments Incorporated Random access memory with error correction capability
JP2527935B2 (ja) * 1986-05-19 1996-08-28 株式会社 アドバンテスト 半導体メモリ試験装置
US4872168A (en) * 1986-10-02 1989-10-03 American Telephone And Telegraph Company, At&T Bell Laboratories Integrated circuit with memory self-test
US4761783A (en) * 1986-10-17 1988-08-02 Christensen Harold F Apparatus and method for reporting occurrences of errors in signals stored in a data processor
JP2613411B2 (ja) * 1987-12-29 1997-05-28 株式会社アドバンテスト メモリ試験装置
JPH01184700A (ja) * 1988-01-11 1989-07-24 Advantest Corp メモリ試験装置
JP2821278B2 (ja) * 1991-04-15 1998-11-05 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JP2745252B2 (ja) * 1991-06-24 1998-04-28 三菱電機株式会社 半導体記憶装置
US5455517A (en) * 1992-06-09 1995-10-03 International Business Machines Corporation Data output impedance control
JPH06275098A (ja) * 1993-03-24 1994-09-30 Mitsubishi Electric Corp 半導体記憶装置
JP2801495B2 (ja) * 1993-04-07 1998-09-21 シャープ株式会社 光記録再生装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487632B1 (ko) * 1997-10-11 2005-07-28 주식회사 하이닉스반도체 디램의다중고장검사방법

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