JPS61161564A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理に使用される記憶装置に関し、特にそ
の読出し情報の誤り訂正に関する。

（従来の技術） 読出し情報の１ピット誤り訂正、あるいは２ビット誤り
検出のよりなＥＣＣ機能を採用している記憶装置では、
使用不能となるような故障には各糧のものがあるが、代
表的なものとして次の２つが挙げられる。第１の種類の
ものは８００機能が無効部の故障を表わし、記憶モジュ
ールを制御する制御部が故障した場合である。

第２の種類のものはＥＣＣ機能が有効部の多数故障を表
わし、１ビットエラーが２箇所で発生した場合である。

（発明が解決しようとする問題点） 上記故障のいずれかが発生しても、記憶装置は使用不能
になることは云うまでもない。

特に、上記第２の種類の故障は記憶モジュールの１ビッ
ト故障と他の故障との組合せにより記憶装置を使用不能
にするものであり、１ビット訂正を実現するＥＣＣ機能
を採用していながら記憶装置を使用不能にしてしまうと
云う欠点があつ九。

ｔｅ、斯かる欠点を除去するために定期保守の間隔を短
縮し、記憶モジュール部の１ビット故障を早期に除去す
る方策が考えられている。

しかし、記憶モジュールが大容量化するに伴って定期保
守の間隔が増々短縮されると云う欠点もあった。

本発明の目的は、記憶モジュールからの読出しデータに
１ビット誤りが検出された場合には、そのアドレス情報
とシンドローム情報とを格納すると共に、それ以降の記
憶モジュールへの読出し指令アドレスと上記格納された
アドレス情報とを比較し、比較結果において上記アドレ
ス情報が一致した場合であって、２ビット誤シが検出さ
れた場合にはシンドロームにより以前から誤りのある１
ビットの故障を訂正すると共に、上記訂正により残りの
１ビットの誤りを含んだ形の読出し情報を再度、読出し
パスに転送し、残りの１ピツト誤シを訂正することによ
り上記欠点を除去し、記憶モジュールの１ビット故障と
ＥＣＯで救済可能な部分の故障とによる多重障害に対し
ても動作が使用不能状態にならないように構成した記憶
装置を提供することにある。

（問題点を解決するための手段） 本発明による記憶装置は記憶モジュールと、アドレスレ
ジスタト、シンドロームレジスタト。

比較回路と、第１および第２の選択回路と、エラーチェ
ック回路と、デコーダと、データ訂正回路と、データ転
送レジスタと、第１〜第３のＡＮＤゲートとから成立つ
。

記憶モジュールは複数ビットの書込みデータ、および書
込みデータから発生したチェックビットを格納するため
のものである。

アドレスレジスタは、記憶モジュールの指定されたアド
レスから読出され゛た読出しデータに１ビット誤シが発
生した時に、上記アドレスを表わす第１のアドレス情報
を格納するためのものである。

シンドロームレジスタは、誤シビット位置を指摘する第
１のシンドロームを格納するためのものである。

比較回路は、上記装置より読出し指令された第２のアド
レス情報と上記アドレスレジスタに保持された第１のア
ドレス情報とを比較するためのものである。

第１の選択回路は通常時には記憶モジュールからの読出
しデータを選択するが、２ビットエラーが検出された時
には１ビット訂正後のデータを選択するように切替える
九めのものである。

エラーチェック回路は、書込まれたデータを読出す時に
チェックビットと読出しデータとにより情報の１ビット
誤り訂正、ならびに２ビット誤シ検出を行う第２のシン
ドロームを発生するためのものである。

第２の選択回路は、比較回路の出力からアドレス一致情
報が得られていて、同一アドレス内に２ビットエラーが
検出された直後に限ってシンドロームレジスタの内部に
保持されている第１のシンドロームか、あるいはエラー
チェック回路から出力される第２のシンドロームかを選
択するためのものである。

デコーダは第２の選択回路から出力された第１％または
第２のシンドロームを解読して情報の誤シビット位置を
指摘するためのものである。

データ訂正回路は、エラーチェック回路により１ビット
誤りが検出された時には読出しデータの誤りビット位置
において誤りビットを訂正すると共に、エラーチェック
回路により２ビット誤力が検出された時には１ビットの
みの誤りを訂正するためのものである。

読出しデータ転送レジスタは、データ訂正回路の出力を
格納するためのものである。

第１のＡＮＤゲートは、エラーチェック回路によってエ
ラーが検出された時に比較回路の出力を有効化するため
のものである。

第２のＡＮＤゲートは、読出しデータ転送レジスタに格
納された読出し情報を有効化の条件が成立した時に限っ
てデータ訂正回路に入力するためのものである。

第３のＡＮＤゲートは２ビット誤りが検出された読出し
情報のうちで、誤つ九１ビットをいつ九んデータ訂正回
路により訂正し念後に、読出しデータ転送レジスタの内
容を第１の選択回路へ供給するためのものである。

（実　施　例） 次に、図面を参照して本発明の詳細な説明する。

第１図は、本発明による記憶装置の一実施例を示すブロ
ック図である。第１図において、ｌは中央処理装置、２
．ｌＯはそれぞれ第１および第２のアドレスレジスタ、
３は記憶モジュール、４．６はそれぞれ第１および第２
の選択回路、Ｓはエラーチェック回路、７はデコーダ、
８はデータ訂正回路、９は読出し情報転送レジスタ、１
１はシンドロームレジスタ、１２は比較回路、１３゜１
８はそれぞれ第１および第２のエラーレジスタ、１４〜
１６は第１〜第３のＡＮＤゲート、１７はＯＲ＋ゲート
である。

第１図において、中央処理装置１は記憶装置に対して読
出し動作を指令するに際して、記憶モジュール３の内部
の読出し情、報が格納されているエリアを指示するアド
レス情報を記憶装置に送出する。記憶装置は上記アドレ
ス情報をアドレスレジスタ２で受信し、記憶モジュール
３に対して上記アドレス情報をもとにして読出し動作を
開始させる。記憶モジュール３は上記アドレス情報によ
り指定されるメモリセルより情報を読出し、読出しデー
タ信号線３１に読出しデータを出力する。上記読出しデ
ータは、第１の選択回路４を経由してエラーチェック回
路５に送出され為。読出しデータは、複数の情報ビット
と複数のチェックビットとから構成され、チェックヒツ
トは各情報ビットの内部の１ビット誤りを自動訂正して
２ビット誤りを検出するｔめに用いられる。

読出しデータを受信したエラーチェック回路５はデータ
のチェックを行う。その結果、１ピツトエラーが検出さ
れた場合には１ピツト工ラー信号線５１に論理″″ｌ＃
ｌ＃レベルすると同時に、シンドローム信号線５３にシ
ンドロームを出力する。シンドロームは、情報ビットの
１ビット誤り位置を指摘するためのコードである。

１ビット工ラー信号線５１に論理″′１　”レベルが出
力されると、アドレスレジスタ２に格納されているアド
レス情報を第２のアドレスレジスタｌＯに格納し、シン
ドローム情報をシンドロームレジスタ１１に格納する。

エラーチェック回路５では、チェック結果に２ビットエ
ラーが検出されると２ビット工ラー信号線５２に論理″
′１”レベルを出力する。

エラーチェック回路５で生成されたシンドローム情報は
、第２の選択回路６を経由してデコーダ７に送出される
。デコーダ７はシンドローム情報を解読し、読出しデー
タの内で１ビットエラーが発生しているビット位置を指
摘してデータ訂正回路８に解読結果を送出し、第１の選
択回路４から送出されている読出しデータの誤りビット
をデータ訂正回路８で訂正し、読出し情報転送レジスタ
９へ送出する。読出し情報転送レジスタ９に格納された
読出し情報は中央処理装置１へ転送される。

以上の説明により、アドレス情報で指定された任意の番
地に対して読出し動作全行い、読出し情報に１ビットエ
ラーが存在する場合には誤シビット位置を訂正して中央
処理装置に読出しデータを転送すると共に、１ビットエ
ラーが存在するアドレス情報とデータの誤りビット位置
を指摘するためのシンドローム情報とをそれぞれ第２の
アドレスレジスタ１０およびシンドロームレジスタ１１
に格納することが判った。

次に、１ビットエラーが存在する番地に新たに２ビット
エラーが発生した場合には、２ビット共に誤りビットの
訂正を行って記憶装置を使用可能状態に保つ。

そこで、記憶装置では中央処理装置ｌより順次転送され
てくるアドレス情報と、既に第２のアドレスレジスタ１
０に格納されている１ビットエラーを含む番地を示すア
ドレス情報とを比較回路１２によって比較する。上記比
較によって一致した場合には、その出力信号線１２１に
論理”１　”を出力する。いっぽう、読出し情報をエラ
ーチェック回路５でチェックした結果から２ビットエラ
ーが検出された場合には、２ビット工ラー信号線５２に
２ビットエラーがあることを示す論理＠ｌ”のレベルを
出力して、第１のエラーレジスタ１３にセットすると共
に、２ビットエラーを含む読出し情報を読出し情報転送
レジスタ９にセットする。比較回路１２の出力、および
第１のエラーレジスタ１３の出力が共和論理＠１”にな
ると、１ビットエラーを含む番号に新たＶＣ２ビットエ
ラーが発生した場合には、第１のＡＮＤゲートの出力が
論理″ｌ”となシ、第２の選択回路６がシンドロームレ
ジスタ１１を選択するように制御される。これと共に、
第１のＡＮＤゲー）１４は読出し情報転送レジスタ９に
格納されている読出し情報が無効であることを通知する
無効信号を信号線１４１を介して送出し、これを中央処
理装置ｌに対して通知する。

第１のエラーレジスタ１３の出力が論理１１＃になると
、第２のＡＮＤゲート１５を経由して２ビットエラーを
含む読出し情報がデータ訂正回路８に供給される。この
時、ＯＲゲート１７の出力も論理″１＃となシ、第１の
選択回路４が第３のＡＮＤゲートの出力を選択するよう
に制御される。この場合、第２のエラーレジスタ１８に
は第１のエラーレジスタ１３の情報がセットされていな
いため、第２のエラーレジスタ１８の出力、第３のＡＮ
Ｄゲー）１６の出力、および第１の選択回路４の出力が
共に論理＠Ｏ”となっている。

従って、データ訂正回路８では上記２ビットエラーを含
む読出し情報を、シンドロームレジスタ１１に格納され
ているシンドローム情報に従って以前より誤りのあるビ
ット位置を１ビットだけ訂正し、再度、読出し情報転送
レジスタ９に格納する。これと共に、第１のエラーレジ
スタ１３より第２のエラーレジスタ１８に論理”　１　
’カ送出され、第２のエラーレジスタ１８に格納される
。

以上の手順により、読出し情報は１ビットの誤りを含む
形となる。また、第１のエラーレジスタ１３には次の状
態がセットされるが、この場合には第１の選択回路４の
出力が論理″″０＃であり、エラーが存在しない状態で
あるため、第１のエラーレジスタ１３に論理“Ｏ”がセ
ットされる。すると、第１のＡＮＤゲート１４の出力が
論理＠Ｏ″となり、第２の選択回路６がエラーチェック
回路５の出力を選択するように制御される。

第２のエラーレジスタｘｓｍ論理＠１”がセットされる
と、第３のＡＮＤゲート１６を経由して読出し情報が第
１の選択回路４に供給される。

これと共に、ＯＲゲート１７の出力も論理＠１　″の状
態を保持するため、第１の選択回路４が第３のＡＮＤゲ
ート１６の出力を選択するように制御される。この九め
、エラーチェック回路５にあたかも記憶モジュールから
読出し情報が送出され念かのように、第３のＡＮＤゲー
トを経由して１ビットエラーを含む読出し情報がエラー
チェック回路５に供給される。そこで、データ訂正回路
９では残りの１ビットの誤りビットを訂正して読出し情
報転送レジスタ９にエラーなしの読出し情報を格納し、
読出し情報転送レジスタ９では中央処理装置１へこの情
報を転送する。

以上説明したようにして、１ビットエラーが存在スる番
地に２ビットエラーが発生した場合でも記憶装置を使用
不能にすることなく、正常に誤りビットを訂正すること
ができる。

（発明の効果） 以上説明したように本発明では、１ビットエラーを含む
番地情報を格納するアドレスレジスタと誤シビット位置
を指摘するためのシンドロームを格納するシンドローム
レジスタとを保有し、それ以後には同一番地で２ビット
エラーが発生した場合に、上記シンドロームレジスタに
格納されているシンドローム情報に従って以前より誤す
のある１ビットのエラーを訂正し、読出し情報を１ビッ
トエラーの形にした後、残り１ビットの誤りビットを訂
正することにより、１ビットエラーを含む番地に２ビッ
トエラーが発生した場合でも記憶装置を使用不能にする
ことなく正常に誤りビットを訂正することができると云
う効果がある。

まｔ、アドレスレジスタとシンドロームレジスタとの数
を増加させることにより、１ビット故障を取除くための
予防保全の間隔を延ばすことができると云う効果がある
。

【図面の簡単な説明】

第１図は、本発明による記憶装置の一実施例を示すプロ
ツク図である。 １・・・中央処理装置 ２．１０・・・アドレスレジスタ ３・・・記憶モジュール　　４，６・・・選択回路５・
・・エラーチェック回路　　７・・・デコーダ８・・・
データ訂正回路

Claims (1)

【特許請求の範囲】
1. 複数ビットの書込みデータ、および前記書込みデータか
   ら発生したチェックビットを格納するための記憶モジュ
   ールと、前記記憶モジュールの指定されたアドレスから
   読出した読出しデータに１ビット誤りが発生した時に前
   記アドレスを表わす第１のアドレス情報を格納するため
   のアドレスレジスタと、誤りビット位置を指摘する第１
   のシンドロームを格納するためのシンドロームレジスタ
   と、上位装置より読出し指令された第２のアドレス情報
   と前記アドレスレジスタに保持された第１の前記アドレ
   ス情報とを比較するための比較回路と、通常時には前記
   記憶モジュールからの読出しデータを選択し、２ビット
   エラーが検出された時には１ビット訂正後のデータを選
   択するように切替えるための第１の選択回路と、前記書
   込まれたデータを読出す時にチェックビットと前記読出
   しデータとにより情報の１ビット誤り訂正ならびに２ビ
   ット誤り検出を行う第２のシンドロームを発生するため
   のエラーチェック回路と、前記比較回路の出力からアド
   レス一致情報が得られていて、同一アドレス内に２ビッ
   トエラーが検出された直後に限って前記シンドロームレ
   ジスタの内部に保持されている第１のシンドロームか、
   あるいは前記エラーチェック回路から出力される第２の
   シンドロームかを選択するための第２の選択回路と、前
   記第２の選択回路から出力された第１または第２のシン
   ドロームを解読して情報の誤りビット位置を指摘するた
   めのデコーダと、前記エラーチェック回路により前記１
   ビット誤りが検出された時には前記読出しデータの誤り
   ビット位置において誤りビットを訂正すると共に、前記
   エラーチェック回路により前記２ビット誤りが検出され
   た時には１ビットのみの誤りを訂正するためのデータ訂
   正回路と、前記データ訂正回路の出力を格納するための
   読出しデータ転送レジスタと、前記エラーチェック回路
   によってエラーが検出された時に前記比較回路の出力を
   有効化するための第１のＡＮＤゲートと、前記読出しデ
   ータ転送レジスタに格納された読出し情報を前記有効化
   の条件が成立した時に限って前記データ訂正回路に入力
   するための第２のＡＮＤゲートと、前記２ビット誤りが
   検出された読出し情報のうちで誤った１ビットをいった
   ん前記データ訂正回路により訂正した後に前記読出しデ
   ータ転送レジスタの内容を前記第１の選択回路へ供給す
   るための第３のＡＮＤゲートとを具備して構成したこと
   を特徴とする記憶装置。