JPH06214890A - 計算機 - Google Patents
計算機Info
- Publication number
- JPH06214890A JPH06214890A JP5004923A JP492393A JPH06214890A JP H06214890 A JPH06214890 A JP H06214890A JP 5004923 A JP5004923 A JP 5004923A JP 492393 A JP492393 A JP 492393A JP H06214890 A JPH06214890 A JP H06214890A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- parity
- error
- slave
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】 主系メモリに誤りデータが発生した場合に、
正しいデータをリードし、誤りのあるデータを修復する
機能を持った計算機を得ること。また、二重系メモリに
同時にエラーが発生した場合にも、誤りのあるデータの
使用を避けることが可能な計算機を得る。 【構成】 ＣＰＵ部１、主系メモリ２ａと従系メモリ２
ｂからなるメモリ部、主系メモリ２ａ及び従系メモリ２
ｂにアクセスするためのアドレスデコード回路３ａ、パ
リティエラーが発生時に、主系メモリ２ａのデータを修
正するためのアドレスデコード回路３ｂ、主系メモリ２
ａのデータをパリティチェックするためのパリティチェ
ッカ４、主系メモリ２ａまたは従系メモリ２ｂを接続す
るか否かの切換えを行うセレクタ５から構成される。 【効果】 データに誤りがあった場合に、正しいデータ
をリードし、誤りのあるデータを修復する機能を持つ。
正しいデータをリードし、誤りのあるデータを修復する
機能を持った計算機を得ること。また、二重系メモリに
同時にエラーが発生した場合にも、誤りのあるデータの
使用を避けることが可能な計算機を得る。 【構成】 ＣＰＵ部１、主系メモリ２ａと従系メモリ２
ｂからなるメモリ部、主系メモリ２ａ及び従系メモリ２
ｂにアクセスするためのアドレスデコード回路３ａ、パ
リティエラーが発生時に、主系メモリ２ａのデータを修
正するためのアドレスデコード回路３ｂ、主系メモリ２
ａのデータをパリティチェックするためのパリティチェ
ッカ４、主系メモリ２ａまたは従系メモリ２ｂを接続す
るか否かの切換えを行うセレクタ５から構成される。 【効果】 データに誤りがあった場合に、正しいデータ
をリードし、誤りのあるデータを修復する機能を持つ。
Description
【０００１】
【産業上の利用分野】この発明は、主系メモリ及び従系
メモリからなる二重系メモリを持ち、パリティチェック
によって、誤データの使用を避け、誤りデータ修復が可
能な計算機に関するものである。
メモリからなる二重系メモリを持ち、パリティチェック
によって、誤データの使用を避け、誤りデータ修復が可
能な計算機に関するものである。
【０００２】
【従来の技術】図７は従来の計算機の構成図である。図
において、１はＣＰＵ部、２ａ、２ｂはＣＰＵ部１から
出力されるデータを同時に格納し、ＣＰＵ部１からのリ
ード要求時にはいずれか一方からのデータをＣＰＵ部１
に出力する主系メモリ及び従系メモリ、３はメモリのチ
ップセレクト信号ＳＡＷ、ＳＡＲ、ＳＢＷ及びＳＢＲを
生成するためのアドレスデコード回路である。ここで、
ＳＡＷは主系メモリにライト許可を与える信号、ＳＡＲ
は主系メモリにリード許可を与える信号、ＳＢＷは従系
メモリにライト許可を与える信号、ＳＢＲは従系メモリ
にリード許可を与える信号である。４は主系メモリ２ａ
のデータをパリティチェックするためのパリティチェッ
カ、５は主系メモリ２ａ、従系メモリ２ｂを接続するか
否かの切換えを行うセレクタ、６はアドレスバス、７は
データバスである。
において、１はＣＰＵ部、２ａ、２ｂはＣＰＵ部１から
出力されるデータを同時に格納し、ＣＰＵ部１からのリ
ード要求時にはいずれか一方からのデータをＣＰＵ部１
に出力する主系メモリ及び従系メモリ、３はメモリのチ
ップセレクト信号ＳＡＷ、ＳＡＲ、ＳＢＷ及びＳＢＲを
生成するためのアドレスデコード回路である。ここで、
ＳＡＷは主系メモリにライト許可を与える信号、ＳＡＲ
は主系メモリにリード許可を与える信号、ＳＢＷは従系
メモリにライト許可を与える信号、ＳＢＲは従系メモリ
にリード許可を与える信号である。４は主系メモリ２ａ
のデータをパリティチェックするためのパリティチェッ
カ、５は主系メモリ２ａ、従系メモリ２ｂを接続するか
否かの切換えを行うセレクタ、６はアドレスバス、７は
データバスである。
【０００３】従来の計算機は以上のように構成され、ラ
イト時はアドレスデコード回路３によってライト許可信
号ＳＡＷ、ＳＢＷが生成され、主系メモリ２ａと従系メ
モリ２ｂの両方に書込みが行われ、主系メモリ２ａには
パリティビットが付加される。リード時はアドレスデコ
ード回路３によってリード許可信号ＳＡＲ、ＳＢＲが生
成され、主系メモリ２ａのデータをパリティチェッカ４
でチェックする。チェックの結果、パリティエラーがな
い場合は主系メモリ２ａのデータが出力される。パリテ
ィエラーが検出された場合にはセレクタ５が切り換わ
り、従系メモリ２ｂのデータが出力される。
イト時はアドレスデコード回路３によってライト許可信
号ＳＡＷ、ＳＢＷが生成され、主系メモリ２ａと従系メ
モリ２ｂの両方に書込みが行われ、主系メモリ２ａには
パリティビットが付加される。リード時はアドレスデコ
ード回路３によってリード許可信号ＳＡＲ、ＳＢＲが生
成され、主系メモリ２ａのデータをパリティチェッカ４
でチェックする。チェックの結果、パリティエラーがな
い場合は主系メモリ２ａのデータが出力される。パリテ
ィエラーが検出された場合にはセレクタ５が切り換わ
り、従系メモリ２ｂのデータが出力される。
【０００４】
【発明が解決しようとする課題】上記のような従来の計
算機においては、主系メモリにパリティエラーが発生し
た場合に、無条件に従系メモリに切り換えてデータをリ
ードしていたため、主系メモリに誤りデータが発生した
ことがわからないまま従系メモリのデータがリードされ
ていた。また、従系メモリにもエラーがある場合には間
違ったデータがリードされていた。
算機においては、主系メモリにパリティエラーが発生し
た場合に、無条件に従系メモリに切り換えてデータをリ
ードしていたため、主系メモリに誤りデータが発生した
ことがわからないまま従系メモリのデータがリードされ
ていた。また、従系メモリにもエラーがある場合には間
違ったデータがリードされていた。
【０００５】この発明は、かかる課題を解決するために
成されたものであり、主系メモリに誤りデータが発生し
た場合に、正しいデータをリードし、誤りのあるデータ
を修復する機能を持つ計算機の構成を、また、まんいち
修復データに誤りがある場合はそのデータの使用を避け
る計算機の構成を提供することを目的とする。
成されたものであり、主系メモリに誤りデータが発生し
た場合に、正しいデータをリードし、誤りのあるデータ
を修復する機能を持つ計算機の構成を、また、まんいち
修復データに誤りがある場合はそのデータの使用を避け
る計算機の構成を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明にかかる計算機
においては、主系メモリにパリティエラーが発生した場
合に、主系メモリのデータを従系メモリのデータで修復
するためのアドレスデコード回路を付加したものであ
る。
においては、主系メモリにパリティエラーが発生した場
合に、主系メモリのデータを従系メモリのデータで修復
するためのアドレスデコード回路を付加したものであ
る。
【０００７】また、従系メモリにパリティチェッカを持
たせ、主系メモリ及び従系メモリが同時にパリティエラ
ーを起こしたことを検知できるようにしたものである。
たせ、主系メモリ及び従系メモリが同時にパリティエラ
ーを起こしたことを検知できるようにしたものである。
【０００８】また、比較回路を付加し、誤りのあるビッ
トを特定することにより、主系メモリの誤りデータの修
復をビット単位で行うことができるようにしたものであ
る。
トを特定することにより、主系メモリの誤りデータの修
復をビット単位で行うことができるようにしたものであ
る。
【０００９】また、さらに従系メモリにパリティチェッ
カを持たせ、主系メモリの誤りデータをビット単位で修
復し、主系メモリ及び従系メモリが同時にパリティエラ
ーを起こした場合には検知できるようにしたものであ
る。
カを持たせ、主系メモリの誤りデータをビット単位で修
復し、主系メモリ及び従系メモリが同時にパリティエラ
ーを起こした場合には検知できるようにしたものであ
る。
【００１０】
【作用】この発明においては、従系メモリのデータを用
いて主系メモリデータを修復する機能を持たせることが
できる。
いて主系メモリデータを修復する機能を持たせることが
できる。
【００１１】また、従系メモリにパリティチェッカを付
加し、誤りのあるデータの使用を避けることが出来る。
加し、誤りのあるデータの使用を避けることが出来る。
【００１２】また、比較回路を用いて主系メモリデータ
の誤りビットを修復する機能を持たせることができる。
の誤りビットを修復する機能を持たせることができる。
【００１３】また、誤りビットを修復するための比較回
路を持つ計算機の従系メモリにパリティチェッカを付加
し、主系メモリデータの誤りビットを修復し、誤りのあ
るデータの使用を避けることが出来る。
路を持つ計算機の従系メモリにパリティチェッカを付加
し、主系メモリデータの誤りビットを修復し、誤りのあ
るデータの使用を避けることが出来る。
【００１４】
実施例１．図１はこの発明の一実施例を示す計算機の構
成図である。図において、１、２ａ、２ｂ、４、５、６
及び７は従来例と同じである。３ａは通常時に主系メモ
リ２ａ及び従系メモリ２ｂをアクセスするためのアドレ
スデコード回路、３ｂはパリティエラーが発生時に、主
系メモリ２ａのみをライト許可するためのアドレスデコ
ード回路、ＳＡＷｂはアドレスデコード回路３ｂによっ
て生成される主系メモリ２ａのライト許可信号である。
なお、図１は主系メモリ２ａ、従系メモリ２ｂにデータ
をライトし、主系メモリ２ａの内容をリードする状態を
示す。
成図である。図において、１、２ａ、２ｂ、４、５、６
及び７は従来例と同じである。３ａは通常時に主系メモ
リ２ａ及び従系メモリ２ｂをアクセスするためのアドレ
スデコード回路、３ｂはパリティエラーが発生時に、主
系メモリ２ａのみをライト許可するためのアドレスデコ
ード回路、ＳＡＷｂはアドレスデコード回路３ｂによっ
て生成される主系メモリ２ａのライト許可信号である。
なお、図１は主系メモリ２ａ、従系メモリ２ｂにデータ
をライトし、主系メモリ２ａの内容をリードする状態を
示す。
【００１５】前記の計算機において、ライト時の動作
は、従来例と同様にアドレスデコード回路３ａで生成す
るライト許可信号ＳＡＷ及びＳＢＷによって、主系メモ
リ２ａ及び従系メモリ２ｂに書込みを行う。リード時
は、アドレスデコード回路３ａで生成する主系メモリ２
ａのリード許可信号ＳＡＲ、及び系従メモリ２ｂのリー
ド許可信号ＳＢＲによって主系メモリ２ａ及び従系メモ
リ２ｂにアクセスする。出力されるデータは、パリティ
チェッカ４で主系メモリ２ａのデータのパリティチェッ
クの結果で決定する。パリティエラーが検出されなかっ
た場合には、セレクタ５は図１のように主系メモリ２ａ
のデータを出力する。
は、従来例と同様にアドレスデコード回路３ａで生成す
るライト許可信号ＳＡＷ及びＳＢＷによって、主系メモ
リ２ａ及び従系メモリ２ｂに書込みを行う。リード時
は、アドレスデコード回路３ａで生成する主系メモリ２
ａのリード許可信号ＳＡＲ、及び系従メモリ２ｂのリー
ド許可信号ＳＢＲによって主系メモリ２ａ及び従系メモ
リ２ｂにアクセスする。出力されるデータは、パリティ
チェッカ４で主系メモリ２ａのデータのパリティチェッ
クの結果で決定する。パリティエラーが検出されなかっ
た場合には、セレクタ５は図１のように主系メモリ２ａ
のデータを出力する。
【００１６】パリティチェッカ４で主系メモリ２ａのデ
ータにパリティエラーが検出された場合には、セレクタ
５は図２のように切り換わり、従系メモリ２ｂのデータ
を出力する。同時に、アドレスデコード回路３ｂによっ
て主系ライト許可信号ＳＡＷｂが生成され、主系メモリ
２ａに従系メモリ２ｂのデータが書込まれる。図２はこ
の状態を示している。
ータにパリティエラーが検出された場合には、セレクタ
５は図２のように切り換わり、従系メモリ２ｂのデータ
を出力する。同時に、アドレスデコード回路３ｂによっ
て主系ライト許可信号ＳＡＷｂが生成され、主系メモリ
２ａに従系メモリ２ｂのデータが書込まれる。図２はこ
の状態を示している。
【００１７】実施例２．図３はこの発明の一実施例を示
す計算機の構成図である。図において、１、２、３、
５、６、及び７は従来例と同じである。４ａは主系メモ
リ２ａのデータのパリティチェッカ、４ｂは従系メモリ
２ｂのデータのパリティチェッカ、ＥＲは主系メモリ２
ａ及び従系メモリ２ｂにパリティエラーが発生したこと
を知らせるエラー信号である。
す計算機の構成図である。図において、１、２、３、
５、６、及び７は従来例と同じである。４ａは主系メモ
リ２ａのデータのパリティチェッカ、４ｂは従系メモリ
２ｂのデータのパリティチェッカ、ＥＲは主系メモリ２
ａ及び従系メモリ２ｂにパリティエラーが発生したこと
を知らせるエラー信号である。
【００１８】ライト時の動作及びパリティチェッカ４ａ
からパリティエラーが検出されない場合の動作は、従来
の計算機と同様である。パリティチェッカ４ａから、パ
リティエラーが検出された場合には、セレクタ５は従系
メモリ２ｂの出力に切り換わる。さらに本実施例の計算
機ではパリティチェッカ４ｂによって従系メモリ２ｂの
パリティチェックを行う。パリティチェッカ４ｂからパ
リティエラーが検出されない場合には、従系メモリ２ｂ
のデータが出力される。パリティチェッカ４ｂからパリ
ティエラーが検出された場合には従系メモリ３ｂのデー
タが出力されるのと同時に、パリティエラー信号ＥＲが
出力される。このパリティエラー信号ＥＲをＣＰＵ部１
に入力することによってデータに誤りがあることを知ら
せることができる。
からパリティエラーが検出されない場合の動作は、従来
の計算機と同様である。パリティチェッカ４ａから、パ
リティエラーが検出された場合には、セレクタ５は従系
メモリ２ｂの出力に切り換わる。さらに本実施例の計算
機ではパリティチェッカ４ｂによって従系メモリ２ｂの
パリティチェックを行う。パリティチェッカ４ｂからパ
リティエラーが検出されない場合には、従系メモリ２ｂ
のデータが出力される。パリティチェッカ４ｂからパリ
ティエラーが検出された場合には従系メモリ３ｂのデー
タが出力されるのと同時に、パリティエラー信号ＥＲが
出力される。このパリティエラー信号ＥＲをＣＰＵ部１
に入力することによってデータに誤りがあることを知ら
せることができる。
【００１９】実施例３．図４はこの発明の一実施例を示
す計算機の構成図である。図において、１、２ａ、２
ｂ、３ａ、３ｂ、４、５、６及び７は実施例１と同じで
ある。１２は、主系メモリ２ａのデータと従系メモリ２
ｂのデータを比較し、異なるビットを判定するための比
較回路である。
す計算機の構成図である。図において、１、２ａ、２
ｂ、３ａ、３ｂ、４、５、６及び７は実施例１と同じで
ある。１２は、主系メモリ２ａのデータと従系メモリ２
ｂのデータを比較し、異なるビットを判定するための比
較回路である。
【００２０】図５は実施例３における主系メモリ２ａ及
び従系メモリ２ｂのデータのビット操作を表わす図であ
る。図において、１３は主系メモリデータ、１４は従系
メモリデータ、１５は比較回路１２による比較結果、１
６は誤りのあるビットを示す。図は例として、ワードサ
イズのデータのビット５に誤りのある場合について示し
ている。つぎに図４と図５によって動作の説明を行う。
び従系メモリ２ｂのデータのビット操作を表わす図であ
る。図において、１３は主系メモリデータ、１４は従系
メモリデータ、１５は比較回路１２による比較結果、１
６は誤りのあるビットを示す。図は例として、ワードサ
イズのデータのビット５に誤りのある場合について示し
ている。つぎに図４と図５によって動作の説明を行う。
【００２１】上記実施例３では、主系メモリ２ａにパリ
ティエラーが検出された場合に、デコード回路３ｂを通
して、従系メモリ２ｂからリードしたデータを主系メモ
リ２ａにすべて上書きしているが、本実施例では、パリ
ティチェッカ４によりパリティエラーが検出された時に
比較回路１２によって主系メモリデータ１３と従系メモ
リデータ１４の比較を行い、得られた比較回路結果１５
よりデータの誤ったビットを特定する。次に、実施例１
と同様に、アドレスデコード回路３ｂを通して主系メモ
リ２ａをアクセスし、誤ったビットの反転を行う。
ティエラーが検出された場合に、デコード回路３ｂを通
して、従系メモリ２ｂからリードしたデータを主系メモ
リ２ａにすべて上書きしているが、本実施例では、パリ
ティチェッカ４によりパリティエラーが検出された時に
比較回路１２によって主系メモリデータ１３と従系メモ
リデータ１４の比較を行い、得られた比較回路結果１５
よりデータの誤ったビットを特定する。次に、実施例１
と同様に、アドレスデコード回路３ｂを通して主系メモ
リ２ａをアクセスし、誤ったビットの反転を行う。
【００２２】実施例４．図６はこの発明の一実施例を示
す計算機の構成図である。図において、１、２、３、
５、６及び７は従来例と同じである。４ａは主系メモリ
のデータのパリティチェッカ、４ｂは従系メモリのデー
タのパリティチェッカ、１２はパリティチェッカ４ａが
パリティエラーを検知したときに主系メモリ２ａのデー
タと従系メモリ２ｂのデータを比較し、異なるビットを
判定するための比較回路である。ＥＲは主系メモリ２ａ
または従系メモリ２ｂにパリティエラーが発生したこと
を知らせるエラー信号である。
す計算機の構成図である。図において、１、２、３、
５、６及び７は従来例と同じである。４ａは主系メモリ
のデータのパリティチェッカ、４ｂは従系メモリのデー
タのパリティチェッカ、１２はパリティチェッカ４ａが
パリティエラーを検知したときに主系メモリ２ａのデー
タと従系メモリ２ｂのデータを比較し、異なるビットを
判定するための比較回路である。ＥＲは主系メモリ２ａ
または従系メモリ２ｂにパリティエラーが発生したこと
を知らせるエラー信号である。
【００２３】ライト時の動作及びパリティチェッカ４ａ
からパリティエラーが検出されない場合の動作は、従来
の計算機と同様である。パリティチェッカ４ａから、パ
リティエラーが検出された場合には、パリティチェッカ
４ｂによって従系メモリ２ｂのパリティチェックが行わ
れる。パリティチェッカ４ｂでエラーが検出されない場
合にはセレクタ５が従系メモリ２ｂの出力に切り換わ
り、比較回路１２によって主系メモリ２ａのデータと従
系メモリ２ｂのデータを比較し、誤りのあるのビットを
特定する。次に、アドレスデコード回路３ｂを通して主
系メモリ２ａの誤りのあるビットを反転させる。また、
パリティチェッカ４ｂでエラーが検出された場合には、
パリティエラー信号ＥＲが出力され、ＣＰＵ部１にデー
タに誤りがあることを知らせることができる。
からパリティエラーが検出されない場合の動作は、従来
の計算機と同様である。パリティチェッカ４ａから、パ
リティエラーが検出された場合には、パリティチェッカ
４ｂによって従系メモリ２ｂのパリティチェックが行わ
れる。パリティチェッカ４ｂでエラーが検出されない場
合にはセレクタ５が従系メモリ２ｂの出力に切り換わ
り、比較回路１２によって主系メモリ２ａのデータと従
系メモリ２ｂのデータを比較し、誤りのあるのビットを
特定する。次に、アドレスデコード回路３ｂを通して主
系メモリ２ａの誤りのあるビットを反転させる。また、
パリティチェッカ４ｂでエラーが検出された場合には、
パリティエラー信号ＥＲが出力され、ＣＰＵ部１にデー
タに誤りがあることを知らせることができる。
【００２４】
【発明の効果】以上のように、この発明を実施すること
によって、主系メモリに誤りデータが発生した場合に、
正しいデータをリードし、誤りのあるデータを修復する
機能を持った計算機を得ることができる。
によって、主系メモリに誤りデータが発生した場合に、
正しいデータをリードし、誤りのあるデータを修復する
機能を持った計算機を得ることができる。
【００２５】また、主系メモリ及び従系メモリに同時に
エラーが発生した場合にも、誤りのあるデータの使用を
避けることが可能な計算機を得ることができる。
エラーが発生した場合にも、誤りのあるデータの使用を
避けることが可能な計算機を得ることができる。
【図１】この発明の実施例１による計算機のパリティエ
ラーがない場合の構成図である。
ラーがない場合の構成図である。
【図２】この発明の実施例１による計算機のパリティエ
ラーが発生した場合の構成図である。
ラーが発生した場合の構成図である。
【図３】この発明の実施例２による計算機の構成図であ
る。
る。
【図４】この発明の実施例３による計算機の構成図であ
る。
る。
【図５】この発明の実施例３による計算機のデータ操作
の概念図である。
の概念図である。
【図６】この発明の実施例４による計算機の構成図であ
る。
る。
【図７】従来の計算機の構成図である。
１ ＣＰＵ部 ２ａ 主系メモリ ２ｂ 従系メモリ ３ アドレスデコード回路 ４ パリティチェッカ ５ セレクタ ６ アドレスバス ７ データバス １２ 比較回路 １３ 主系メモリデータ １４ 従系メモリデータ １５ 比較回路結果 １６ 誤りのあるビット
Claims (4)
- 【請求項１】 ＣＰＵ部、ＣＰＵ部から出力されるデー
タを同時に格納し、リード要求時にはいずれか一方から
のデータをＣＰＵ部に出力する主系メモリ及び従系メモ
リ、主系メモリ及び従系メモリをアクセスするためのア
ドレスデコード回路、パリティエラーが発生時に、主系
メモリのデータを修復するためのアドレスデコード回
路、主系メモリのデータをパリティチェックするための
パリティチェッカ、主系メモリまたは従系メモリを接続
するか否かの切換えを行うセレクタから構成され、主系
メモリのデータに誤りがあった場合に、従系メモリのデ
ータをリードし、誤りのある主系メモリのデータを従系
メモリのデータで修復する機能を有することを特徴とす
る計算機。 - 【請求項２】 主系メモリのデータ及び従系メモリのデ
ータそれぞれをパリティチェックするためのパリティチ
ェッカを付加し、二重系メモリに同時にエラーが発生し
た場合に、エラー信号が出力されることを特徴とする請
求項１記載の計算機。 - 【請求項３】 主系メモリのデータと従系メモリのデー
タを比較し、異なるビットを判定するための比較回路を
持ち、誤りのある主系メモリのデータを従系メモリのデ
ータでビットごとに修復することを特徴とした請求項１
記載の計算機。 - 【請求項４】 主系メモリのデータ及び従系メモリのデ
ータそれぞれをパリティチェックするためのパリティチ
ェッカを付加し、二重系メモリに同時にエラーが発生し
た場合に、エラー信号が出力されることを特徴とした請
求項３記載の計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004923A JPH06214890A (ja) | 1993-01-14 | 1993-01-14 | 計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004923A JPH06214890A (ja) | 1993-01-14 | 1993-01-14 | 計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214890A true JPH06214890A (ja) | 1994-08-05 |
Family
ID=11597135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5004923A Pending JPH06214890A (ja) | 1993-01-14 | 1993-01-14 | 計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214890A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998029814A1 (fr) * | 1996-12-26 | 1998-07-09 | Rohm Co., Ltd. | Carte a circuit integre |
| JP2012053778A (ja) * | 2010-09-02 | 2012-03-15 | Toshinori Sueyoshi | プログラマブル論理回路のエラー訂正回路 |
| JP2013187699A (ja) * | 2012-03-07 | 2013-09-19 | Fujitsu Telecom Networks Ltd | Ｆｐｇａ構成処理制御回路 |
| JP2021114165A (ja) * | 2020-01-20 | 2021-08-05 | 富士通株式会社 | ストレージ制御装置及びストレージ制御プログラム |
-
1993
- 1993-01-14 JP JP5004923A patent/JPH06214890A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998029814A1 (fr) * | 1996-12-26 | 1998-07-09 | Rohm Co., Ltd. | Carte a circuit integre |
| JP2012053778A (ja) * | 2010-09-02 | 2012-03-15 | Toshinori Sueyoshi | プログラマブル論理回路のエラー訂正回路 |
| JP2013187699A (ja) * | 2012-03-07 | 2013-09-19 | Fujitsu Telecom Networks Ltd | Ｆｐｇａ構成処理制御回路 |
| JP2021114165A (ja) * | 2020-01-20 | 2021-08-05 | 富士通株式会社 | ストレージ制御装置及びストレージ制御プログラム |
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