JPH06139152A

JPH06139152A - 記憶装置用入出力回路

Info

Publication number: JPH06139152A
Application number: JP4288305A
Authority: JP
Inventors: Hideki Yoneda; 秀樹米田
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1992-10-27
Filing date: 1992-10-27
Publication date: 1994-05-20

Abstract

(57)【要約】【目的】不良アドレスメモリ代替回路を備えると共
に、該メモリ代替回路の不良アドレスプログラムを容易
にする。【構成】誤り制御回路１０は、ホストシステムからの
アクセス時に少なくとも誤りの検出を行う。不良アドレ
ス情報書込み回路２４は、前記誤り制御回路１０でのエ
ラー検出時に、不良アドレステーブル２２へと所定の不
良アドレス情報を書き込む。不良アドレス一致回路２６
は、前記不良アドレステーブル２２を用いて、記憶装置
５０の不良アドレスへのアクセスを検知する。又、該不
良アドレス一致回路２６は、該検知時に、前記ホストシ
ステムからのアクセスを、前記不良アドレス代替用メモ
リ３０へのアクセスへと代替えさせる。前記不良アドレ
ス情報書込み回路２４等によって、不良アドレスプログ
ラムを容易に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の記憶装置からの
データ読出し時に、読み出すデータのエラーを少なくと
も検出する誤り制御回路を備えた記憶装置用入出力回路
に係り、特に、不良アドレスメモリ代替回路を備えると
共に、該メモリ代替回路のメモリ代替用不良アドレスの
プログラムをより容易に行えるようにした記憶装置用入
出力回路に関する。

【０００２】

【従来の技術】従来から、集積回路などによる記憶装置
は、汎用コンピュータの主記憶装置や種々のデータ処理
装置、又、通信交換機などにも幅広く用いられている。
又、ＬＳＩ（large scale integrated circuit）の設計
技術や製造技術などの目覚ましい進歩によって、集積回
路の集積度が大幅に向上している。これに伴って、集積
回路を用いた記憶装置の記憶容量も大幅に増加してい
る。

【０００３】このような記憶装置の記憶容量の増加に伴
って、記憶装置に記憶されるデータのエラーに関する問
題が注目されている。このような記憶装置のデータのエ
ラーには、メモリビット素子の不良や該メモリビット素
子への配線などの不良による「ハードエラー」と称する
ものがある。このハードエラーは、記憶装置のデータエ
ラーのうち、特に、一般的に回復不能なエラーである。

【０００４】一方、記憶装置のデータのエラーには、
「ソフトエラー」と称するものがある。このソフトエラ
ーは、アルファ粒子などがメモリセルを透過する際に発
生する電荷によって、該メモリセルに記憶されている記
憶内容が失われてしまうというものである。このソフト
エラーは、メモリセルのセルサイズが小さくなる程発生
頻度が大きくなるものであるが、各メモリセルについて
は一時的なエラーである。

【０００５】記憶装置に記憶されているデータにエラー
が発生してしまうと、これがハードエラーであってもソ
フトエラーであっても、当該記憶装置の利用源で障害を
生じてしまう。このため、記憶装置のデータエラーの障
害対策となる様々な技術が開示されている。

【０００６】記憶装置に記憶されているデータのエラー
の検出をするもので、最も簡単なものとしてパリティチ
ェックがある。このパリティチェックは、所定のビット
幅の誤り検出対象となるデータに対して、１ビットのパ
リティビットを付加するものである。又、該エラー検出
対象のデータの全ビットと前記パリティビットとについ
て、“１”のビットの個数が常に偶数個（又は常に奇数
個）になるように、前記パリティビットを“１”又は
“０”に設定するというものである。このパリティチェ
ックによれば、エラー検出対象のデータの１ビットのエ
ラーの発生を検出することができる。

【０００７】又、水平パリティチェックと称するもの
は、連続するエラー検出対象となる多数の、所定のビッ
ト幅のデータについて、各データの同じ桁のビット同士
のパリティチェックを行うというものである。これは、
エラー検出対象となる連続した所定ビット幅のデータに
対して、該エラー検出対象のデータと同じビット幅の水
平パリティを付加するというものである。このような水
平パリティチェックは、例えば、電源投入後のシステム
起動時のＲＯＭ（read only memory）のデータエラーの
検出などに用いられている。

【０００８】又、前記水平パリティチェックを改良した
ものとして、ＣＲＣ（cyclic redundancy check ）エラ
ー検出が知られている。該ＣＲＣエラー検出は、連続す
るエラー検出対象となるデータについて、所定の多項式
にて、前記水平パリティに対応するＣＲＣコードを求め
るというものである。このＣＲＣエラー検出によれば、
前記水平パリティチェックに比べて、バースト誤りなど
のエラー検出能力をより向上することができる。

【０００９】又、記憶装置に記憶されるデータのエラー
を修正するのにも用いられる、誤り修正に関する技術も
知られている。これは、エラー修正対象となる所定のビ
ット幅のデータに対して、所定のＥＣＣ（error checki
ng and correcting ）コードを付加するというものであ
る。該ＥＣＣコードとしては、例えば、ハミングコード
や拡大ハミングコードなどが知られている。例えば、n
ビット幅の前記ハミングコードを付加することによっ
て、（２ⁿ−１−n ）のビット幅のデータのエラー検出
を行うことができることが知られている。例えば、テキ
サスインスツルメンツ社製の製品番号ＳＮ５４ＡＬＳ６
１６、ＳＮ５４ＡＬＳ６１７の集積回路によれば、１６
ビットのエラー検出対象のデータに対して、６ビットの
ＥＣＣコードを生成することができる。又、この（１６
＋６＝２２）ビットのデータを記憶するようにしておい
て、このデータの読出し時には、該ＳＮ５４ＡＬＳ６１
６の集積回路によって、１ビットのエラーのエラー修
正、及び、２ビットのエラーのエラー検出を行うことが
可能である。例えば、エラー検出対象のデータに２ビッ
トのエラーが発生してしまった場合には、ＣＰＵ（cent
ral processing unit ）などのホストシステムに対し
て、割込み信号などによって該エラー発生を伝達するこ
とが可能である。

【００１０】一方、記憶装置の前記ハードエラーを生じ
てしまっているメモリビット素子に対して、製造時に代
替用メモリビットを割り当てるという、不良ビット救済
技術が行われている。集積回路のメモリチップなどの記
憶装置の記憶容量の大容量化によって、製品の歩留りが
低下する傾向がある。この対策として、前記不良ビット
救済技術が用いられている。該不良ビット救済技術とし
ては、６４k バイトＤＲＡＭ（dynamic random access
memory）などに用いられている冗長回路方式や、完全二
重化冗長方式、又、ＥＣＣ回路方式などが実際の製品に
用いられている。前記冗長回路方式は、例えばウェハプ
ローブによって発見された集積回路上の不良アドレスに
対して、レーザなどでメモリ代替用不良アドレスのプロ
グラムを行うというものである。このような不良ビット
救済技術によれば、集積回路のメモリチップなどの記憶
装置の歩留りを向上させることができ、製品コスト低減
などを図ることが可能である。

【００１１】

【発明が達成しようとする課題】しかしながら、前述の
不良ビット救済技術において、前記冗長回路方式は、不
良アドレスの検出や、メモリ代替用不良アドレスのプロ
グラムなどを行うために、高価な設備を必要としてしま
うという問題があった。又、このような不良アドレスの
検出やメモリ代替用不良アドレスのプログラムの工程
に、時間が必要となってしまうという問題があった。
又、前記完全二重化冗長方式や前記ＥＣＣ回路方式の前
記不良ビット救済技術では、集積度が低下してしまうと
いう問題があった。

【００１２】一方、メモリビット素子の不良などによっ
て生じてしまっているハードエラーに対する対策とし
て、前記ＥＣＣコードを用いるエラー修正の技術を用い
ることも考えられる。しかしながら、このようなソフト
エラーに対する対策となる技術は、所定のデータに対し
て限られた数のビット数の誤りしか修正することができ
ないため、信頼性低下などの問題を生じてしまう。従っ
て、ハードエラーに対する対策として、このようなソフ
トエラーに対する対策となる技術を用いることは効果的
であるとは言えなかった。

【００１３】又、前記ソフトエラーに対する対策となる
技術を適用するということは、即ち、集積回路のメモリ
チップなどの記憶装置を、ハードエラーを生じてしまう
製品不良を有するものとして出荷するということとな
る。このような製品不良は、例え前記ＥＣＣコードなど
を用いたエラー修正によって問題なく対策できるとして
も、メーカーのユーザに対する立場として好ましいもの
ではなかった。

【００１４】本発明は、前記従来の問題点を解決するべ
く成されたもので、不良アドレスメモリ代替回路を備え
ると共に、該メモリ代替回路のメモリ代替用不良アドレ
スのプログラムをより容易に行えるようにした記憶装置
用入出力回路を提供することを目的とする。

【００１５】

【課題を達成するための手段】本発明は、所定の記憶装
置からのデータ読出し時に、読み出すデータのエラーを
少なくとも検出する誤り制御回路を備えた記憶装置用入
出力回路において、不良アドレス代替用メモリと、不良
アドレス情報を記憶する不良アドレステーブルと、前記
誤り制御回路でのエラー検出時に、前記不良アドレステ
ーブルへと前記不良アドレス情報を書き込む不良アドレ
ス情報書込み回路と、前記不良アドレステーブルを用い
て、前記メモリシステムの不良アドレスへのアクセスを
検知すると共に、該検知時に、前記メモリシステムへの
アクセスを、前記不良アドレス代替用メモリへのアクセ
スへと代替させる不良アドレス一致回路とを備えたこと
により、前記課題を達成したものである。

【００１６】又、前記発明の記憶装置用入出力回路にお
いて、前記誤り制御回路が、エラー検出機能と共にエラ
ー修正機能をも備え、不良ビットアドレスをも出力可能
なものであって、前記不良アドレス代替用メモリが、ビ
ット単位での代替が可能なものであって、前記不良アド
レステーブルが、不良ワードアドレスと不良ビットアド
レスとで構成される不良アドレス情報を記憶するもので
あって、前記不良アドレス情報書込み回路が、前記誤り
制御回路でのエラー検出時に、該誤り制御回路が出力す
る前記不良ビットアドレスと、当該エラー検出時にアク
セスされるワードアドレスである不良ワードアドレスと
を、前記不良アドレス情報として前記不良アドレステー
ブルへと書き込むものであって、前記不良アドレス一致
回路が、前記不良アドレスへのアクセスの検知時に、前
記メモリシステムのアクセスを、ビット単位で、前記不
良アドレス代替用メモリへのアクセスへと代替させるも
のであることにより、前記課題を達成すると共に、より
集積度の向上を図ったものである。

【００１７】更に、前記発明の記憶装置用入出力回路に
おいて、前記不良アドレステーブルが、電源遮断時にも
前記不良アドレス情報を記憶保持することができる不揮
発性メモリを用いているものであることにより、前記課
題を達成すると共に、前記メモリ代替用不良アドレスの
プログラムの頻度を減少させると共に、例えば出荷前に
前記メモリ代替用不良アドレスのプログラムを行うこと
で、不良ビットのあるものを例えば良品として出荷でき
るようにしたものである。

【００１８】

【作用】本発明は、所定の記憶装置からのデータ読出し
時に、読み出すデータのエラーを少なくとも検出する誤
り制御回路を備えた記憶装置用入出力回路において、前
述のような不良アドレスメモリ代替機能を備えることが
重要であることに着目して成されたものである。特に、
本発明は、該不良アドレスメモリ代替機能を実現する所
定の回路において、前記誤り制御回路の少なくとも一部
の回路を共用できることに着目して成されたものであ
る。該不良アドレスメモリ代替機能を実現する回路の少
なくとも一部と、前記誤り制御回路の少なくとも一部の
回路とを共用することによって、集積度の向上などの効
果を得ることができる。

【００１９】図１は、本発明の要旨を示すブロック図で
ある。

【００２０】この図１において、所定の記憶装置５０に
係る本発明の記憶装置用入出力回路は、誤り制御回路１
０と、メモリ代替回路２０と、不良アドレス代替用メモ
リ３０とにより構成されている。前記メモリ代替回路２
０は、不良アドレステーブル２２と、不良アドレス情報
書込み回路２４と、不良アドレス一致回路２６とにより
構成されている。

【００２１】前記記憶装置５０は、例えば、ＳＲＡＭ
（static random access memory ）やＤＲＡＭなどのＲ
ＡＭ（random access memory）などである。本発明が対
象とする該記憶装置５０は特に限定されるものではない
が、ＲＯＭ（read only memory）即ち読出し専用メモリ
ではなく、書込みも行うことができるメモリであればよ
い。該記憶装置５０は、本発明の記憶装置用入出力回路
と共に、１つのチップ上、あるいは一つの筐体に組み込
まれているものであってもよい。

【００２２】前記誤り制御回路１０は、前記記憶装置５
０に書き込まれたデータの読出し時に、読み出すデータ
のエラーを少なくとも検出することができるものであ
る。本発明の該誤り制御回路１０は、必ずしも後述する
ような誤り修正機能を備える必要はない。該誤り制御回
路１０は、前記記憶装置５０へのデータ書込みの際、誤
り制御用の付加情報、例えばパリティビットやＥＣＣコ
ードなどを付加する。又、該誤り制御回路１０は、書き
込んだデータの読出し時には、前述のような誤り制御に
用いる付加情報を用いて、読み出すデータのエラーを少
なくとも検出する。この読み出したデータのエラーの検
出結果は、従来からと同様に、ＣＰＵなどのホストシス
テムへと出力される。又、本発明においては、該誤り制
御回路１０でのこのような読み出したデータのエラー検
出結果を、前記メモリ代替回路２０においても用いるよ
うにしている。これは、該誤り制御回路１０のエラー検
出結果によって、前記記憶装置５０の今回アクセスした
アドレスにハードエラーがあるか否かを推定するという
ものである。

【００２３】前記不良アドレス代替用メモリ３０は、前
記誤り制御回路１０にてエラー検出されたアドレスの不
良のメモリ素子と代替えするものを提供する。該不良ア
ドレス代替用メモリ３０は、前記記憶装置５０中の所定
アドレスが不良アドレスと判定された場合、該アドレス
単位で代替メモリに置き換えるものであってもよい。即
ち、前記記憶装置５０の所定アドレスが不良アドレスと
された場合、この不良が該アドレスのメモリの１ビット
のメモリビット素子不良であったとしても、該アドレス
単位、即ちワード単位で代替メモリに置き換えるもので
あってもよい。

【００２４】あるいは、後述する第２実施例の如く、前
記記憶装置５０のあるアドレスが不良アドレスとされた
場合、該不良アドレスで実際に不良となっているビット
の不良ビットアドレスをも特定し、ビット単位で代替メ
モリと置き換えるものであってもよい。前記不良ビット
アドレスとは、例えば、あるアドレスが不良アドレスと
された際（以降、不良ワードアドレスとも称する）、該
不良アドレスのワード（あるいはバイト）中の実際にエ
ラーを生じてしまっているビットの、該ワード（あるい
はバイト）中における位置を示すアドレスである。

【００２５】又、該不良アドレス代替用メモリ３０によ
って、前述のように前記記憶装置５０の不良アドレスを
アドレス単位（ワードあるいはバイト単位）で置き換え
るようにする場合、前記ホストシステムからのアクセス
対象となる実際のデータ部分についてのみ置き換えるこ
とに限定されるものではない。例えば、該不良アドレス
代替用メモリ３０において、前記ホストシステムからア
クセスされる実際のデータを記憶するためのビット数に
加え、前記誤り制御回路１０にて誤り制御用に付加され
る付加情報のビット数分をも共に置き換えるようにして
もよい。例えば、前記誤り制御回路１０にて付加される
情報が前述のようなＥＣＣコードの場合、前記ホストシ
ステムからアクセスされるデータのビット幅に加え、該
ＥＣＣコードのビット数を加えたビット幅のワード単位
で、該不良アドレス代替用メモリ３０を備えるようにし
てもよい。

【００２６】前記メモリ代替回路２０の前記不良アドレ
ステーブル２２は、前記記憶装置５０中の不良アドレス
を記憶すると共に、該不良アドレスと代替えされる前記
不良アドレス代替用メモリ３０のアドレスを該不良アド
レスと対応させて記憶するものである。該不良アドレス
テーブル２２の具体的な構成を本発明は限定するもので
はない。

【００２７】該不良アドレステーブル２２は、例えば、
前記記憶装置５０の不良アドレスを、実際にエラーを生
じてしまっているビットを含むワード（あるいはバイ
ト）毎の不良ワードアドレスのみで記憶するものであっ
てもよい。あるいは、前記記憶装置５０中で実際にエラ
ーを生じてしまっているワードのビット位置まで特定
し、該不良ビットを含むアドレスの不良ワードアドレス
と、該不良ワードアドレス中の実際にエラーを生じてし
まっているビット位置を示す不良ビットアドレスとによ
って記憶するものであってもよい。又、このような不良
アドレスと、前記不良アドレス代替用メモリ３０にて代
替えされる該不良アドレス代替用メモリ３０中のアドレ
スとの対応のさせ方についても、本発明は限定するもの
ではない。

【００２８】前記不良アドレス情報書込み回路２４は、
前記誤り制御回路１０でのエラー検出時に、前記不良ア
ドレステーブルへと前記不良アドレス情報を書き込むも
のである。一方、前記不良アドレス一致回路２６は、前
記不良アドレステーブルに書き込まれている前記不良ア
ドレス情報を用いて、前記記憶装置５０の不良アドレス
へのアクセスをまず検知する。又、該不良アドレス一致
回路２６は、このような不良アドレスへのアクセスの検
知時に、前記記憶装置５０へのアクセスを、前記不良ア
ドレス代替用メモリへのアクセスへと代替えさせるもの
である。該不良アドレス一致回路２６において、前記記
憶装置５０の不良アドレスと、前記不良アドレス代替用
メモリ３０にてアクセスされるべきアドレスとの対応
は、前記不良アドレステーブル２２中の前記不良アドレ
ス情報によっている。

【００２９】以上説明した通り、本発明によれば、不良
アドレスメモリ代替回路を備えた記憶装置用入出力回路
を提供することができる。又、該不良アドレスメモリ代
替回路のメモリ代替用不良アドレスのプログラム（デー
タ設定）は、前記不良アドレス情報書込み回路２４及び
前記誤り制御回路１０中の一部回路にて比較的容易に行
うことができる。このメモリ代替用不良アドレスのプロ
グラムは、前記記憶装置５０中の各アドレスへと一旦所
定データを書き込んだ後、これを再び読み出すという、
一般的な前記ホストシステムから前記記憶装置５０への
アクセスによって行うことができる。このようなメモリ
代替用不良アドレスのプログラムのための書込みアクセ
ス及び読出しアクセスは、例えば、前記記憶装置５０の
先頭アドレスから順に全アドレスについて行うものであ
る。

【００３０】なお、前記図１において、符号ＡＤは、前
記ホストシステムからのアクセス対象となる前記記憶装
置５０中のアドレスである。符号Ｄ及びＤＩは、前記ホ
ストシステムからのアクセス時のデータ、即ちメモリア
クセスデータである。特に、符号Ｄは前記ホストシステ
ム側のメモリアクセスデータであり、前記符号ＤＩは前
記記憶装置５０側のメモリアクセスデータである。符号
ＥＩＮＴは、前記誤り制御回路１０でのデータエラーの
検出時に前記ホストシステムへと出力される信号であ
り、例えばハードウェア割込み信号である。符号ＣＫ
は、前記メモリ代替回路２０中の前記不良アドレステー
ブル２２の不良アドレスのプログラムを行うモードを指
定する不良アドレス検査モード信号である。符号ＲＤ
は、前記ホストシステムからのアクセスが読出しアクセ
スであるか書込みアクセスであるかを指定する、該ホス
トシステムからの読出し選択信号である。

【００３１】なお、前述の通り、前記誤り制御回路１０
は、少なくともデータエラーの検出ができればよく、誤
り修正機能を必ずしも備える必要はない。この誤り修正
機能を備えない場合には、前記メモリアクセスデータＤ
Ｉを直接前記ホストシステムへと接続するようにしても
よい。一方、このような誤り修正を行う場合には、前記
ホストシステム側の前記メモリアクセスデータＤと前記
記憶装置５０側の前記メモリアクセスデータＤＩとは、
前記誤り制御回路１０を経由して接続される必要があ
る。

【００３２】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３３】図２は、本発明が適用された第１実施例の
構成を示すブロック図である。

【００３４】この図２に示される前記第１実施例の記憶
装置用入出力回路は、ＣＰＵ９０と記憶装置５０a との
間に設けられている。該記憶装置用入出力回路は、前記
ＣＰＵ９０からのデータ書込み時に所定のパリティビッ
トを生成すると共に、該ＣＰＵ９０からのデータ読出し
時には前記パリティビットにて読み出すデータのエラー
を検出する誤り制御回路を備えている。本第１実施例の
誤り制御回路は、エラー修正機能は有していない。又、
前記記憶装置５０a の不良アドレスのメモリ代替えは、
アドレス単位、即ち１バイト単位で行っている。

【００３５】このような前記第１実施例の記憶装置用入
出力回路は、主として、パリティ発生器１２と、エラー
検出器１３と、メモリ代替回路２０a と、代替用メモリ
３０a と、ＡＮＤゲート９２とにより構成されている。

【００３６】この図２において、まず、前記パリティ発
生器１２は、前記ＣＰＵ９０からのデータ書込みアクセ
ス時に、そのメモリアクセスデータＤに対する偶数パリ
ティビットＰを生成する。該パリティビットＰは、前記
メモリアクセスデータＤと共に前記記憶装置５０a に記
憶される。

【００３７】又、前記エラー検出器１３は、前記ＣＰＵ
９０の読出しアクセス時に、前記メモリアクセスデータ
Ｄと共に前記記憶装置５０a から読み出される前記パリ
ティビットＰを用いて、該メモリアクセスデータＤのエ
ラー発生の有無を検出する。該エラー検出器１３による
このようなエラー検出結果は、不良アドレス検査モード
信号ＣＫがＬ状態、即ち通常のモードの場合、データエ
ラー割込み信号ＥＩＮＴとして、前記ＣＰＵ９０の割込
み入力端子ＩＮＴに入力される。一方、前記不良アドレ
ス検査モード信号ＣＫがＨ状態、即ち、不良アドレス検
査モードの場合、前記メモリ代替回路２０a にもエラー
検査結果は入力される。

【００３８】前記メモリ代替回路２０a は、前記図１に
示された前記不良アドレステーブル２２と、前記不良ア
ドレス情報書込み回路２４と、前記不良アドレス一致回
路２６とのそれぞれに対応する同等のものを有する。該
メモリ代替回路２０a は、電源投入直後などに行われる
システム不良検査と共に行われる、前述のような不良ア
ドレステーブルのデータ設定時、即ち、前記不良アドレ
ス検査モード信号ＣＫがＨ状態の時には、前記エラー検
出器１３による前述のようなエラー検出結果に基づい
て、前記不良アドレステーブルへと所定の不良アドレス
情報を書き込む。本第１実施例の該不良アドレス情報
は、前記エラー検出器１３でのエラー検出時に、前記Ｃ
ＰＵ９０が出力するアドレスＡＤと、該エラー検出され
た該アドレスＡＤに代替えされる前記代替用メモリ３０
a 中のアドレスとの対応を示す情報である。

【００３９】一方、前記ＣＰＵ９０から前記不良アドレ
ス検査モード信号ＣＫがＬ状態の時には、前記メモリ代
替回路２０a は、既に書き込まれている前述の不良アド
レス情報にて、前記記憶装置５０a の不良アドレスを、
その不良アドレスに対応する前記代替用メモリ３０a 中
のアドレスへと代替えさせる。

【００４０】前記不良アドレス検査モード信号ＣＫのＬ
状態の入力中に、前記メモリ代替回路２０a 中の前記不
良アドレステーブルに書き込まれている不良アドレスに
対応するアクセスが、前記ＣＰＵ９０から出されると、
このアクセスが書込みアクセスの場合、前記代替用メモ
リ３０a 中の前記不良アドレスに対応する所定アドレス
に所望のデータが書き込まれる。このとき、前記記憶装
置５０a の前記不良アドレスにも同じデータが書き込ま
れる。

【００４１】一方、前記不良アドレス検査モード信号Ｃ
ＫのＬ状態の入力中に、前記不良アドレスへの前記ＣＰ
Ｕ９０からの読出しアクセスがあった場合には、前記記
憶装置５０a のこの不良アドレスからのデータの読出し
は行わず、前記代替用メモリ３０a の対応するアドレス
からのデータの読出しを行う。又、前記メモリ代替回路
２０a は、前記不良アドレス検査モード信号ＣＫのＬ状
態の入力中に前記不良アドレスへのアクセスが前記ＣＰ
Ｕ９０から出されると、エラー検出信号ＥＲを前記エラ
ー検出器１３及びＡＮＤゲート９２へと出力する。該Ａ
ＮＤゲート９２は、前記ＣＰＵ９０からの読出し選択信
号ＲＤがＨ状態となり、且つ、前記メモリ代替回路２０
a からのエラー検出信号ＥＲがＬ状態（エラー未検出）
となると、出力許可信号ＯＥを前記記憶装置５０a に出
力する。

【００４２】該記憶装置５０a は、前記メモリ代替回路
２０a にてエラー検出が成されても、あるいは成されな
くても、前記ＣＰＵ９０からの書込みアクセスや読出し
アクセスのアドレス選択を行う。又、該記憶装置５０a
は、読出しアクセスの際に前記メモリ代替回路２０a に
て不良アドレスが検出されると、前記出力許可信号ＯＥ
がＬ状態のままであるので、アドレス選択をしたアクセ
スデータの出力は行わない。本実施例では、前記メモリ
代替回路２０a にて不良アドレスが検出されても、ある
いは検出されなくても、前記記憶装置５０a でのアクセ
ス対象となるアドレス選択は必ず行うようにしているの
で、読出しアクセス時の読み出されるデータの遅延を生
じてしまう恐れがない。又、読出しアクセスが不良アド
レスに対するものである場合には、前記出力許可信号Ｏ
ＥがＬ状態となるので、該不良アドレスに対応する前記
代替用メモリ３０a の対応するアドレスからの所望のデ
ータとのデータの衝突が防止される。

【００４３】以上説明した通り、本第１実施例によれ
ば、前記メモリ代替回路２０a 中の前記不良アドレステ
ーブルや、前記不良アドレス情報書込み回路や、前記不
良アドレス一致回路を用いることによって、前記記憶装
置５０a の不良アドレスを前記代替用メモリ３０a のア
ドレスへと代替えすることができる。又、前記メモリ代
替回路２０a 中の前記不良アドレステーブルのデータプ
ログラム（不良アドレスのデータを書き込む）は、前記
メモリ代替回路２０a 中の前記不良アドレス情報書込み
回路を用いてより容易に行うことができる。

【００４４】図３は、本発明が適用された第２実施例の
記憶装置用入出力回路を示すブロック図である。

【００４５】この図３においては、所定の記憶装置５０
b と該記憶装置５０b へ書込みアクセス及び読出しアク
セスを行うあるホストシステムとの間に設けられた、本
発明が適用された記憶装置用入出力回路が示されてい
る。本第２実施例の記憶装置用入出力回路は、１ビット
の誤りを修正することができ、２ビットの誤りを検出す
ることができる誤り制御回路１０b を備えている。本第
２実施例の記憶装置用入出力回路では、前記記憶装置５
０b 中の不良アドレスを、実際に不良となっているビッ
ト単位で代替えするというものである。

【００４６】この図３に示されるように、本実施例は、
主として、誤り制御回路１０b と、メモリ代替回路２０
b と、不良アドレス代替用メモリ３０b と、記憶装置５
０bとにより構成されている。

【００４７】前記誤り制御回路１０b は、前記ホストシ
ステムからの書込みアクセスの際には、該ホストシステ
ムから入力されるm ビットのメモリアクセスデータＤか
ら、n ビットのビット幅のＥＣＣコードであるチェック
ワードＣＷを生成する。一方、該誤り制御回路１０b
は、前記ホストシステムからの読出しアクセス時には、
前記記憶装置５０b からのm ビットのビット幅のメモリ
アクセスデータＤＩと、同じく該記憶装置５０b からの
チェックワードＣＷとを用いて、読み出されるデータの
誤り修正や誤り検出を行う。１ビットの誤りがあれば、
この誤りを修正すると共に、誤りのあったビット位置
を、（m ＋n ）ビットのビット幅のエラー検出信号ＥＲ
にて出力する。該エラー検出信号ＥＲは、（m ＋n ）ビ
ットの信号線において、誤りが検出されたビットに対応
するものがＨ状態となる。該エラー検出信号ＥＲは、前
記メモリ代替回路２０b に入力されている。又、該誤り
制御回路１０b は、前記記憶装置５０b から読み出され
る前記メモリアクセスデータＤＩに２ビット以上の誤り
があることを検出した場合には、前記ホストシステムへ
とデータエラー割込み信号ＥＩＮＴを出力する。

【００４８】なお、前記ホストシステムから書込みアク
セスあるいは読出しアクセスされるデータのビット幅m
は、例えば、１６ビットなどである。又、ＥＣＣコード
である前記チェックワードＣＷのビット幅n は、例えば
前記メモリアクセスデータＤのビット幅m が１６ビット
の場合、例えば、３ビットである。又、前記ホストシス
テムからのアドレスＡＤのビット幅k は、例えば１６ビ
ットである。

【００４９】前記メモリ代替回路２０b は、前記ホスト
システムからの前記アドレスＡＤと、読出し選択信号Ｒ
Ｄと、不良アドレス検査モード信号ＣＫとを入力してい
る。又、前記誤り制御回路１０b から前述のエラー検出
信号ＥＲを入力している。前記読出し選択信号ＲＤは、
前記ホストシステムからのアクセスが読出しアクセスの
場合にＨ状態となり、書込みアクセスの場合にＬ状態と
なるものである。前記不良アドレス検査モード信号ＣＫ
は、前記ホストシステムからのアクセスが不良アドレス
を検査するためのものである場合にはＨ状態となり、一
方、通常の読出しアクセスあるいは書込みアクセスの場
合にはＬ状態となる。

【００５０】該メモリ代替回路２０b は、前記不良アド
レス検査モード信号ＣＫがＨ状態で、前記記憶装置５０
b 中の不良アドレスを検査する際には、前記誤り制御回
路１０b でのエラー検出時に、その内部の不良アドレス
テーブルへと不良アドレス情報を書き込む。一方、該メ
モリ代替回路２０b は、前記不良アドレス検査モード信
号ＣＫがＬ状態であって、前記ホストシステムから一般
的な読出しアクセスや書込みアクセスが行われる場合に
は、前記不良アドレステーブルを用いて、前記記憶装置
５０b の不良アドレスへのアクセスを検知すると共に、
該検知時には、前記ホストシステムから不良アドレスへ
のアクセスを前記不良アドレス代替用メモリ３０b の対
応するアドレスへと代替させる。

【００５１】このような不良アドレスの代替の際には、
該メモリ代替回路２０b は、前記不良アドレスに対応す
る代替先のメモリのアドレスを示す代替メモリアドレス
ＡＲを出力する。該代替メモリアドレスＡＲは、j ビッ
トのビット幅の前記不良アドレス代替用メモリ３０b の
アドレスである。又、前述のような不良アドレスへのア
クセスの検知時には、前記メモリ代替回路２０b は、こ
の不良アドレスの実際に不良となっているビット位置を
示す、不良ビット位置信号ＳＥＬを出力する。該不良ビ
ット位置信号のビット幅は、（m ＋n ）ビットである。
又、該不良ビット位置信号ＳＥＬは、前記不良アドレス
代替用メモリ３０b へと出力されると共に、前記記憶装
置５０b へも出力される。

【００５２】前記不良アドレス代替用メモリ３０b は、
前記記憶装置５０b 中の不良アドレスを、実際に不良と
なっているビットのビット単位で代替えするためのメモ
リである。該不良アドレス代替用メモリ３０b は、２^j
のアドレス空間を有するものであり、各アドレスのビッ
ト幅は１ビットである。前記誤り制御回路１０b では、
１ビットの誤りを修正することができ、１ビットの誤り
の生じたビット位置をも検出することができる。しかし
ながら、２ビット以上の誤りについては、誤りが発生し
てしまったことのみが検出できるだけであって、誤りを
修正をすることができず、誤りのあったビットのビット
位置を検出することはできない。従って、本第２実施例
では、前記不良アドレス代替用メモリ３０b を用いて、
そのビット位置が検出可能な不良アドレスの１ビット
の、実際に不良となっているビットを代替えするように
なっている。

【００５３】前記記憶装置５０b は、前記ホストシステ
ムが書込みアクセス及び読出しアクセスを行う対象とな
るものである。該記憶装置５０b は、２^kのアドレス空
間を有している。又、各アドレスのビット幅は、（m ＋
n ）ビットである。該記憶装置５０b は、各アドレス毎
に、前記ホストシステムからアクセスされる前記メモリ
アクセスデータＤに従った前記メモリアクセスデータＤ
Ｉを記憶すると共に、該メモリアクセスデータＤＩの前
記チェックワードＣＷをも記憶するようになっている。

【００５４】図４は、前記第２実施例に用いられる前記
誤り制御回路の構成を示すブロック図である。

【００５５】この図４に示される誤り制御回路１０b
は、前記図３に示されたものである。該誤り制御回路１
０b は、前記ホストシステムからのアクセスの際の、１
ビットの誤りの修正及び２ビットの誤りの検出を行う。
又、該誤り制御回路１０b は、前記メモリ代替回路２０
b で用いるエラー検出信号ＥＲを出力する。このように
該誤り制御回路１０b は、誤り制御と不良アドレスのメ
モリ代替えの回路とについて、共用されている。

【００５６】この図４に示されているように、該誤り制
御回路１０b は、主として、エラー修正回路１５と、エ
ラー検出回路１６と、チェックワード生成回路１７とに
より構成されている。

【００５７】前記チェックワード生成回路１７は、メモ
リアクセスデータＤＩについて、前述のＥＣＣコードの
一種である前記チェックワードＣＷ及びこれと同一のチ
ェックワードＣＷa を生成する。前記メモリアクセスデ
ータＤＩは、m ビットのビット幅であり、前記チェック
ワードＣＷ及びＣＷa はn ビットのビット幅である。前
記ホストシステムからの書込みアクセス時には、前記メ
モリアクセスデータＤＩは、該ホストシステムから書き
込まれる前記メモリアクセスデータＤと同じものであ
る。該書込みアクセス時には、前記チェックワードＣＷ
は前記記憶装置５０b に記憶される。一方、前記ホスト
システムからの読出しアクセス時には、前記メモリアク
セスデータＤＩは前記記憶装置５０b から出力されるも
のである。該読出しアクセス時には、該チェックワード
生成回路１７が出力する前記チェックワードＣＷa は、
エラー検出のために前記エラー検出回路１６にて用いら
れる。

【００５８】前記エラー検出回路１６は、前記ホストシ
ステムからの読出しアクセス時、即ち前記読出し選択信
号ＲＤのＨ状態のときに、前記記憶装置５０b から読み
出されたチェックワードＣＷと、該記憶装置５０b から
今回読み出された前記メモリアクセスデータＤＩに従っ
て、前記チェックワード生成回路１７にて今回生成され
た前記チェックワードＣＷa とを比較することによっ
て、まず、エラー発生の有無の検出を行う。２ビット以
上の誤りについては、その誤りの発生の有無のみが検出
可能である。一方、１ビットの誤りについては、その誤
りが発生してしまったビットのビット位置をも検出する
ことが可能である。

【００５９】２ビット以上の誤りが発生してしまった場
合には、該エラー検出回路１６は、前記データエラー割
込み信号ＥＩＮＴを出力する。又、１ビットの誤りにつ
いては、該エラー検出回路１６は、エラーの生じてしま
ったビットのビット位置を検出して、エラー検出信号Ｅ
Ｒを出力する。該エラー検出信号ＥＲは、誤りの発生し
てしまったビットに対応するものがＨ状態となる、（m
＋n ）ビットのビット幅の信号である。該エラー検出信
号ＥＲは、前記エラー修正回路１５及び前記メモリ代替
回路２０b へと出力されている。

【００６０】前記エラー修正回路１５は、前記ホストシ
ステムからの読出しアクセス時に、前記記憶装置５０b
から読み出されたデータに１ビットの誤りが発生してし
まった場合に、この誤りを修正する。該エラー修正回路
１５は、前記エラー検出回路１６から前述のエラー検出
信号ＥＲを入力している。該エラー修正回路１５は、該
エラー検出信号ＥＲにて指定される、１ビットの誤りの
生じてしまったビットのビット位置に従って、該誤りの
生じてしまったビットの論理を反転させる。これによっ
てエラーを修正することができる。

【００６１】該エラー修正回路１５は、前記ホストシス
テムからの書込みアクセス時には、前記メモリアクセス
データＤを、そのまま前記メモリアクセスデータＤＩと
して出力する。一方、前記ホストシステムからの読出し
アクセス時には、前記記憶装置５０b からの前記メモリ
アクセスデータＤＩを入力すると共に、必要に応じてエ
ラー修正処理を行って、これを該ホストシステムへと前
記メモリアクセスデータＤとして出力する。

【００６２】図５は、前記実施例に用いられる前記メモ
リ代替回路２０b の構成を示すブロック図である。

【００６３】この図５に示されるように、前記図３に示
された前記メモリ代替回路２０b は、主として、不良ア
ドレステーブル２２と、不良アドレス情報書込み回路２
４と、不良アドレス一致回路２６とにより構成されてい
る。又、前記不良アドレステーブル２２は、不揮発性メ
モリが用いられており、不良ワードアドレス２２a と、
不良ビットアドレス２２b と、代替メモリアドレス２２
c とにより構成されている。

【００６４】前記不良アドレス情報書込み回路２４は、
前記エラー修正回路１５が出力する前述のエラー検出信
号ＥＲと、前記ホストシステムが出力する前記不良アド
レス検査モード信号ＣＫ、及び前記アドレスＡＤ及び、
前記読出し選択信号ＲＤを入力している。該不良アドレ
ス情報書込み回路２４は、前記不良アドレス検査モード
信号ＣＫがＨ状態であって、前記記憶装置５０b の不良
アドレスの検査を行っているときに、前記エラー検出信
号ＥＲに従って前記不良アドレステーブル２２へと所定
の不良アドレス情報を書き込む。

【００６５】例えば、前記不良アドレス検査モード信号
ＣＫがＨ状態であって、前記ホストシステムから読出し
アクセスを行った際に、前記誤り制御回路１０b で１ビ
ットの誤りが検出され、該誤りの生じたビットのビット
位置を示す前記エラー検出信号ＥＲが入力されると、こ
のとき前記ホストシステムが出力している前記アドレス
ＡＤの値を前記不良ワードアドレス２２a に書き込むと
共に、更に、前記エラー検出信号ＥＲに従った実際に誤
りの生じたビットのビット位置を前記不良ビットアドレ
ス２２b へと書き込む。又、このような不良アドレスの
不良ビットに代替えされる前記不良アドレス代替用メモ
リ３０b の空きアドレスを割り付け、この代替メモリア
ドレスを前記代替メモリアドレス２２c へと書き込む。

【００６６】該不良アドレステーブル２２においては、
前記不良ワードアドレス２２a に記憶されるデータと、
該データに対応する前記不良ビットアドレス２２b に書
き込まれるデータと、該データに対応する前記代替メモ
リアドレス２２c に書き込まれるデータとが、対応付け
されて記憶されている。

【００６７】前記不良アドレス一致回路２６には、前記
ホストシステムから入力される前記不良アドレス検査モ
ード信号ＣＫ、及び前記アドレスＡＤ、及び前記読出し
選択信号ＲＤが入力されている。該不良アドレス一致回
路２６は、前記不良アドレス検査モード信号ＣＫがＬ状
態であって、前記ホストシステムが通常の書込みアクセ
スや読出しアクセスを行う際に、前記不良アドレス情報
書込み回路２４が書き込んだ前記不良アドレステーブル
２２のデータを用いて、前記記憶装置５０b の不良アド
レスへのアクセスを検知する。これは、前記ホストシス
テムからの書込みアクセスあるいは読出しアクセス時
に、該ホストシステムが前記アドレスＡＤとして出力し
たアドレスが、前記不良ワードアドレス２２a として登
録されているか否かを検索するというものである。該不
良ワードアドレス２２a に登録されている前記記憶装置
５０b のアドレスへのアクセスは、即ち、不良アドレス
へのアクセスと判定される。

【００６８】不良アドレスへのアクセスが検知された場
合には、該不良アドレス一致回路２６は、該不良アドレ
スに対応する前記不良ビットアドレス２２b 中の不良ビ
ット位置に関する情報や、前記代替メモリアドレス２２
c に記憶されている前記不良アドレス代替用メモリ３０
の代替メモリアドレスを用いて、前記記憶装置５０bへ
のアクセスを、前記不良アドレス代替用メモリ３０の所
定のアドレスへと代替えさせる。該不良アドレス一致回
路２６にて不良アドレスを代替えさせる際には、該不良
アドレス一致回路２６は前記代替メモリアドレスＡＲを
前記不良アドレス代替用メモリ３０b へと出力すると共
に、前記不良ビット位置信号ＳＥＬを前記不良アドレス
代替用メモリ３０b と、前記記憶装置５０b とへ出力す
る。

【００６９】図６は、前記第２実施例に用いられる前記
不良アドレス代替用メモリの構成を示すブロック図であ
る。

【００７０】この図６に示されるように、前記不良アド
レス代替用メモリ３０b は、主として、メモリ素子群３
２と、合計（m ＋n ）個の入出力バッファ４０a と、入
出力制御回路３４とにより構成されている。

【００７１】前記メモリ素子群３２は、アドレス空間が
２^jであって、１アドレス当り１ビットのものである。
該メモリ素子群３２は、入力される前記読出し選択信号
ＲＤに従って、前記代替メモリアドレスＡＲにて選択さ
れた１ビットのメモリ素子に対して、メモリアクセスデ
ータＤＲとして書込みアクセスあるいは読出しアクセス
を行う。

【００７２】前記入出力制御回路３４は、前記不良ビッ
ト位置信号ＳＥＬと、前記読出し選択信号ＲＤとを入力
し、該不良ビット位置信号ＳＥＬに該当する前記入出力
バッファ４０a を選択する。又、該入出力制御回路３４
は、選択された前記入出力バッファ４０a 内の、入力バ
ッファあるいは出力バッファのいずれか１つを、前記読
出し選択信号ＲＤにて選択する。従って、不良アドレス
のメモリの代替えが行われる際、これが書込みアクセス
に対応するものの場合、前記メモリ素子群３２のメモリ
アクセスデータＤＲは、前記メモリアクセスデータＤＩ
の不良ビットに対応するビットに接続される。一方、不
良アドレスのメモリ代替えの際、これが読出しアクセス
に対応するものの場合、前記メモリ素子群３２のメモリ
アクセスデータＤＲの出力は、不良アドレスの不良ビッ
トに対応する前記メモリアクセスデータＤＩのビットへ
と出力される。

【００７３】図７は、前記第２実施例に用いられる前記
記憶装置の構成を示すブロック図である。

【００７４】この図７に示されるように、前記記憶装置
５０b は、主として、メモリ素子群５２と、合計（m ＋
n ）個の入出力バッファ４０b と、入出力制御回路５４
とにより構成されている。

【００７５】前記メモリ素子群５２は、前記アドレスＡ
Ｄにて選択される２^kのアドレス空間を有している。
又、該メモリ素子群５２は、１アドレス当り（m ＋n ）
ビットとなっており、前記メモリアクセスデータＤＩ及
び前記チェックワードＣＷを記憶する。

【００７６】前記入出力制御回路５０b は、前記不良ビ
ット位置信号ＳＥＬと前記読出し選択信号ＲＤとを入力
する。前記読出し選択信号ＲＤがＨ状態の際には、該入
出力制御回路５０b は、合計（m ＋n ）個の前記入出力
バッファ４０b を全て入力バッファとして動作させる。
これによって、前記メモリアクセスデータＤＩは、前記
メモリ素子群５２のメモリアクセスデータＤＭとして入
力される。

【００７７】一方、前記読出し選択信号ＲＤがＬ状態の
場合には、前記入出力制御回路５０b は、合計（m ＋n
）個の前記入出力バッファ４０b を出力バッファとし
て動作させる。この際、前記不良ビット位置信号ＳＥＬ
にて不良ビット有り、及び不良ビットの位置が示される
と、該入出力制御回路５０b は、該当するビットの前記
入出力バッファ４０b の出力バッファの出力をハイイン
ピーダンスとする。このように不良ビットに対応する入
出力バッファ４０b の出力バッファの出力がハイインピ
ーダンスとなることによって、前記不良アドレス代替用
メモリ３０b の置き換えられたメモリ素子からのビット
データとの衝突を防ぐことができる。

【００７８】以上説明した通り、前記第２実施例によれ
ば、前記誤り制御回路１０b の前記エラー検出回路１６
及び前記チェックワード生成回路１７を、前記不良アド
レステーブル２２の不良アドレスプログラムにも用いる
ことができる。従って、本実施例によれば、不良アドレ
スプログラムを、一般的な読出しアクセスや書込みアク
セスと同様に、比較的容易に行うことができる。又、本
第２実施例では、不良アドレスの代替えを実際に不良と
なったメモリビット素子毎にビット単位で行っているの
で、前記不良アドレス代替用メモリ３０b の記憶容量を
低減することができている。

【００７９】又、本第２実施例では、前記不良アドレス
テーブル２２に不揮発性メモリを用いているため、種々
の利点を有している。例えば、その出荷時に前記不良ア
ドレステーブル２２の設定を行うようにすれば、前記記
憶装置５０b 中の前記メモリ素子群５２に不良アドレス
があっても、前記メモリ素子群３２にて代替された状態
で出荷することができる。即ち、良品として出荷するこ
とができる。

【００８０】なお、本第２実施例の如く、誤り検出だけ
でなく誤り修正をも行う記憶装置用入出力回路におい
て、本発明を適用する際には、本第２実施例の如く、不
良アドレスの代替えを実際に不良となっているビット単
位で代替えすることに限定するものではない。例えば、
前記図６に示される前記メモリ素子群３２を、１アドレ
ス当りm ビットのメモリ素子群（メモリアクセスデータ
ＤＩのみの代替）としたり、あるいは、１アドレス当り
（m ＋n ）ビットのメモリ素子群（メモリアクセスデー
タＤＩに加え、チェックワードＣＷも代替）として、不
良アドレスの代替えをワード単位で行うようにしてもよ
い。

【００８１】この場合には、メモリ代替えに関する種々
の制御をより簡単にすることができる。例えば、前記ア
ドレステーブル２２において、前記不良ビットアドレス
２２b を設ける必要がない。又、前記図６の前記入出力
制御回路３４や、前記図７の前記入出力制御回路５４
は、m ビット単位（メモリアクセスデータＤＩのみの代
替）あるいは（m ＋n ）単位（メモリアクセスデータＤ
Ｉに加え、チェックワードＣＷも代替）でメモリを代替
えするので、より簡単な回路にすることができる。

【００８２】

【発明の効果】以上説明した通り、本発明によれば、不
良アドレスメモリ代替回路を備えると共に、該メモリ代
替回路のメモリ代替用不良アドレスのプログラム（不良
アドレスプログラム）をより容易に行うことができると
いう優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明が適用された第１実施例の記憶装置用入
出力回路の構成を示すブロック図

【図３】本発明が適用された第２実施例の記憶装置用入
出力回路の構成を示すブロック図

【図４】前記第２実施例に用いられる誤り制御回路の構
成を示すブロック図

【図５】前記第２実施例に用いられるメモリ代替回路の
構成を示すブロック図

【図６】前記第２実施例に用いられる不良アドレス代替
用メモリの構成を示すブロック図

【図７】前記第２実施例に用いられる記憶装置の構成を
示すブロック図

【符号の説明】

１０、１０b …誤り制御回路１２…パリティ発生器１３…エラー検出器２０、２０a 、２０b …メモリ代替回路２２…不良アドレステーブル２２a …不良ワードアドレス２２b …不良ビットアドレス２２c …代替メモリアドレス２４…不良アドレス情報書込み回路２６…不良アドレス一致回路３０、３０a 、３０b …不良アドレス代替用メモリ３２、５２…メモリ素子群３４、５４…入出力制御回路４０a 、４０b …入出力バッファ５０、５０a 、５０b …記憶装置ＡＤ…アドレスＡＲ…代替メモリアドレスＣＷ…チェックワードＤ…メモリアクセスデータ（ホストシステム側）ＤＩ…メモリアクセスデータ（記憶装置側）ＤＲ…メモリアクセスデータ（不良アドレス代替用メモ
リ中）ＣＫ…不良アドレス検査モード信号ＥＩＮＴ…データエラー割込み信号ＥＲ…エラー検出信号ＯＥ…出力許可信号Ｐ…パリティビットＲＤ…読出し選択信号ＳＥＬ…不良ビット位置信号

Claims

【特許請求の範囲】

【請求項１】所定の記憶装置からのデータ読出し時に、
読み出すデータのエラーを少なくとも検出する誤り制御
回路を備えた記憶装置用入出力回路において、不良アドレス代替用メモリと、不良アドレス情報を記憶する不良アドレステーブルと、前記誤り制御回路でのエラー検出時に、前記不良アドレ
ステーブルへと前記不良アドレス情報を書き込む不良ア
ドレス情報書込み回路と、前記不良アドレステーブルを用いて、前記メモリシステ
ムの不良アドレスへのアクセスを検知すると共に、該検
知時に、前記メモリシステムへのアクセスを、前記不良
アドレス代替用メモリへのアクセスへと代替させる不良
アドレス一致回路とを備えたことを特徴とする記憶装置
用入出力回路。
【請求項２】請求項１において、前記誤り制御回路が、エラー検出機能と共にエラー修正
機能をも備え、不良ビットアドレスをも出力可能なもの
であって、前記不良アドレス代替用メモリが、ビット単位での代替
が可能なものであって、前記不良アドレステーブルが、不良ワードアドレスと不
良ビットアドレスとで構成される不良アドレス情報を記
憶するものであって、前記不良アドレス情報書込み回路が、前記誤り制御回路
でのエラー検出時に、該誤り制御回路が出力する前記不
良ビットアドレスと、当該エラー検出時にアクセスされ
たワードアドレスである不良ワードアドレスとを、前記
不良アドレス情報として前記不良アドレステーブルへと
書き込むものであって、前記不良アドレス一致回路が、前記不良アドレスへのア
クセスの検知時に、前記メモリシステムのアクセスを、
ビット単位で、前記不良アドレス代替用メモリへのアク
セスへと代替させるものであることを特徴とする記憶装
置用入出力回路。
【請求項３】請求項１又は請求項２のいずれか一方にお
いて、前記不良アドレステーブルが、電源遮断時にも前記不良
アドレス情報を記憶保持することができる不揮発性メモ
リを用いているものであることを特徴とする記憶装置用
入出力回路。