SU1111206A1 - Оперативное запоминающее устройство с коррекцией информации - Google Patents

Оперативное запоминающее устройство с коррекцией информации Download PDF

Info

Publication number
SU1111206A1
SU1111206A1 SU833610961A SU3610961A SU1111206A1 SU 1111206 A1 SU1111206 A1 SU 1111206A1 SU 833610961 A SU833610961 A SU 833610961A SU 3610961 A SU3610961 A SU 3610961A SU 1111206 A1 SU1111206 A1 SU 1111206A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
information
output
control
accumulator
Prior art date
Application number
SU833610961A
Other languages
English (en)
Inventor
Анатолий Григорьевич Засыпкин
Георгий Михайлович Луцкий
Александр Николаевич Долголенко
Владимир Дмитриевич Трунов
Original Assignee
Предприятие П/Я А-3361
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3361 filed Critical Предприятие П/Я А-3361
Priority to SU833610961A priority Critical patent/SU1111206A1/ru
Application granted granted Critical
Publication of SU1111206A1 publication Critical patent/SU1111206A1/ru

Links

Abstract

ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ИНФОРМАЦИИ, содержащее накопитель основной информации и накопитель контрольной информации , одни из входов которых  вл ютс  соответственно адресным и управл ющим входами устройства, первую и вторую группы сумматоров по модулю два, отличающеес  тем, что, с целью повьппени  надежности устройства, в него введены посто нные накопители, элемент И-НЕ и коммутатор , один КЗ входов которого  вл етс  информационным входом устройства , другие входы подключены соот ветственно к выходу накопител  основной информации и управл ющему входу устройства, а выход соединен с информационным входом накопител  основной информации и входом первого посто нного накопител , выход которого подключен к первым входам сумматоров по модулю два первой группы и информационному входу накопител  контрольной информации, выход которого соединен с вторыми входами сумматоров по модулю два первой группы, выходы которых подключены к входу второго посто нного накопител , выход которого подключен к входам элемента И-НЕ и одним из входов сумматоров по модулю два второй группы, другие входы которых подключены к выходу накопите-I л  основной информации, а выходы  вл  ютс  информационным выходом устройст-, ва, контрольным выходом которого  вл етс  выход элемента И-НЕ,

Description

Изобретение относитс  к вычислительной техни1йе и может быть использовано в качестве оперативного запоминающего устройства с повышенными корректирующими способност ми. Известно запоминающее устройство содержащее блоки пам ти, формирователи контрольных разр дов кода Хемминга , формирователь проверочного слова, дешифраторы lJ . Недостатком этого устройства  вл  етс  то, что в нем исправл етс  только одна ошибка. Наиболее близким к данному изобретению  вл етс  запоминающее устройство с обнаружением и исправление ошибок, содержащее накопитель, подключенный к. адресному блоку, блоку управлени  и блоку записи-считывани  входы и выходы которого соединены соответственно с выходами основного регистра слова и первыми входами эле ментов ИЛИ первой группы, основные сумматоры по модулю два, подключенные к основному регистру слова, осно ную схему сравнени , вторую группу элементов ИЛИ, элементы И и дополнительные регистр слова, схему сравнени  и сумматоры по модулю два, приче одни из вьгходов основного регистра слова и выходы сумматоров по модулю два подключены ко вторым входам элементов ИЛИ первой группы, выходы сумматоров по модулю два соединены с входами дополнительной схемы сравнени , выходы которой соединены с одни из входов элементов И, другие входы которых подключены к выходам основной схемы сравнени , выходы основного регистра слова соединены с одними из входов элементов ИЛИ второй группы , другие входы которых подключены к выходам элементов И, а выходы - ко входам дополнительного регистра слова , выходы которого соединены со вторыми входами элементов ИЛИ первой группы и одними из входов основной схемы сравнени , другие входы которой подключены к выходам основного регистра слова, входы дополнительных сумматоров по модулю два соединены с выходами основного регистра елова 2 . Недостатками этого устройства  вл ютс  его мала  обнаруживающа  и корректирующа  способность и большие затраты оборудовани , что снижает надежность устройства. изобретени   вл етс  повышение надежности устройства. Поставленна  цель достигаетс  тем, Что в оперативное запоминающее устройство с коррекцией информации, содержащее накопитель основной информации и накопитель контрольной информации , одни из входов которых  вл ютс  соответственно адресным и управл ющим входами устройства, первую и вторую группы сумматоров по модулю два, введены посто нные накопители, элемент И-НЕ и коммутатор, один из входов которого  вл етс  информационным входом устройстваJ другие входы подключены соответственно к выходу накопител  основной информации и управл клцему входу устройства, а выход соединен с информационным входом накопител  основной информации и входом первого посто нного накопител , выход которого подключен к первым входам сумматоров по модулю два первой группы и информационному входу накопител  контрольной информации, выход которого соединен со вторыми входами сумматоров по модулю два первой группы, выходы которых подключены ко входу второго -посто нного накопител , выход которого подключен ко входам элемента И-НЕ и одним из входов сумматоров по модулю два второй группы, другие входы которых подключены к выходу накопител  основной информации, а выходы  вл ютс  информационным выходом устройства, контрольным выходом которого  вл етс  выход элемента И-НЕ, На чертеже изображена структурна  схема оперативного запоминающего устройства с коррекцией информации. . Устройство содержит коммутатор 1, первьй посто нньй накопитель 2, накопитель 3 основной информации, накопитель 4 контрольной информации, первую группу сумматоров 5 по модулю два, второй посто нньй накопитель 6, вторую группу сумматоров 7 по модулю два и элемент И-НЕ 8. ДЛЯ устройства, способного исправл ть до трех ошибок, накопители 3 и 4 выбраны соответственно восьми- и одиннадцатиразр дными, а накопители 2 и 6 имеют соответственно организацию 256x11 разр дов и 2048x8 разр дов. В качестве корректирующего кода дл  данного устройства выбран код Голе . Код Голе   вл етс  современ-. ным систематическим циклическим блоконым кодом (23,11). Таким оЬразом, дл  12 информационных разр дов необходимо 11 контрольных. В св зи с тем, что в подавл ющем большинстве современных ЭВМ информационные форма ты кратны восьми разр дам (байт - 8р полуслово - 16р, слова - 32 р. и т.д.), дл  контрол  информации был применен укороченный код Гола  (19, 11), содержащий 8 информационных и 11 контрольных разр дов. Этот код сохран ет все корректирующие свойства кода Гола . Закодированное слово в кодо Голе  имеет вид F(x)Q(x)(x), (1) где Q(x) - восьмиразр дное информационное слово; X - одночлен одиннадцатой степени; R(x) - остаток от делани  инфор . мационного слова Q(x) на порождагаций полином Р(х). Порождающий полином кода Голе  Р(х) 110001110101. . Таким образом, разделив все возможные (всего 256) комбинации 8-разр дных информационных слов Q(x) на порождающий полином кода Гола  Р(х), получим 256 остатков R(x), которые  вл  ютс  контрольными разр дами кода Голе  Производ ща  матрица кода Голе  в канонической форме (в которой информационные слова содержат единицу только в одном разр де) показана в таблице. Контрольные Информационные разр ды разр ды 000000000000000000 . 000000011000111010 00. OOOOIOlOOlOOIltl OOOOOIOOIOIOIOOIOI 000010001 101 110 о oi о 0010000001 101 1001 0010000001 101 1001 1 о ) 0000001 1011001 10 1000000000 1 I 101 10 Любую строку ПОЛНОЙ производ щей матрицы можно получить путем суммировани  по модулю два строк канонической матрицы, в которых информационные единицы наход тс  в тех же позици х, что и в полной производ щей матрице. Дл .определени  возникновени  ошибки, а также дл  ее коррекции, в коде Голе , как и в любом другом систематическом блоковом коде, исполь зуетс  синдром ошибок S(x). Синдром ошибок определ етс  как сумма по модулю два между контрольными разр дами , записанными в устройстве R(x) и контрольными разр дами, полученными по считанному информационному слову R(к), т.с. S(X)R(X)@R(X). Дл  того, чтобы получить исправл ющее кодовое слово N(x), которое наобходимо прибавить к считанному информационному слову О(х) с возможными ошибками, чтобы получить исходное информационное слово Q(x)Q4x)®N(x), необходимо сопоставить синдром ошибок S(x) исправл ющий кодовое слово N(x), т.е. задать проверочную матрицу. Так как код Гола  исправл ет три и менее ошибки, то можно показать, что число исправл емых комбинаций ошибок, которые могут возникнуть в 19-разр дных (8 информационных +11 контрольных), составл ет 1161. Но дл  нормального функционирова .ни  устройства наобходимо исправл ть только информационные разр ды, которые несут полезную информацию. Общее количество исправл емых ошибок, которые могут возникать в 8 информационных разр дах, равно 92. Дл  того, чтобы получанное кодовое слово было исправлено, необходимо выполнение следующих условий: в контрольных, разр дах, соответствующих информационным разр дам, которые не поражены ошибками (одна комбинаци ) , может быть до трех ошибок; позтому этому информационному слову может соответствовать 221 возможна  одиночна , двойна  или тройна  ошибка в контрольных разр дах в контрольных разр дах, которые соответствуют информационным разр дам поражанным одной ошибкой (восемь комбинаций), может быть не больше двух ошибок; поэтому каждому такому информационному слову может соответ$i ствовать 66 возможных одиночных и двойных ошибок в контрольных разр дах ; в контрольньк разр дах (и, следовательно , в разр дах синдрома), кото рые соответствуют информационным разр дам, пораженным двум  ошибками (двадцать восемь комбинаций), может быть не больше одной ошибки; поэтому каждому этому информационному слову может соответствовать 11 возможньк одиночных ошибок; в разр дах синдрома, которые соот , ветствуют информационным разр дам. пораженным трем  ошибками (56 комбинаций ), не может быть ошибрк; поэтому каждому этому информационному сло ву, при условии, что оно может быть исправлено кодом Гола , должна соответствовать комбинаци  контрольных разр дов, не содержаща  ни одной ошибки. Предлагаемое запоминающее устройство работает в двух режимах: записи и чтени . Режим записи. В этом режиме на входы коммутатора 1 поступает записываемое восьмиразр дное информационное слово. Одно временно на уцравл ющий вход коммутатора 1 проходит управл ющий сигнал записи, который разрешает передачу этого слова через коммутатор 1 на входы накопител  3, а также на входы накопител  2. Дл  8-разр дного информационного слова имеетс  256 различньк 11-разр дных кодовьгх комби наций контрольных разр дов кода Голе . Таким образом, с выхода накопител  2 на информационные входы накопител  4 поступает 11-тиразр дна  кодова  комбинаци  контрольных разр дов , соответствующа  8 информациуже наход тонным разр дам, которые 3. По сигнас  на входах накопител  лу записи, поступившему на управл ющие входы накопителей 3 и 4, происходит запись информационных и контрольных разр дов в накопители 3 и 4 по соответствующему адресу. На этом цикл записи заканчиваетс . Режим чтени . В этом режиме на управл ющие вход накопителей 3 и 4 поступает сигнал чтени , на адресные входы - адрес чтени . Считанное с выходов накопител  3 восьмиразр дное информацион6 Ное слово поступает на входы коммутатора 1, на управл ющий вход которого приходит управл ющий сигнал чтени , которьш разрешает передачу информационного слова через этот коммутатор на входы накопител  2. При этом 11 контрольных разр дов (см. режим записи ) , соответствующих считанным информационным, поступают на одни из входов сумматоров 5, на другие входы которой поступают 11 контрольных разр дов непосредственно с выходов накопител  4, На выходе сумматоров 5 формируетс  синдром ошибки. Указывающий произошла ли ошибка в процессе записи или считывани . При этом, если синдром ошибки на выходе сумматоров 5 равен нулю, т.е. контрольные разр ды, полученные с выхода накопител  2, по считанным информационным совпадают с контрольными разр дами, считанными непосредственно из накопител  4, то ошибка отсутствует.. В случае, если имеетс  одна, две или три ошибки, возникающих при чтении или записи, синдром ошибки не равен нулю. Этот синдром поступает на входы накопител  6. В этом накопителе защита - проверочна  матрица кода Голе , котора  по заданному синдрому ошибки формирует исправл ющее кодовое слово, содержащее единицы в разр дах, которые в информационном слове поражены ошибками . С выхода накопител  6 восьмиразр дное исправл ющее кодовое слово , содержащее единицы в тех разр дах , которые поражены ощибками в информационном слове (или все нули, если ошибок в информационном слове нет), поступает на одни из входов сумматоров 7, на другие входы которой поданы восемь информационных разр дов с выхода накопител  3. В результате сложени  по модулю два информационного слова и исправл ницего слова на информационном выходе устройства по вл етс  исправленное считанное информационное слово. В случае возникновени  более трех ошибок на выходе накопител  6 по вл етс  исправл ющее слово из всех единиц, которое, поступа  на входы элемента И-НЕ 8, вызывает по вление на его выходе сигнала ошибки низким логическим уровнем , свидетельствующим о некорректируемости . считанной информации. На этом цикл чтени  заканчиваетс  .
.71111206
Таким образом, в предла1аемом устрой- а при большем числе ошибок выдаетс  сигствеисправл етс  не менее трех ошибок, нал о некорректируемости информации.

Claims (1)

  1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ИНФОРМАЦИИ, содержащее накопитель основной информации и накопитель контрольной информации, одни из входов которых являются соответственно адресным и управляющим входами устройства, первую и вторую группы сумматоров по модулю два, отличающееся тем, что, с целью повышения надежности устройства, в него введены постоянные накопители, элемент И-НЕ и коммутатор, один из входов которого яв- г
    ляется информационным входом устрой ства, другие входы подключены соот ветственно к выходу накопителя основной информации и управляющему входу устройства, а выход соединен с информационным входом накопителя основной информации и входом первого постоянного накопителя, выход которого подключен к первым входам сумматоров по модулю два первой группы и информационному входу накопителя контрольной информации, выход которого соединен с вторыми входами сумматоров по модулю два первой группы, выходы кото рых подключены к входу второго постоянного накопителя, выход которого подключен к входам элемента И-НЕ и одним из входов сумматоров по модулю два второй группы, другие входы которых подключены к выходу накопите- ля основной информации, а выходы явля g ются информационным выходом устройства, контрольным выходом которого является выход элемента И-НЕ, мА
    1 1 11206
SU833610961A 1983-06-24 1983-06-24 Оперативное запоминающее устройство с коррекцией информации SU1111206A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833610961A SU1111206A1 (ru) 1983-06-24 1983-06-24 Оперативное запоминающее устройство с коррекцией информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833610961A SU1111206A1 (ru) 1983-06-24 1983-06-24 Оперативное запоминающее устройство с коррекцией информации

Publications (1)

Publication Number Publication Date
SU1111206A1 true SU1111206A1 (ru) 1984-08-30

Family

ID=21070444

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833610961A SU1111206A1 (ru) 1983-06-24 1983-06-24 Оперативное запоминающее устройство с коррекцией информации

Country Status (1)

Country Link
SU (1) SU1111206A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Патент US № 3573728,. кл. 340-172.5, опублик. 1972. 2. Авторское свидетельство СССР № 763975, кл. G 11 С 29/00, 1978 (прототип). *

Similar Documents

Publication Publication Date Title
US4617664A (en) Error correction for multiple bit output chips
US4688219A (en) Semiconductor memory device having redundant memory and parity capabilities
EP0332662B1 (en) Byte write error code method and apparatus
US4740968A (en) ECC circuit failure detector/quick word verifier
US5768294A (en) Memory implemented error detection and correction code capable of detecting errors in fetching data from a wrong address
US4712216A (en) Method and device for correcting errors in memories
US4961193A (en) Extended errors correcting device having single package error correcting and double package error detecting codes
EP0041999A4 (en) SYSTEM AND METHOD FOR SELF-CORRECTING STORAGE.
KR20040064259A (ko) 컴포넌트 실패를 검출 및 보정하고, 컴포넌트 실패 후에단일 비트 에러보정을 제공하는 에러검출/보정 코드
US4631725A (en) Error correcting and detecting system
US5925138A (en) Method for allowing data transfers with a memory having defective storage locations
US5751745A (en) Memory implemented error detection and correction code with address parity bits
EP4071762B1 (en) Error correction system
US5511078A (en) Method and apparatus for correction errors in a memory
US5761221A (en) Memory implemented error detection and correction code using memory modules
JP2023512892A (ja) 比較システム
JP2776839B2 (ja) 半導体メモリ
JPS6120300A (ja) 欠陥救済回路を有する半導体メモリ
WO2022151724A1 (zh) 纠错系统
SU1111206A1 (ru) Оперативное запоминающее устройство с коррекцией информации
SU970480A1 (ru) Запоминающее устройство с самоконтролем
SU1367046A1 (ru) Запоминающее устройство с контролем цепей обнаружени ошибок
SU1501171A1 (ru) Запоминающее устройство с самоконтролем
SU1149314A1 (ru) Запоминающее устройство с обнаружением ошибок
RU2006971C1 (ru) Запоминающее устройство с коррекцией ошибок в выходной информации