JPS6120300A - 欠陥救済回路を有する半導体メモリ - Google Patents
欠陥救済回路を有する半導体メモリInfo
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- JPS6120300A JPS6120300A JP59140511A JP14051184A JPS6120300A JP S6120300 A JPS6120300 A JP S6120300A JP 59140511 A JP59140511 A JP 59140511A JP 14051184 A JP14051184 A JP 14051184A JP S6120300 A JPS6120300 A JP S6120300A
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- Japan
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- data
- circuit
- memory
- data line
- data lines
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- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリの欠陥救済回路に係り、特にデー
タの読み出し、書き込みをシリアルに行うメモリの欠陥
救済回路に関する。
タの読み出し、書き込みをシリアルに行うメモリの欠陥
救済回路に関する。
半導体メモリにおいて、欠陥のあるメモリセルをあらか
じめチップ上に設けておいた予備のメモリセルと置換す
ることによって少数の欠陥のあるチップを良品とする技
術、いわゆる欠陥救済技術については、例えば文献Ｒａ
ｈｕｌ Ｓｕｄ ａｔ ａｌ、。
じめチップ上に設けておいた予備のメモリセルと置換す
ることによって少数の欠陥のあるチップを良品とする技
術、いわゆる欠陥救済技術については、例えば文献Ｒａ
ｈｕｌ Ｓｕｄ ａｔ ａｌ、。
”Ｄｅｓｉｇｎｉｎｇ ５ｔａｔｉｃ ＲＡＭ５ ｆｏ
ｒ ｙｉｅｌｄ ａｓ ｗｅｌｌ ａｓｓｐｅｅｄ”、
Ｅｌｅｃｔｒｏｎｉｃｓ Ｊｕｌｙ ２８．１９８１
． Ｋ。
ｒ ｙｉｅｌｄ ａｓ ｗｅｌｌ ａｓｓｐｅｅｄ”、
Ｅｌｅｃｔｒｏｎｉｃｓ Ｊｕｌｙ ２８．１９８１
． Ｋ。
Ｓｈｉ＋＊ｏｈｉｇａｓｈｉ ｏｔ ａｌ＋、 ”Ｒａ
ｄｕｎｄａｎａｙ Ｔｅｃｈｎｉｑｕｅｆｏｒ Ｄｙｎ
ａｍｉｃ ＲＡＭ５”、 Ｐｒｏｃｅｅｄｉｎ（Ｈｏｆ
ｔｈｅ １４ ｔｈＣｏｎｆｅｒｅｎｅａ ｏｎ ５
ｏｌｉｄ ５ｔａｔｏ Ｄｅｖｉｃｅｓ、 Ｔｏｋｙｏ
。
ｄｕｎｄａｎａｙ Ｔｅｃｈｎｉｑｕｅｆｏｒ Ｄｙｎ
ａｍｉｃ ＲＡＭ５”、 Ｐｒｏｃｅｅｄｉｎ（Ｈｏｆ
ｔｈｅ １４ ｔｈＣｏｎｆｅｒｅｎｅａ ｏｎ ５
ｏｌｉｄ ５ｔａｔｏ Ｄｅｖｉｃｅｓ、 Ｔｏｋｙｏ
。
１９８２に述へられている。しかし、これらはいずれも
全メモリセルを任意の順序で選択できるメモリに関する
ものであり、データの読み出し、書き込みをあらかじめ
定められた順序でシリアルに行うメモリには適用できな
い。
全メモリセルを任意の順序で選択できるメモリに関する
ものであり、データの読み出し、書き込みをあらかじめ
定められた順序でシリアルに行うメモリには適用できな
い。
本発明の目的は、データの読み出し、書き込みをシリア
ルに行うメモリに適した欠陥救済回路を提供することに
ある。
ルに行うメモリに適した欠陥救済回路を提供することに
ある。
データの読み出し、書き込みをシリアルに行うメモリに
おいて欠陥救済を行うには次のようにすればよい、正規
のメモリセルのうち、欠陥のあるメモリセルの「位置」
、すなわち、シリアルに読み出し、書き込みを行う際に
何番目に選択されるかをあらかじめＲＯＭに書き込んで
おく。読み出しく書き込み）を行う際には、ＲＯＭに書
き込んでおいた内容と、データの読み出しく１１Ｆき込
み）を行った回数とを比較し、一致したときに正規のメ
モリセルを選択せずに予備のメモリセルを選択するよう
にすればよい。
おいて欠陥救済を行うには次のようにすればよい、正規
のメモリセルのうち、欠陥のあるメモリセルの「位置」
、すなわち、シリアルに読み出し、書き込みを行う際に
何番目に選択されるかをあらかじめＲＯＭに書き込んで
おく。読み出しく書き込み）を行う際には、ＲＯＭに書
き込んでおいた内容と、データの読み出しく１１Ｆき込
み）を行った回数とを比較し、一致したときに正規のメ
モリセルを選択せずに予備のメモリセルを選択するよう
にすればよい。
すなわち、欠陥を有するデータ線を選択するタイミング
に該タイミングをＲＯＭに記憶しておき、予備のメモリ
セルを選択するよう切替を行えばよいのである。
に該タイミングをＲＯＭに記憶しておき、予備のメモリ
セルを選択するよう切替を行えばよいのである。
第１図に本発明の一実施例を示す。これは、Ｍ＝２１本
のワード線Ｗ６−Ｖ／ｗ−ｓ −Ｎ ＝ ２°本のデー
タ線り。−Ｄ、ｌ−１、ＭＮ個のメモリセルＭ Ｃ，、
、−Ｍ ｃ、−、、、−、を有するメモリである。ワー
ド線はデコーダ２によって任意の１本を選択することが
できるが、データ線は後述のデータ線選択回路４によっ
てり、、Ｄ、、・・・、Ｄ、−、の順にシリアルに選択
する６２本の予備データ線ＳＤ０゜ＳＤ、が用意してあ
り、正規のデータ線Ｄ０〜Ｄ、−１のいずれかに欠陥が
あった場合の予備として用いる。正規のデータ線と予備
データ線との切換を行うために、上で述べたように、カ
ウンタ１０、ＲＯＭ２０，２１．比較回路３０，３１゜
切換回路４０を設けである。予備のデータ線が２本ある
ので、ＲＯＭおよび比較回路はそれぞれ２個設けである
。以下、この実施例の詳細を説明する。
のワード線Ｗ６−Ｖ／ｗ−ｓ −Ｎ ＝ ２°本のデー
タ線り。−Ｄ、ｌ−１、ＭＮ個のメモリセルＭ Ｃ，、
、−Ｍ ｃ、−、、、−、を有するメモリである。ワー
ド線はデコーダ２によって任意の１本を選択することが
できるが、データ線は後述のデータ線選択回路４によっ
てり、、Ｄ、、・・・、Ｄ、−、の順にシリアルに選択
する６２本の予備データ線ＳＤ０゜ＳＤ、が用意してあ
り、正規のデータ線Ｄ０〜Ｄ、−１のいずれかに欠陥が
あった場合の予備として用いる。正規のデータ線と予備
データ線との切換を行うために、上で述べたように、カ
ウンタ１０、ＲＯＭ２０，２１．比較回路３０，３１゜
切換回路４０を設けである。予備のデータ線が２本ある
ので、ＲＯＭおよび比較回路はそれぞれ２個設けである
。以下、この実施例の詳細を説明する。
最初に欠陥救済がない場合のデータの読み出し。
書き込みについて述べる。まず、アドレス信号ａ０〜ａ
、−１をデコーダ２でデコードし５、ワード線駆動回路
３によってワード線Ｗ。−Ｗ 、ｌ−、のうちの１本を
選択する。例えばＷ、が選択されたとすると、Ｗｔ上の
全メモリセルＭ Ｃ＋。〜ＭＣ、Ｎ−１からデータ線り
。−ＤＮ−、上にデータが読み出される。この信号をセ
ンスアンプＡＳｏ”ＳＡ、−。
、−１をデコーダ２でデコードし５、ワード線駆動回路
３によってワード線Ｗ。−Ｗ 、ｌ−、のうちの１本を
選択する。例えばＷ、が選択されたとすると、Ｗｔ上の
全メモリセルＭ Ｃ＋。〜ＭＣ、Ｎ−１からデータ線り
。−ＤＮ−、上にデータが読み出される。この信号をセ
ンスアンプＡＳｏ”ＳＡ、−。
でｍｔｍする。、このメモリアレー１およびセンスアン
プＳＡ０〜ＳＡイー□の具体的な実現方法としては、例
えば第２図、第３図に示すようなダイナミックメモリで
も、第４図に示すようなスタチックメモリ（この場合は
センスアンプ５Ａｏ−８Ａｓ−ｔは必ずしも必要でない
）でもよい。
プＳＡ０〜ＳＡイー□の具体的な実現方法としては、例
えば第２図、第３図に示すようなダイナミックメモリで
も、第４図に示すようなスタチックメモリ（この場合は
センスアンプ５Ａｏ−８Ａｓ−ｔは必ずしも必要でない
）でもよい。
第２１ｉ￥１は、いわゆるオープンビットといわれるメ
モリセルアレーであり、ＭＣＩＪはメモリセル、Ｄ （
： ｔ Ｊはダミーセル、Ｄ、Ｉはデータ線、ＳＡＪは
センスアンプ、Ｗ、はワード線、Ｉｌｏは、入出力線を
表わす、当該構成は、ＭＣ，ｊの容量に情報を記憶し、
ＭＯＳ）−ランジスタにより読み出す方法が採られでい
る。
モリセルアレーであり、ＭＣＩＪはメモリセル、Ｄ （
： ｔ Ｊはダミーセル、Ｄ、Ｉはデータ線、ＳＡＪは
センスアンプ、Ｗ、はワード線、Ｉｌｏは、入出力線を
表わす、当該構成は、ＭＣ，ｊの容量に情報を記憶し、
ＭＯＳ）−ランジスタにより読み出す方法が採られでい
る。
第３図は、いわゆるフォールプツトピットといわれる、
メモリセルアレーであり、第２図と同じ符号は、同−又
は均等部分を示す。
メモリセルアレーであり、第２図と同じ符号は、同−又
は均等部分を示す。
第４図は、スタディツクメモリーセルを示したものであ
り、第２図ど同じ符号は、同−又は均等部分を示す。
り、第２図ど同じ符号は、同−又は均等部分を示す。
次に、タロツクパルスφに同期してデータ線をり、、Ｄ
、、・・・、Ｄ、−１の順に選択する。このとき、デー
タ線選択回路４は、Ｎ個の出力φ。０〜φ、−３のうち
１個のみが論理】、他はｓ′ｐ４ｏとならなければなら
ない。これは例えば、第５図に示すように、（Ｎ＋１）
個のＤフリップフロップＤ Ｆ Ｆ−、〜ＤＦＦ、−，
を接続してシフトレジスタを構成することにより実現で
きる。あらかじめ、Ｄ Ｆ Ｆ−、のみを論理１に、他
のＤ Ｆ Ｆ、 −０ＦＦ、。
、、・・・、Ｄ、−１の順に選択する。このとき、デー
タ線選択回路４は、Ｎ個の出力φ。０〜φ、−３のうち
１個のみが論理】、他はｓ′ｐ４ｏとならなければなら
ない。これは例えば、第５図に示すように、（Ｎ＋１）
個のＤフリップフロップＤ Ｆ Ｆ−、〜ＤＦＦ、−，
を接続してシフトレジスタを構成することにより実現で
きる。あらかじめ、Ｄ Ｆ Ｆ−、のみを論理１に、他
のＤ Ｆ Ｆ、 −０ＦＦ、。
を論理０にセットしておき、クロックパルスφをＮ回印
加すればよい。φが（ｊ＋１）回印加された後には、φ
。ｊのみが論理１という状態になり、データ線ＤＪ が
選択される。
加すればよい。φが（ｊ＋１）回印加された後には、φ
。ｊのみが論理１という状態になり、データ線ＤＪ が
選択される。
データ線が１本選択される毎に、読み出し動作の場合は
、データを出力バッファ６を介して外部出力端子Ｄｕｏ
ｔに出す。また、書き込み動作の場合は、入力バッファ
５を介して外部入力端子Ｄｉｎからデータを取り込む。
、データを出力バッファ６を介して外部出力端子Ｄｕｏ
ｔに出す。また、書き込み動作の場合は、入力バッファ
５を介して外部入力端子Ｄｉｎからデータを取り込む。
次に、欠陥救済について詳細に説明する。まず、カウン
タ１０について述べる。カウンタ１０としては、０から
Ｎ−１＝２”までカウントできるものであればよい。例
えば、第６図のようなｎビットの２進カウンタを用いれ
ばよい。メモリの読み出しまたは書き込みを行う際には
、あらかじめ出力ｘ０〜ｘ、−１を２進数とみなしたと
き′−１”、すなわち全ビット・が論理１になるように
設定しておき、データ線選択回路４に印加するのと同じ
パルスφを印加する。最初のφの印加により、出力ｘ０
〜ｘ１．は“０”、すなわち全ビットが論理０になり、
以後φの印加とともに“１”、“２″。
タ１０について述べる。カウンタ１０としては、０から
Ｎ−１＝２”までカウントできるものであればよい。例
えば、第６図のようなｎビットの２進カウンタを用いれ
ばよい。メモリの読み出しまたは書き込みを行う際には
、あらかじめ出力ｘ０〜ｘ、−１を２進数とみなしたと
き′−１”、すなわち全ビット・が論理１になるように
設定しておき、データ線選択回路４に印加するのと同じ
パルスφを印加する。最初のφの印加により、出力ｘ０
〜ｘ１．は“０”、すなわち全ビットが論理０になり、
以後φの印加とともに“１”、“２″。
・・・と変化してゆく、シたがって、φを（ｊ＋１）回
印加した後にはカウンタの出力は“ｊ ＩＴになってお
り（前述のように、このときデータ線ＤＪ が選択され
ている）、現在どのデータ線が選択されているかの指標
として用いることができる。
印加した後にはカウンタの出力は“ｊ ＩＴになってお
り（前述のように、このときデータ線ＤＪ が選択され
ている）、現在どのデータ線が選択されているかの指標
として用いることができる。
次に、ＲＯＭ２０，２１、および比較回路３０゜３１に
ついて述べる。第７図に１組のＲＯＭおよび比較回路の
構成を示す、ＲＯＭとしては、ＥＦＲＯＭ、 Ｅ”ＦＲ
ＯＭ 、あるいはレーザによって切断するヒユーズを用
いてもよいが、ここでは電気的に切断するヒユーズＦ。
ついて述べる。第７図に１組のＲＯＭおよび比較回路の
構成を示す、ＲＯＭとしては、ＥＦＲＯＭ、 Ｅ”ＦＲ
ＯＭ 、あるいはレーザによって切断するヒユーズを用
いてもよいが、ここでは電気的に切断するヒユーズＦ。
−Ｆ、を用いている。ヒユーズＦｋの切断はＭＯＳトラ
ンジスタＱｏｈによって行う。また、ヒユーズＦ、が切
断されているか否かを検出するために、２個のエンハン
スメント形ＭＯＳトランジスタＱｘｋｒ（Ｌいおよびデ
プリーション形ＭＯＳトランジスタＱ３ｋを用いてラッ
チ回路ＬＴｋを構成している。ラッチ回路ＬＴｋの出力
ｙｋは、ヒユーズＦ、が切断されているときは高電位（
論理１）、切断されていないときは低電位（論理０）と
なる。
ンジスタＱｏｈによって行う。また、ヒユーズＦ、が切
断されているか否かを検出するために、２個のエンハン
スメント形ＭＯＳトランジスタＱｘｋｒ（Ｌいおよびデ
プリーション形ＭＯＳトランジスタＱ３ｋを用いてラッ
チ回路ＬＴｋを構成している。ラッチ回路ＬＴｋの出力
ｙｋは、ヒユーズＦ、が切断されているときは高電位（
論理１）、切断されていないときは低電位（論理０）と
なる。
このラッチ回路の出力ｙ０〜Ｙ−ｘ と前述のカウンタ
の出力ｘ０〜ｘ、−１とを、排他的論理和ゲートおよび
ＮＯＲゲートにより比較する。比較出力φ。は、Ｘｏ
”）’ｏ ｔ Ｘｓ ＝Ｙｓ ＋ ””、ｘ、−１＝Ｖ
−−ｌのときに限り論理１になる。したがって、データ
線ＤＪ に欠陥があり、これの救済を行うときは、１１
ｊ ＩＴを２進法で表したものがＶ−ｒＹ−＊・・・
’／ １３’ ｏとなるように（すなわち、’Ｊ＝ｙｏ
２”＋ｙ１２１＋・・・＋’／−１２′−１）各ヒユー
ズを切断するか否かを決定すればよい（１に対応するヒ
ユーズを切断し、０に対応するヒユーズは切断しない）
。
の出力ｘ０〜ｘ、−１とを、排他的論理和ゲートおよび
ＮＯＲゲートにより比較する。比較出力φ。は、Ｘｏ
”）’ｏ ｔ Ｘｓ ＝Ｙｓ ＋ ””、ｘ、−１＝Ｖ
−−ｌのときに限り論理１になる。したがって、データ
線ＤＪ に欠陥があり、これの救済を行うときは、１１
ｊ ＩＴを２進法で表したものがＶ−ｒＹ−＊・・・
’／ １３’ ｏとなるように（すなわち、’Ｊ＝ｙｏ
２”＋ｙ１２１＋・・・＋’／−１２′−１）各ヒユー
ズを切断するか否かを決定すればよい（１に対応するヒ
ユーズを切断し、０に対応するヒユーズは切断しない）
。
こうすれば、カウンタの出力が“、ｊ″になったとき（
前述のように、このときデータ線り、、が選択されてい
る）、比較回路の出力φ。が論理１になる。
前述のように、このときデータ線り、、が選択されてい
る）、比較回路の出力φ。が論理１になる。
なお、ヒユーズがｎ個でなく （ｎ＋１）個あるのは、
欠陥救済を行うか否かを識別するために１個のヒユーズ
（第７図のＦ、）が必要だからである。欠陥救済を行わ
ないときは、ヒユーズＦ、を切断しないでおけば、出力
φ。は常に論理０となる。欠陥救済を行うときは、ヒユ
ーズＦ、を切断し、ヒユーズＦ。−Ｆ、−１には、上に
述べたようにして、救済すべきデータ線の位置によって
切断するかどうかを決定すればよい。
欠陥救済を行うか否かを識別するために１個のヒユーズ
（第７図のＦ、）が必要だからである。欠陥救済を行わ
ないときは、ヒユーズＦ、を切断しないでおけば、出力
φ。は常に論理０となる。欠陥救済を行うときは、ヒユ
ーズＦ、を切断し、ヒユーズＦ。−Ｆ、−１には、上に
述べたようにして、救済すべきデータ線の位置によって
切断するかどうかを決定すればよい。
次に、切換回路４０について述べる６回路構成の一例を
第８図に示す。これは、前述の比較回路の出力φ。。、
φ０、に従って、正規のデータ線と予備データ線の切換
を行う回路である。φ。。、φ。１がともに論理０のと
きは１Ｍ０８）−ランジスタＱ、、 Ｑ、がオン、Ｑ、
〜Ｑ６ がオフになるので。
第８図に示す。これは、前述の比較回路の出力φ。。、
φ０、に従って、正規のデータ線と予備データ線の切換
を行う回路である。φ。。、φ。１がともに論理０のと
きは１Ｍ０８）−ランジスタＱ、、 Ｑ、がオン、Ｑ、
〜Ｑ６ がオフになるので。
正規の入出力線Ｉ１０’ 、Ｉ１０’ を介して、デー
タ線選択回路４によって選択されたデータ線と入力バッ
ファ５もしくは出力バッファ６との間でデータの転送が
行われる。φ。。が論理１、φ。□が論理Ｏのときは、
ＭＯＳトランジスタＱ、 、 Ｑ。
タ線選択回路４によって選択されたデータ線と入力バッ
ファ５もしくは出力バッファ６との間でデータの転送が
行われる。φ。。が論理１、φ。□が論理Ｏのときは、
ＭＯＳトランジスタＱ、 、 Ｑ。
がオン、Ｑ、 、 Ｑ、 、 Ｑ、 、 Ｑ、がオフに
なるので、データの転送は、予備データ線ＳＤ、、ＳＤ
。
なるので、データの転送は、予備データ線ＳＤ、、ＳＤ
。
と５もしくは６との間で行われ、このとき４によって選
択されている正規のデータ線との間では行われない。す
なわち、正規のデータ線が予備データ線ＳＤ、によって
置換される。φ。、が論理１、φｃ１１が論理Ｏのとき
は、同様にして、正規のデータ線が予備データ線ＳＤ、
によって置換される。
択されている正規のデータ線との間では行われない。す
なわち、正規のデータ線が予備データ線ＳＤ、によって
置換される。φ。、が論理１、φｃ１１が論理Ｏのとき
は、同様にして、正規のデータ線が予備データ線ＳＤ、
によって置換される。
本実施例には２本の予備データ線があるので、２本の正
規のデータ線ＣＤＪ１およびＤＪ、とする）に欠陥があ
っても救済可能である。すなわちＲＯＭ２０に１１ｊ１
Ｎを、２１に” ＋１ ｚ”を書き込んでおけばよい、
こうすれば正規のデータ線り４．。
規のデータ線ＣＤＪ１およびＤＪ、とする）に欠陥があ
っても救済可能である。すなわちＲＯＭ２０に１１ｊ１
Ｎを、２１に” ＋１ ｚ”を書き込んでおけばよい、
こうすれば正規のデータ線り４．。
Ｄ Ｊ ｚがそれぞれ予備データ線ＳＤ、、ＳＤ□によ
って置換されることは、以上の説明から明らかであろう
。
って置換されることは、以上の説明から明らかであろう
。
なお、本実施例においては、ワード線の欠陥救済は行っ
ていない。しかし、ワード線はデコーダ２によって任意
の１本を選択できるようになっているので、ワード線の
欠陥救済は従来と同様の手法で可能である。
ていない。しかし、ワード線はデコーダ２によって任意
の１本を選択できるようになっているので、ワード線の
欠陥救済は従来と同様の手法で可能である。
第９図に本発明の他の実施例を示す。第１図の符号と同
一符号は、同−又は均等部分を示す。第１図の実施例で
は正規の入出力線Ｔ １０ ’ を介してデータを転送
するが、本丈施例ではシフトレジスタ７によって転送す
る。シフトレジスタ７としては、並列に入出力可能なも
のであればよく、例えば第１０図に示すような回路で実
現できる。読み出しの際は、まず読み出し信号φ２を印
加してデータＭｌ）、−ＤＨ−、からシフトレジスタ７
の各ビット（フリップフロップＳ、ＲＦＦ、〜５ＲＦＦ
、−□）にデータを入れ、次にクロックパルスφをＮ回
印加して正規の出力線０′にデータを取り出す、書き込
みの際は、まずクロックパルスφをＮ回印加して正規の
入力線Ｉ′からシフトレジスタ７にデータを入れ、次に
書き込み信号φ、を印加してデータ線Ｄ０〜ｒ１、−□
にデータを出す。欠陥救済のための回路については、切
換回路４０が２個あること以外は第１回と同じであるの
で、説明は省略する。
一符号は、同−又は均等部分を示す。第１図の実施例で
は正規の入出力線Ｔ １０ ’ を介してデータを転送
するが、本丈施例ではシフトレジスタ７によって転送す
る。シフトレジスタ７としては、並列に入出力可能なも
のであればよく、例えば第１０図に示すような回路で実
現できる。読み出しの際は、まず読み出し信号φ２を印
加してデータＭｌ）、−ＤＨ−、からシフトレジスタ７
の各ビット（フリップフロップＳ、ＲＦＦ、〜５ＲＦＦ
、−□）にデータを入れ、次にクロックパルスφをＮ回
印加して正規の出力線０′にデータを取り出す、書き込
みの際は、まずクロックパルスφをＮ回印加して正規の
入力線Ｉ′からシフトレジスタ７にデータを入れ、次に
書き込み信号φ、を印加してデータ線Ｄ０〜ｒ１、−□
にデータを出す。欠陥救済のための回路については、切
換回路４０が２個あること以外は第１回と同じであるの
で、説明は省略する。
以上の実施例はいずれも、１本のワード線上の全メモリ
セルについて順に読み出しもしくは書き込みを行うもの
であったが、ワード線−ヒの一部のメモリセルのみを読
み出しもしくは書き込みの対象としてもよい。この例を
第１１図に示すにれは、第１図の実施例において、１本
のワード線−ヒに読み出しもしくは書き込みを行うよう
にした実施例である。以下、本実施例の詳細を説明する
。
セルについて順に読み出しもしくは書き込みを行うもの
であったが、ワード線−ヒの一部のメモリセルのみを読
み出しもしくは書き込みの対象としてもよい。この例を
第１１図に示すにれは、第１図の実施例において、１本
のワード線−ヒに読み出しもしくは書き込みを行うよう
にした実施例である。以下、本実施例の詳細を説明する
。
メモリアレー１．デコーダ２．ワード線駆動回路３、お
よびセンスアンプＳＳＡ、、 ＳＳＡ、 、 Ｓ Ａｏ
〜Ｓ Ａ、、については、第１図の実施例と同じである
。データ線選択回路４は、第１図と同様に、クロックパ
ルスφに同期してデータ線を順に選択する役割を果たす
が、本実施例においては、−個のデータ線群（４本のデ
ータ線から成る）のうちの１個を選択するだけである。
よびセンスアンプＳＳＡ、、 ＳＳＡ、 、 Ｓ Ａｏ
〜Ｓ Ａ、、については、第１図の実施例と同じである
。データ線選択回路４は、第１図と同様に、クロックパ
ルスφに同期してデータ線を順に選択する役割を果たす
が、本実施例においては、−個のデータ線群（４本のデ
ータ線から成る）のうちの１個を選択するだけである。
データ線群のうちの１本のデータ線を選択するのは、ア
ドレス信号ａｍ 、８ｍ＋１ をデコーダ８によってデ
コードした信号によって行う＋１８ ＠ ＝ａ ｍａｌ
＝０ならばデータ線Ｄ−＊（Ｅｌは整数）が、８ Ｍ
＝１ ｒ ａ ｍｉｘ ” ０ならばＤ ４ ｍ
＋、が、ａ、＝０、Ｂ−、、＝ｌならばＤ ４ ｆｆｉ
＊ ｘが、ａ ｎ ＝ ａ ｍ＋１ ＝ １ならばＤ４
．１が選択される。したがって、シリアルに読み出しも
しくは書き込みを行う際には、データ線は４本毎に一部 本が選択される。例えばａ、＝ａ、や□＝０のときはＤ
ｏ、Ｄ４．Ｄ、、・・・ＩＤＩ！−４が順に選択される
。
ドレス信号ａｍ 、８ｍ＋１ をデコーダ８によってデ
コードした信号によって行う＋１８ ＠ ＝ａ ｍａｌ
＝０ならばデータ線Ｄ−＊（Ｅｌは整数）が、８ Ｍ
＝１ ｒ ａ ｍｉｘ ” ０ならばＤ ４ ｍ
＋、が、ａ、＝０、Ｂ−、、＝ｌならばＤ ４ ｆｆｉ
＊ ｘが、ａ ｎ ＝ ａ ｍ＋１ ＝ １ならばＤ４
．１が選択される。したがって、シリアルに読み出しも
しくは書き込みを行う際には、データ線は４本毎に一部 本が選択される。例えばａ、＝ａ、や□＝０のときはＤ
ｏ、Ｄ４．Ｄ、、・・・ＩＤＩ！−４が順に選択される
。
次に本実施例の欠陥救済回路について説明する。
まず、カウンター０は、０から−−１＝２’−”−１ま
でカウントできるものであるから、ｎ−２ビツトの２進
カウンタを用いればよい、カウンタの出力ｘ２〜に、−
、は、第１図の場合と同様に、現在どのデータ線群が選
択されているかの指標として用いることができる。ＲＯ
Ｍ２０．２１は第７図に示したものと同じである。欠陥
救済を行うときは、ＲＯＭの出力ｙ０〜ｙ、−１のうち
、ｙ２〜’Ｊ−ｘは欠陥救済すべきデータ線が属するデ
ータ線群の位置、ｙｏｙｙｔはそのデータ線のデー９線
群内の位置（すなわちどのａ、ｌ ８ｍ＋１ の組合せ
のときに選択されるか）を示すように、各ヒユーズを切
断するかどうかを決定する。
でカウントできるものであるから、ｎ−２ビツトの２進
カウンタを用いればよい、カウンタの出力ｘ２〜に、−
、は、第１図の場合と同様に、現在どのデータ線群が選
択されているかの指標として用いることができる。ＲＯ
Ｍ２０．２１は第７図に示したものと同じである。欠陥
救済を行うときは、ＲＯＭの出力ｙ０〜ｙ、−１のうち
、ｙ２〜’Ｊ−ｘは欠陥救済すべきデータ線が属するデ
ータ線群の位置、ｙｏｙｙｔはそのデータ線のデー９線
群内の位置（すなわちどのａ、ｌ ８ｍ＋１ の組合せ
のときに選択されるか）を示すように、各ヒユーズを切
断するかどうかを決定する。
次に比較回路３０．３１について述べる。第１２図に比
較回路の構成を示す。この回路構成自体は第７図に示し
たものと同じであるが、入力として、カウンタの出力ｘ
２〜ｘ９−１の他にアドレス信号ａＩＩ ｌ ａ＋ｓ＋
１ を入れる点が異なっている。
較回路の構成を示す。この回路構成自体は第７図に示し
たものと同じであるが、入力として、カウンタの出力ｘ
２〜ｘ９−１の他にアドレス信号ａＩＩ ｌ ａ＋ｓ＋
１ を入れる点が異なっている。
比較回路の出力φ、はａｍ ＝’ｊｏ 、 ａｍ＋ｔ
＝ｙ＋ ＊Ｘｉ ＝Ｙ＊ ＋・・・ｒ Ｘ５−ｘ ＝
’ｊ ｓ−ｔ のときに限り論理１になる。すなわち、
欠陥救済すべきデータ線が属するデータ線群が選択され
ており（ｘ２＝Ｖｘ ＋・・・、Ｘ、−１＝ ｙ−＋
） 、かつアドレス信号ａＩｌｌ Ｔ ８ｍ＋３ がそ
のデータ線のデータ線群内での位置（Ｘｏ、ｘユ）と一
致したときに限り論理１になる。
＝ｙ＋ ＊Ｘｉ ＝Ｙ＊ ＋・・・ｒ Ｘ５−ｘ ＝
’ｊ ｓ−ｔ のときに限り論理１になる。すなわち、
欠陥救済すべきデータ線が属するデータ線群が選択され
ており（ｘ２＝Ｖｘ ＋・・・、Ｘ、−１＝ ｙ−＋
） 、かつアドレス信号ａＩｌｌ Ｔ ８ｍ＋３ がそ
のデータ線のデータ線群内での位置（Ｘｏ、ｘユ）と一
致したときに限り論理１になる。
切換回路４０は、第８図に示したものと同じであるから
、説明は省略する。
、説明は省略する。
第１３図に本発明の他の実施例を示す０本実施例の特長
は、誤り訂正符号（以下ＦＣＣと略す）による冗長ビッ
トを設けたことである。ＥＣＣとしては、ここでは簡単
のため、情報点数４．検査点数３の巡回ハミング符号を
用いているが、もちろん他の符号でも本発明は適用可能
である。７本のデータ線のうち、Ｄ０〜Ｄ、が情報記憶
用であり、Ｄ４〜Ｄ６ がＥＣＣ用の冗長ビット記憶用
である。ＥＣＣ用の冗長ビットの付加は符号化回路５０
で、誤り訂正は復号回路６０で行う。以下、本実施例の
詳細を説明する。
は、誤り訂正符号（以下ＦＣＣと略す）による冗長ビッ
トを設けたことである。ＥＣＣとしては、ここでは簡単
のため、情報点数４．検査点数３の巡回ハミング符号を
用いているが、もちろん他の符号でも本発明は適用可能
である。７本のデータ線のうち、Ｄ０〜Ｄ、が情報記憶
用であり、Ｄ４〜Ｄ６ がＥＣＣ用の冗長ビット記憶用
である。ＥＣＣ用の冗長ビットの付加は符号化回路５０
で、誤り訂正は復号回路６０で行う。以下、本実施例の
詳細を説明する。
メモリアレー１．デコーダ２．ワード線駆動回路３．お
よびセンスアンプ５ＳＡ０． ＳＳＡ、、 ＳＡ０〜Ｓ
Ａ、、については、第１図の実施例と同じである。デー
タ線選択回路４は、情報記憶用データ線だけでなく、Ｅ
ＣＣ用の冗長ビット記憶用のデータ線をも選択できるよ
うにする必要がある。また。
よびセンスアンプ５ＳＡ０． ＳＳＡ、、 ＳＡ０〜Ｓ
Ａ、、については、第１図の実施例と同じである。デー
タ線選択回路４は、情報記憶用データ線だけでなく、Ｅ
ＣＣ用の冗長ビット記憶用のデータ線をも選択できるよ
うにする必要がある。また。
後述のように、読み出し動作の場合は、Ｄｏ。
Ｄｌ、・・・、ｒ）６．Ｄｏ、Ｄｌ、・・・Ｄ、の順に
各データ線を２回ずつ選択する必要がある。第１４図は
これらの要求を満たす回路の一例である。
各データ線を２回ずつ選択する必要がある。第１４図は
これらの要求を満たす回路の一例である。
次に、符号化回路５０について述べる。これは、巡回符
号の性質を利用して、クロックパルスφに同期して、シ
リアルに符号化を行う回路である。
号の性質を利用して、クロックパルスφに同期して、シ
リアルに符号化を行う回路である。
最初に４回φが印加されたときは、外部入力端子Ｄｉｎ
から入力バッファ５を通して入って来たデータを、その
まま入出力線Ｉ１０に出す（このとき同時に冗長ビット
の生成を行う）。続いて３回φが印加されたときは（こ
のときはＩ） ｉ ｎからのデータの取り込みは行わな
い）、生成した冗長ビットを順にＩｌｏに出す。データ
線選択回路４は、データ線をＤｏ、Ｄ、、・・・、Ｄ、
の順で選択するので、Ｄ、−Ｄ３上のメモリセルには情
報ビット（Ｄｉｎから入って来たデータ）が、Ｄ４〜Ｄ
６上のメモリセルには冗長ビットがそれぞれ書き込まれ
る。
から入力バッファ５を通して入って来たデータを、その
まま入出力線Ｉ１０に出す（このとき同時に冗長ビット
の生成を行う）。続いて３回φが印加されたときは（こ
のときはＩ） ｉ ｎからのデータの取り込みは行わな
い）、生成した冗長ビットを順にＩｌｏに出す。データ
線選択回路４は、データ線をＤｏ、Ｄ、、・・・、Ｄ、
の順で選択するので、Ｄ、−Ｄ３上のメモリセルには情
報ビット（Ｄｉｎから入って来たデータ）が、Ｄ４〜Ｄ
６上のメモリセルには冗長ビットがそれぞれ書き込まれ
る。
次に、復号回路６０について述べる。これは巡回符号の
性質を利用して、クロックパルスφに同期して、シリア
ルに復号を行う回路である。最初に７回φが印加された
ときは、データ線選択回路４によってデータ線がＤＯＩ
ＤＩ＋・・・Ｄ６の順に選択され、各メモリセルから読
み出されたデータが順に入出力線Ｉ１０を通って復号回
路に入る。
性質を利用して、クロックパルスφに同期して、シリア
ルに復号を行う回路である。最初に７回φが印加された
ときは、データ線選択回路４によってデータ線がＤＯＩ
ＤＩ＋・・・Ｄ６の順に選択され、各メモリセルから読
み出されたデータが順に入出力線Ｉ１０を通って復号回
路に入る。
このとき、６０はシンドロームの計算を行う。次に７回
φが印加されたときに、誤り訂正されたデータを順にＩ
ｌｏに出す。このとき、再度４によりデータ線がＤｏ、
Ｄ、、・・・、Ｄ６ の順に選択されるので、訂正され
たデータは順にもとのメモリセルに書き込まわる。また
、訂正されたデータのうち、最初の４ビツト（情報ビッ
ト）は、順に出カバツファ会介して外部出力端子Ｄｏｕ
ｔに出す。
φが印加されたときに、誤り訂正されたデータを順にＩ
ｌｏに出す。このとき、再度４によりデータ線がＤｏ、
Ｄ、、・・・、Ｄ６ の順に選択されるので、訂正され
たデータは順にもとのメモリセルに書き込まわる。また
、訂正されたデータのうち、最初の４ビツト（情報ビッ
ト）は、順に出カバツファ会介して外部出力端子Ｄｏｕ
ｔに出す。
次に、本実施例の欠陥救済回路を説明する。まず、カウ
ンタ１０について述べる。前述のように。
ンタ１０について述べる。前述のように。
読み出し動作の場合は、データ線がＤ０〜Ｄ、。
・・、Ｄ６ の順番こ選択されるので、カウンタ１０の
出力は、ｒｒ □ ｒｒ 、 ｒｒ １ ｔｉ、・・
・ １１６ ＩＩ 、 ｔｉ Ｏ”。
出力は、ｒｒ □ ｒｒ 、 ｒｒ １ ｔｉ、・・
・ １１６ ＩＩ 、 ｔｉ Ｏ”。
“１″、・・・ ＬＬ （３１１の順に変化するように
しなければならない。これは、第１５図に示す７進カウ
ンタを用いれば実現できる。ＲＯＭ２０，２１゜比較回
路３０．３１および切換回路４ｏは、第７図および第８
図に示したものと同じである。ただし、データ線がＥＣ
Ｃ用の冗長データ線も含めて７本あるので、ＲＯＭのビ
ット数は４ビツト（うち１ビツトは欠陥救済を行うかど
うかの識別用）必要であり、比較回路の排他的論理和ゲ
ートは３個必要である。
しなければならない。これは、第１５図に示す７進カウ
ンタを用いれば実現できる。ＲＯＭ２０，２１゜比較回
路３０．３１および切換回路４ｏは、第７図および第８
図に示したものと同じである。ただし、データ線がＥＣ
Ｃ用の冗長データ線も含めて７本あるので、ＲＯＭのビ
ット数は４ビツト（うち１ビツトは欠陥救済を行うかど
うかの識別用）必要であり、比較回路の排他的論理和ゲ
ートは３個必要である。
以上説明したように、本発明によれば、データの読み出
し、ｔき込みをシリアルに行うメモリに欠陥救済を導入
することができるので、少数の欠陥のあるチップを良品
とすることができ、歩留りを向上させることができる。
し、ｔき込みをシリアルに行うメモリに欠陥救済を導入
することができるので、少数の欠陥のあるチップを良品
とすることができ、歩留りを向上させることができる。
【図面の簡単な説明】
第１図、第９図、第１１図、第１３図は本発明による欠
陥救済回路を有する半導体メモリの実施例を示す構成図
、第２図〜第４図は１−記メモリに用いるメモリアレー
およびセンスアンプの回路図、第５図、第１４図は上記
メモリに用いるデータ、線選択回路の回路図、第６図、
第１５図は上記メモリに用いるカウンタの回路図、第７
図は上記メモリに用いるＲＯＭおよび比較回路の回路図
、第８図は上記メモリに用いる切換回路の回路図、第１
０図はＬ記メモリに用いるシフトレジスタの回路図、第
１２図は上記メモリに用いる比較回路の回路図である７ １・・・メモリアレー、２．８・・デコーダ、３・・ワ
ード線駆動回路、４・・データ線選択回路、５・・・入
力バッファ、６・・・出力バッファ、７・・・シフトレ
ジスタ、１０・・・カウンタ、２０，２１・・・ＲＯＭ
、３０゜３１・・・比較回路、４０・・・切換回路、５
０・・・符号化回路、６０・・復号回路、Ｗ＋ ・・
ワード線、Ｄ Ｗ ＋・・・ダミーワ−１・線、ＤＪ
・・・データ線、ＳＤＪ ・・・予備データ線、Ｍ Ｃ
ｔ Ｊ・・メモリセル、 Ｄ ＣＩ Ｊ・・・ダミーセ
ル、ＳＡ、ｌ・・・センスアップ、５ＳＡＪ・・予備セ
ンスアップ、Ｄ ｌｔ’ ｌ” 、・・Ｄフリップフロ
ップ、ＪＫＦＦ、・・・ＪＫフリツゾフロツブ、Ｒ３Ｆ
Ｆ、・・・ＲＳフリップフロップ（プリセット、クリア
機能付）、ＬＴｋ・・・市 １ 図 Ｘ ５ 図 第６（２１ カクンタ ￥１ ＋１２１ ２０ 比較２口路ＲＯ閂 猶 ３ 図 第 ９ 図 ≧ ン 、ｓ ’ｏ ｌ′ｏ よ−１″、− 冗 Ｉ＋ ［２］
陥救済回路を有する半導体メモリの実施例を示す構成図
、第２図〜第４図は１−記メモリに用いるメモリアレー
およびセンスアンプの回路図、第５図、第１４図は上記
メモリに用いるデータ、線選択回路の回路図、第６図、
第１５図は上記メモリに用いるカウンタの回路図、第７
図は上記メモリに用いるＲＯＭおよび比較回路の回路図
、第８図は上記メモリに用いる切換回路の回路図、第１
０図はＬ記メモリに用いるシフトレジスタの回路図、第
１２図は上記メモリに用いる比較回路の回路図である７ １・・・メモリアレー、２．８・・デコーダ、３・・ワ
ード線駆動回路、４・・データ線選択回路、５・・・入
力バッファ、６・・・出力バッファ、７・・・シフトレ
ジスタ、１０・・・カウンタ、２０，２１・・・ＲＯＭ
、３０゜３１・・・比較回路、４０・・・切換回路、５
０・・・符号化回路、６０・・復号回路、Ｗ＋ ・・
ワード線、Ｄ Ｗ ＋・・・ダミーワ−１・線、ＤＪ
・・・データ線、ＳＤＪ ・・・予備データ線、Ｍ Ｃ
ｔ Ｊ・・メモリセル、 Ｄ ＣＩ Ｊ・・・ダミーセ
ル、ＳＡ、ｌ・・・センスアップ、５ＳＡＪ・・予備セ
ンスアップ、Ｄ ｌｔ’ ｌ” 、・・Ｄフリップフロ
ップ、ＪＫＦＦ、・・・ＪＫフリツゾフロツブ、Ｒ３Ｆ
Ｆ、・・・ＲＳフリップフロップ（プリセット、クリア
機能付）、ＬＴｋ・・・市 １ 図 Ｘ ５ 図 第６（２１ カクンタ ￥１ ＋１２１ ２０ 比較２口路ＲＯ閂 猶 ３ 図 第 ９ 図 ≧ ン 、ｓ ’ｏ ｌ′ｏ よ−１″、− 冗 Ｉ＋ ［２］
Claims (1)
- 【特許請求の範囲】 １、データの読み出しもしくは書き込みをクロックパル
スに同期してシリアルに行うメモリにおいて、上記クロ
ックパルスと同期してカウントを行うカウンタと、欠陥
のあるメモリセルもしくはメモリセル群の位置を記憶す
るためのＲＯＭと、上記カウンタの出力と上記ＲＯＭの
内容とを比較する比較回路と、上記比較回路の出力に従
つて正規のメモリセルもしくはメモリセル群と予備メモ
リセルもしくはメモリセル群との切換を行う切換回路と
を設けたことを特徴とする、欠陥救済回路を有する半導
体メモリ。 ２、複数のワード線と複数のデータ線との交点にメモリ
セルを設け、同時に選択されるワード線上の一部または
全部のメモリセルのデータの読み出しもしくは書き込み
を上記クロックパルスと同期してシリアルに行うメモリ
において、上記ＲＯＭは欠陥のあるメモリセルもしくは
メモリセル群を含むデータ線の位置を記憶するのに用い
、上記切換回路は正規のデータ線と予備データ線との切
換を行うのに用いることを特徴とする、特許請求の範囲
第１項記載の欠陥救済回路を有する半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140511A JPS6120300A (ja) | 1984-07-09 | 1984-07-09 | 欠陥救済回路を有する半導体メモリ |
| EP84116060A EP0148488B1 (en) | 1983-12-23 | 1984-12-21 | Semiconductor memory having multiple level storage structure |
| DE8484116060T DE3485595D1 (de) | 1983-12-23 | 1984-12-21 | Halbleiterspeicher mit einer speicherstruktur mit vielfachen pegeln. |
| KR1019840008298A KR920011043B1 (ko) | 1983-12-23 | 1984-12-24 | 반도체 기억장치 |
| US06/686,018 US4661929A (en) | 1983-12-23 | 1984-12-24 | Semiconductor memory having multiple level storage structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140511A JPS6120300A (ja) | 1984-07-09 | 1984-07-09 | 欠陥救済回路を有する半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6120300A true JPS6120300A (ja) | 1986-01-29 |
| JPH0544760B2 JPH0544760B2 (ja) | 1993-07-07 |
Family
ID=15270346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140511A Granted JPS6120300A (ja) | 1983-12-23 | 1984-07-09 | 欠陥救済回路を有する半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120300A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148200A (ja) * | 1984-08-14 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62262294A (ja) * | 1986-05-02 | 1987-11-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・システム |
| JPS63163188A (ja) * | 1986-12-25 | 1988-07-06 | Tokyu Constr Co Ltd | 構造物に埋設された放射線吸収体の探査方法 |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
| JPH01128297A (ja) * | 1987-11-12 | 1989-05-19 | Sharp Corp | 半導体集積回路装置 |
| JPH03238700A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体メモリ |
| US5931071A (en) * | 1996-11-29 | 1999-08-03 | Central Glass Co., Ltd. | Apparatus for cutting the peripheral portion of a film projecting from the peripheral edge of a laminated glass plate |
| US6603688B2 (en) | 2000-03-29 | 2003-08-05 | Hitachi, Ltd. | Semiconductor memory device having improved arrangement for replacing failed bit lines |
| KR100468666B1 (ko) * | 1997-06-11 | 2005-04-06 | 삼성전자주식회사 | 반도체장치 |
-
1984
- 1984-07-09 JP JP59140511A patent/JPS6120300A/ja active Granted
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0466079B2 (ja) * | 1984-08-14 | 1992-10-22 | Fujitsu Ltd | |
| JPS6148200A (ja) * | 1984-08-14 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62262294A (ja) * | 1986-05-02 | 1987-11-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・システム |
| JPS63163188A (ja) * | 1986-12-25 | 1988-07-06 | Tokyu Constr Co Ltd | 構造物に埋設された放射線吸収体の探査方法 |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
| JPH01128297A (ja) * | 1987-11-12 | 1989-05-19 | Sharp Corp | 半導体集積回路装置 |
| JPH03238700A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体メモリ |
| US5931071A (en) * | 1996-11-29 | 1999-08-03 | Central Glass Co., Ltd. | Apparatus for cutting the peripheral portion of a film projecting from the peripheral edge of a laminated glass plate |
| KR100468666B1 (ko) * | 1997-06-11 | 2005-04-06 | 삼성전자주식회사 | 반도체장치 |
| US6603688B2 (en) | 2000-03-29 | 2003-08-05 | Hitachi, Ltd. | Semiconductor memory device having improved arrangement for replacing failed bit lines |
| US6909646B2 (en) | 2000-03-29 | 2005-06-21 | Hitachi, Ltd. | Semiconductor memory device having improved arrangement for replacing failed bit lines |
| US7269087B2 (en) | 2000-03-29 | 2007-09-11 | Elpida Memory, Inc. | Semiconductor memory device |
| US7495978B2 (en) | 2000-03-29 | 2009-02-24 | Elpida Memory, Inc. | Semiconductor device and memory circuit including a redundancy arrangement |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0544760B2 (ja) | 1993-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |