KR920011043B1 - 반도체 기억장치 - Google Patents

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KR920011043B1
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요시노부 나까고메
마사시 호리구찌
신이찌 이께나가
가쯔히로 시모히가시
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 실시예의 구성 불록도면.
제2도는 본 발명의 실시예에 따르는 다치 메모리를 호출할 A/D 변환기구를 설명하는 도면.
제3도는 본 발명의 실시예에 따르는 다치 메모리를 호출할때의 D/A 변환기구를 설명하는 도면.
제4도는 본 발명의 컬럼 레지스터의 실시예의 회로도.
제5도는 본 발명의 제4도의 실시예의 펄스 타이밍을 나타낸 도면.
제6도는 BCT 앰프의 한 실시예의 단면도.
제7도는 제6도의 구동 펄스 타이밍을 표시한 도면(A)와 포텐셜을 나타낸 도면(B-1-5).
제8도는 다른 구동 펄스 타이밍을 표시하는 도면(A)와 다른 포텐셜을 표시하는 도면(B-1-6).
제9도, 제10도, 제25도는 BCT 앰프의 또다른 실시예의 단면도.
제11도는 본 발명에 의한 한 실시예의 신호 센스 회로를 나타낸 도면.
제12도는 제11도에 있어서의 구동 펄스와 내부 파형을 표시한 도면.
제13도는 본 발명의 별도의 실시예에 의한 센스 앰프의 회로도를 나타낸 도면.
제14도는 제13도의 구동 펄스와 내부 파형을 나타낸 도면.
제15도는 본 발명의 다른 실시예에 의한 센스 앰프의 회로를 나타낸 도면.
제16도는 제15도의 구동 펄스와 내부 파형을 나타낸 도면.
제17도는 본 발명의 동작 파형을 나타낸 도면.
제18도, 제19도는 본 발명의 실시예에 의한 데코우더, 엔코우더의 회로를 나타낸 도면.
제20도는 제19도의 엔코우더의 구동 펄스 타이밍을 나타낸 도면.
제21도는 본 발명의 실시예에 의한 기준 펄스 발생기의 회로를 나타낸 도면.
제22도는 제21도의 내부 파형을 나타낸 도면.
제23도는 본 발명의 다른 실시예를 나타낸 도면.
제24도는 제23도의 구동 펄스를 나타낸 도면.
제26도는 본 발명의 또다른 실시예의 회로를 나타낸 도면.
제27도는 본 발명의 한 실시예를 나타낸 일시 기억 회로의 구성도.
제28도, 제29도, 제30도는 각각 제27도의 동작 타임 차아트.
제31도는 본 발명의 다른 실시예를 나타낸 일시 기억 회로의 구성도.
제32도는 제31도의 회로의 동작 타임 차아트.
제34도, 제37도는 각각 본 발명의 또다른 실시예를 나타낸 일시 기억회로의 구성도.
제33도, 제35도, 제36도는 동작 타임 챠아트.
제38도, 제43도, 제45도는 본 발명에 의한 결함 구제회로도.
제39도, 제46도는 상기 메모리에 사용하는 데이터선 선택회로의 회로도.
제40도, 제47도는 상기 메모리에 사용하는 카운터의 회로도.
제41도는 상기 메모리에 사용하는 ROM과 비교회로의 회로도.
제42도는 상기 메모리에 사용하는 절환 회로의 회로도.
제44도는 상기 메모리에 사용하는 비교 회로의 회로도.
본 발명은 반도체 기억 장치에 관하여, 특히 낮은 전원 전압에서도 단위 기억 소자당 축적 정보 레벨이 극히 많고, 소비전력이 작은 반도체 다치(多値)기억 장치에 관한 것이다.
다이나믹 랜덤 액세스 메모리(dynamic random access memory, 이하 DRAM이라고 약함)로 대표되는 반도체 메모리(semiconductor memory)는 해마다 집적도가 높은 것이 개발되어 오고 있고 반도체 메모리의 단위 기억소자(이하 메모리 셀이라고 약함)와 주변 회로는 점점 미세화되고 있다. 그러나, 이와 같은 미세화에 따르는 집적도의 향상에는 포토 리소그래피(photolithography)나 엣칭등의 요소 프로세스 기술의 개발에 어느 정도 시간이 걸리는 것이 통예이다.
이것에 대하여 대용량 반도체 메모리(very high density semiconductor memory)에 대한 수요가 일방적으로 높아지고 있으며, 예를들어 최근 눈부신 발전을 하고 있는 사무소용 소형 컴퓨터와 그 단말과 같은 새로운 분야에 있어서 대용량으로서 저소비전력의 반도체 메모리가 절실히 요망되는 등 기존 반도체 메모리로서는 단순히 집적도만이 아니고 소비전력 등 다른 성능면에서도 불만족하다고까지 말하고 있을 정도이다.
상기와 같은 수요에 부응하기 위하여 현존 프로세스 기술로서 보다 고집적된 반도체 메모리를 실현시키는 것으로서 다치 기억 장치(Memory having multiple level storage structure MLS memory 다치 메모리)가 유효한 수단으로서 고려된다. 이것은 메모리 셀 1개당 3치 이상의 (more than 3 levels) 정보를 기억시키므로서 실질적인 집적도를 올리려고 하는 것이다.
종래로부터 알려진 다치 메모리로서는 전하 전송 소자(charge transfer device, 이하 CTD라 약함)을 사용한 것이 있다. 이것들은, 예를들면 Terman tal.IEEE Journal of Solid-State Circuits.Vol.sc-16 No 5, pp.472-478, October 1981 혹은 M.Yamada et,al.Proceedings of the 9th Conference on Solid State Devices Tokyo 1977, pp.263-268, issued on January 1978에 상세히 설명되어 있다.
그러나, CTD를 사용한 다치 메모리는 오늘날까지 그다지 실용화 되어 있지 않다. 이유는 CTD에 특유한 유한한 전송 효율(transfer efficiency)에 의하여 본질적으로 아나로그(analog)신호인 다치 정보가 감쇄되버리는 것을 방지하기 위하여 다치의 레벨을 그다지 많이 할 수 없는 점에 있다. 혹은 전송 효율을 높이기 위하여 구동 펄스 전압(Driving pulse voltage)을 높일 필요가 있으며 원래 큰 용량성 부하의 소자인 것과 함께 소비 전력이 극히 커져버리는 점에서 불리하다. 또, 정도가 높은 A/D, D/A변환기가 각 CTD의 루프(loop)에 필요하게 되는 것 때문에 메모리 셀은 작아져도 주변 회로상의 제약으로 집적도가 올라가지 않는 점에서도 불리하다.
CTD를 사용한 다치 메모리의 상기와 같은 문제점을 해소하는 다치 메모리(MLS memory)로서 XY어드레스형의 다이나믹 메모리(DRAM)에 다치를 기억시켜 검출과 기억 계통에 A/D, D/A 변환기를 설치하는 것을 본 발명자는 생각하였다. XY어드레스형(addressing by both rows and columns)으로 하면 전송 효율은 고려하지 않아도 되며, 구동할 게이트(gate)도 적어지므로 소비전력을 준다. 그러나, DRAM을 다치 메모리라 할려면 아래와 같은 극히 어려운 문제점을 해결할 필요가 있다.
먼저 메모리 셀에 예를 들어 최대 5Vpp의 다이나믹 레인지(Dynamic range, 이것을 분할해야 다치 정보로 한다)의 다치정보(아나로그 신호)를 축적하고 있었다하더라도 데이터선 용량(Parastic data line capacitance)이 메모리 셀 용량에 비하여 한자리수 내지 그 이상 큰것이 많기 때문에, 이것을 데이터선 상에서 호출하면, 예를들어 최대 500m Vpp이하의 다이나믹 레인지가 되어버린다. 이와 같은 작은 아나로그 신호를 정밀도 있게 증폭하여 디지탈치로 변환하는 A/D변환기를 다수칩(chip)상에 탑재하는 것은 다치의 레벨수가 적은 경우를 제외하고는 퍽 어렵다. 특히 A/D변환기를 데이터선 마다 설치하는 것은 테이터선의 핏치(pitch)가 거칠지 않으면 극히 어렵다.
여기서 주의해야 할 것은, 다치 메모리는 통상적인 2치 메모리에 비하여 동등 내지는 그 이하의 크기의 칩위에 동등 내지 그 이상의 기억 셀을 설치하므로서만이 대용량 메모리로서 훌륭한 것이 될 수 있다. 즉, 현재의 DRAM의 1메모리 셀의 신호 전하량이 Qs'일때, 제작 프로세스 기술이 동등하면 다치 메모리의 한개의 레벨에 허용되는 신호 전하량은 N치의 다치일때, 대체로 Qs'/N이 되어 극히 엄격한 조건이다.
따라서 XY어드레스형의 다치 메모리에는 미소 신호를 정밀도가 좋게 증폭할 수 있는 증폭기와 소형으로서 정밀도가 높은 A/D 변환기가 동시에 필요하며 지금까지는 이것이 안됐기 때문에 이러한 종류의 다치 메모리는 볼 수 없었다.
본 발명의 목적은 새로운 XY어드레스형의 다치 메모리를 제공하는데 있다.
상기 목적을 달성하기 위해서는 본 발명에서는 대용량 메모리에 잘 알맞는 새로운 미소 전압 증폭기와 극히 간단하고도 저소비 전력이면서 고정밀도의 A/D, D/A변환기구를 함께 지녀 저소비 전력의 주변 회로를 갖는 다치 메모리를 제공한다. 이렇게 되므로서 가령 소형 컴퓨터시스템으로서 체적이 크고 전력을 필요로 하는 자기 디스크장치를 반도체 메모리로 대치해 놓을 수 있는 것도 가능하게 하는 것이다.
이하 본 발명을 실시예에 따라 설명한다. 이하의 실시예에서는 정보를 담당할 신호 전하 캐리어로서 전자를 사용하여 기억하는 경우에 관해 설명하나 정공을 사용하는 경우에도 전원이나 펄스의 극성과 반도체의 도전형(conductivity type)을 역으로 한다든가 하여 전적으로 꼭같이 적용할 수 있다.
제1도는 본 발명에 의한 MLS 메모리의 한 실시예의 구성 불록 도이다. 도면중 1은 메모리의 단위 셀(이하 메모리 셀이라 약함), 2는 축적용량(Storage capacitor), 3은 워드 게이트(word gate)가 되는 스위칭 트랜지스터(switching transistor, 스위칭 MOS 트랜지스터), 4는 축적 용량 2의 전극이며 통에 전직류 전원(Vcc)나 어스(Vso)에 접속된다. 5는 워드선, 6은 데이터선, 7은 메모리 셀 어레이부의 불록, 11은 더미셀(dummy cell)의 단위, 12는 더미 축적용량이며 여기서는 정보축적 용량 Cs의 1/2의 용량으로 택해져 있다. 13은 더미 셀의 선택 게이트가 되는 스위칭 MOS 트랜지스터, 14는 더미 축적용량의 전극이며, 여기서는 메모리 셀의 축적 용량의 전극과 공통으로 되어 있다. 15는 더미 셀의 워드선, 17은 더미 셀의 어레이부의 불록, 18,19는 더미 셀의 리셋트 게이트(RESET GATE)와 리셋트 게이트선, 30은 데이터선의 리셋트 게이트, 31은 기억 게이트, 21은 30,31의 어레이 불록이다. 각 게이트 중 기억 게이트는 p찬넬 MOS 트랜지스터로 되어 있고 다른 것은 n찬넬 MOS 트랜지스터로 되어 있다. 이하의 도면에 있어서, p찬넬 MOS 트랜지스터는 그 소오스에 화살표시를 하여 로 표시하고 n찬넬 MOS 트랜지스터는 단순히 로 표시되어 있다. 32는 다치로 분할되어 극히 작은 전압이 된 데이터선 상의 신호전압을 정도 있게 큰 전압으로 증폭하는 바이어스 전하 전송 전압 증폭기(이하 BCT 앰프라고 약함, 22는 그 어레이 부의 불록, 33은 센스 앰프, 23은 그 어레이 불록, 34는 일시기억부, 25는 그 어레이 불록, 35는 기준 펄스 발생기, 36은 단계파 펄스 발생기, 37은 센스계 21,22,23을 제어하는 콘트롤부, 38은 일시 기억부로 타이밍 펄스를 보내는 콘트롤부(쉬프트 레지스터), 29는 행어드레스 선택회로, 25는 행어드레스 버퍼 회로, 26은 열어드레스 선택회로, 27은 열어드레스 선택 게이트와 입출력 회로의 어레이 불록, 28은 입출력 정보의 데코우더/엔코우더 회로 불록이다.
제1도에 나타낸 다치 메모리(MLS memory)의 실시예에 있어서 A/D, D/A 변환 기능은 기준 펄스 발생기 35에 의하여 콘트롤되는 계단파 펄스 발생기 36, 및 쉬프트 레지스터 38, 계단파 펄스를 워드선 5로 전달하는 행어드레스 버퍼회로 25, 메모리 셀 1, 리셋트 게이트 30, 기억 게이트 31, 일시 기억 회로 34, 입출력 회로 27, 데코우더/엔코우더 28에 의하여 실현되어 있다.
이하 우선 상기 A/D, D/A변환기구를 설명한다.
이하의 설명에서는 다치의 레벨 수를 4치(2비트)로 하나 이것은 실제로 보다 더 깊은(많은) 다치를 취할 수가 있다.
제2도는 본 발명인 다치 메모리 호출시에 A/D 변환기구를 설명하는 도면이다. 도면중의 41은 워드선 5에 인가되는 계단파 펄스(∮W)V는 전압의 정방향, 42는 메모리 셀 1의 전자 포텐셜 EP이며, 44는 축적 용량부 2, 45는 워드 게이트 3, 46은 데이터선 6의 각각의 포텐셜에 대응하고 있고, 밑의 쪽이 정이다. 47은 축적 용량 전극 4,48은 워드 게이트 3을 각각 나타내고 있다. 43은 다치 정보의 일시 기록부로서 다치 레벨에 대응하여 4개의 셀이 있다. 지금 만일 ＂2＂의 레벨(2진 정보에서는 ＂0＂)이 축적 용량에 기억되어 있다고 하자. 워드선 5에 인가하는 계단파 펄스 ∮W를 시각 t1,t2,t3,……에 대응하여 점차 상승시키면, 그것에 대응하여, t1~t3까지는 신호 전하는 나오지 않지만, t3~t4와 t4~t5에서 각각의 신호 전하가 데이터선 6이 위에 호출된다. 이 호출된 신호를 증폭해서 일시 기억부에 보낸다. t1~t3에서는 전하는 나오지 않으므로 ＂공＂정보 off가 일시 기억부 43에 보내진다. t3~t5에서는 전하가 나오므로 ＂유＂정보 ON이 일시 기억부 43으로 보내져 대응하는 셀에 비축된다. 후술한 바와 같이 이 예에서는 한번 일시 기억부의 한 셀에 정보가 비축되면 후속 셀에 대하여서는 기억이 되지 않는 방식을 취하고 있기 때문에 도면에 나타낸 바와 같이 일시 기억부의 셀중 ＂2＂의 위치의 셀에만 메모리 셀에 비축되어 있던 다치 레벨의 정보가 비축된다.
상기한 바와 같이, 호출 다치의 레벨 정보는 이미 아나로그는 아니고 디지탈 정보이며, 이것을 출력선(이번예에서는 입출력 공통선(I/O선)으로 하고 있다; 제4도, 제11도, 제18도, 제19도 참조)를 거쳐 엔코우더에 보내서 바이너리 코오드(Binary code)와 같은 통상 사용되고 있는 디지탈 정보로서 호출된다.
상기 A/D 변환 방식의 장점은 메모리 셀로부터 신호 전하가 나온 후에는 전하 팩킷트(packet)는 유(ON), 무(OFF)의 2진 디지탈 정보를 맡을 뿐이고 다치 레벨 정보는 일시 기억부와 워드선 인가펄스 ∮W를 제어하는 기준 펄스 발생기로부터의 펄스에 의하여 주어지는 타이밍 t1~t5가 실제적으로 떠맡고 있는 것이다. 이것에 의해 데이터선 상의 신호 전압은 통상적인 A/D 변환에 필요로 하는 것과 같은 정도가 높은 아나로그치의 증폭을 필요로 하지 않고 통상 메모리와 같은 2치 정보로서 취급할 수 있다.
따라서, 종래의 A/D 변환 회로와 같이 고집적 메모리 실현을 위한 장해가 되는 대규모, 대전력의 회로가 되는 일은 없고, 저 소비 전력을 초고집적 메모리를 실현할 수 있다.
제3도는 본 발명에 의한 다치 메모리를 기억할때의 D/A 변환기구를 설명하는 도면이다. 도면중 51은 워드선 5에 인가되는 계단파 펄스(∮W), 52는 메모리 셀 1의 전자 포텐셜이며 대응하는 위치 44~46, 전극 44,48은 제2도에 있어서와 같다.
기억할 때에는 우선 리셋트 게이트 30에 의하여 데이터선을 저레벨(이때 OV)로 한다(t6~t7). 지금 ＂2＂의 레벨을 써넣을 때에는 대응하는 레벨에 ∮W에 달하였을 때(t8~t9), 기억 게이트 31을 거쳐서 테이터선을 고레벨로 끌어 올린다. 이것에 의하여 메모리 셀에는 53과 같이 ＂2＂의 레벨이 남는다. 기억 펄스는 기억 정보를 데코우더하여 여기에 따르는 타이밍이 됐을 때 기억선 39를 따라서 기억 게이트 31에 주어진다. 여기서도 역시 기억 D/A 변환은 타이밍(t7~t11)에 의하여 행해지고 있으므로 회로 구성은 극히 단순하고 고집적화가 가능하며 소비 전력도 작다.
제3도, 제2도에 표시한 기억, 호출 기구에서 큰 특징은 정보 축적 용량에 대한 기억과 호출을 동일한 게이트 3을 거치기 때문에 ∮W의 레벨이 장소에 따라서 변화하는 일이 없으면 하나의 레벨에 대응한 신호 전하량은 장소에 따라 거의 변화하는 것은 없다고 하는 것이다. 즉, 축적용량을 CS, 게이트 3의 스렛쉬 홀드 전압을 VTHS, 기억할때의 ∮W의 전압을 VW, 호출할때의 ∮W의 전압을 VR이라고 하면 기억됐을 때의 축적 용량의 전압 VS는 VS=VW-VTHS, 호출후의 VS는 VS=VR-VTHS이므로 호출될 신호 전하량 QS는 QS=CS{(VR-VTHS)-(VW-VTHS)}=CS(VR-VW)가 되고 기판 전압 효과가 적으면 QS는 VTHS에 의하지 않고 일정하게 된다. 따라서, 메모리 셀의 스렛쉬 홀드 전압 VTHS가 장소적인 흐트러짐이 있어도 신호 전하량 QS는 거의 일정하며 정도있게 정보 판정이 된다. 이것은 다치 레벨의 다치 메모리로는 ∮W의 스텝(step) 전압(Δ∮W)을 예를들면 200mV이하와 같이 MOSLSI의 칩 내의 스렛쉬 홀드 전압의 흐트러짐과 오더(order)가 가까운 레벨로 하므로 극히 중요한 것이다.
제4도, 제5도는 각각 제1도에 표시한 실시예에 있어서의 일치 기억부와 열 어드레스 선택 게이트(Y게이트) 및 입출력 회로의 불록 27(이하 일시 기억부에 포함하여 설명한다)의 구체적인 회로 구성도와 펄스 타이밍 차아트이다.
제4도에 있어서 61은 제1도 38에 표시한 기억부를 제어하는 콘트롤부에 상당하는 쉬프트 레지스터이며, 제5도 ∮SR에 표시하는 펄스를 일시 기억부에 보낸다.
제5도는 본 발명이 되는 다치 메모리의 호출(READ) 재차 기억(REFRESH)에 있어서의 구동 펄스와 내부 파형을 나타내고 있고, ＂2＂정보를 호출해서 같은 정보가 재차 기억되는 예가 표시되어 있다. 우선 t0로 호출해서 게이트 620~623이 프리챠아지 게이트 63을 거쳐서 높은 레벨로 프리챠아지 된다. t1~t5에서 계단파 상승 펄스가 워드선 5(제1도)로 인가되어 R2의 레벨일때(t3~t4), 데이터선 6으로 신호 전하가 호출되어서 그 전압 VD가 내려간다(71). 이것이 전압 증폭기 32로서 증폭되어 센스 앰프 33으로 판정되어 출력단자 64의 전압 VSO에 출력이 나타난다(72). 이 과정에 관해서는 후에 제11도, 제12도를 사용해서 상세히 설명한다. 이러기 위하여 공통 전극선 62의 전압이 게이트 60을 거쳐서 내려지며(73), ∮R2에서 주어졌던 고레벨이 일시 기억 절점(Temporary Storage Node) 65에 기억된다(tR2). R3의 레벨일때(t4~t5)도 전하가 데이터선 상에 나타나(74), 상기와 같은 프로세스로 VSO에 출력이 나타나는데 VLG가 이미 저레벨로 내려져 있기 때문에 결점 66에는 고레벨 전압은 들어가지 않는다.
다음으로 tS에서 리셋트 게이트 30에 의하여 데이터선 6의 전압 VD를 저레벨로 리셋트한다(76). 워드선 5에는 계단파 하강 펄스를 인가하는 한편 쉬프트 레지스터 61에서는 펄스 ∮SR이 ∮W0~∮W3과 같이 순차로 인가된다(t7~t11).
t8~t9에서 ∮W2가 고레벨이 되면 READ 싸이클로 게이트 67의 절점 65에 고레벨이 기억되어 있었으므로 이 MOS 트랜지스터 67은 도통 상태에 있고 재생(refresh)선 68의 전압 VRF는 고레벨이 된다(77). 이때, 절점 65는 고임피턴스(impedance)로 되어 있으므로 게이트 소오스간의 용량(게이트 찬넬 용량을 포함) 69에 의한 브트스트랩(bootstrap)효과에 의하여 VRF를 스렛쉬 홀드 전압의 영향없이 ∮W2와 같은 고레벨까지 끌어올릴 수도 있다.
그렌더 77과 같은 VRF에 출력된 ＂2＂레벨의 타이밍은 만일 이 컬럼이 ∮YA로 선택되어 있다면, Y게이트 70을 거쳐서 I/O선에 나타난다. 이것을 ∮WS~∮WO과 동기한 펄스가 공급된 엔코우더에 보내면(이때) 2비트의 바이너리 신호로서 호출된다.
한편 77의 VRF출력은 인버어터 59에 의해서 반전출력(저레벨)을 p찬넬 MOS 트랜지스터로 되어 있는 기억 게이트 31(제1도)에 주어진다. 이것에 의하여 데이터선의 전압 V0는 고레벨로 끌어올려져서(78), 제3도에 표시한 바와 같이 W2의 레벨이 메모리 셀에 기억된다(53). 즉, 이것이 재차 기억 동작이다.
상기한 REFRESH 동작일때에는 라이트 인에이블 신호 ∮WE(제4도)는 저레벨이 되어 있고 외부로부터의 기억은 행해지지 않으나, 외부로부터 기억하고 싶을 때에는 ∮WE를 고레벨로 하여 VLG를 저레벨로 하여 일시 기억부의 기능을 정지하고, I/O 측선부터 데코우더로 다치 정보로 되여진 입력신호를 ∮W3~∮W0의 타이밍에 맞추어서 입력하고 REFRESH선 68을 따라서 메모리 셀에 기억한다.
상기와 같은 다치 레벨 N에 대응한 축적셀을 N개(N-1개도 좋다) 설치한 일시 기억부는 이것을 설치하므로서 엔코우더, 데코우더와 재차 기억을 위한 논리게이트(Exclusive OR 게이트나 AND 게이트)와 같은 대규모회로를 데이터선 마다 설치하는 것을 불필요하게 하며 최고 집적 레벨의 DRAM과 같은 정도의 집적도를 다치 메모리의 센스계를 실현시키는 것을 가능하게 하는 극히 중요한 부분이며, 이것에 의하여 본 발명에 의한 고집적 다치 메모리는 비로서 구체적으로 실현 가능하게 되었다. 제4도에 있어서, 각 게이트 중 프리챠아지 게이트 63은 p찬넬 MOS 트랜지스터, 다른 게이트는 n찬넬 MOS 트랜지스터를 사용하고 있다.
이미 기술한 바와 같이, XY 어드레스 형의 다치 메모리에 있어서 다치 레벨로 분할되므로서 미소한 량이 된 1치당의 신호를 정밀도 있게 증폭하는 것은 본질적으로 중요한 것이며, 본 발명에서는 제1도 32에 표시한 고성능의 바이어스 전하 전송 전압 증폭기(Bias Charge Transfer Amplfier)를 설치하므로서 이것을 실현하고 저전압에서도 깊은 다치화할 수 있는 메모리를 비로서 구체화하였다.
제6도는 데이터 선상에 나타난 미소한 1레벨분의 신호를 MOS 트랜지스터 회로로 구성되는 센스 앰프 33으로 검출할 수 있는 정도의 전압으로 증폭한다.
BCT 앰프(바이어스 전하 전송형 전압 증폭기)의 구체적인 단면도. 제7도는 구동 펄스 타이밍과 포텐셜도, 제8도는 별개의 구동법을 나타낸 펄스 타이밍과 포텐셜도, 제9도, 제10도는 별도의 BCT 앰프의 실시예이다.
제6도에 있어서 80은 절연막, 81은 N형 반도체 기판, 82는 p형 웰, 83~86는 n+층, 87,89는 전하 전송 게이트, 88은 전하 구동 게이트, 90은 프리챠아지 게이트, 92는 센스 앰프 입력단이다.
이하에 우선 제6도, 제7도를 써서 BCT 앰프의 동작을 설명한다.
우선 리셋트 게이트 30을 리셋트 펄스 ∮R에 의하여 도통(＂ON＂)상태로 하여 데이터선 6을 OV 내지 충분히 낮은 전압으로 리셋트한다. 다음으로 게이트 30을 비도통(＂OFF＂) 상태로 한후, 게이트 87 89와 90을 ＂ON＂상태로 하여 데이터 선 6의 전위를 VD0=VT3H-VThT3으로 셋트한다(제7도(B-1)). 여기서 VT3H와는 게이트 87에 인가되는 펄스의 고레벨전압, VThT3은 게이트 87의 스렛쉬 홀드 전압(기판 효과를 포함함)이다. 다음으로 게이트 87 89를 ＂OFF＂상태로 하여 구동 게이트 88하에 비축되는 바이어스 전하량을 셋트한다(제7도(B-2)). 또, 이때에 축적 용량 2의 신호 전하 캐리어를 워드 게이트 3을 거쳐서 데이터선상으로 호출한다(제7도(B-1)의 93). 다음으로 게이트 87을 ＂ON＂상태로 하여 구동 게이트 88하의 바이어스 전하를 데이터선 6쪽으로 옮긴다(제7도(B-3). 데이터선 6의 용량(CD)는 장치내의 절점 용량 중에서는 상당히 크며, PF의 오더가 되는 일이 많으나 구동 게이트 88의 용량은 이것에 비하면 훨씬 작으므로, 구동 전하는 대부분 데이터선 쪽으로 이동한다. 이때에 바이어스 전하는 신호 전하와 서로 섞인다. 다음으로 구동 게이트 88를 ＂ON＂상태로 하여 이 혼합된 전하를 함께 구동 게이트 88하에 집어 넣는다(제7도(B-4)). 더욱이, 전송 게이트 87, 구동 게이트 88를 ＂OFF＂로 하여 센스 앰프 입력단측 92로 전하를 전송한다(제7도(B-5)). 이때, 게이트 87 89에 대한 인가 펄스 전압은(B-2)와 같은 상태이므로 바이어스 전하는 전송되지 않고 신호 전하만이 94 95와 같이 전송된다.
구동 펄스 타이밍은 제7a도에 표시하였다. 다치 정보 호출을 위해서는 상기한 바이어스 전하 전송과정을 다치에 따르는 회수(가령 4치이면 4회)를 반복한다. 즉, 제2도의 예에서 t1~t2의 사이에 1회, t2~t3사이에 1회 하는 식으로 매회 호출 한다. 이 반복은 제7a도 t23~t28로 하여도 좋고, 데이터선의 리셋트를 제외한 t21~t28전체로 하여도 좋다. 후자는 구동 게이트 88하의 바이어스 전하를 매회 리셋트 하므로 호출 회수가 많을 때, 바이어스 전하가 T1 게이트(89)의 테이릴 전류(tailing current)등으로 감소하는 것을 막고, 항상 정도가 높은 전송을 할 수 있다.
여기서 큰 용량 CD상의 미소 전하 QS를 작은 용량 C1(구동 게이트 88의 용량)으로 효율 좋게 옮길 수 있는 이유는 다음과 같다.
즉, 통상 게이트 T3(83)이 차단 상태에 있으면, 미소(微小) 신호 93과 같이, 데이터선 위로와도 전압 진폭(振幅)이 적기 때문에 대부분 게이트 T3 아래에서는 전류가 흐르지 않는다. 이것은, 게이트 T3이 매우 낮은 레벨의 테이링 영역에 있기 때문이다. 그러나, 바이어스 전하가 데이터선 위로 보내지면 테이링의 동작점이 상승하여, 터문이 없이 큰 전류가 흘러, 예를들면 99% 정도의 전하가 게이트 2아래로 이동한다. 그 중에는 신호 전하도 99% 포함되여 있으며, 게이트 T1(89)에 의해서, 바이어스 전하를 빼면, 매우 좋은 전송 효율로 신호 전하를 센스 앰프 입력단 92로 옮길 수가 있다.
상기 전하 전송에서 중요한 것은, 신호 전하의 전송은 (B-4),(B-5)로 표시한 것과 같이, 각 게이트가 포화(飽和) 모우드(mode)로 행하는 것이다. 만약 비포화 모오드로 행하면, 용량 분할로 신호 전하의 전송은 충분하게 행해지지 않는다.
제8도는 별도의 구성법을 도시한 도면이다. 제7도와 틀리는 바이어스 전하의 설정(B-3)과, 게이트 T2(88)에서 T1(89)를 거쳐서, 센스 앰프 입력단으로의 전송(B-6)을 T1,T2의 ＂on＂상태로 행하고 있는 점이다. 이와 같이 하면, T1,T3의 각 게이트의 ＂off＂레벨은 단순한 차단으로 되기 때문에, 전류의 도통은 고려하지 않아도 좋으며, 펄스의 낮은 레벨의 설정이 용이(매우 낮을 때 OV이라도 좋다)하게 된다. 제7도에서 기술한 게이트 T2 아래의 바이어스 전하의 매번의 리셋트는 (B-2)로 단자 91를 낮은 레벨로 하는 것에 의하여 행하여진다. 전송 회수가 많을 때는 (B-2)-(B-6)(t32~t14)를 반복하는 쪽이 동작이 안정한다.
여기서, ∮T1를 높은 레벨로 하는 타이밍(t40)은 96으로 도시한 것과 같이 ∮T2,∮T3이 함께 높은 레벨로 되어 있는 기간 t38~t39(B-5)로 하여도 좋다. 이와 같이 하면, 신호 전하량에 대해서 게이트 T2의 용량이 적을 때에도, 게이트 T2 아래에서 신호 전하가 나타나는 일이 없이, T1 게이트를 통해서 센스 앰프 입력단으로 전하가 보내진다.
제9도는 BCT 앰프의 다른 구조를 도시한 실시예로 제6도와 다른 점은 게이트 T2(88)의 아래에, n-또는 n+층 101을 마련한 것이다. 제7도, 제8도의 포텐셜 도면에서도 알 수 있는 바와 같이, 게이트 T2(88)은 T1(89), T3(87)의 중에서는 스렛쉬 홀드 전압 VThT2가 낮은 쪽이 좋으며, 디플레이션(depletion)형인 것이 바람직하다. 만약 디플레이션형으로 되여 있으면, 구동 펄스 ∮T2는 OV 계통의 최고 전압(VCC)으로서 간단화된다. 게이트 T1~T3의 스렛쉬 홀드 전압을 VThT1~VThT3로 하였을 때, VThT3＞VThT1＞VThT2, VThT2＜OV, (VThT1＜OV)과 같이 되여 있으면, 제7도(B-1), 제8도(B-1)에서 알 수 있는 바와 같이, 높은 레벨, 낮은 레벨, 진폭이 같은 구동 펄스로, 게이트 T1 T3을 구동할 수 있다. 101이 n+인때는, 게이트 T2는 단순한 용량으로 되지만, 제7도, 제8도의 동작 원리의 설명에서 알 수 있는 바와 같이, 이것은 게이트 T2가 트랜지스터인 것과 마찬가지의 효과가 얻어져서 아무런 지장이 없다.
제10도는 게이트 T2를 단순 용량이라 생각해서, 필드 위의 용량(전극 102,103으로 형성된다)으로 한 실시예로서, 이와 같이 하는 것에 의해 게이트 T2 아래에 n-또는 n+층을 마련하는 공정이 필요없게 되여, 통상의 메모리 LSI와 제작 공정을 일치시키는 것이 용이하게 된다.
그리고, T2 게이트로 엔한스먼트(enhancement)형으로 하였을 때, 구동 펄스 ∮T2의 낮은 레벨을 OV로 하면, 게이트 아래의 반도체 표면의 표면 준위(準位)로 거쳐서 전자 정공 대의 재결합이 일어나, 전하 전송효율이 열화한다. 이것을 방지할려면, ∮T2의 낮은 레벨을 VThT2에 의해 높이든가 또는 웰 82에 부 바이어스를 인가하면 좋다.
제9도, 제10도와 같은 실시예이면, 상기와 같은 현상은 없고, ∮T2의 낮은 레벨을 OV로 할 수가 있다.
제25도는 BCT 앰프의 다른 구조로 도시한 실시예로서 상기 실시예와 비교하면, 게이트 T1을 생략한 구조이다. 이때, 게이트 T2(88) 아래의 바이어스 전하량은, 프리챠아지 게이트를 거쳐서 단자 91로 인가하는 전압으로 부여된다. ∮T2를 낮은 레벨로 하는 것으로서 바이어스 전하를 보내고 재차 높은 레벨로 하여 신호전하와 함께, 인출 과정은 이제까지의 실시예와 마찬가지이다. 이때, 바이어스 전하량과 신호 전하량은 혼합한 그대로 센스 앰프로 보내져서 판정된다. 센스 앰프의 입력 용량은, 커짐으로 증폭율은 그다지 크지 않으나 구조는 간단하게 된다.
제11도는 본 발명으로 되는 다치 메모리의 신호 센스 계통의 전체의 구체적인 회로 구성의 예를 도시한 것이다. 또, 제12도의 구동 펄스 파형과 내부의 파형을 표시한 것이다. 도면중 32,33,34,27,61,t3,t4,t31,t41등, 번호 기호가 같은 것은 이제까지 도시한 도면에 있어서와 동일한 구성 요소, 타이밍등을 표시하고 있다.
제12도에 도시한 타이밍 파형은, 메모리 셀로서는 데이터선 6에 접속하는 셀이 선택되고, 데이터선 6D측으로 부터는 더미 데이터(신호 전하의 1/2의 량)가 나타날때를 예로 취하고, 메모리 셀에 ＂2＂정보가 기억되어 있었다고 가정하고, 이것은 호출 상황이 도시되어 있다. 도면중 DP는 구동 펄스, IW는 내부 파형을 표시한다.
우선, 워드선의 전압(∮w)가 ＂1＂의 레벨(R1)에서 ＂2＂의 레벨로 상승(t3)하면, 데이터선 6, 6D에는 110,111과 같이 전하가 호출된다. 지금 1회의 신호 전하량을 Q5로 하면, 더미 셀은 용량 CD가 메모리 셀 용량 CS의 1/2이며, 호출 주기에 앞서 리셋트 게이트 19(제1도)에서 CS로 리셋트 되고, 더미 워드 15에도 ∮w가 인가되기 때문에, 더미 셀로 부터는 워드선 전압이 1스텝 상승할 때마다, 1/2 QS의 전하가 매번 데이터선 6D위에 나타난다. 다른쪽 데이터선 6위에는 신호 전하 QS가 나타나기 때문에, 데이터선 6, 6D의 전압은 데이터선 용량을 CD로 하면,
Figure kpo00001
각각 하강한다.
t37~t39의 사이에, 바이어스 전하 전송에 의해, 데이터선 전압 VD, 더미 데이터의 데이터선의 전압 VDD는 처음의 전압으로 되돌아가서, 신호 전하와 더미 전하는 센스 앰프 입력단 92, 92D로 보내진다(t38~t42).
이것보다 앞에서, 센스 앰프 입력단 92, 92D의 전압 VSA, VSAD는 ∮PP에 의해, VD2(VCC와 동일하여도 좋다)에 프리챠아지 되여 있고(t31~t39), t40에서, T1(89)가 ＂on＂으로 되면, 상기 신호 전하와 더미 전하에 의한 전압 강하가 나타난다(112,113,t40~t42).
t42에서 ∮FA1이 ＂on＂하면, 플립플롭형(이하 FF형이라 한다)의 센스 앰프가 가동하고, VSA는 낮은 레벨(OV)로 떨어지고, VSAD도 약간 끌려서 하강한다(t42~t43).
다음에, ∮FA2가 낮은 레벨로 되면, p찬넬 MOS트랜지스터 QFA2가 도통해서, VSAD를 VCC로 끌어올려, 센스 앰프의 판단동작이 확정된다(t43~t44).
∮FA2는, Q92,Q92A도 도통시킴으로 센스 앰프의 출력을 일시 기억부로 보내진다. a1,
Figure kpo00002
는 신호전하와 더미 전하를 1대(對)의 데이터선 6,6D의 각각 어느쪽으로 출력할 것인가를 결정하는 펄스로서, 이 예로서는 a1이 높은 레벨,
Figure kpo00003
이 낮은 레벨로 되어 있다.
따라서 높은 레벨측으로 확정한 VSAD는 트랜지스터 Q64D를 거쳐서 절점 64의 전압 VSO를 끌어올려, 이로 인해 호출 게이트 62의 전압 VLG가 끌어올려진다(t43~t44).
이때 쉬프트 레지스터 출력 ∮R2가 높은 레벨에 있으므로 제4도에 도시한 것과 마찬가지로 호출 게이트의 소오스 끝(제4도 65)에 높은 레벨 전압이 기억되고, 다치(多値)레벨 정보가 호출된다.
이 정보의 외부로의 호출과, 재기억, 외부로 부터의 기억에 대해서는 제4도, 제5도의 설명에서 기술하였다.
여기서 제11도 33에 도시한 FF형 센스 앰프는 입력의 다이나믹 레인지를 VCC~OV로 할 수가 있어, 매우 넓고, 판정도 정귀환(正歸還)이 걸리므로 빠르다.
다음에(제17도)에 도시한 것과 같이, 92, 92D에 나타나는 신호가 BCT 앰프의 특성상 오프 셋트를 갖기 쉬우므로, 입력의 다이나믹 레이지가 넓은 것은, 본 발명으로 되는 다치 메모리에는 가장 적합한 특성이며, 이로인해 다치 메모리의 센스계의 동작을 확실한 것으로 할 수 있다.
제13도는, 본 발명에 사용하는 센스 앰프의 다른 실시예로서 차동형(差動形)의 높은 감도 앰프의 예를 도시한 도면이고, 제14도는 구동 펄스 타이밍과 내부 파형을 도시한 도면이다.
우선, ∮R에 의해서, 92, 92D의 전압 VSA,VSAD를 OV로 끌어내린 후, ∮DA2를 낮은 레벨로 하는 것으로 QDA2, QDA2D를 거쳐서 a1은 높은 레벨로,
Figure kpo00004
은 낮은 레벨로 되어 있다).
VSA, VSAD를 높은 레벨로 프리챠아지 한다(t31~t35).
이 예에서는 ∮T1을 높은 레벨로해서, 게이트 T2 아래의 바이어스 전하량도 이때 설정한다.
이 프리챠아지의 과정에서는, 차동 입력 트랜지스터 QD1, QDID의 드레인, 게이트 사이를 도통시킴으로, 이 트랜지스터 사이의 스레쉬 홀드 전압 어긋남등에 의한 오프 셋트를 보상할 수가 있어, 매우 높은 감도인 센스 앰프를 실현할 수 있다.
QDI,QDID에 스레쉬 홀드 전압 어긋남 VT가 있을때는, VSA, VSAD의 프리챠아지 레벨 141은 대략 ΔVT만 틀리는 수치로 된다.
t35~t40은 이미 설명한 바이어스 전하 전송의 기간으로서, t40로 ∮T1의 높은 레벨로 되면 신호전하와 더미 전하가 각각 92, 92D에 나타난 센스 앰프에서 판정된다.
92는 신호 전하가 나타날 때에는, VSAD＞VSA(142)로 되고, 절점 131이 낮은 레벨로 끌어 내려진다.
a1이 낮은 레벨임으로, 이것이 트랜지스터 QDA3의 게이트 132에 전달되어, ∮DA3을 높은 레벨로 하는 것으로 VSO를 높은 레벨로 끌어올려(t52), 일시 기억부를 기동시킨다.
92는 신호전하가 나타나지 않을때는, VSAD＜VSA로 되기 때문에, 절점 131은 높은 레벨로 되고, VSO는 낮은 레벨 그대로이다.
133의 단자를 VCC에 접속하지 않고, ∮DA3을 부여하는 이유는, 구동 펄스의 ＂on＂, ＂off＂등으로 각 절점에 펄스 잡음이 들어가, 증폭되든지 하여, 132에 나타나서, 실제로는 정보가 오지 않았을때, 출력 VSO가 상승하여 버리는 것을 피하기 위해서이다.
이와같이 하는 것에 의해, 잡음에 강한 높은 감도 앰프를 실현할 수가 있어, 비교적 잡음 성분이 많이 혼입(混入)하기 쉬운 다치 메모리 센스계의 동작을 확실한 것으로 할수가 있다.
그리고, 이 차동형 센스 앰프는 입력단자 92, 92D에 붙은 게이트는 각각 QDI, QDID의 게이트 1개뿐이므로, 입력용량을 적게할 수 있어, 바이어스 전하 전송 앰프(BCT 앰프)의 증폭효과를 높이기 쉬운 특징을 가지고 있다.
제15도는, 본 발명에 사용되는 센스 앰프의 별도의 실시예이며, 제16도는 구동 펄스(DP) 타이밍과 내부파형(IW)을 도시한 도면이다.
제15도에 도시한 센스 앰프는 차동형은 아니고, 판정에 더미 전하는 사용하지 않는다.
우선 ∮R에 의해서 92의 전압 VSA를 끌어내린후(161), ∮SA2를 낮은 레벨로 해서 QSA2,QSA3을 거쳐서 VSA를 VCC-｜VTP｜로 프리챠아지 한다.
단지 VTP는 p찬넬 MOS트랜지스터의 스렛쉬 홀드 전압(VTP＜OV)이다.
이때, ∮T1도 높은 레벨로하여, T2 게이트 하의 바이어스 전하량을 설정한다(Tt62~t39).
t35~t40은 바이어스 전하 전송 기간으로서, t40으로 ∮T1이 높은 레벨로 되면, 신호전하가 92에 나타난다. 여기에 앞에서 ∮SA1를 높은 레벨로 하여 151의 전압 VSB를 OV로 하여 둔다(t63~t64).
VSA는 VCC-｜VTP｜ 즉 QSA3을 정확히 차단하는 전압으로 설정하고 있으므로, 약간의 신호전하이라도 QSA3이 도통하고(t40), VSB는 높은 레벨로 끌어 올려진다(162).
이것을 ∮SA4에서 쌈프링하면 VSO에 출력이 얻어진다(t65).
제15도의 센스 앰프의 특징은 비교적 트랜지스터수를 적게 실현할 수 있고, 고집적화에 적합하다는 것이다.
제17도는, 제1도에 도시한 본 발명의 실시예에 의해, 실제로 8치(3비트)/셀의 다치 메모리 동자을 행하고 있는 내부파형을 도시한 도면이다.
도면중 하단은 워드선 인가전압 ∮w, 상단은 제1도 92의 점의 전압(VSA), 즉, 바이어스 전하전송 앰프 출력단(센스 앰프 입력단)의 전압파형이다.
본 예에서는 상승 펄스와 함께 ＂6＂의 레벨(2치정보에서는 ＂110＂)에 기억되어 있던 정보가 호출되고, 하강펄스에 의해서 ＂6＂의 레벨에 재차 기억되어 있는 것을 도시하고있다.
도면에 도시한 것과 같이, ∮w의 1스텝을 200mV이며, 따라서 메모리 셀의 신호 전압을 1스텝은 약 200mV이다.
이것이 데이터선 위에서는 약 15mV로 되어 있고, BCT 앰프에서 약 10배로 증폭되어서 150mV 정도의 출력이 얻어지고 있다.
제17도에서 알 수 있는 것과 같이, 신호전하가 오지 않을때(＂0＂~＂5＂)에도 VSA는 약간 내려간다. 이것은 BC 앰프 특유의 여러가지의 잡음등이 얽히여 있기 때문이지만, 이를 위한 신호의 판정은 더미 전하량과의 차를 비교하는 센스 앰프에 의한 쪽이 정도가 높고, 현실적이다. 즉, 본 발명으로 되는 다치 메모리에 있어서는, 신호의 센스에는 더미 셀로 부터의 더미 전하와 비교하는 방식이 실현하기 쉽다.
제1도에 도시한 본 발명으로 되는 다치 메모리의 주변 회로로서는, 예를들면 어드레스 선택 회로 24,28등을 종래의 메모리에 있어서와 마찬가지의 것을 사용하여도 지장이 없다.
제4도에 있어서, 도시한 것과 같이 본 발명으로 되는 다치 메모리에 있어서는, 정보의 입출력을 다음과 같이 하는 것으로서, 다치 정보와 2진 정보의 변환(A/D, D/A변환과 등가)를 매우 소규모인 회로로서 실현하고 있다. 즉, 메모리 셀에서 일시 기억부의 기억 절점(65등)에 호출된 다치의 레벨 정보가 쉬프트 레지스트 61로 부터의 펄스 ∮w0,∮w1, …… 에 동기한 타이밍 신호로서의 공통의 입출력선(I/O선 ; 제4도)에 호출되고, 또한 마찬가지로 다치 레벨에 대응한 타이밍 신호를 I/O선으로 보내는 것으로 외부 정보가 기억된다. 따라서, 이 타이밍 신호를 받아서, 바이너리등의 2진 정보 DO로 변환하는 엔코우더와 외부에서 입력된 2진 정보[D1]를 타이밍 신호로 변환하는 데코우더가 입출력 28로서 마련되는 것이 바람직하다.
제18도, 제19도는 각각 상기 입출력 회로를 실현한 데코우더, 엔코우더의 실시예이며, 제20도는 제19도의 엔코우더의 구동 펄스 타이밍 차아트이다.
제18도에 도시한 데코우더의 실시예의 동작은 다음과 같다. 예를들면, (D11,D10)=(10)의 정보가 들어왔을 때, 소정의 논리 회로 181에 의해, 대응하는 다치 레벨 ＂2＂의 절점 182에 높은 레벨이 나타나고, 그외는 낮은 레벨 그대로 유지된다. 다음에, 쉬프트 레지스터로 부터의 펄스 ∮w0,∮w1, …… 이 차례로, 인가되면, ∮w2인때에, I/O선이 높은 레벨로 끌어 올리므로, 이 타이밍으로 기억 게이트 31(제1도)를 기동하면, ＂2＂레벨이 메모리 셀에 기억된다. 그리고, ∮WE가 높은 레벨일때는, 입력에 어떤 것이 오더라도 R/W선택회로 183으로 금지되여 버림으로, I/O에는 아무것도 나타나지 않는다.
제19도에 도시한 엔코우더의 실시예의 동작은 다음과 같다.
제20도를 참조하면, t70~t71에서 ∮P에 의해 사전에 VCC에 절점 191을 프리챠아지 하여 둔다.
Figure kpo00005
가 높은 레벨이면, 이것이 VCC로 유지된다. 다음에, 쉬프트 레지스터로 부터의 펄스 ∮w3, ∮w2, …… 에 선행해서 ∮M3, ∮M2, …… 를 제20도와 같이 차례로 인가한다. 예를들면, ＂2＂의 레벨이 호출될 때에는, ∮w2의 타이밍으로 I/O선 전압 VI/O가 상승한다(t72~t73). 이로인해, 절점 191의 전압이 끌어내려감으로, 꼭 ∮M2에 의해 높은 레벨이였든 절점 192가 높은 레벨로 유지(일시 기억)된다. ∮SR, ∮SRM이 한번 돌아간후에, ∮OUT를 높은 레벨로 하면(t74~t75), 소정의 논리 회로 190에 의해 출력(D1,D0)=(10)이 얻어진다.
이와 같이, 통상의 엔코우더, 데코우더 논리 회로와 I/O선과의 사이에, 일시 기억부의 쉬프트 레지스터로 부터의 펄스에 동기된 타이밍 검출, 발생 회로를 마련하는 것에 의해, 본 발명으로 되는 다치 메모리의 정보의 입출력을 매우 소규모의 회로로 간단하게 행할수가 있어, 매우 실용성이 높은 다치 메모리를 얻을 수가 있다.
이미 기술한 바와 같이, 다치 메모리가 고집적성을 발휘하기 위해서는, 신호 전하량은 필연적으로 다치 레벨에 따라서 적게 될수 밖에 없다. 신호의 검출(센스)의 관점에서는 이미 제시한 것과 같이 높은 효율의 바이어스 전하 전송 앰프에 의한 전압 증폭으로 이 곤란을 해결되었다. 그러나, 메모리 셀에서는, 열생성(熱生成)전류 JGR에 의한 잡음 전하가 나오고 이에 대한 신호대 잡음비(S/N)도, 다치의 레벨이 증가하면 그만큼 열화한다. 이것은 상온에서는 그다지 문제로 되지 않아도, JGR가 온도에 대해서, 지수 관수적으로 증가(상온 부근에서는 30℃ 상승하면 약 1자리 증가하게 되여 있다)함으로, 다치 메모리의 고온의 동작에서는 특히 문제로 된다.
제21도는 상기 문제를 해결하기 위해 발명된 기준 펄스 발생기 35의 구체적인 회로 구성을 도시한 실시예이며, 제22도는 그 내부 파형을 도시한 도면이다.
제21도에 도시한 펄스 발생기는 온도 상승에 의해 열생성 전류(이하 누설 전류라 한다)가 증가하면, 발진주파수를 그에 맞추어서 증가시켜, 이로 인해, 메모리 셀의 재생 주기를 짧게 해서, 누설 전류에 의한 다치 정보의 파괴를 방지하는 것이다.
제21도 210에 도시한 것과 같이, 펄스 발생기는 메모리 셀과 유사한 유사 메모리 셀을 내장(內藏)하고 있으며, 여기에 축적된 정보가 누설 전류 211로 감쇄하면, 이것에 접속하는 인버어터 회로를 기동하도록 되어 있다.
우선, VG1이 낮은 레벨로 되어서 V1을 높은 레벨로 프리챠아지 한 후, 다시 높은 레벨로 되면(t80), 절점 212의 전압 V1이 누설 전류에 의해서 방전을 시작한다.
V1이 VCC-｜VThP｜보다 내려가면(t81)과 트랜지스터 QOS2를 도통시켜, 차례로 인버어터를 반전시킨다. 절점 213까지 반전 동작이 진행되면 V5(VG1)가 낮은 레벨로 끌어 내려져서, V1이 재차 높은 레벨로 프리챠아지 된다(t82). 반전 동작이 절점 214까지 오면, V14가 높은 레벨로 되어 출력을 부여한다(t83). 또, 이것이 QOS4에 귀환되고, 계속해서 반전을 행하여, V5(VG1)를 높은 레벨로 끌어올리면, 절점 212의 방전이 시작된다(t84). 명확하게 TOS의 기간은 누설 전류 JGR의 크기에 의존하고 있으며, 온도 상승으로 JGR이 증가하였을 때, 그에 따라서, 주파수의 증가하는 펄스 발생기가 얻어진다. 그리고, VThP는 QOS2의 스렛쉬 홀드전압이며, 또, 제22도 중의 N의 수치는 절점 212에서 계산한 인버어터의 단수를 도시하고 있다.
제23도는 본 발명의 별도의 실시예를 도시한 도면이며, 제24도는 그 동작 원리를 도시한 도면이다.
그리고, 제1도의 같은 부호는 같은 기능을 가진 부분을 도시하고 있다.
제23도의 실시예에 있어서는, 계단파(階段波) 펄스 발생기 231 로 부터의 계단파는 메모리 셀의 축적용량 전극(이하 프레이트라 한다) 232에 주어지는(∮P2), 제24도에 도시한 것과 같이 호출할 때는 하강하는 계단파 펄스, 기억할때는 상승하는 계단파 펄스가 각각 인가된다. 워드 게이트(23)에 주어지는 펄스 ∮WR는 통상의 2치 펄스이지만, 그 높은 레벨(＂ON＂상태)는, 워드 게이트의 스렛쉬 홀드 전압보다 약간 높은 정도의 전압 VWR1(＜＜VCC)로 한다.
이제, ＂2＂의 레벨이 기억되여 있었다고 하면, OFF→R0→R1→…과 ∮PL가 차례로 하강하는데 따라서, 축적 용량부 24의 전자 포텐셜의 바닥이 차례로 상승하고, R2의 타이밍으로 데이터선측으로 흘러(243), 신호 검출계 22,23에서 판단되고, 일시 기억부 34를 거쳐서 호출된다.
역으로, 예를들면 ＂2＂의 레벨을 기억할때는, ∮PL가 W2의 레벨을 왔을 때, 데이터 선 전압을 OV는 아니고, ∮WR-VThN(VThN은 워드 게이트의 저압)보다 약간 높은 정도의 전압으로 하는 VD1(＜＜VCC(t91). 이로인해, ＂2＂의 레벨에 대응하는 전하가 메모리 셀에 남어서(244) 기억된다.
제23도에 도시한 실시예와 제24도의 구동법의 특징은, 특히 기억할 때에, 데이터선을 OV-VCC로 끌어올릴 필요가 없으므로, 기억시의 데이터선의 충반전에 의한 전력소비가 적고, 또한 워드선 233과 데이터선 6의 캡플링에 의한 워드 게이트 전압의 상승도 매우 적게 억제할 수 있다. 단지, 워드선에 계단파 펄스를 인가할 때, (제1도)와 틀리며, 프레이트를 전부 셀 공통은 아니고, 각 워드로 분리할 필요가 있으므로, 셀 어레이는 약간 면적이 커진다. 또, 기억 게이트 31(제1도)의 단자 40은 VCC는 아니고, 소정의 전압 VD1(＞VWR(ON)(-VThN)로 한다.
제23도에 도시한 실시예에 있어서도, 다시 메모리의 실용적 가치 즉, 고집적정을 얻기 위해서는 1개의 메모리 셀의 만배(滿倍)의 전하량 Q5는, 통상의 2치 정보만의 DRAM의 전하량 QS'와 대략 같은 정도로 하는 것으로 된다. 따라서, (N치의 다치 레벨로 분할된 1치당의 신호 전하량 QS/N는 극히 적고, 데이터선 6위에 나타나는 전압은 그대로 하는 MOS 트랜지스터로 구성되는 센스 앰프로 판정하는 것은 어렵고, 본 발명과 같이, 바이어스 전하 전송형 증폭기(BCT 앰프)가 있어서, 처음으로 현실로 동작하는 것이 얻어진다.
역으로 BCT 앰프 다음에, 다시 정보의 A/D,D/A 변환기를 마련하는 것은 집적도의 점에서 매우 어렵고, 본 발명과 같이, 메모리 셀로 다시 레벨을 타이밍 신호로서 끌어내어, 신호 전하 그 자체는, 디지탈 수치로서 취급하도록 하는 것에 의해, 메모리 셀의 지적도를 통상의 DRAM과 같은 정도로 하고, 또한 BCT 앰프의 전송 효과도 너무 높게 할 필요를 없애고 부담을 가볍게 하는 것이 초고집적, 저소비 전력의 다치 메모리를 실현하는데에 매우 효과적이다.
즉, 메모리셀에 축적된 다치 레벨 정보를 계단파의 인가에 의해 타이밍 신호로서 끌어내어, 일시 기록부에 축적한다. 또, 계단파를 인가된 메모리셀이 타이밍신호로 다치 정보를 기억하는 것과 같은 A/,D/A 변환 방식과, BCT 앰프는 표리(表裏)가 같은 것으로서 양자를 결합시키는 것에 의해 처음으로 실용적으로 의미가 있는 다치 메모리가 실현되었다.
이제까지 설명한 본 발명의 실시예에서는, 제1도, 제11도, 제23도와 같이 메모리 구성으로서 폴디드 비트 라인(holded bit line)방칙에 데이터 선 구조의 것을 표시한다. 이것은, 이에 한정되지 않으며, 제26도에 도시한 것과 같이, 오픈(open)방식의 데이터선 구조라도 본 발명의 적용은 가능하다.
제26도는 데이터션 구조로서 오픈 방식을 채용한 본 발명의 되는 다치 메모리의 실시예를 도시한 도면이다. 도면중, 번호가 같은 것은 이제까지의 실시예에 있어서와 같은 것을 표시하고 있다.
261L,262R는 메모리 셀, 262L,262R는 더미셀, 263L,263R는 바이어스 전하 전송 전압 증폭기(BCT 앰프) 264L,264R는 행 어드레스 선택 및 마찬가지의 버퍼 회로, 267은 입출력 회로 어레이 및 열어드레스 선택 게이트의 불록을 각각 표시하고 있다.
메모리 셀 261L이 선택되었을 때는, 더미셀은 262R이 선택되고, 각각 BCT 앰프 263L,263R에서 증폭된 후에, 센스 앰프 33으로 판정되고, 일시 기억부 34에서 일시 보류된 후에, 입출력 회로 267을 거쳐서 호출된다. 기억 동작도 이제까지의 예와 마찬가지이다. 오픈 데이터선 방식으로 하면, 이 방식이 가진 일반적 특징 즉, 워드선을 A등의 금속으로 하기 쉬우므로, 고속동작을 할수 있는 성능을 가진 메모리로 할 수가 있다.
이상 설명한 본 발명의 실시예에 있어서는 제1도, 제11도, 제23도, 제26도에 도시한 것과 같이, 더미 셀을 사용하여 신호를 비교 판정하는 것을 주로 도시하였다. 이것은 이에 한정되지 않으며, 다른 방식 즉, 제15도에 도시한 것과 같은 더미 신호를 사용하지 않은 센스 앰프를 사용하는 방식으로도 본 발명의 적용은 가능하다.
단지, 상기한 것과 같이, 통상의 1비트/셀의 DRAM에 비해서 집적도를 올리기 위해서 다치 메모리의 1치당의 신호전하량은 적게하는 것이 되므로, SNN 좋은 판정하기 위해서, 더미 셀을 사용한 비교 방식의 쪽이 바람직하다. 또, BCT 앰프에서, 센스 앰프로 보내지는 신호는, 펄스의 커플링이나, 테이링 전류의 예기 등, 등가적으로, 신호 전하이외의 잡음 전하가 매회의 호출에 중첩하는 일이 많다. 이때에는, 더미 셀로부터의 신호(QS/2N)와의 비교를 행하는 쪽이 더욱 용이하고, 또한 정도 좋게 판정된다. 이것은 제17도의 소자내부 관축 파형의 설명에서 기술한 것과 같다.
본 발명에 있어서의 BCT 앰프는 신호의 흐름이 일방성이기 때문에, 열 어드레스 선택 게이트나, 일시 기억부의 위치가 센스 앰프에 대해서, 메모리 어레이와 반대측에 위치하기 때문에 오픈 데이터선(오픈 비트)방식보다 폴디드 데이터선(폴디드 비트) 방식의 쪽의 구성이 단순하게 된다.
이상 설명한 본 발명의 실시예는, 예를들면 제11도에 있어서, 센스 앰프 입력단 92,92D를 입력단측과 BCT 앰프 출력측의 사이에 게이트를 삽입하는 것으로 분할하여, 펄스의 커플링 잡음을 감소하는 등의 방법으로 보다 한층 본 발명의 효과른 높이는 것도 가능하다.
본 발명의 실시예는 일부 CMOS(상보 형 MOS) 회로를 사용하였으나, 이것은 N 또는 P찬낼의 MOS 트랜지스터만으로 구성하는 것도 가능하다. 단지, 단일의 구성의 트랜지스터 만으로 구성하면, 소비 전력이 증가하는 일반적 경향은 피할 수가 없다.
본 발명의 실시예의 설명에서 사용한 구동 방법은, 본 발명의 효과가 충분하게 얻을 수 있도록, 특히 연구된 것을 도시하였으나, 이것은 반드시 이에 한정되지 않으며, 다른 방법이라도 좋다는 것은 물론이다.
이상 설명한 것과 같이, 본 발명에서는 대용량 메모리에 가장 적합하고, 매우 간단한 구성이면서 낮은 전압의 구동펄스로, 미소 전압을 증폭될 수 있는 증폭기와, 마찬가지로 회로 규모가 적고, 고집적화에 적합한 낮은 전압으로 구동될 수 있는 높은 정도의 A/D,D/A변환기구를 함께 구비하고, 낮은 소비전력의 X-Y어드레스 형의 다치 메모리를 제공한다. 이로 인해, 소정 컴퓨터 씨스템 등에서 바라고 있는 초고밀도의 반도체 화일 메모리를 실현하는 것이며, 또 반도체를 사용한 소형의 기억장치, 예를들면, IC 카아드 등의 성능을 비약적으로 향상시키는 것이다.
본 발명에서 사용하는, 일시 기억회는 다치 레벨과 디지탈 정보와의 사이의 AD/DA 변환의 역활을 담당하는 것이며, 다치 기억 장치에서 매우 중요한 기능을 하고 있다.
단지, 제4도에 도시한 것과 같은, 일시 기억회로에서 외부로 정보를 끌어내기 위해서는, 입출력 신호 전위 변화의 타이밍의 모양으로 실리얼로 행하기 때문에, 예르들면, 16치와 같이, 매우 많은 수치를 호출할 때, 1열마다 제어신호 ∮W0~∮W15를 차례로 ＂H＂레벨로 하지 않으면 아니되고, 시간이 걸린다.
따라서, 짧은 시간에서 재빨리 외부 호출을 행하는 것이 바람직하다.
이와같은 요구를 만족시키기 위해, 다치 기억 장치의 일시 기억회로에서 외부로 정보를 끌어낼때에, 레벨, 수가 많을 때에도, 고속으로 호출 할 수가 있는 장치를 다음에 제공한다.
상기 목적을 달성하기 위해, 센서 앰프에서 보내져온 입력 신호의 전위 변화의 타이밍에 대응한 디지탈 정보를 기억 소자군에 기억 또는 상기 기억 소자군에 기억되어 있는 정보를 호출하여, 메모리 셀으로의 기억 신호로 하는 일시 기억회로에 있어서, 상기 기억 소자군에 부수(付隨)해서 제2의 기억 소자군을 배치한다.
상기 입력 신호의 전위 변화의 타이밍에 대응한 디지탈 정보를 상기 제2의 기억 소자군에도 기억시키고, 또 선택된 열의 제2의 기억 소자군에서 병렬로 정보를 호출하는 수단과를 마련한다.
제27도는 본 발명의 일시 기억회로의 다른 실시예의 구성도이다(제4도인때와 ∮R0~∮R3,∮W0~∮W3을 역으로 배열하고 있다).
제27도에 있어서는 종래로부터 배치되어 있는 제1의 축적 셀 군 270~273과는 별개로, 제2의 축적 셀군 280,281을 마련하고, 이 제2의 축적 셀 군 280,281에도, 제1의 축적 셀 군과, 등가인 정보를 기억하여 두고, 외부으로의 정보 호출에는, 고속 호출이 되는 제2의 축적 셀군 280,281을 사용한다.
그리고, 제2의 축적 셀군 280,281은 전부 같은 구성이기 때문에, 소자 281은 구성의 기제를 생략하고 있다. 또, 이들의 축적 셀 군은, 다수개 열분 상하 방향으로 배열되어 있다. 제2의 축적 셀군의 각셀 280,281에는 3MOS 트랜지스터 메모리 셀, 즉 셀 280인때, 3개의 MOS 트랜지스터 284,285,286 및 3줄의 선 DOO, 282,283과 접지를 사용한 메모리 셀이 사용된다. 이때, 트랜지스터 284가 기억용 트랜지스터, 285가 취출용선 282가 기억 워드선, 선 283이 호출 워드선, 선 D''이 데이터선이며, B점이 스토어 노오드(store node)이다.
일반적으로, 다치 기억장치의 다치 레벨 수 n(n는 정의 정수)에 대해서, 제2의 축적 셀 수는 og 2n 이면 된다. 그리고, 다음에 기술하지만, 제2의 축적 셀수를 다시 기억 장치의 다치 레벨 수 n과 같은 수로 하는 것도 물론 가능하다. 사용회로 수등의 원가면에서 고려하면, 명확하게 제2의 기억 소자의 수가 적을수록 유리하다.
제28도, 제29도, 제30도는 각각 제27도의 일시 기억회로의 기억, 호출 동작 타임 챠아트이다.
우선, 입력 신호 ∮in(제4도의 VSO이) ＂H＂에서 ＂L＂레벨로 되는 타이밍에 대응한 디지탈 정보를 기억할 때에 대해서 기술한다. 이때에는, 제27도의 스위치 60을 ＂on＂으로, 스위치 287을 도시되여 있는 측 S1에 접속하여 둔다. 따라서, 입력 신호 ∮in는 선 62에서 선 282를 통해서, 제1의 기억 소자 군 270~273, 및 제2의 축적 셀군 281,282에 공급된다.
입력 신호 ∮in는 4치 일때이기 때문에 4가지의 타이밍으로 ＂H＂에서 ＂L＂레벨로 천이(遷移)함으로 이들의 타이밍에 대응한 디지탈 정보를, 제1 및 제2의 축적 셀군에 기억시킨다. 여기서는 제1의 축절 셀군에 대해서는, 제4도와 동일하기 때문에, 설명을 생략하고, 제2의 축적 셀군의 동작에 대해서 설명한다.
제2의 축적 셀 군에 접속된 제어선 군 D0,D1에는 입력신호 ∮in의 전위 변화의 타이밍에 동기한 제어 신호 ∮D0,∮D1을 각각 공급한다. 제어 신호 ∮D0,∮D1은, 제28도에 도시한 것과 같이, 2비트의 2진 코오드에 따라서 변화한다. 즉, 처음은 모두 ＂L＂, 다음은 ∮D0만 ＂H＂, 다음은 ∮D1만 ＂H＂, 최후는 전부 ＂H＂로 한다. 이와같이 (∮D0,∮D1)=(＂L＂,＂L＂),(＂H＂,＂L＂),(＂L＂,＂H＂),(＂H＂,＂H＂)의 차례로 변화시키는 것에 의해서, 제2의 축적셀의 수를 최소 og 2n으로 매우 적게 할수가 있다.
제28도의 예에서는, 제어 신호 ∮D1만이 ＂H＂레벨일때에, 선 102의 입력 ∮in이 ＂H＂에서 ＂L＂로 되기 때문에, 이때의 제어신호 ∮D0,∮D1의 상태가 기억소자 280,281의 스토어 노오드에 유지된다. 즉, 소자 280은 스토어 노오드는 ＂L＂레벨로, 소자 21의 소토어 노오드는 ＂H＂레벨로 된다.
다음에, 1열 축절 셀 군에 기억된 정보를 외부에 호출할때의 동작을 제29도에 따라서 설명한다. 이때에는, 제2의 축적 셀 280,281의 선 D0,D1을 사전에 ＂H＂에 프리챠아지 하여 두고, 그후에 바라는 열의 열선택 신호 ∮YA를 ＂H＂로 하면 좋다. 예를들면, 제29도에서는, 축적 셀 280,281의 스토어 노오드는 각각 ＂H＂,＂L＂이기 때문에, 소자 280에서는 스토어 노오드 B의 ＂H＂로 트랜지스터 285과 286을 ＂on＂하는 것에 의해, 프리차아지 된 선 D0의 신호 ∮D0는 방전 되어서, ＂H＂에서 ＂L＂레벨로 되지만, 소자 281에서는 스토어 노오드 B의 ＂L＂로 트랜지스터 286이 ＂off＂한 그대로 되기 때문에, 프라챠아지 된 선 D1의 신호 ∮D1은 ＂H＂의 상태를 지속한다.
다음에 1열의 제1의 축적 셀에 정보를 외부에서 기억할 때의 동작을 제20도에 따라서 설명한다. 이때에는, 제27도의 스위치 60을 ＂off＂로 하고, 스위치 287을 도시되어 있는 측과 반대측 S2로 절환하여 접속한다. 이에 의해서, 열 선택 신호 ∮YA가 선 283,62를 통해서 제1의 축적 셀군 270~273에 공급된다.
우선 제어신호 ∮R-~∮R3에 기억하여야 할 정보를 설정한다. 이때, 1개만이 ＂H＂레벨이고, 다른 3개가 ＂L＂레벨로 되도록 하지 않으면 아니된다. 제30도에서는, 제어신호 ∮R1만이 ＂H＂로 되어 있다.
다음에, 바라는 열의 열 선택신호 ∮YA를 ＂H＂로 하면, 설정한 정보가 각 축적 셀의 스토어 노오드 A에 격납된다. 제30도에서는 셀 271의 스토어 노오드가 ＂L＂에서 ＂H＂로, 셀 272의 스토어 노오드가 ＂H＂에서 ＂L＂로, 각각 바꾸어 기억돈다. 그리고, 이때 열 선택 신호 ∮YA는, 제2도의 셀 군 280,281에도 동시에 공급되기 때문에, 제2의 셀 군으로부터의 정보 호출도, 동시에 행할 수가 있다. 호출 동작은 제29도와 마찬가지이다.
또, 제1의 셀군 10~13에 기억되여 있는 정보에 의해서, 출력신호 ∮out를 제어할 때의 동작은, 제4도의 동작과 마찬가지이므로, 설명을 생략한다.
제31도는 본 발명의 다른 실시예를 도시한 일시 기억 회로의 구성도면이다.
제27도의 실시예와 다른 점은, 제1의 셀 군 270~273의 내부구조로서, 3개의 MOS 트랜지스터를 구비하고 있다.
제32도는 제31도의 회로의 동작 타임 차아트이다.
셀 270~273에 기억되어 있는 정보에 의해서 출력신호 ∮out를 제어할 때의 동작을 설명한다. 그외의 동작은 제4도일때와 마찬가지이다.
우선, 출력신호 ∮out에 접속된 선 62를 사전에 ＂H＂레벨로 프리챠아지 하여 둔다.
다음에, 제어 신호 ∮W3~∮W0를 제32도에 도시한 것과 같이 차례로 ＂H＂레벨로 한다. 제어 신호 ∮W3~∮W0는, 제어선 W0~W3를 통해서 각열의 제1의 축적 셀 군 270~273내의 MOS 트랜지스터 276개의 게이트에 공급되고, 트랜지스터 276을 ＂on＂상태로 한다. 이때, 스토어 노오드 A가 ＂H＂레벨로 MOS 트랜지스터 275가 ＂on＂상태이면, 프리챠아지 되어 있든 선 68을, 트랜지스터 276,275를 통해서 방전됨으로, ＂L＂레벨로 된다. 제32도에서는, 기억 소자 272의 스토어 노오드가 ＂H＂이기 때문에, 제어 신호 ∮W2가 ＂H＂레벨로 되는 타이밍으로 출력 신호 ∮out가 ＂L＂레벨로 된다.
이상의 실시예에서는, 모두가 입력 신호 ∮in의 전위 변화의 타이밍에 대응한 정보를 제1의 축적 셀 군 270~273에 기억 시킬때와, 외부에서 이들의 셀군 270~273에 정보를 기억 시킬때에는, 같은 MOS트랜지스터 274를 겸용하고 있으나, 별도의 MOS 트랜지스터를 사용할 수도 있다.
회로 구성은 제27도와 같으나, 입력 신호 ∮in의 전위 변화의 타이밍에 대응한 정보를 제2의 축적 셀 군 280,281에 기억할 때의 구동 방법을 변경한 예를, 제33도에 의해 설명한다. 제28도의 구동 방법과의 상위점은, 제어 신호 ∮D0,∮D1의 파형이다.
즉, 제28도에서는 통상의 2진 코오드에 따라서(∮D0,∮D1)=(＂L＂,＂L＂),(＂H＂,＂L＂),(＂L＂,＂H＂),(＂L＂,＂H＂)의 순으로 변화 시키고 있으나, 제33도에서는 크레이 코오드에 따라서, (∮D0,∮D1)=(＂L＂,＂L＂),(＂H＂,＂L＂),(＂H＂,＂H),(＂L＂,＂H＂)의 순으로 변화시키고 있다.
따라서, 제2의 축적 셀균 280,281에 기억되는 수치는 제27도 일때와 틀리나, 이와 같이 하여도 ∮in의 전위 변화의 4가지의 타이밍을 식별할 수 있는 것은 명확하다.
이 크레이 코오드에 의한 구동 방법은 제28도의 구동 방법과 비교해서 제어 신호 ∮D0, -∮D1의 상승, 하강의 회수가 적다는 이점이 있다.
도, 제2의 축적 셀의 계수 m은, 반드시 og 2n이여야 할 필요는 없고, og 2n 이상 n개 이하이면 좋다.
제15도는, 본 발명의 다른 실시예를 도시한 일시 기억 회로의 구성 도면으로서, 제1의 기억 소자수와, 제2의 기억 소자수를 모두 다치 기억 장치의 다치 레벨 수 n(=4)와 같도록 한 것이며, 제16도는 제15도에 있어서, 입력 신호 ∮in의 전위 변화의 타이밍에 대응한 정보를 기억 시킬 대의 동작 타이밍 차아트이다.
본 실시예에서는, 제어신호 ∮D0~∮D3을 1개씩 차례로 ＂H＂로 하는 방법을 이용하고 있으나, 이 방법에 한정 된 것은 아니다.
제34도는 본 발명의 다른 실시예에 관한 일시 기억 회로의 구성도이며, 제19도, 제20도는 그 동작 타임차아트이다.
제34도에서는, 제2도의 스트레이지 셀 280,281을 4MOST형의 메모리 셀로서 구성 되어 있다.
4MOST형 메모리 셀에는 데이터선이 2개 있고, 호출, 기억은 차동으로 행한다. 따라서, 입력 신호 ∮in의 전위 변화의 타이밍에 대응한 정보를 소자 280,281에 기억 할때는, 제35도에 표시하는 바와 같이 제어신호
Figure kpo00006
을 각각
Figure kpo00007
의 보신호(補信號)로 할 필요가 있다. 또 셀 280,281에 기억 되어 있는 정보를 외부에 호출할때에는, 제36도에 표시한 바와 같이 ∮Di,
Figure kpo00008
(i=0.19을 기초로 ＂H＂에 프리차아지 한 후에, 열 선택 신호 ∮YA를 ＂H＂로 하면 좋다.
더욱이 4MOST형 메모리 셀에서는 기억용 워드선과 호출용 워드선이 공통이므로, 제27도에 있어서 스위치 287은 불필요하게 되고, 스위치 293이 필요하게 된다.
스위치 293은 입력 신호 ∮in의 전위 변화의 타이밍에 대응한 정보를 기억할 때는 OFF, 기타일때 ON으로 해 놓으면 좋다. 본 실시예에서는, 제2의 스트레이지셀 군으로 부터의 정보 호출을 차등으로 행하기 때문에 속도와 노이즈 마진의 점에서는 유리하다.
제37도는 본 발명의 새로운 다른 실시예를 표시하는 일시기억 회로의 구성도이며, 제2의 스트레이지 셀군 280,281을 1MOST형의 메모리 셀로서 구성한 경우이다.
본 실시예에서는, 제2의 스트레이지 셀 군이 접하는 면적이 적어도 좋은 이점이 있다. 그러나 1MOST형 메모리 셀은, 셀 자체에 증폭 기능이 없으므로 외부에의 정보 호출 할때, 소자 280,281에서 호출된 신호를 증폭하기 위한 증폭기 370,371이 필요하다.
이상 설명한 바와 같이, 본 발명에 의하면, 다치 기억 장치의 일시 기억 회로로서, 1열의 스트레이지 셀균에 기억되어 있는 정보를 외부에 호출 하든지, 외부에서 1열의 스트레이지 셀군에 정보를 기억하는 조작을 병열로 행할 수가 있어, 또 다치를 적은 수의 소자에 기억할 수 있으므로 고속의 정보 전송이 가능하게 되고, 또 호출과 기억이 동시에 행하여 진다.
본 발명의 같이 데이터의 호출 기억을 시리얼에 행하는 메모리에 적합한 결함 구제회로를 다음에 제공한다.
데이터의 호출, 기억을 시리얼에 행하는 메모리에 있어서 결함 구제를 행하는 데에는 다음과 같이 하면 좋다.
정규의 메모리 셀 중, 결함이 있는 메모리 셀의 위치 즉, 시리얼에 호출, 기억을 행하는 때에 몇번째에 선택되는가를 미리 ROM에 기억하여 놓는다. 호출(기억)을 할때에는, ROM에 기억하여 놓은 내용과 데이터의 호출(기억)을 행한 회수를 비교하여, 일치하였을 때에 정규의 메모리 셀을 선택하지 않고, 예비의 셀을 선택하도록 바꾸어 놓으면 좋다.
즉, 결함을 가니는 데이터선을 선택하는 타이밍에 해당 타이밍을 ROM에 기억하여 놓고, 예비의 메모리셀을 선택하도록 바꾸어 놓으면 좋다.
제38도에 본 발명의 1실시예를 표시한다.
이것은, M=2m줄의 워드선 W0~Wn-1, N=2n줄의 데이터선 D0~Dn-1,MN개의 메모리 셀, MC0~MCn-1,n-1을 가지는 메모리이다.
워드선은 데코우더 382에 의하여 임의의 L줄을 선택할 수가 있으나, 데이터선은 다음에 기술하는 데이터 선택회로 4에 의하여 D0, D1, ...., Dn-1의 순으로 시리얼에 선택한다. 2줄의 예비 데이터선 SD0, SD1이 준비되어 있어, 정규의 데이터선 D0~Dn-1의 어느 것에 결함이 있을 경우의 예비로서 사용한다. 정규의 데이터선과 예비 데이터선과의 절환을 행하기 위하여 상술한 바와 같이 카운터 387, ROM 388,38), 비교회로 390,391, 절환 회로 392를 마련하고 있다.
예비의 데이터선이 2줄이므로, ROM 및 비교 회로는 각각 2개 마련하고 있다.
이하, 이 실시예를 상세하게 설명한다.
최초에 결합 구제가 없을 때의 데이터 호출, 기억에 대하여 기술한다. 먼저, 어드레스 신호 a0~am1를 데코우더 2에서 데코우더 하여 워드선 구동 회로 3에 의하여 워드선 W0~WM-1중의 1줄을 선택한다.
예를 들면 W1가 선택되었다고 하면, W1상의 메모리 셀 MC10~MCIN-1에서 데이터선 D0~DN-1상에 데이터가 호출된다. 이 신호를 호출 회로 SA0~SAN-1에서 증폭 출력한다. 이 메모리 어레이 381 및 호출회로 SA0~SAN-1의 구체적인 실현 방법으로서는, 예를 들면 제1도, 제11도, 제26도에 표시하였다. 스테이틱 메모리에서도 다음에 기술하는 결함 구제방법을 사용할 수 있다.
다음에, 클록 펄스 ∮에 동기하여 데이터선을 D0,D1, .... ,DN-1의 순으로 선택한다.
이때, 데이터 선택 회로 384는 N개 출력 ∮YA0~∮TAN-1중 1개만이 논리 1, 기타는 논리 0으로 되지 않으면 않된다.
이것은 예를 들면, 제39도에 표시하는 바와 같이, (N+19개의 D 플립플롭 DFF-2~DFFN-1을 접속하여 쉬프트 레지스터를 구성함으로 해서 실현된다.
사전에 DFF-1만을 논리 1에, 기타의 DFF0~DFFN-1을 논리 0에 셋트 해 놓고, 클록 펄스 ∮를 N회 인가하면 좋다.
∮이 (j+19회인가 된후에는 ∮YA만이 논리 1이라는 상태가 된어 데이터 선 Dj가 선택된다.
데이터선이 1줄 선택될 때마다 호출 동작의 경위에는, 데이터를 출력 버퍼 386을 거쳐서, 외부 출력 단자 Dout에 나간다.
또, 기억 동작의 경우에는, 입력 버퍼 385를 거쳐서 외부 입력단자 Djn에서 데이터를 거두어 들인다.
다음에, 결함 구제에 대하여 상세하게 설명한다.
먼저, 카운터 387에 대하여 기술한다.
카운터 387로서는 0에서 N-1=2n1까지 카운터 될 수 있으면 좋다. 예를 들면, 제40도와 같은 JK 플립플롭(JKFF를 사용한) n비트의 2진 카운터를 사용하면 좋다. 메모리의 호출 또는 기억을 행할 때는, 사전에 출력 X0~Xn-1을 2진수로 간주 하였을때 ＂-1＂, 즉 전 비트가 논리 1이 되도록 설정해 놓고, 데이터선 선택회로 384에 인가하는 것과 같은 펄스 ∮을 인가한다. 최초의 ∮에 인가에 의하여, 출력 X0~Xn-1은 ＂0＂, 즉 전비트가 논리 0이 되어, 이후 ∮의 인가와 같이 ＂1＂,＂2＂ ......와 변화한다.
따라서, ∮를 (j+1)회 인가한 후에는 카운터의 출력은 ＂j＂로 되어 있고(상술과 같이, 이때 데이터선 D1가 선택되어 있다), 현재 어느 데이터선이 선택되어 있는지의 지표로서 사용 될 수가 있다.
다음에, ROM388, 38) 및 비교회로 390, 391에 대하여 기술한다.
제41도에 1조의 ROM 및 비교 회로의 구성을 표시한다.
ROM으로서는, EPROM, E2PROM 또는 레이저에 의하여 절단하는 휴우스를 사용하여도 좋으나, 여기에서는 전기적으로 절단하는 휴우스 F0~Fn을 사용하고 있다.
휴우스 Fk가 절단되어 있느냐 여부를 검출하기 위하여, 2개의 엔한스먼트형 MOS 트랜지스터 Qk1,Qk2및 디플레이션형 MOS 트랜지스터 Qk3을 사용하여 랫치회로 LTk를 구성하고 있다. 랫치회로 LTk의 출력 Yk는 휴우스 Fk가 절단되어 있을 때에는 고전위(논리 19, 절단되어 있지 않을 때에는 저전위(논리 0)이 된다
이 랫치 회로의 출력 Y0~Yn-1과 상술한 카운터의 출력 X0~Xn-1과를, 배타적 논리화 게이트(EORk) 및 NOR 게이트(NOR)에 의하여 비교한다. 비교출력 ∮C는 X0=Y0, X1=Y1, ...., Xn-1=Yn-1일때에 한하여 논리 1이 된다. 따라서, 데이터선 Dj에 결함이 있어, 이것의 구제를 할때는 ＂j＂를 2진법에 표시된 것이 Yn-1,Y12, .... Y1Y0이 되도록 (즉, j=y020+y121…+yn-12n-) 각 휴우스를 절단하느냐 여부를 결정하면 좋다(1에 대응하는 휴우스를 절단하며, 0에 대응하는 휴우스는 절단하지 않는다). 이렇게 하면은, 카운터의 출력이 ＂j＂가 됐을 때(상술한 바와 같이, 이 때 데이터선 Dj가 선택되어 있다), 비교 회로의 출력 ∮C가 논리 1이 된다.
더욱이, 휴우스가 n개가 아니고(n+19개 있는 것은, 결함 구제를 하느냐 여부를 식별하기 위하여 1개의 휴우스(제7도의 Fn)가 필요하기 때문이다.
결함 구제를 행하지 않을 때에는, 휴우스 Fn를 절단하지 않고 놓아 두면, 출력 ∮C는 항상 논리 0이 된다.
결함 구재를 행할 때에는, 휴우스 Fn을 절단하고, 휴우스 F0~Fn-1에는 상술한 바와 같이하여, 구재하여야 할 떼이터 선의 위치에 의하여 절단하느냐를 결정하면 좋다.
다음에, 절환 회로 392에 대하여 기술한다.
회로 구성의 1예를 제42에 표시한다. 이것은, 상술의 비교 회로의 출력 ∮C0,∮C1에 따라서, 정규의 데이터선과 예비 데이터선의 절환을 행하는 회로이다.
∮C0,∮C1이 같이 논리 0일때에는, MOS 트랜지스터 Q1,Q2가 ON, Q3~Q6이 OFF가 되므로, 정규의 압출력선 I/O',I/O'를 거쳐서, 데이터선 선택회로 4에 의하여 선택된 데이터선과 입력 버퍼 386과의 사이에 데이터의 전송이 행하여 진다.
∮C0가 논리 1, ∮C1가 논리 0일 때에는, MOS 트랜지스터 Q3,Q4가 ON,Q1,Q2,Q5,Q6가 OFF가 되므로, 데이터의 전송은, 선 SD0,
Figure kpo00009
'와 385 또는 386과의 사이에서 행하여지며, 이때 384에 의하여 선택되어 있는 정규 입출력선 I/O',
Figure kpo00010
과의 사이에서는 행하여 지지 않는다.
즉, 정규의 데이터선이 예비 데이터선, 선 SD0에 의하여 치환된다. ∮C1이 논리 1, ∮C0가 논리 0일때는, 마찬가지로 정규의 데이터선이 예비 데이터선에 의하여 치환된다.
본 실시예에서는 2줄의 예비 데이터선이 있으므로, 2줄의 정규데이터선(Dj1및 Dj2로 한다)에 결함이 있어도 구제가능하다. 즉, ROM 388에 ＂j1＂를 389에 ＂j2＂를 기억하면 좋다.
이렇게 하면 정규의 데이터 선 Dj1, Dj2가 각각 에비 데이터선 SD0, SD1에 의하여 치환되는 것은 이상의 설명에서 명백할 것이다.
더욱이 본 실시예에 있어서는, 워드선의 결함 구제는 행하여 지지는 않는다. 그러나, 워드선은 데코우더 2에 의하여 임의의 1줄을 선택하도록 되어 있으므로, 워드선의 결함 구제는 종래와 마찬가지 수법으로 가능하다.
이상의 실시예는, 1줄의 워드선상의 전 메모리 셀에 대하여 순서대로 호출 또는 기억을 행하는 것이었으나, 워드선상의 1부의 메모리 셀 만을 호출 또는 기억의 대상을 하여도 좋다. 이 예를 제43도에 표시한다. 이것은 제38도의 실시예에 있어서, 1줄의 워드선상의 N개의 메모리 셀 중 N/4개만에 대하여 순차적으로 호출 또는 기억을 행하도록 한 실시예이다. 이하 본 실시의 상세한 설명을 한다.
메모리 어레이 381, 데코우더 382, 워드선 구동회로 383 및 호출 회로 SSA0, SSA1, SA0~SAN-1에 대하여는, 제38도의 실시에와 같다.
데이터선 선택회로 384는, 제38도와 마찬가지로, 클록펄스 ∮에 동기하여 데이터선을 순차적으로 선택하는 역할을 다하나, 본 실시예에 있어서는, N/4개의 데이터선군(4줄의 데이터선으로 된다)중에서 1개를 선택할 뿐이다.
데이터선 군 중의 1줄의 데이터선을 선택하는 것은, 어드레스 신호 am, am+1를 데코우더 393에 의하여 데코우더 한 신호에 의하여 행하여 진다.
am=am+1=0이면 데이텨선 D4l(l는 정수)가 am=1, am+1=0이면4l+1이 am=0, am=1, am+1=1이면4l+2가, am=am+1=1이면4l+3이 선택된다.
따라서, 시리얼에 호출 또는 기억을 행할 때에는 데이터선은 4줄마다에 N/4줄이 선택된다.
예를들면, am=am+1=0일대는 D0,D4,D5, ....DN-4가 순차적으로 선택된다.
다음에 본 실시예의 결함구제회로에 대하여 설명한다.
우선, 카운터 387은, 0에서 N/4-1=2n-2-1까지 카운트 되는 것이므로, n=2비트의 2진 카운터를 사용하면은 좋다. 카운터의 출력 X2~Xn-1은, 제38도의 경우와 같이, 현재 어느 데이터선군이 선택되어 있는지의 지표로서 사용할 수가 있다.
ROM 388, 389는 제41도에 표시한 것과 같다.
결함 구제를 행할 때는 ROM의 출력 y0~yn-1중, y~2~yn-1은 결람 구제하여야 할 데이터선의 데이터군내의 위치(즉, 어느 am, am+1의 조합일 때에 선택되는가)를 표시하도록 각 휴우스를 절단 하느냐를 결정한다.
다음에 비교회로 390, 391에 대하여 기술한다.
제44도에 비교회로의 구성을 표시한다. 이 회로 구성 자체는 제41도에 표시한 것과 같으나, 입력으로서 카운터의 출력 X2~Xn-1이외의 어드레스 신호 am,am+1을 넣는 점이 다르다.
비교 회로의 출력 ∮C는 am=y0, am+1=y1, X2=Y2, ... Xn-1=Yn-1일 때에 한하여 논리 1이 된다. 즉, 결함 구제하여야 할 데이터선이 속하는 데이터선 군과 선택되어 있어(X2=Y2, ... ,Xn-1=Yn-1), 또 어드레스 신호 am,am+1이 그 데이터선의 데이터선 군 내에서의 위치(S0,X1)과 일치하였을 때에 한하여 논리 1이 된다.
절환 회로 392는 제42에 표시한 것과 같으므로 설명은 생략한다.
제45도는 본 발명의 다른 실시예를 표시한다.
본 실시예의 특징은 오류정정부호(이하 ECC라고 약함)에 의하여 용장 비트를 만든 것이다.
ECC으로서는, 여기서는 간단히 하기 위하여, 정보 점수 4, 검사 점수 3의 순회 해밍 부호를 사용하고 있으나, 물론 다른 부호로도 본 발명은 적용 가능하다. 7줄의 데이터선 중, D0~D3가 정보 기억용이고, D4~D6가 ECC용의 용장 비트 기억용이다. ECC 용의 용장 비트의 부가는 부호화 회로 450이고, 오류 정정은 복호 회로 460으로 한다. 이하, 본 실시예를 상세하게 설명한다.
메모리 어레이 381, 데코우더 382, 워드선 구동 회로 383 및 센스 앰프 SSA0, SSA1, SA0~SAN-1에 대하여는, 제38도의 실시예와 같으나, 데이터선 선택회로 384는 정보 기억용 데이터선 뿐이 아니고, ECC 용의 용장 비트 기억용의 데이터선도 선택되도록 할 필요가 있다.
또, 후술 하는 바와 같이, 호출 동작의 경우에는, D0, D1, ...., D6,D0,D1,....D6의 순으로 각 데이터 선을 2회씩 선택할 필요가 있다.
제46도는 이들 요구를 충족시키는 회로의 1예이다.
다음에, 부호화 회로 450에 대하여 기술한다.
이것은, 순회 부호의 성질을 이용하여, 클록 펄스 ∮에 동기하여 시리얼에 부호화를 행하는 회로이다.
최초에 4회 ∮가 인가 되었을 때는, 외부 입력 단자 Din에서 입력 버터 385를 통하여 풀어온 데이터를, 그대로 입출력선 I/O에 낸다(이때, 동시에 용장 비트의 생성을 한다).
계속하여 3회 ∮이 인가 되었을 때는(이때는 Din에서의 데이터의 결함은 안함), 생성한 용장 비트를 순차적으로 I/O에 내놓는다. 데이터선 선택회로 4는, 데이터선을 D0,D1,....D6의 순으로 선택함으로 D0~d3상의 메모리 셀은 정보 비트(Din에서 들오온 데이터)가 D4~D6상의 메모리 셀에는 용장 비트가 각각 기억된다.
다음에 복호회로 460에 대하여 기술한다. 이것은 순회 부호의 성질을 이용하여, 클록 펄스 ∮에 동기하여, 시리얼에 복호를 행하는 회로이다.
초기에 7회 ∮가 인가 되었을 때에는, 데이터선 선택회로 384에 의하여 데이터선이 D0,D1,....D6의 순으로 선택되어, 각 메모리 셀에서 호출 된 데이터가 순차적으로 입출력선 I/O를 통하여 복호회로에 들어간다.
이때, 460은 신드로움의 계산을 한다.
다음에 7회 ∮가 인가되었을 때에 오류정정된 데이터를 순차적으로 I/O에 내놓는다. 이때, 재차 384에 의하여 데이터선이 D0,D1,....D6의 순으로 선택됨으로 정정된 데이터는 순차적으로 원래의 메모리 셀에 기억된다. 또, 정정된 데이터 중에서, 최초의 4비트(정보 비트)는 순차적으로 출력 버퍼를 거쳐서 외부 출력 단자 Dout에 낸다.
다음에, 본 실시예의 결함 구제회로를 설명한다.
우선, 카운터 387에 대하여 기술한다. 상술한 바와 같이 호출 동작의 경우는, 데이터선이 D0, D1,....D6의 순으로 선택됨으로 카운터 387의 출력은 ＂0＂,＂1＂,....＂6＂,＂0＂,＂1＂,....＂6＂의 순으로 변화하도록 하지 않으면 안된다. 이것은, 제47도에 표시하는 JK 플립플롭을 사용한 7진 카운터를 사용하면 실현이 된다.
ROM 388, 389, 비교회로 370, 391 및 절환 회로 392는, 제41도 및 제42도에 표시한 것과 같다.
단 데이터선이 ECC 용의 용장 데이터선도 포함하여 7줄이 있으므로, ROM의 비트수는 4비트(이중 1비트의 결함 구제를 행하느냐 여부의 식별용) 필요하며, 비교회로의 배타적 논리화 게이트는 3개 필요하다.
이상 설명한 바와 같이, 본 발명에 의하면, 데이터의 호출 기억을 시리얼로 하는 메모리에 결함 구제를 도입할 수가 있으므로, 소수의 결함이 있는 칩을 양품으로 할 수 있으며 효율을 향상 시킬 수가 있다.

Claims (28)

  1. 적어도 1개의 축적용량을 각각 갖는 다수개의 기억셀로 되는 기억어레이, 각 기억셀의 위치를 지정하는 어드레스 선택수단, 상기 기억셀에 접속하여 정보를 전송하는 데이터선, 상기 데이터선에 접속된 정보기억수단과 정보호출수단을 포함하는 다치기억 구조의 반도체 기억장치에 있어서, 상기 기억장치는 상기 기억셀에 적어도 3값 이상의 상이한 전압을 시계열적으로 순차적으로 공급하는 수단, 상기 정보호출수단으로서 적어도 정보판정수단, 상기 판정수단과 데이터선 사이에 마련된 제1의 전송게이트, 상기 제1의 전송 게이트와 상기 판정수단 사이에 마련된 바이어스 전하공급수단과 상기 판정된 정보를 일시적으로 기억하는 적어도 2개 이상의 축적셀을 마련한 열 레지스터를 포함하는 다치기억구조의 반도체 기억장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 바아어스 전압공급수단은 상기 용량과 상기 정보판정기구 사이에 있는 노드와 상기 용량에 접속되는 프리차아지 게이트, 상기 용량의 허용범위내에서 일시적으로 상기 데이터선에 전하를 공급하기 위한 펄스를 부여하고 그후 그러한 전하를 돌려보내는 수단을 포함하는 다치기억 구조의 반도체 기억장치.
  3. 특허청구의 범위 제2항에 있어서, 제2의 전송 게이트가 바이어스 전하공급수단을 형성하는 상기 정보판정기구와 상기 용량 사이에 마련되는 다치기억구조의 반도체 기억장치.
  4. 특허청구의 범위 제2항에 있어서, 상기 바이어스 전하공급수단을 구성하는 용량은 디플레이션형 MISFET로 형성되는 다치기억구조의 반도체 기억장치.
  5. 특허청구의 범위 제2항에 있어서, 상기 바이어스 전하공급수단을 구성하는 용량은 절연막위에 형성된 전극과 상기 절연막 아래에 형성된 고농도의 반도체 영역으로 되는 다치기억구조의 반도체 기억장치.
  6. 특허청구의 범위 제2항에 있어서, 상기 바이어스 전하공급수단을 구성하는 용량은 전극, 절연막, 기억셀을 형성하는 데 필요한 프로세스와 동일한 프로세스로 형성된 반도체를 포함하는 다치기억구조의 반도체 기억장치.
  7. 특허청구의 범위 제1항에 있어서, 상기 기억셀 어레이는 행 어드레스선(워드선)과 상기 데이터선과의 교점상에 위치하고, 상기 기억셀은 상기 축적용량과 상기 데이터선 사이에 접속한 상기 워드 게이트와 축적용량으로 이루어지고 상기 워드선으로 공급된 전압에 의해 제어되며, 워드 게이트에 적어도 3값 이상의 시계열적이 전압을 순차적으로 공급하는 수단을 마련하는 다치기억 구조의 반도체 기억장치.
  8. 특허청구의 범위 제1항에 있어서, 열 레지스터는 상기 각 판정수단마다 마련되고, 상기 기억셀에 공급될 3값 이상의 시계열적인 전압에 의해 상기 데이터선에 정보원이 되는 전하를 방전하는 타이밍에서 상기 열 레지스터는 기동하기 시작하고, 상기 시계열적인 전압과 동기해서 발생된 디지탈 2진 정보 또는 그 데코디드 정보를 상기 열 레지스터에 일시적으로 기억하는 수단이 마련되는 다치기억구조의 반도체 기억장치.
  9. 특허청구의 범위 제1항에 있어서, 상기 정보기억수단으로서 마련된 것은 적어도 상기 데이터선에 접속된 기억게이트와 리셋트 게이트를 마련한 수단이고, 상기 기억셀이 상기 리셋트 게이트에 의해 전하 캐리어로 충전된 후 상기 기억셀에 공급될 3값 이상의 시계열적인 전압과 동기된 기억정보에 해당하는 타이밍에서 상기 기억게이트를 기동하기 시작하여 전하 캐리어를 추출하며, 상기 기억셀내에 시계열적인 전압에 해당하는 3값 이상의 정보를 갖는 전하를 남게 하여 다치정보를 기억하는 수단인 다치기억구조의 반도체 기억장치.
  10. 특허청구의 범위 제9항에 있어서, 기억동작 이전의 호출동작에 의해 열 레지스터에 기억된 정보를 참조하여 상기 기억게이트로 타이밍 펄스를 부여하는 수단이 재생수단으로서 마련되는 다치기억구조의 반도체 기억장치.
  11. 특허청구의 범위 제1항에 있어서, 상기 기억셀에서 레벨마다 신호전하의 1/2에 해당하는 전하를 호출하고 각 판정을 위해 그 전하를 공급하는 참조셀(더미셀)이 마련되고, 판정을 위해 상기 더미셀로 부터 보내진 전하와 상기 신호전하를 비교하는 기구가 상기 정보판정수단으로써 마련되는 다치기억구조의 반도체 기억장치.
  12. 특허청구의 범위 제11항에서, 상기 기억셀에서 보내진 상기 신호전하를 호출하기 위한 데이터선과 상기 더미셀에서 보내진 참조전하를 호출하기 위한 데이터선이 병렬로 마련되고, 한쪽이 신호전하를 전송하면 다른쪽은 각각 참조전하를 전송하도록 상기 기억셀과 상기 더미셀이 배치되며, 상기 기억셀과 더미셀의 선택도 이곳에 따라 실행되는 행 어드레스 선택수다를 포함하는 다치기억구조의 반도체 기억장치.
  13. 특허청구의 범위 제11항에 있어서, 상기 정보판정수단으로써, 상기 기억셀에서 보내진 상기 신호전하와 상기 더미셀에서 보내진 참조전하가 그곳에 각각 입력되도록 2개의 등가입력단자가 마련되고, 적어도 한쌍의 MISFET의 드레인이 각각 상기 입력단자에 접속되며, 상기 입력단자도 서로 반대측의 게이트에 접속되는 플립플롭형 판정수단을 포함하는 다치기억구조의 반도체 기억장치.
  14. 특허청구의 범위 제11항에 있어서, 상기 정보판정수단으로써, 상기 기억셀에서 보내진 상기 신호전하와 상기 더미셀에서 보내진 상기 참조전하가 공급되는 2개의 등가입력단자가 마련되고 이 2개의 등가입력단자는 입력게이트에 각각 접속되며 소오스가 공통으로 접속되는 7쌍의 MISFET, 상기 공통 소오스에 접속된 전류공급수단, 상기 MISFET의 드레인에 각각 접속된 한쌍의 부하, 상기 MISFET의 입력게이트와 드레인단자를 단락하는 스위치를 포함하는 다치기억구조의 반도체 기억장치.
  15. 특허청구의 범위 제1항에 있어서, 상기 정보판정수단으로써, 상기 기억셀에서 보내진 신호전하가 입력되는 입력단자는 게이트에 접속되고, 드레인은 출력단자에 각각 접속되며 상기 게이트와 상기 드레인이 단락되었을 때 동작점이 써브 스렛쉬 홀드 영역에 설정되는 증폭용 MISFET, 상기 MISFET의 게이트 또는 드레인을 전원에 접속하는 제1의 스위치수단, 상기 MISFET의 게이트와 드레인을 단락 또는 개방하는 제2의 스위치수단과 상기 MISFET로 흐르는 전류를 제어하는 제3의 스위치수단을 갖는 증폭기를 포함하는 다치기억구조의 반도체 기억장치.
  16. 특허청구의 범위 제1항에 있어서, 또 입력 디지탈 2진 정보를 다치정보로 데코우딩하는 회로와 상기 데코디드 다치정보를 차례로 추출하고 기억동작시 상기 기억셀에 공급될 3값 이상의 시계열적인 전압과 동기해서 상기 기억수단에 상기 데코디드 다치정보를 전송하는 수단을 포함하는 다치기억구조의 반도체 기억장치.
  17. 특허청구의 범위 제1항에 있어서, 열 레지스터는 2진 정보만을 기억하는 축적셀로 구성되고, 다치 레벨의 수가 N일 때 적어도 N-1개 이상의 축적셀이 각 판정수단을 위해 마련되며, 어레이의 기억셀에서 보내진 상기 다치정보를 직접 기억하는 수단이 마련되고, 그런 다치정보를 차례로 보내고 그 다치정보를 기억하는 제2의 열 레지스터, 엔코우딩 회로로 제2의 열 레지스터의 정보를 동시에 전송하는 수단, 상기 다치정보를 상기 2진 정보로 변환하는 엔코우딩 회로를 갖는 엔코우더를 포함하는 다치기억구조의 반도체 기억장치.
  18. 특허청구의 범위 제1항에 있어서, 기억셀을 형성하는 용량을 구성하는 데 필요한 프로세스와 도일한 프로세스로 형성된 전극, 절연막과 반도체로 이루어진 의사 기억셀과 상기 의사 기억셀의 방전주기를 감지하고 발진주파수를 제어하는 수단을 갖는 가변 주파수의 트리거 펄스방생기를 포함하는 다치기억구조의 반도체 기억장치.
  19. 특허청구의 범위 제1 항에 있어서, 기억셀 어레이는 제1의 행 어드레스선, 상기 제1의 행 어드레스선(워드선)에 쌍을 이루며 상기 기억셀 어레이에 병렬로 마련된 제2의 행 어드레스선(프레이트선)의 교차점에 위치하고, 상기 기억셀은 상기 축적용량과 데이터선 사이에 마련된 워드 게이트와 상기 축적용량에 의해 형성되고, 상기 워드게이트의 게이트전극은 상기 워드선에 접속되고, 상기 축적용량의 전극은 상기 프레이트선에 접속되고, 선택된 행 어드레스의 상기 프레이트 선에 적어도 3값 이상의 시계열적인 전압을 차례로 공급하는 수단과 전자가 신호전하이면 상기 축적용량에 공급될 전압보다 낮은 전압에 의해 선택되고 정공이 신호전하이면 상기 축적용량에 공급될 전압보다 높은 전압에 의해 선택되고 상기 행 어드레스의 워드 게이트를 상기 프레이트선에 공급된 전압으로 도통하게 하는 수단이 마련되고, 1개의 단자가 각각 상기 데이터선에 접속되는 리셋트 게이트와 기억게이트는 적어도 기억수단으로써 마련되고, 상기 워드 게이트가 도통상태일 때 게이트에서의 찬넬 전위보다 전자가 신호전하이면 낮고, 정공이 신호전하이면 높은 전압을 부여하는 수단에 상기 리셋트 게이트의 다른 단자가 접속되고, 상기 워드 게이트가 도통상태일 때 게이트에서의 찬넬 전위보다 전자가 신호전하이면 높고, 정공이 신호전하이면 낮은 전압에 상기 기억게이트의 다른 단자가 접속되는 다치기억구조의 반도체 기억장치.
  20. 특허청구의 범위 제1 항에 있어서, 상기 열 레지스터는 입력신호의 전압변화의 타이밍에 따른 디지탈 정보를 제1 의 축적셀군에 기억하고, 다치기억 구조의 반도체 기억장치에서 상기 제1 의 축적셀군에 작용하는 제2의 축적셀군의 다수개의 열이 배치되므로 기억신호로서 상기 제1의 축적셀군에 기억된 정보를 호출하고, 상기 제2의 축적소자군에 상기 입력신호의 전압변화의 타이밍에 따른 디지탈정보를 기억하는 제1 의 수단, 선택된 열의 제2 의 축적셀군에서 병렬로 정보를 호출하는 제2 의 수단 및 상기 선택된 열의 상기 제1 의 축적셀군에 병렬로 정보를 기억하는 제3의 수단을 포함하는 다치기억구조의 반도체 기억장치.
  21. 특허청구의 범위 제1항에 있어서, 상기 제2의 축적셀군은 다치 축적구조를 갖는 상기 반도체 기억장치의 레벨의 수가 n일 때 log2n 이상의 최소 정수 m만큼의 셀을 갖는 다치기억구조의 반도체 기억장치.
  22. 특허청구의 범위 제2항에 있어서, 상기 제1의 수단이 입력신호의 전압변화의 타이밍에 따른 m비트의 코오드를 제2의 축적셀군이 접속된 기억용 제어선군에 공급하고, 또한 그곳으로 입력신호의 전압변화의 타이밍에 따른 디지탈 정보를 기억하는 다치기억구조의 반도체 기억장치.
  23. 특허청구의 범위 제20항에 있어서, 상기 제2의 수단은 선택된 열의 상기 제2의 축적셀군에 기억된 정보로 상기 제2의 축적소자군에 접속된 호출용 제어선군의 전압을 제어하는 다치기억구조의 반도체 기억장치.
  24. 특허청구의 범위 제3항 또는 제4항에 있어서, 상기 기억용 제어선군과 상기 호출용 제어선군이 상기 제1 및 제2의 수단에 공통으로 사용되는 다치기억구조의 반도체 기억장치.
  25. 특허청구의 범위 제1항에 있어서, 상기 제3의 수단이 각 열의 상기 제1의 축적셀군에 접속된 기억용 제어선군에서 기억될 정보를 공급하는 다치기억구조의 반도체 기억장치.
  26. 특허청구의 범위 제1항에 있어서, 상기 제2의 수단과 상기 제3의 수단이 상기 제2의 축적셀군에 기억된 정보의 호출과 상기 제1의 축적셀군에 정보의 기억을 동시에 실행하는 다치기억구조의 반도체 기억장치.
  27. 특허청구의 범위 제1항에 있어서, 또 클록 펄스와 동기에서 카운트하는 카운터, 결함이 있는 기억셀 또는 기억셀군의 위치를 기억하는 ROM, 상기 카운터의 출력과 상기 ROM의 정보 내용을 비교하는 비교기, 상기 비교기의 출력에 따라 정규 기억셀 또는 기억셀군과 예비 기억셀 또는 기억셀군을 전환하는 전환회로를 마련하여 결함구제를 실행하는 다치기억구조의 반도체 기억장치.
  28. 특허청구의 범위 제27항에 있어서, 상기 기억어레이는 다수개의 워드선과 다수개의 데이터선과의 고점에 기억셀을 마련하여 형성되고 클록 펄스와 동기해서 선택된 워드선상에 기억셀의 일부 또는 전부의 정보를 차례로 호출 또는 기억하는 수단을 포함하며, 상기 ROM은 결함이 있는 기억셀 또는 기억셀군을 포함하는 데이터선의 위치를 기억하기 위해 사용되고, 상기 전환회로는 상기 정규 데이터선과 상기 예비 데이터선을 전환하기 위해 사용되는 다치기억구조의 반도체 기억장치.
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