JP4643092B2 - 改良型多層ｄｒａｍ - Google Patents
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Description
【０００１】
本発明は、一般にダイナミックランダムアクセスメモリ（ＤＲＡＭｓ）に関し、特に、セル当たり１ビットより多く記憶するマルチレベルＤＲＡＭに関する。
【０００２】
（発明の背景）
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の記憶密度を向上させるために多くの技術が使用されている。これらは、物理的なセルの大きさの低減と、複合３次元セルキャパシタ構造を使用することを含んでいる。これら技術は益々高価になりつつある。市販のＲＡＭで成功裏に利用されるべき１つの追加された次元は、セル当たり１ビットより多く記憶することである。ＤＲＡＭのセルでは、この技術は、２個以上の異なる電圧レベルを１つのセルキャパシタに保持し、次に検知することを含み、マルチレベルＤＲＡＭ（ＭＬＤＲＡＭ）と呼ばれている。
【０００３】
図１（ａ）及び１（ｂ）に関して説明すると、図示の例は、２ビット 00, 01, 10, 11 の４組の論理ペアが、電圧 Vss=0 からVdd の範囲において等間隔の４つの電圧レベル、即ち、Vss, 1/3 Vdd, 2/3 Vdd, Vdd として表される方法を示すものである。１つのセルから２ビットを抽出するためには、セル電圧を少なくとも２つの基準レベルと比較しなければならない。最上位ビット（ＭＳＢ）は、セル電圧を Vdd／２の値のＭＳＢ基準値と比較することにより決定できる。セル電圧がVdd／２より大きい場合は、比較の結果として論理値１を得る。次に第２の比較が行われて最下位ビット（ＬＳＢ）を決定する。第２の比較は５Vdd／６の値の基準レベルを参照して行なわれる。この比較結果として、セル電圧が５Vdd／６より大きい場合は、論理値１が得られ、その他の場合は論理値０となる。
【０００４】
ＭＳＢ比較の結果が論理値０（即ち、セル電圧が１／２ Vdd/2より小さい）場合は、第２の比較はVdd／６のＬＳＢ基準レベルを用いて行なわれる。この比較により、セル電圧がVdd／６より大きい場合は論理値１が得られ、その他の場合は論理値０となる。
【０００５】
更にいくつかの異なるＭＬＤＲＡＭ構成が提案されている。これらの構成は、アナログのセル電圧を保持する技術と、セル信号を検知（センス動作）し復元するために用いられる技術とにおいて異なっている。従来の２レベル方式のＤＲＡＭ用の検知及び復元技術は公知であり、設計上はあまり大きな差異はない。しかし、ＭＬＤＲＡＭを実現するためには、検知及び復元の構成は異なる回路設計となる。マルチレベル方式の検知および復元構成は、キャパシタ上で許容された多くの電圧範囲の１つとして符号化されたデータを抽出する機能を備えねばならず、これはセンス動作と呼ばれている。また、上記構成は多数ビットの入力を受け取り、それらを多くの名目上の電圧レベルの中の１つに変換する機能も備えねばならず、これは復元（リストア）動作と呼ばれる。
【０００６】
様々な検出系の質を評価するに際し、考慮に入れるべき重要なパラメータがいくつかある。回路は１列あるいは２列のメモリセルの幅に少なくとも合致する必要がある点で、回路サイズは重要である。さらに、検出系はプロセス変化に反応を示さないものが望ましい。ＭＬＤＲＡＭで使用される電荷分担操作において、関連するキャパシタンスは多くのプロセスパラメータに依存しており、その各々は、セルとビット線キャパシタンスに異なる影響を与える。さらに、検出系はノイズにも反応を示さないものが好ましい。ＤＲＡＭは電気的にバランスしており、感度増幅器における共通モードノイズ除去率は非常に高い。この要件はＭＬＤＲＡＭに対しさらに重要であり、これは、ＤＲＡＭに比べノイズマージンがかなり減じられるからである。最後に、検出系の速度はＤＲＡＭに対する速度に匹敵するのが好ましい。
【０００７】
ある多レベル検出・復元法がT.Furuyamaら（「Furuyama」）により"An Experimental Two Bit/Cell Storage DRAM for Macro Cell or Memory on Logic Application"（IEEE J. Solid State Circuits, volume 24, No. 2, 388〜393頁, 1989年4月）というタイトルの論説に提案されており、その内容はここに盛り込まれているものとする。この構成では、図１（ｂ）に示されるように、四つの電圧レベルが２ビットにマップされる。多レベルデータを読み取るために、セル電荷はビット線と共有される。ビット線それ自身は、図２（ａ）、（ｂ）、（ｃ）に示されるように、副ビット線と呼ばれる三つの等しい部分に分割されるように修正される。一旦セル信号電荷が副ビット線を介して等しく共有されると、それらは信号ＳＷＴにより制御されたスイッチにより互いに離隔され、感度増幅器ＳＡは信号ＣＮＣＴにより制御されたスイッチを介して各副ビット線に接続される。多レベルデータは、図１（ｂ）に示されるように、セルキャパシタンスの比率によりビット線キャパシタンスに希釈された三つの基準電圧と並列に比較される。データバスは、三つの感度増幅器出力をバッファに搬送し、その後、三つの論理値は表１に示される機能に基づいて２ビットに変換される。表１では、感度増幅器はセル電荷を５／６Ｖｄｄ、１／２Ｖｄｄ、１／６Ｖｄｄとそれぞれ比較する。
【０００８】
表１：変換機能
データのリストア（修復）には、単に３つのサブビットラインからセンスアンプを分離することが必要であり、その後、これらを再接続する必要がある。また、電荷分配によって、ビットラインには同一の適当な電圧値（Ｖｄｄ，２Ｖｄｄ／３，Ｖｄｄ／３，Ｖｓｓ）が与えられる。一つのワードラインがアクティブな状態にされて、アドレスされたセルに所望のマルチレベル電圧が与えられる。
【０００９】
この方法による有利な点は、高速であり、しかも相対的に簡易なことである。３つのセンスアンプを用いることによって、同時に利用できる２ビット値が得られる。しかし、この方法では、記憶セルに充てるよりも大きな面積を周辺回路に割り当てなければならないため、ＭＬＤＲＡＭで約束する潜在的な密度利得（density gain）が減少してしまう。さらに、この方法の不利な点は、誤った参照値からのセンシングエラーの影響を受けやすいことである。エラーの可能性は、チップ上に発生させておくことが必要であり、サブビットラインのアレーにわたって分布しているグローバル参照電圧の使用によって生じる。グローバル参照電圧におけるわずかな誤りでさえこの方法においてエラーを引き起こすには十分である。
【００１０】
もう一つのＭＬＤＲＡＭ法がＰ．ギリガンによって、「A Sense and Restore Technique for Multilevel DRAM」（”マルチレベルＤＲＡＭにおけるセンス方法及びリストア方法”）IEEE Trans. on Circuits and System II: Analog and Digital Signal Processing、第４３巻、第７号、７月、１９９６９において提案されている（以下、「ギリガン法」という）。この提案されている方法では、フルヤマ法と同じリストア法が用いられているが、センシング法は異なっている。実施されているセルカラムのアーキテクチャでは、２対のサブビットラインを用いており、各対は図３（ａ）及び図３（ｃ）に示すように、センスアンプＳＡＬ、ＳＡＲを有している。４つのサブビットラインは、図３（ｂ）に示すように、トランジスタスイッチのマトリックスを用いて６通りの接続を行うことができる。また、各センスアンプＳＡＬ，ＳＡＲは、信号ＣＮＣＴＬ及びＣＮＣＴＲで制御されるさらに別のスイッチ対にわたっている各サブビット対から分離してもよい。さらに、フルヤマ法で用いられているセンスアンプの並行処理とは異なり、ギリガン法では連続センシングを行っている。
【００１１】
連続的な検出では、第１のセンスアンプの検出動作の結果は、第２の検出動作の基準電圧を生成するのに用いられる。初期検出動作では、マルチレベルデータをV DD／２と比較し、最終検出動作に必要な基準が生成される。第１の検出動作により、セル電圧がV DD／２よりも高いことが明らかになった場合には、第２の検出動作では、（希釈化の後）セル電圧を５V DD／６のＬＳＢ基準と比較する。逆に、第１の検出動作により、セル電圧がV DD／２よりも低いことが明らかになった場合には、ＶＤＤ／６は、ＬＳＢ基準として選択される。２つの検出動作の結果により、アドレッシングされたセルに対するＭＳＢおよびＬＳＢが生成される。この時点において、データはセンスアンプにラッチされ、読み出しの準備に入る。
【００１２】
この回路の利点は、検出および格納動作に対して局所的な構成要素を利用することである。よって、基準信号は、Furuyamaスキームにおけるような特別の基準セルというよりはむしろ、読み出されるセルを用いて生成される。これにより、全体の基準電圧の使用に起因するエラーの可能性を除去できる。しかし、連続的な検出により生じる、かなりの時間のペナルティも存在する。また、サイクル時間に加えられる、検出および復帰の間にビットラインの充電が必要な、さらなる動作が存在する。現在のシステムのさらなる欠点は、制御ロジックに要求される複雑さである。さらに、現在の検出スキームはまた、ＤＲＡＭプロセスのビットラインピッチには容易に適合しない。それは、センスアンプが、１セルカラムのピッチに適合する必要があるからである。
【００１３】
T. Okudaらにより説明されている第３のスキームは、IEEE J. Solid State Circuits, 32 巻, No. 11, 1743-1747頁, １９９７年１１月の”A Four Level Storage for - Gb DRAM”と題された論文で説明されている。Gillingham の実装のように、基準レベルは、連続的な検出を用いて改善されている。しかし、局所充電分配を用いてＬＳＢ基準電圧を生成するよりはむしろ、容量性結合法が利用されている。最上位ビットの値は、コンデンサ上に配置される。コンデンサは、中間基準から、１または２の取り得るＬＳＢ基準までの間で、第２の基準値を上下させる。このスキームの利点は、簡易なことである。必要とされる余分の回路は最小限ですみ、制御タイミングは、比較的簡単である。しかし、この設計の最も脆弱な面は、結合コンデンサを用いてＬＳＢ基準を生成することである。これらのコンデンサは、セルの容量と厳密に調和させなければならない。それは、比率のどんな誤差も、直接雑音マージンの低減に現れるからである。
【００１４】
よって、Furuyamaの実装による高速アクセスという利点に、Gillingham により提供された局所基準の生成の概念を与えるスキームの提供が望まれている。よって、少なくともいくつかの上述の不利益を軽減するメモリアーキテクチャが必要とされている。
【００１５】
（発明の概要）
本発明によれば、複数のメモリセルの各々にＮレベルの１つを記憶するダイナミックランダムアクセスメモリであって、上記メモリセルは該メモリセルへのデータの書き込み及びこれからのデータの読み出しのためのスイッチを介してビットライン対に結合された記憶コンデンサを有していて、上記メモリが、
（ａ）少なくとも（Ｎ−１）個のビットライン対であって、各ビットライン対はその間で第１のスイッチによって（Ｎ−１）個のサブビットラインに分割され、各ビットラインのサブビットラインはその間で第２のスイッチによって隣り合うサブビットライン対に結合されて、それぞれ（Ｎ−１）個の参照電圧の１つを生成するための（Ｎ−１）個のサブビットライングループを形成しているビットライン対と、
（ｂ）各サブビットライン対に結合されたセンスアンプと、
（ｃ）それぞれ、それに選択的に結合させるための参照セルを有している（Ｎ−１）個のサブビットライン対と、
（ｄ）それぞれ、その残りの（Ｎ−２）個に選択的に結合させるための一般セルを有している（Ｎ−１）個のサブビットライン対と、
（ｅ）スイッチを介してあるグループ内で選択的に結合されているサブビットライン対とを含んでいて、
上記グループ内のサブビットラインは複数の電圧の１つにプリチャージされ、
上記（Ｎ−１）個の参照電圧の１つは、上記グループ内のサブビットラインといっしょに短絡させることにより生成され、
参照電圧は、上記グループ内のビットライン対の１つの中の参照セル内に記憶されることを特徴とするダイナミックランダムアクセスメモリが提供される。
以下では、本発明は添付の図面を参照しつつ単に例示としてのみ説明される。
【００１６】
（発明を実施するための最良の形態）
以下の説明において図面中の同じ参照符号は同じ構成を示す。図５（ａ）と５（ｂ）において、それぞれが偶数または奇数ビットラインＢＬ０、ＢＬ１を持つ基本の基準サブビットライン対ＳＢＬ−ＲＷと発電（generate）サブビットライン対ＳＢＬ−ＧＷとは、それぞれ概略的に符号５０２、５３０により示されている。各サブビットライン対ＳＢＬ−ＲＷ、ＳＢＬ−ＧＷは、センスアンプ５０６と、それと連係し、プリチャージ信号ＰＲＥにより制御されるプリチャージデバイス５０９と、絶縁信号ＩＳＯにより制御されるセンスアンプ絶縁デバイス５０８と、Ｍ本のワードラインＷ（0）〜Ｗ（M-1）とを含む。図示していないが、センスアンプは典型的なバス接続を有する。
【００１７】
各サブビットライン対ＳＢＬ−ＲＷ、ＳＢＬ−ＧＷはまた、ビットラインＢＬ０、ＢＬ１を発電信号ＧＥＮに応答して、端子ＶＤＣに印加される電圧に接続するビットラインチャージ回路５１０を含んでいる。サブビットラインＳＢＬ−ＲＷ、ＳＢＬ−ＧＷは、Ｍ本の通常のワードライン５１２に加えて、さらに４つの専用のワードラインＲＷ０、ＲＷ１、ＧＷ０、ＧＷ１を含んでいる。以下の説明では、ワードライン信号ＲＷ０、ＲＷ１をまとめて「基準ワードライン」と称し、ワードライン信号ＧＷ０、ＧＷ１をまとめて「発電ワードライン」と称する。
【００１８】
Ｍ本のワードラインＷ（i）のそれぞれは、アクセストランジスタＴＳを介して蓄積コンデンサＴＳに接続される。ＳＢＬ−ＲＷ、ＳＢＬ−ＧＷの両サブビットラインは基準コンデンサＣＲと発電コンデンサＣＧを含む。
【００１９】
ＳＢＬ−ＲＷサブビットラインに対し、基準ワードラインＲＷは基準アクセストランジスタＴＲを介してそらぞれの基準セルコンデンサＣＲに接続される。基準コンデンサは、後述するように、生成された基準電圧を蓄積するために使用される。しかしながら、発電ワードラインＧＷは発電コンデンサＣＧに接続されない。一方、ＳＢＬ−ＧＷサブビットラインに対し、発電ワードラインＧＷは発電アクセストランジスタＴＧを介してそれぞれの発電セルコンデンサＣＧに接続される。しかしながら、基準ワードラインＲＷは基準コンデンサＣＲには接続されない。
【００２０】
このように、ＳＢＬ−ＲＷとＳＢＬ−ＧＷサブビットラインの唯一の違いは、ＳＢＬ−ＲＷの発電ワードライン上にはセルアクセストランジスタがなく、かつ、ＳＢＬ−ＧＷにおいて基準ワードライン上にアクセストランジスタがないという点であるようにみえる。双方の場合においてセルコンデンサを除くことも可能ではあるが、製造時の信頼性を高めるために配列の規則性の乱れを最小にするのが望ましい。トランジスタを効果的に除くことについての２つの可能な選択肢は、薄い酸化（拡散領域）部分を除くか、必要であればビットラインコンタクトを除くことである。このような方法及び他の方法は製造技術においてよく知られており、さらなる詳細な説明は行なわない。
【００２１】
図６を参照すれば、上述のようにサブビットライン・ブロック（sub-bitline blocks）を用いた４レベル，２ビットメモリ装置用のもので、本発明の一つの実施態様に係るＭＬＤＲＡＭ構造６００の模式的なダイアグラムが示されている。この構造を用いることで、フルヤマ（Furuyama）の高速アクセスの利点を、ギリンガム（Gillingham）のローカル（local）基準生成と組み合せることが可能である。本発明の主たる実施態様においては、各ビットライン・ペアは、等しい長さの３つのサブビットライン・ペア・セグメントに分割され、各セグメント（segment）は、高速で単一ステップのフラッシュ（flash）変換検出ができるように、検出増幅回路を備えている。新しいスキーム（scheme）は、包括的に生成された検出用の基準電圧を用いる代わりに、３つの基準レベルを局部的に生成するように、３つの隣り合うサブビットラインの間でチャージ（charge）分配技術を用いる。
【００２２】
従って、図６に示されるように、２つの基本的なサブビットライン・ペアＳＢＬ−ＲＷ及びＳＢＬ−ＧＷが、３個ずつの配列で配置されている。配列の列は、符号Т（上），Ｍ（中間），Ｂ（下）、及び符号のそばのコラムＬ（左），Ｃ（中央），Ｒ（右）によって特定される。各サブビットライン・ペアの位置は、水平座標（Ｌ，Ｃ，Ｒ）及び垂直座標（Т，Ｍ，Ｂ）によって特定される。かかる座標システムを用いれば、例えば上列で右側コラム（column）のサブビットライン・ペアは、座標値ТＲを有していると言える。サブビットラインは、信号ＳＷＴ０及びＳＷＴ１により制御される第１スイッチを介して、グループ内で水平に、すなわち、ＬとＣとＲとで相互に結合され得る。更に、サブビットラインは、信号ＲＥＦ０及びＲＥＦ１により制御される第２スイッチを介して、グループ内で垂直に、すなわち、ТとＭとＢとで相互に結合され得る。
【００２３】
サブビットライン・ペアの中間列ＭはＳＢＬ−ＲＷサブビットライン・ペアを構成し、一方、上側及び下側の列はＳＢＬ−ＧＷサブビットライン・ペアを構成している。サブビットライン・ペアの各々は、また、ＶＤＣ端子に結合された電圧供給において異なっている。それらは、以下の通りである：ТＬ及びＢＬはＶＤＤ（電力供給電圧）に接続されたＶＤＣを有し、ТＲ及びＢＲはＶＳＳ（グランド：ground）に接続されたＶＤＣを有し、そして、その他のものはＶＢＬＰとして言及されるＶＤＤ／２に接続されている。従って、図５（ａ）及び（ｂ）に示されるように、生成信号ＧＥＮはサブビットラインを適切なＶＤＣ電圧に接続する。特に、ＧＥＮ信号は、次回検出サイクルの用意に復元した後に基準電圧を発生させるために用いられる。サブビットライン接続スイッチＳＷＴ０及びＳＷＴ１並びに基準スイッチＲＥＦ０およびＲＥＦ１は、規則正しい配置を有し、水平及び垂直の両方向についてサブビットライン間の接続をもたらす。
【００２４】
上記の構造は単に例示的なものであり、回路の作動が記述されれば、この配置の他の可能な変形例があることが理解されよう。
まず最初に、その値は図１（ｂ）に示されているが、局部的な基準電圧を生成するためのチャージ分配技術について述べる。次に、検出−復元サイクルについて記述する。
【００２５】
SBL-RW サブビットラインからなる中央Ｍ列、つまり基準セルが、ML、MC、およびMR サブビットライン対を与える。MLを最初に考察する。TL、MLおよびBL内のサブビットラインは、GEN信号を宣言することにより、個別にそれぞれVSS、V BLPおよびV SSへプリチャージされる。すべてのサブビットネスのキャパシタンスが等しいことを確信するために、RW0、RW1、QW0およびGW1信号すべては、各サブビットラインが、ビットラインの寄生容量(Cb)プラス一つのメモリセルの寄生容量(Cc)に等しい同じキャパシタンスを持つように仮定される。チャージング後、サブビットラインは、一緒に短絡され(ＴからＭからＢ)、最終的な電圧VDD/6を得る。サブビットラインのCおよびRグループでも同じ動作が実行されるが、これらに対してチャージされた値は、TC、MCおよびBCに対しVDD/2の電圧を、TR、MRおよびBRに対して5VDD/6の電圧を生じさせる。３つの要求された基準が生成されると、その基準電圧は、L、CおよびR内の信号RW0およびRW1を完全に宣言することにより、基準セルCRに格納される。
【００２６】
この結果、VDC値から、正確な基準レベルがチャージの分担により生成され、この後、直ぐにそれは、すべての基準ワードラインを宣言することにより、基準セルに捕捉される。この新規なチャージ分担方法を通じて、基準電圧は正確に生成される。
【００２７】
図７を参照すると、デバイス600に対する制御タイミングが示される。図示した制御タイミングは、センスアンプがターンオンされ、ワードラインが宣言された初期状態を考慮したことにより、最も容易に理解される。その制御タイミングは、最初、多数レベルの回復を示し、その後、基準電圧の発生および最終的にアクセス(リード)を回復する。通常の動作では、サイクルの開始状態は、センスアンプがオフで、ワードラインがすべてオフであり、サブビットラインのすべてがVBLPにプリチャージされるとき、格納状態である。
【００２８】
動作を説明するために、W0(ワードライン０)が丁度アクセスされ、回復を待っていると仮定する。図７からわかるように、W0はレフトハンド(Ｌ)のサブビットラインに落ち付くことがわかる。先に述べたように、ワードライン(L,CまたはR)の位置が基準の動作を決定し、回復のために使用される信号を発生するので、これは重要な観察である。すべてのサブビットラインを回復する前の初期化開始状態が等しいキャパシタンスを持つように回路が設計される。設計により、サブビットライン上の合計のノードキャパシタンスは等しい。このことは、制御タイミングを見ることにより理解される。初期状態７０２では、次の信号がアクティブになる：W0,RW1L,RW0C,RW1C,RW0R,RW1R,GW0CおよびGWOR。すべての内部のサブビットラインスイッチ(SWT0,SWT1,REF0,REF1)はオフでセンスアンプはオンである。センスアンプにラッチされた値は、ビットラインにつき３個のセンスアンプがあるように、３ビットの“サーモメータコード”における複数レベルのデータを示す。コード化は表１に示される。３個のセンスアンプの４つの可能な状態は、それらの関係したバイナリ値にマッピングされる。コード化／エンコード化は、例えば参考のためにFuruyamaに開示されたように実行される。
【００２９】
リストア電圧は、フルヤマにおいて記述された方法で、１本の長いビットラインとともに、３本のサブビットラインを短絡することによって電荷の分配により発生される。その結果として得られた電圧は、期待された値と正確に一致するであろう。基準（参照）および発生ワードラインは、すべてのサブビットラインの静電容量を完全に平衡させるために用いられ、平行な複数のサブビットラインの間で短絡は無い。従来技術におけるリストアの問題点はこのように回避される。
【００３０】
再び図７を参照すると、リストアはまず、ＳＷＴ０をアサートして複数のＢＬ０サブビットラインをともに短絡させ、次いで、メモリセルにおける電圧を捕捉するワードラインＷ０を非活性化することにより生じる。このリストアは完全である。いま複数の基準電圧を、上述したように発生して複数の基準セルにおいて保存する必要がある。複数の基準のワードラインが非活性化されると同時に、複数の発生ワードラインは非活性化される。これは、プリチャージおよびアクセスサイクルの通常の初期状態を準備するものである。
【００３１】
当該回路は、非活性のプリチャージ状態に戻る。図７に図示したように、ＳＷＴ０およびＳＷＴ１スイッチはオンされ、ＲＥＦ０およびＲＥＦ１スイッチはオンされる。電荷の保存は、複数のサブビットライン（９つのサブビットラインの対）のすべてがプリチャージ電圧ＶＤＤ／２になる。この容易なプリチャージは、重大なプリチャージの問題点があるジリンガム（Gillingham）とは異なる。ジリンガムにおいては、すべてのセルが０１又は１０の状態にリストアされるという最悪の状態になる。通常はチップ上の制限された電流源であるプリチャージ電圧源が、それぞれを伝送する重い負荷でひどく荷重されている場合において、すべてのビットラインはＶＢＬＰに戻る。
【００３２】
この状態からランダムアクセスが生じるかもしれない。再び、ワードラインＷ０に沿った複数のセルがアクセスされると仮定する。それは偶数のワードラインであり、真のビットラインと関連しているので、ＳＷＴ１スイッチはアサートが解除されて、ＳＷＴ０を介して接続された真のビットラインのみを残す。それと同時に、ＲＥＦ０スイッチはアサートが解除される一方、相補的な複数のビットラインは短絡されたままである。基準のワードラインＲＷ１Ｌ、ＲＷ１ＣおよびＲＷ１Ｒ並びにワードラインＷ０はともにアサートされる。そして、複数のセンスアンプは、メモリセル中に保存された電荷を、基準セルに保存された電荷と比較する。プリチャージ電圧の絶対値に対する仕様値は無いが、それはＶＤＤ／２近傍の値であることのみである。その比較は、複数のサブビットラインのみが、その絶対値にかかわらず、同一のローカル的に発生されたプリチャージ電圧を有する。これは、結果がＶＢＬＰの絶対値に対してたいへん敏感であるときのＶＢＬＰと比較される従来技術からきわめて大きな進歩である。
【００３３】
上記セルからの電荷は、２つのスイッチを介して３本のサブビットラインと１つのセルとをわたって弱められる。複数の基準セル信号はそれぞれ、２つのスイッチＲＥＦｘを介して１つのセルから３本のサブビットラインと１つのセルとに対して共有される。全体的な容量の対称性は、以前は無視したが重要であるより高いオーダーの効果を、効果的に相殺する。例えば、電荷の注入は問題ではない。各信号及びすべての信号は、それに影響する等しい電荷の注入を有する。本発明のメモリは、以前の設計よりも高いオーダーで平衡化されている。電荷の共有が完了した後で、残りのスイッチＲＥＦ１及びＳＷＴ０は、各サブビットラインを完全に絶縁された状態にしてアサートが解除される。複数のセンスアンプはオンされ、データは再生されてラッチされる。これらの簡単なステップは、小さいアクセス時間を保証する。１つの最後の動作が、センシングの直後に実行される。すなわち、リストアを準備するために、ワードラインと同一のサブビットラインを共有しない基準及び発生ワードラインがアサートされる。この場合において、ＲＷ０Ｃ、ＲＷ０Ｒ、ＧＷ０Ｃ、及びＧＷ０Ｒがアサートされる。このことは、リストア動作が正確に１本のサブビットラインから構成されることを保証し、従って、センスアンプ当りの１つのセル容量は、適当なリストアのために必要とされる正確な容量の整合を保証する。
【００３４】
また、本発明の別の実施形態において、ＰＭＯＳ又はＮＭＯＳパストランジスタのいずれかか、もしくは完全に相補的なＣＭＯＳ伝送ゲートは、以下の信号、ＧＥＮ、ＳＷＴ０、ＳＷＴ１、ＲＥＦ０、ＲＥＦ１、ＩＳＯによって制御されるデバイスのために使用可能であることを観測することができる。
【００３５】
さらに、センスアンプにおけるプリチャージデバイスを、ＧＥＮ信号によって用いられるデバイスと結合することによって、デバイスの計数値を減少させることができる。１つのオプションは、センスアンプにおけるＩＳＯトランジスタとプリチャージデバイスとをともに省略することである。これを実行することは、センスアンプにおける電荷を必要とするが、この理由は、それが、基準発生の間にＶＤＣにプリチャージされる必要があるからである。従って、ノードＲ及びＳは、フローティング状態にされるか、又は同様にＶＤＣに短絡されている必要がある。このことは、望ましくない回路の複雑さをもたらすことがあり、領域を節約することはまったくない。
【００３６】
プリチャージ（アイドル）状態におけるような、回路の最後の状態は、目下、ＲＥＦ０、ＲＥＦ１、ＳＷＴ０、及びＳＷＴ１がオンのままであることを示している。これは、これらのスイッチがオフになるように変化される。これは、（アクセス中のときの）「サイクル」の最初のイベントを変化させるが、同様のタスクを達成するであろう。（ａ）スイッチをオフすることは、それをオンすることよりも高速であることと、（ｂ）すべてのサブビットラインを互いに接続されたままにしておくことは、ＶＢＬＰに対する複数のパスを提供し、従って、任意の種類の過渡的な差分電圧がサブビットライン間に現れる可能性を減少させることとを、仮定することができる。
【００３７】
そのアーキテクチャおよび参照の生成、センシングおよび復元方法は、セル毎に４つのレベル以外を記憶するＭＬＤＲＡＭに適用される。先行の開示は、２ビットの場合を詳細に述べており、ここで、レベル（Ｎ）の数は４である。セル毎に異なる数のレベルをもつＭＬＤＲＡＭは、以下の特性を有している。各々のセルは、ｌｏｇ２Ｎビットを記憶する。このビット数は、整数である必要はない。セルに記憶されるレベル間の電圧間隔は、ＶＤＤ／（Ｎ−１）である。参照電圧は、（１＋２ａ）ＶＤＤ／（２（Ｎ−１）），ａ＝｛０，１，…，（Ｎ−２）｝である。ビットラインペアの集合は、（Ｎ−１）個のビットラインペアを含む。各々のビットラインペアは、（Ｎ−１）個のサブビットラインペアを含む。従って、そのアレイは、図６に示される３×３の構成の代わりに、（Ｎ−１）×（Ｎ−１）個のサブビットラインペアを有する。ＲＥＦｘ制御トランジスタによって結合される（Ｎ−１）個のサブビットラインペアの集合の各々は、（Ｎ−１）個の参照電圧の１つを生成する。
【００３８】
セル毎のレベルの数は、２のパワーである必要はない。複数のセルが、１語としてひとまとめにされるとき、しばしば、より多い「全ての」ビットが使用できる。例えば、１つの３レベルのセルは、１．５８ビットを記憶し、故に、２つの３レベルセルは、３．１７ビットを記憶する。４つの５レベルセルが９.２９ビットを記憶し、２つの６レベルセルが５．１７ビットを記憶する。小数ビットを含む余分なビットは、エラー修正に使用される。
【００３９】
図６において、サブビットラインペアは、回路の機能を変化させることなく最配置されうる。縦列は並べ替えられることができる。同じように、横列も並べ替えられることができる。
【００４０】
ＲＥＦ０およびＲＥＦ１（図６参照）によって制御される余分なトランジスタは、サブビットラインペアの３×３の集合の間に接続されるように追加できる。これは、より均一なアレイを生成し、参照電圧を生成するときに、ビットラインキャパシタンスにおいて局在変化の影響を取り除く。追加のトランジスタは、ある状況下において、縦列の冗長性に打ち勝つ。
【００４１】
センスアンプデータは、好ましくは、以下の表に示されるようにグレーコード化表示を与えることができる。これは、単一の閾値のみに交差するセル値におけるエラーが１ビットにおけるエラーしか引き起こさないという効果がある。従って、これは、エラー修正符号化を使用するとき効果がある。
表 許可されたセンス増幅器状態の符号化
【００４２】
本発明は、特定の実施の形態を参照して述べられたが、添付の請求項の範囲に大要が述べられている本発明の精神と範囲とから逸脱せずに、その種々の変形が当業者に明らかである。
【図面の簡単な説明】
【図１】 Ａ、Ｂは、従来の１ビット記憶形態及び２ビット記憶形態における、記憶電圧及び参照電圧を示す模式図である（従来技術）。
【図２】 Ａ、Ｂ、Ｃは、従来技術に係るＭＬＤＲＡＭの実施形態を示す模式図である。
【図３】 Ａ、Ｂ、Ｃは、従来技術に係るもう１つのＭＬＤＲＡＭの実施形態を示す模式図である。
【図４】 Ａ、Ｂ、Ｃは、従来技術に係るもう１つのＭＬＤＲＡＭの実施形態を示す模式図である。
【図５】 Ａ、Ｂは、本発明の１つの実施の形態に係るサブビットライン対の模式図である。
【図６】 本発明の実施の形態に係るＭＬＤＲＡＭの実施形態の模式図である。
【図７】 図６に示す回路のタイミングチャートである。
本発明は、一般にダイナミックランダムアクセスメモリ（ＤＲＡＭｓ）に関し、特に、セル当たり１ビットより多く記憶するマルチレベルＤＲＡＭに関する。
【０００２】
（発明の背景）
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の記憶密度を向上させるために多くの技術が使用されている。これらは、物理的なセルの大きさの低減と、複合３次元セルキャパシタ構造を使用することを含んでいる。これら技術は益々高価になりつつある。市販のＲＡＭで成功裏に利用されるべき１つの追加された次元は、セル当たり１ビットより多く記憶することである。ＤＲＡＭのセルでは、この技術は、２個以上の異なる電圧レベルを１つのセルキャパシタに保持し、次に検知することを含み、マルチレベルＤＲＡＭ（ＭＬＤＲＡＭ）と呼ばれている。
【０００３】
図１（ａ）及び１（ｂ）に関して説明すると、図示の例は、２ビット 00, 01, 10, 11 の４組の論理ペアが、電圧 Vss=0 からVdd の範囲において等間隔の４つの電圧レベル、即ち、Vss, 1/3 Vdd, 2/3 Vdd, Vdd として表される方法を示すものである。１つのセルから２ビットを抽出するためには、セル電圧を少なくとも２つの基準レベルと比較しなければならない。最上位ビット（ＭＳＢ）は、セル電圧を Vdd／２の値のＭＳＢ基準値と比較することにより決定できる。セル電圧がVdd／２より大きい場合は、比較の結果として論理値１を得る。次に第２の比較が行われて最下位ビット（ＬＳＢ）を決定する。第２の比較は５Vdd／６の値の基準レベルを参照して行なわれる。この比較結果として、セル電圧が５Vdd／６より大きい場合は、論理値１が得られ、その他の場合は論理値０となる。
【０００４】
ＭＳＢ比較の結果が論理値０（即ち、セル電圧が１／２ Vdd/2より小さい）場合は、第２の比較はVdd／６のＬＳＢ基準レベルを用いて行なわれる。この比較により、セル電圧がVdd／６より大きい場合は論理値１が得られ、その他の場合は論理値０となる。
【０００５】
更にいくつかの異なるＭＬＤＲＡＭ構成が提案されている。これらの構成は、アナログのセル電圧を保持する技術と、セル信号を検知（センス動作）し復元するために用いられる技術とにおいて異なっている。従来の２レベル方式のＤＲＡＭ用の検知及び復元技術は公知であり、設計上はあまり大きな差異はない。しかし、ＭＬＤＲＡＭを実現するためには、検知及び復元の構成は異なる回路設計となる。マルチレベル方式の検知および復元構成は、キャパシタ上で許容された多くの電圧範囲の１つとして符号化されたデータを抽出する機能を備えねばならず、これはセンス動作と呼ばれている。また、上記構成は多数ビットの入力を受け取り、それらを多くの名目上の電圧レベルの中の１つに変換する機能も備えねばならず、これは復元（リストア）動作と呼ばれる。
【０００６】
様々な検出系の質を評価するに際し、考慮に入れるべき重要なパラメータがいくつかある。回路は１列あるいは２列のメモリセルの幅に少なくとも合致する必要がある点で、回路サイズは重要である。さらに、検出系はプロセス変化に反応を示さないものが望ましい。ＭＬＤＲＡＭで使用される電荷分担操作において、関連するキャパシタンスは多くのプロセスパラメータに依存しており、その各々は、セルとビット線キャパシタンスに異なる影響を与える。さらに、検出系はノイズにも反応を示さないものが好ましい。ＤＲＡＭは電気的にバランスしており、感度増幅器における共通モードノイズ除去率は非常に高い。この要件はＭＬＤＲＡＭに対しさらに重要であり、これは、ＤＲＡＭに比べノイズマージンがかなり減じられるからである。最後に、検出系の速度はＤＲＡＭに対する速度に匹敵するのが好ましい。
【０００７】
ある多レベル検出・復元法がT.Furuyamaら（「Furuyama」）により"An Experimental Two Bit/Cell Storage DRAM for Macro Cell or Memory on Logic Application"（IEEE J. Solid State Circuits, volume 24, No. 2, 388〜393頁, 1989年4月）というタイトルの論説に提案されており、その内容はここに盛り込まれているものとする。この構成では、図１（ｂ）に示されるように、四つの電圧レベルが２ビットにマップされる。多レベルデータを読み取るために、セル電荷はビット線と共有される。ビット線それ自身は、図２（ａ）、（ｂ）、（ｃ）に示されるように、副ビット線と呼ばれる三つの等しい部分に分割されるように修正される。一旦セル信号電荷が副ビット線を介して等しく共有されると、それらは信号ＳＷＴにより制御されたスイッチにより互いに離隔され、感度増幅器ＳＡは信号ＣＮＣＴにより制御されたスイッチを介して各副ビット線に接続される。多レベルデータは、図１（ｂ）に示されるように、セルキャパシタンスの比率によりビット線キャパシタンスに希釈された三つの基準電圧と並列に比較される。データバスは、三つの感度増幅器出力をバッファに搬送し、その後、三つの論理値は表１に示される機能に基づいて２ビットに変換される。表１では、感度増幅器はセル電荷を５／６Ｖｄｄ、１／２Ｖｄｄ、１／６Ｖｄｄとそれぞれ比較する。
【０００８】
表１：変換機能
【０００９】
この方法による有利な点は、高速であり、しかも相対的に簡易なことである。３つのセンスアンプを用いることによって、同時に利用できる２ビット値が得られる。しかし、この方法では、記憶セルに充てるよりも大きな面積を周辺回路に割り当てなければならないため、ＭＬＤＲＡＭで約束する潜在的な密度利得（density gain）が減少してしまう。さらに、この方法の不利な点は、誤った参照値からのセンシングエラーの影響を受けやすいことである。エラーの可能性は、チップ上に発生させておくことが必要であり、サブビットラインのアレーにわたって分布しているグローバル参照電圧の使用によって生じる。グローバル参照電圧におけるわずかな誤りでさえこの方法においてエラーを引き起こすには十分である。
【００１０】
もう一つのＭＬＤＲＡＭ法がＰ．ギリガンによって、「A Sense and Restore Technique for Multilevel DRAM」（”マルチレベルＤＲＡＭにおけるセンス方法及びリストア方法”）IEEE Trans. on Circuits and System II: Analog and Digital Signal Processing、第４３巻、第７号、７月、１９９６９において提案されている（以下、「ギリガン法」という）。この提案されている方法では、フルヤマ法と同じリストア法が用いられているが、センシング法は異なっている。実施されているセルカラムのアーキテクチャでは、２対のサブビットラインを用いており、各対は図３（ａ）及び図３（ｃ）に示すように、センスアンプＳＡＬ、ＳＡＲを有している。４つのサブビットラインは、図３（ｂ）に示すように、トランジスタスイッチのマトリックスを用いて６通りの接続を行うことができる。また、各センスアンプＳＡＬ，ＳＡＲは、信号ＣＮＣＴＬ及びＣＮＣＴＲで制御されるさらに別のスイッチ対にわたっている各サブビット対から分離してもよい。さらに、フルヤマ法で用いられているセンスアンプの並行処理とは異なり、ギリガン法では連続センシングを行っている。
【００１１】
連続的な検出では、第１のセンスアンプの検出動作の結果は、第２の検出動作の基準電圧を生成するのに用いられる。初期検出動作では、マルチレベルデータをV DD／２と比較し、最終検出動作に必要な基準が生成される。第１の検出動作により、セル電圧がV DD／２よりも高いことが明らかになった場合には、第２の検出動作では、（希釈化の後）セル電圧を５V DD／６のＬＳＢ基準と比較する。逆に、第１の検出動作により、セル電圧がV DD／２よりも低いことが明らかになった場合には、ＶＤＤ／６は、ＬＳＢ基準として選択される。２つの検出動作の結果により、アドレッシングされたセルに対するＭＳＢおよびＬＳＢが生成される。この時点において、データはセンスアンプにラッチされ、読み出しの準備に入る。
【００１２】
この回路の利点は、検出および格納動作に対して局所的な構成要素を利用することである。よって、基準信号は、Furuyamaスキームにおけるような特別の基準セルというよりはむしろ、読み出されるセルを用いて生成される。これにより、全体の基準電圧の使用に起因するエラーの可能性を除去できる。しかし、連続的な検出により生じる、かなりの時間のペナルティも存在する。また、サイクル時間に加えられる、検出および復帰の間にビットラインの充電が必要な、さらなる動作が存在する。現在のシステムのさらなる欠点は、制御ロジックに要求される複雑さである。さらに、現在の検出スキームはまた、ＤＲＡＭプロセスのビットラインピッチには容易に適合しない。それは、センスアンプが、１セルカラムのピッチに適合する必要があるからである。
【００１３】
T. Okudaらにより説明されている第３のスキームは、IEEE J. Solid State Circuits, 32 巻, No. 11, 1743-1747頁, １９９７年１１月の”A Four Level Storage for - Gb DRAM”と題された論文で説明されている。Gillingham の実装のように、基準レベルは、連続的な検出を用いて改善されている。しかし、局所充電分配を用いてＬＳＢ基準電圧を生成するよりはむしろ、容量性結合法が利用されている。最上位ビットの値は、コンデンサ上に配置される。コンデンサは、中間基準から、１または２の取り得るＬＳＢ基準までの間で、第２の基準値を上下させる。このスキームの利点は、簡易なことである。必要とされる余分の回路は最小限ですみ、制御タイミングは、比較的簡単である。しかし、この設計の最も脆弱な面は、結合コンデンサを用いてＬＳＢ基準を生成することである。これらのコンデンサは、セルの容量と厳密に調和させなければならない。それは、比率のどんな誤差も、直接雑音マージンの低減に現れるからである。
【００１４】
よって、Furuyamaの実装による高速アクセスという利点に、Gillingham により提供された局所基準の生成の概念を与えるスキームの提供が望まれている。よって、少なくともいくつかの上述の不利益を軽減するメモリアーキテクチャが必要とされている。
【００１５】
（発明の概要）
本発明によれば、複数のメモリセルの各々にＮレベルの１つを記憶するダイナミックランダムアクセスメモリであって、上記メモリセルは該メモリセルへのデータの書き込み及びこれからのデータの読み出しのためのスイッチを介してビットライン対に結合された記憶コンデンサを有していて、上記メモリが、
（ａ）少なくとも（Ｎ−１）個のビットライン対であって、各ビットライン対はその間で第１のスイッチによって（Ｎ−１）個のサブビットラインに分割され、各ビットラインのサブビットラインはその間で第２のスイッチによって隣り合うサブビットライン対に結合されて、それぞれ（Ｎ−１）個の参照電圧の１つを生成するための（Ｎ−１）個のサブビットライングループを形成しているビットライン対と、
（ｂ）各サブビットライン対に結合されたセンスアンプと、
（ｃ）それぞれ、それに選択的に結合させるための参照セルを有している（Ｎ−１）個のサブビットライン対と、
（ｄ）それぞれ、その残りの（Ｎ−２）個に選択的に結合させるための一般セルを有している（Ｎ−１）個のサブビットライン対と、
（ｅ）スイッチを介してあるグループ内で選択的に結合されているサブビットライン対とを含んでいて、
上記グループ内のサブビットラインは複数の電圧の１つにプリチャージされ、
上記（Ｎ−１）個の参照電圧の１つは、上記グループ内のサブビットラインといっしょに短絡させることにより生成され、
参照電圧は、上記グループ内のビットライン対の１つの中の参照セル内に記憶されることを特徴とするダイナミックランダムアクセスメモリが提供される。
以下では、本発明は添付の図面を参照しつつ単に例示としてのみ説明される。
【００１６】
（発明を実施するための最良の形態）
以下の説明において図面中の同じ参照符号は同じ構成を示す。図５（ａ）と５（ｂ）において、それぞれが偶数または奇数ビットラインＢＬ０、ＢＬ１を持つ基本の基準サブビットライン対ＳＢＬ−ＲＷと発電（generate）サブビットライン対ＳＢＬ−ＧＷとは、それぞれ概略的に符号５０２、５３０により示されている。各サブビットライン対ＳＢＬ−ＲＷ、ＳＢＬ−ＧＷは、センスアンプ５０６と、それと連係し、プリチャージ信号ＰＲＥにより制御されるプリチャージデバイス５０９と、絶縁信号ＩＳＯにより制御されるセンスアンプ絶縁デバイス５０８と、Ｍ本のワードラインＷ（0）〜Ｗ（M-1）とを含む。図示していないが、センスアンプは典型的なバス接続を有する。
【００１７】
各サブビットライン対ＳＢＬ−ＲＷ、ＳＢＬ−ＧＷはまた、ビットラインＢＬ０、ＢＬ１を発電信号ＧＥＮに応答して、端子ＶＤＣに印加される電圧に接続するビットラインチャージ回路５１０を含んでいる。サブビットラインＳＢＬ−ＲＷ、ＳＢＬ−ＧＷは、Ｍ本の通常のワードライン５１２に加えて、さらに４つの専用のワードラインＲＷ０、ＲＷ１、ＧＷ０、ＧＷ１を含んでいる。以下の説明では、ワードライン信号ＲＷ０、ＲＷ１をまとめて「基準ワードライン」と称し、ワードライン信号ＧＷ０、ＧＷ１をまとめて「発電ワードライン」と称する。
【００１８】
Ｍ本のワードラインＷ（i）のそれぞれは、アクセストランジスタＴＳを介して蓄積コンデンサＴＳに接続される。ＳＢＬ−ＲＷ、ＳＢＬ−ＧＷの両サブビットラインは基準コンデンサＣＲと発電コンデンサＣＧを含む。
【００１９】
ＳＢＬ−ＲＷサブビットラインに対し、基準ワードラインＲＷは基準アクセストランジスタＴＲを介してそらぞれの基準セルコンデンサＣＲに接続される。基準コンデンサは、後述するように、生成された基準電圧を蓄積するために使用される。しかしながら、発電ワードラインＧＷは発電コンデンサＣＧに接続されない。一方、ＳＢＬ−ＧＷサブビットラインに対し、発電ワードラインＧＷは発電アクセストランジスタＴＧを介してそれぞれの発電セルコンデンサＣＧに接続される。しかしながら、基準ワードラインＲＷは基準コンデンサＣＲには接続されない。
【００２０】
このように、ＳＢＬ−ＲＷとＳＢＬ−ＧＷサブビットラインの唯一の違いは、ＳＢＬ−ＲＷの発電ワードライン上にはセルアクセストランジスタがなく、かつ、ＳＢＬ−ＧＷにおいて基準ワードライン上にアクセストランジスタがないという点であるようにみえる。双方の場合においてセルコンデンサを除くことも可能ではあるが、製造時の信頼性を高めるために配列の規則性の乱れを最小にするのが望ましい。トランジスタを効果的に除くことについての２つの可能な選択肢は、薄い酸化（拡散領域）部分を除くか、必要であればビットラインコンタクトを除くことである。このような方法及び他の方法は製造技術においてよく知られており、さらなる詳細な説明は行なわない。
【００２１】
図６を参照すれば、上述のようにサブビットライン・ブロック（sub-bitline blocks）を用いた４レベル，２ビットメモリ装置用のもので、本発明の一つの実施態様に係るＭＬＤＲＡＭ構造６００の模式的なダイアグラムが示されている。この構造を用いることで、フルヤマ（Furuyama）の高速アクセスの利点を、ギリンガム（Gillingham）のローカル（local）基準生成と組み合せることが可能である。本発明の主たる実施態様においては、各ビットライン・ペアは、等しい長さの３つのサブビットライン・ペア・セグメントに分割され、各セグメント（segment）は、高速で単一ステップのフラッシュ（flash）変換検出ができるように、検出増幅回路を備えている。新しいスキーム（scheme）は、包括的に生成された検出用の基準電圧を用いる代わりに、３つの基準レベルを局部的に生成するように、３つの隣り合うサブビットラインの間でチャージ（charge）分配技術を用いる。
【００２２】
従って、図６に示されるように、２つの基本的なサブビットライン・ペアＳＢＬ−ＲＷ及びＳＢＬ−ＧＷが、３個ずつの配列で配置されている。配列の列は、符号Т（上），Ｍ（中間），Ｂ（下）、及び符号のそばのコラムＬ（左），Ｃ（中央），Ｒ（右）によって特定される。各サブビットライン・ペアの位置は、水平座標（Ｌ，Ｃ，Ｒ）及び垂直座標（Т，Ｍ，Ｂ）によって特定される。かかる座標システムを用いれば、例えば上列で右側コラム（column）のサブビットライン・ペアは、座標値ТＲを有していると言える。サブビットラインは、信号ＳＷＴ０及びＳＷＴ１により制御される第１スイッチを介して、グループ内で水平に、すなわち、ＬとＣとＲとで相互に結合され得る。更に、サブビットラインは、信号ＲＥＦ０及びＲＥＦ１により制御される第２スイッチを介して、グループ内で垂直に、すなわち、ТとＭとＢとで相互に結合され得る。
【００２３】
サブビットライン・ペアの中間列ＭはＳＢＬ−ＲＷサブビットライン・ペアを構成し、一方、上側及び下側の列はＳＢＬ−ＧＷサブビットライン・ペアを構成している。サブビットライン・ペアの各々は、また、ＶＤＣ端子に結合された電圧供給において異なっている。それらは、以下の通りである：ТＬ及びＢＬはＶＤＤ（電力供給電圧）に接続されたＶＤＣを有し、ТＲ及びＢＲはＶＳＳ（グランド：ground）に接続されたＶＤＣを有し、そして、その他のものはＶＢＬＰとして言及されるＶＤＤ／２に接続されている。従って、図５（ａ）及び（ｂ）に示されるように、生成信号ＧＥＮはサブビットラインを適切なＶＤＣ電圧に接続する。特に、ＧＥＮ信号は、次回検出サイクルの用意に復元した後に基準電圧を発生させるために用いられる。サブビットライン接続スイッチＳＷＴ０及びＳＷＴ１並びに基準スイッチＲＥＦ０およびＲＥＦ１は、規則正しい配置を有し、水平及び垂直の両方向についてサブビットライン間の接続をもたらす。
【００２４】
上記の構造は単に例示的なものであり、回路の作動が記述されれば、この配置の他の可能な変形例があることが理解されよう。
まず最初に、その値は図１（ｂ）に示されているが、局部的な基準電圧を生成するためのチャージ分配技術について述べる。次に、検出−復元サイクルについて記述する。
【００２５】
SBL-RW サブビットラインからなる中央Ｍ列、つまり基準セルが、ML、MC、およびMR サブビットライン対を与える。MLを最初に考察する。TL、MLおよびBL内のサブビットラインは、GEN信号を宣言することにより、個別にそれぞれVSS、V BLPおよびV SSへプリチャージされる。すべてのサブビットネスのキャパシタンスが等しいことを確信するために、RW0、RW1、QW0およびGW1信号すべては、各サブビットラインが、ビットラインの寄生容量(Cb)プラス一つのメモリセルの寄生容量(Cc)に等しい同じキャパシタンスを持つように仮定される。チャージング後、サブビットラインは、一緒に短絡され(ＴからＭからＢ)、最終的な電圧VDD/6を得る。サブビットラインのCおよびRグループでも同じ動作が実行されるが、これらに対してチャージされた値は、TC、MCおよびBCに対しVDD/2の電圧を、TR、MRおよびBRに対して5VDD/6の電圧を生じさせる。３つの要求された基準が生成されると、その基準電圧は、L、CおよびR内の信号RW0およびRW1を完全に宣言することにより、基準セルCRに格納される。
【００２６】
この結果、VDC値から、正確な基準レベルがチャージの分担により生成され、この後、直ぐにそれは、すべての基準ワードラインを宣言することにより、基準セルに捕捉される。この新規なチャージ分担方法を通じて、基準電圧は正確に生成される。
【００２７】
図７を参照すると、デバイス600に対する制御タイミングが示される。図示した制御タイミングは、センスアンプがターンオンされ、ワードラインが宣言された初期状態を考慮したことにより、最も容易に理解される。その制御タイミングは、最初、多数レベルの回復を示し、その後、基準電圧の発生および最終的にアクセス(リード)を回復する。通常の動作では、サイクルの開始状態は、センスアンプがオフで、ワードラインがすべてオフであり、サブビットラインのすべてがVBLPにプリチャージされるとき、格納状態である。
【００２８】
動作を説明するために、W0(ワードライン０)が丁度アクセスされ、回復を待っていると仮定する。図７からわかるように、W0はレフトハンド(Ｌ)のサブビットラインに落ち付くことがわかる。先に述べたように、ワードライン(L,CまたはR)の位置が基準の動作を決定し、回復のために使用される信号を発生するので、これは重要な観察である。すべてのサブビットラインを回復する前の初期化開始状態が等しいキャパシタンスを持つように回路が設計される。設計により、サブビットライン上の合計のノードキャパシタンスは等しい。このことは、制御タイミングを見ることにより理解される。初期状態７０２では、次の信号がアクティブになる：W0,RW1L,RW0C,RW1C,RW0R,RW1R,GW0CおよびGWOR。すべての内部のサブビットラインスイッチ(SWT0,SWT1,REF0,REF1)はオフでセンスアンプはオンである。センスアンプにラッチされた値は、ビットラインにつき３個のセンスアンプがあるように、３ビットの“サーモメータコード”における複数レベルのデータを示す。コード化は表１に示される。３個のセンスアンプの４つの可能な状態は、それらの関係したバイナリ値にマッピングされる。コード化／エンコード化は、例えば参考のためにFuruyamaに開示されたように実行される。
【００２９】
リストア電圧は、フルヤマにおいて記述された方法で、１本の長いビットラインとともに、３本のサブビットラインを短絡することによって電荷の分配により発生される。その結果として得られた電圧は、期待された値と正確に一致するであろう。基準（参照）および発生ワードラインは、すべてのサブビットラインの静電容量を完全に平衡させるために用いられ、平行な複数のサブビットラインの間で短絡は無い。従来技術におけるリストアの問題点はこのように回避される。
【００３０】
再び図７を参照すると、リストアはまず、ＳＷＴ０をアサートして複数のＢＬ０サブビットラインをともに短絡させ、次いで、メモリセルにおける電圧を捕捉するワードラインＷ０を非活性化することにより生じる。このリストアは完全である。いま複数の基準電圧を、上述したように発生して複数の基準セルにおいて保存する必要がある。複数の基準のワードラインが非活性化されると同時に、複数の発生ワードラインは非活性化される。これは、プリチャージおよびアクセスサイクルの通常の初期状態を準備するものである。
【００３１】
当該回路は、非活性のプリチャージ状態に戻る。図７に図示したように、ＳＷＴ０およびＳＷＴ１スイッチはオンされ、ＲＥＦ０およびＲＥＦ１スイッチはオンされる。電荷の保存は、複数のサブビットライン（９つのサブビットラインの対）のすべてがプリチャージ電圧ＶＤＤ／２になる。この容易なプリチャージは、重大なプリチャージの問題点があるジリンガム（Gillingham）とは異なる。ジリンガムにおいては、すべてのセルが０１又は１０の状態にリストアされるという最悪の状態になる。通常はチップ上の制限された電流源であるプリチャージ電圧源が、それぞれを伝送する重い負荷でひどく荷重されている場合において、すべてのビットラインはＶＢＬＰに戻る。
【００３２】
この状態からランダムアクセスが生じるかもしれない。再び、ワードラインＷ０に沿った複数のセルがアクセスされると仮定する。それは偶数のワードラインであり、真のビットラインと関連しているので、ＳＷＴ１スイッチはアサートが解除されて、ＳＷＴ０を介して接続された真のビットラインのみを残す。それと同時に、ＲＥＦ０スイッチはアサートが解除される一方、相補的な複数のビットラインは短絡されたままである。基準のワードラインＲＷ１Ｌ、ＲＷ１ＣおよびＲＷ１Ｒ並びにワードラインＷ０はともにアサートされる。そして、複数のセンスアンプは、メモリセル中に保存された電荷を、基準セルに保存された電荷と比較する。プリチャージ電圧の絶対値に対する仕様値は無いが、それはＶＤＤ／２近傍の値であることのみである。その比較は、複数のサブビットラインのみが、その絶対値にかかわらず、同一のローカル的に発生されたプリチャージ電圧を有する。これは、結果がＶＢＬＰの絶対値に対してたいへん敏感であるときのＶＢＬＰと比較される従来技術からきわめて大きな進歩である。
【００３３】
上記セルからの電荷は、２つのスイッチを介して３本のサブビットラインと１つのセルとをわたって弱められる。複数の基準セル信号はそれぞれ、２つのスイッチＲＥＦｘを介して１つのセルから３本のサブビットラインと１つのセルとに対して共有される。全体的な容量の対称性は、以前は無視したが重要であるより高いオーダーの効果を、効果的に相殺する。例えば、電荷の注入は問題ではない。各信号及びすべての信号は、それに影響する等しい電荷の注入を有する。本発明のメモリは、以前の設計よりも高いオーダーで平衡化されている。電荷の共有が完了した後で、残りのスイッチＲＥＦ１及びＳＷＴ０は、各サブビットラインを完全に絶縁された状態にしてアサートが解除される。複数のセンスアンプはオンされ、データは再生されてラッチされる。これらの簡単なステップは、小さいアクセス時間を保証する。１つの最後の動作が、センシングの直後に実行される。すなわち、リストアを準備するために、ワードラインと同一のサブビットラインを共有しない基準及び発生ワードラインがアサートされる。この場合において、ＲＷ０Ｃ、ＲＷ０Ｒ、ＧＷ０Ｃ、及びＧＷ０Ｒがアサートされる。このことは、リストア動作が正確に１本のサブビットラインから構成されることを保証し、従って、センスアンプ当りの１つのセル容量は、適当なリストアのために必要とされる正確な容量の整合を保証する。
【００３４】
また、本発明の別の実施形態において、ＰＭＯＳ又はＮＭＯＳパストランジスタのいずれかか、もしくは完全に相補的なＣＭＯＳ伝送ゲートは、以下の信号、ＧＥＮ、ＳＷＴ０、ＳＷＴ１、ＲＥＦ０、ＲＥＦ１、ＩＳＯによって制御されるデバイスのために使用可能であることを観測することができる。
【００３５】
さらに、センスアンプにおけるプリチャージデバイスを、ＧＥＮ信号によって用いられるデバイスと結合することによって、デバイスの計数値を減少させることができる。１つのオプションは、センスアンプにおけるＩＳＯトランジスタとプリチャージデバイスとをともに省略することである。これを実行することは、センスアンプにおける電荷を必要とするが、この理由は、それが、基準発生の間にＶＤＣにプリチャージされる必要があるからである。従って、ノードＲ及びＳは、フローティング状態にされるか、又は同様にＶＤＣに短絡されている必要がある。このことは、望ましくない回路の複雑さをもたらすことがあり、領域を節約することはまったくない。
【００３６】
プリチャージ（アイドル）状態におけるような、回路の最後の状態は、目下、ＲＥＦ０、ＲＥＦ１、ＳＷＴ０、及びＳＷＴ１がオンのままであることを示している。これは、これらのスイッチがオフになるように変化される。これは、（アクセス中のときの）「サイクル」の最初のイベントを変化させるが、同様のタスクを達成するであろう。（ａ）スイッチをオフすることは、それをオンすることよりも高速であることと、（ｂ）すべてのサブビットラインを互いに接続されたままにしておくことは、ＶＢＬＰに対する複数のパスを提供し、従って、任意の種類の過渡的な差分電圧がサブビットライン間に現れる可能性を減少させることとを、仮定することができる。
【００３７】
そのアーキテクチャおよび参照の生成、センシングおよび復元方法は、セル毎に４つのレベル以外を記憶するＭＬＤＲＡＭに適用される。先行の開示は、２ビットの場合を詳細に述べており、ここで、レベル（Ｎ）の数は４である。セル毎に異なる数のレベルをもつＭＬＤＲＡＭは、以下の特性を有している。各々のセルは、ｌｏｇ２Ｎビットを記憶する。このビット数は、整数である必要はない。セルに記憶されるレベル間の電圧間隔は、ＶＤＤ／（Ｎ−１）である。参照電圧は、（１＋２ａ）ＶＤＤ／（２（Ｎ−１）），ａ＝｛０，１，…，（Ｎ−２）｝である。ビットラインペアの集合は、（Ｎ−１）個のビットラインペアを含む。各々のビットラインペアは、（Ｎ−１）個のサブビットラインペアを含む。従って、そのアレイは、図６に示される３×３の構成の代わりに、（Ｎ−１）×（Ｎ−１）個のサブビットラインペアを有する。ＲＥＦｘ制御トランジスタによって結合される（Ｎ−１）個のサブビットラインペアの集合の各々は、（Ｎ−１）個の参照電圧の１つを生成する。
【００３８】
セル毎のレベルの数は、２のパワーである必要はない。複数のセルが、１語としてひとまとめにされるとき、しばしば、より多い「全ての」ビットが使用できる。例えば、１つの３レベルのセルは、１．５８ビットを記憶し、故に、２つの３レベルセルは、３．１７ビットを記憶する。４つの５レベルセルが９.２９ビットを記憶し、２つの６レベルセルが５．１７ビットを記憶する。小数ビットを含む余分なビットは、エラー修正に使用される。
【００３９】
図６において、サブビットラインペアは、回路の機能を変化させることなく最配置されうる。縦列は並べ替えられることができる。同じように、横列も並べ替えられることができる。
【００４０】
ＲＥＦ０およびＲＥＦ１（図６参照）によって制御される余分なトランジスタは、サブビットラインペアの３×３の集合の間に接続されるように追加できる。これは、より均一なアレイを生成し、参照電圧を生成するときに、ビットラインキャパシタンスにおいて局在変化の影響を取り除く。追加のトランジスタは、ある状況下において、縦列の冗長性に打ち勝つ。
【００４１】
センスアンプデータは、好ましくは、以下の表に示されるようにグレーコード化表示を与えることができる。これは、単一の閾値のみに交差するセル値におけるエラーが１ビットにおけるエラーしか引き起こさないという効果がある。従って、これは、エラー修正符号化を使用するとき効果がある。
表 許可されたセンス増幅器状態の符号化
本発明は、特定の実施の形態を参照して述べられたが、添付の請求項の範囲に大要が述べられている本発明の精神と範囲とから逸脱せずに、その種々の変形が当業者に明らかである。
【図面の簡単な説明】
【図１】 Ａ、Ｂは、従来の１ビット記憶形態及び２ビット記憶形態における、記憶電圧及び参照電圧を示す模式図である（従来技術）。
【図２】 Ａ、Ｂ、Ｃは、従来技術に係るＭＬＤＲＡＭの実施形態を示す模式図である。
【図３】 Ａ、Ｂ、Ｃは、従来技術に係るもう１つのＭＬＤＲＡＭの実施形態を示す模式図である。
【図４】 Ａ、Ｂ、Ｃは、従来技術に係るもう１つのＭＬＤＲＡＭの実施形態を示す模式図である。
【図５】 Ａ、Ｂは、本発明の１つの実施の形態に係るサブビットライン対の模式図である。
【図６】 本発明の実施の形態に係るＭＬＤＲＡＭの実施形態の模式図である。
【図７】 図６に示す回路のタイミングチャートである。
Claims (6)
- 複数のメモリセルの各々にＮレベルの１つを記憶するダイナミックランダムアクセスメモリであって、上記メモリセルは該メモリセルへのデータの書き込み及びこれからのデータの読み出しのためのスイッチを介してビットライン対に結合された記憶コンデンサを有し、上記メモリが、
（ａ）少なくとも（Ｎ−１）個のビットライン対であって、各ビットライン対はその間で第１のスイッチによって（Ｎ−１）個のサブビットラインに分割され、各ビットラインのサブビットラインはその間で第２のスイッチによって隣り合うサブビットライン対に結合されて、それぞれ（Ｎ−１）個の参照電圧の１つを生成するための（Ｎ−１）個のサブビットライングループを形成しているビットライン対と、
（ｂ）各サブビットライン対に結合されたセンスアンプと、
（ｃ）それぞれ、それに選択的に結合させるための参照セルを有している（Ｎ−１）個のサブビットライン対と、
（ｄ）それぞれ、その残りの（Ｎ−２）個に選択的に結合させるための一般セルを有している（Ｎ−１）個のサブビットライン対と、
（ｅ）スイッチを介してあるグループ内で選択的に結合されているサブビットライン対とを含んでいて、
上記グループ内のサブビットラインは複数の電圧の１つにプリチャージされ、
上記（Ｎ−１）個の参照電圧の１つは、上記グループ内のサブビットラインといっしょに短絡させることにより生成され、
参照電圧は、上記グループ内の上記ビットライン対の１つの中の参照セル内に記憶されることを特徴とするダイナミックランダムアクセスメモリ。 - 上記複数の電圧は、ＶＤＤ、ＶＳＳ及びＶＢＬＰの中の１つから選択されることを特徴とする請求項１に記載のメモリ。
- 複数のメモリセルの各々にＮレベルの１つを記憶するため、複数のメモリセルの一つを複数の参照電圧レベルと比較する方法であって、
（ａ）（Ｎ−１）個のビットライン対を横方向の行に配列し、
（ｂ）（Ｎ−１）個のビットライン対のそれぞれを（Ｎ−１）個のサブビットライン対に分割して、（Ｎ−１）個の縦方向のサブビットライングループを形成し、
（ｃ）上記グループ内のサブビットラインと交差してチャージシェアリングにより各縦方向のグループに（Ｎ−１）個の参照電圧の１つを生成し、
（ｄ）生成された参照電圧を、上記グループ内の少なくとも１つのサブビットライン中の各縦方向のグループに記憶させ、
（ｅ）ビットライン内のメモリセルを選択し、
（ｆ）各サブビットライングループ内の記憶された参照電圧を、選択されたメモリセルの電圧と比較し、これと同時に上記セルを全ての電圧参照レベルと比較するといった各ステップを含んでいる方法。 - 上記比較ステップが、センスアンプによって実行されることを特徴とする請求項３に記載の方法。
- 上記センスアンプが、上記比較を示す出力を生成することを特徴とする請求項４に記載の方法。
- 上記２値出力がエンコーダによってエンコードされることを特徴とする請求項５に記載の方法。
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