JP3771617B2 - 多重レベルドラム検出及び復元の方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、動的ランダムアクセスメモリ（ＤＲＡＭ）に関し、詳細には、各セルにおいて２ビット以上を表現するためにＤＲＡＭの各セルに可変信号を記憶する方法に関する。
【０００２】
【従来技術及びその課題】
Ｐｅｔｅｒ Ｇｉｌｌｉｎｇｈａｍによって発明された米国特許５，２８３，７６１において記載されたＤＲＡＭ多重ビットレベル記憶設計において、メモリセルにおいて記憶された電圧は、４つのレベルの一つである。記憶された電圧を読み取るために、メモリセルに記憶された電荷は、データ電圧を生成するためにビットラインにダンプされ、そしてデータ電圧は、符号ビットを設けるために第１基準電圧に関して、そして振幅ビットを設けるために符号ビットによって決定された第２基準電圧に関して検出される。第１基準は、４つのレベルの最高値と最低値の間の中間の電圧レベルである。第２基準電圧は、データ電圧が中間電圧レベルよりも低い場合に、４つのレベルの最低値よりも高く、かつ次最高値よりも低いように設定され、そしてデータ電圧が中間点よりも上である場合に、４つのレベルの第２最高値よりも高く、最高値よりも低い電圧に設定される。そのために、検出符号ビットに依存し、記憶コンデンサに整合するダミーコンデンサにおいて記憶された高レベル電荷は、３つのビットラインと、記憶コンデンサの静電容量の半分のコンデンサにダンプされる。その後、データ電圧は、（振幅ビットを設ける）基準ビットラインにおけるダンプ電圧よりも高い又は低い電圧であるかに関して検出され、これにより、データビットは、４つのレベルの一つとして読み取られる。
【０００３】
電荷をメモリセルに復元するために、全論理レベル、又はデータ電圧が最高又は最低であるか若しくは第２最低又は第２最高値であるかにより、それぞれその減衰バージョンが、セルに書き込まれる。これは、検出データ値に条件的に基づいた電圧を減衰させる回路を必要とした。そのような回路は、ＤＲＡＭセンス増幅器の密なピッチにおいて実現することが困難である。
【０００４】
米国特許５，２８３，７６１の説明は、参照としてここに採り入れられた。
【０００５】
【課題を解決するための手段】
本発明の方法において、記憶された電荷は、記憶コンデンサから複数の容量的に整合されたサブビットラインにダンプされ、検出電圧を設ける。その電圧は、第１基準レベルに関して検出される。第２基準レベルは、コンデンサ、好ましくは記憶コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより発生される。それから、検出電圧レベルは、第２基準レベルに関して検出される。
【０００６】
さらに具体的には、発明を具現するランダムアクセスメモリは、複数のメモリセルの各々において多重レベルの一つを記憶することができる。メモリは、メモリセルの列を具備し、セルは、メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備する。センス増幅器は、隣接ビットライン対に電圧センサーとして結合される。ビットラインは、スイッチによってサブビットラインに分割され、そして隣接ビットラインのサブビットラインは、スイッチによって結合される。記憶コンデンサに整合するダミーコンデンサは、ダミーを連結した各サブビットラインの静電容量が、記憶コンデンサを連結したサブビットラインの静電容量に整合する如く、スイッチを通して各サブビットラインに結合される。サブビットラインは、スイッチを通して選択的に連結され、そして記憶コンデンサとダミーコンデンサは、スイッチを通してサブビットラインに選択的に連結され、メモリセルに記憶されたデータを読み取る。詳細には、記憶された電荷は、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインにダンプされ、複数のサブビットラインにおいて検出電圧を確立する。一つのサブビットラインにおける電圧は、符号ビットを識別するために、第１基準電圧に対して検出される。第２基準電圧は、コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより発生され、振幅ビットを識別するために使用される。
【０００７】
立ち上がるワードラインからの容量結合による検出電圧の雑音を相殺するために、サブビットラインは、まず、連結されたダミーコンデンサで予充電される。ダミーコンデンサは、サブビットラインへ記憶コンデンサを連結する前に、サブビットラインから切断される。
【０００８】
発生基準電圧の減衰を記憶データ値の減衰にさらに密接に整合させるために、振幅ビットを検出するための検出電圧が、ダミーコンデンサにおいて記憶され、そして原記憶コンデンサが、基準電圧を設けるために電荷をダンプする。
【０００９】
好ましくは、記憶コンデンサに書き込まれる電圧は、高又は低電圧レベルにコンデンサを具える複数のサブビットラインを充電し、サブビットラインを共用電荷に連結することにより発生される。こうして充電されたサブビットラインの数は、多重レベルに対応する多重ビットの２進重みに依存する。電圧レベルは、記憶される多重レベル電圧に対応する特定ビット値に依存する。
【００１０】
メモリセルの各々において４つのレベルの一つを記憶するための好ましいシステムにおいて、各ビットラインは、２つのサブビットラインに分割される。各サブビットラインは、スイッチを通して、ビットライン対の各隣接サブビットラインと各対角サブビットラインに結合される。センサーは、その各端部において各ビットライン対に結合される。振幅ビットを検出するための基準電圧は、３つのサブビットラインにおいて符号ビットに対応する電荷をダンプすることにより発生される。記憶コンデンサに書き込まれる電圧は、２つのサブビットラインに符号ビットの値に対応する電荷を記憶し、一つのサブビットラインに振幅ビットの値に対応する電荷を記憶することにより発生される。３つの電荷は、３つのサブビットラインを連結することにより共用され、そして合成電圧が、記憶コンデンサにおいて記憶される。
【００１１】
発明のより良い理解は、添付の図面を参照して、以下の発明の説明を精読することにより獲得されるであろう。
【００１２】
【実施例】
本発明の好ましい実施態様において、２ビットデータが、単一ＤＲＡＭメモリセルにおいて記憶され、そこから検索される４つの電圧レベルの一つとして符号化されるが、システムは、付加的な電圧レベルを記憶するように設計しても良い。４つのデータレベルとセンス増幅器基準レベルは、局所ビットラインにおいて単純電荷再分布技術を通して生成される。第２センス増幅器と数個の付加スイッチが、この技術を実現するために、標準折り返しビットラインＤＲＡＭアーキテクチャーにおいて各列に追加される。合成構造は、標準１ビット／セルＤＲＡＭとして動作し、制御シーケンスを単に変更することによる性能の劣化は事実上ない。 ２ビットの情報を表現する表１に示された４つの電圧レベル△の一つが、各メモリセルにおいて記憶される。３つの基準レベルＲiは、符号（Ｓ）及び振幅（Ｍ）ビットの４つの組み合わせを区別するために必要である。雑音余裕は、標準１ビット／セルＤＲＡＭの３分の１である。
【００１３】
２ビットの検出は、最初に符号ビットと次に振幅ビットで順次に行われる。符号ビットは、振幅検出動作のための基準レベルを生成するために使用される。検出の後、符号及び振幅データは、標準ＤＲＡＭと同一の高速ページモード動作を通してアクセスされる。４レベルデータは、符号及び振幅データを保持するビットラインを電荷共用することによってメモリセルに復元される。
【００１４】
【表１】
【００１５】
図１は、多重レベルＤＲＡＭの単一列の回路図を示す。左と右の信号と素子は、それぞれ、文字ＬとＲによって指定される。各ビットラインＢとＢ＊は、２つの等しいサブビットラインＢＬ、ＢＲとＢＬ＊、ＢＲ＊に分割され、信号ＣとＣ＊によって制御されるｎチャネルパストランジスタＴＣとＴＣ＊によって連結される。対角的に対向したサブビットラインは、ＸとＸ＊によって制御されるｎチャネルパス素子ＴＸとＴＸ＊によって連結される。唯一のメモリセルＣＳ、ＴＳが各サブビットラインに結合されて示されるが、セルのアレイは、各々に結合され、列のアレイがあることが、認識される。左側（ＢＬ，ＢＬ＊）と右側（ＢＲ，ＢＲ＊）におけるサブビットライン対は、センス増幅器分離信号ＩＬとＩＲを分離素子ＴＩに対して表明することにより、それぞれ、センス増幅器１００と１０２に連結される。センス増幅器分離素子ＴＩはまた、チップ領域を節約するために、センス増幅器１００と１０２を隣接アレイと共用させる。サブビットライン対は、素子ＴＥに印加された等価信号ＥＬとＥＲにより独立に短絡され、そして素子ＴＰに印加された予充電信号ＰＬとＰＲによってＶｄｄ／２電圧に予充電される。
【００１６】
各サブビットラインは、コンデンサＣＤとアクセストランジスタＴＤのダミーメモリセルを有する。ダミーセルは、記憶セルに整合し、検出及び復元動作を通じてすべてのサブビットラインにおいて見られる静電容量を平衡させるために使用される。奇数及び偶数ダミーワードラインＤＬo、ＤＬe、ＤＲoとＤＲeは、通常イネーブルされる。ワードラインＷＬi又はＷＲiがアクセストランジスタＴＳをイネーブルするために選択される前に、対応するサブビットラインにおけるダミーワードラインが、オフにされる。
【００１７】
ワードライン及び他の信号を制御するｎチャネルパス素子は、全「１」レベルを伝えるために、Ｖｄｄよりも高いレベルに上げられなければならない。Ｖｐｐレベルは、バックバイアスとＶｄｄと等しいソース電圧を有するｎチャネル素子をオンにするために十分に高い電圧として規定される。
【００１８】
図１の回路の動作の概要は、次の如くである。ワードラインＷＬiによってイネーブルされるメモリセルは、読み取られ復元されると仮定される。しかし、サブビットラインの任意における任意のメモリセルが、同様にアクセスされる。
【００１９】
記憶コンデンサＣＳにおいて記憶された電荷は、ダミーセルを連結せずに、サブビットラインＢＬ＊において、そしてダミーセルを連結して、サブビットラインＢＲ＊においてダンプされ、多重レベル記憶電荷を表現する符号及び振幅ビットを別々に検出するためのサブビットラインにおいて検出電圧を設ける。それから、２つのサブビットラインは、トランジスタＴＣ＊によって分離され、そして記憶電荷がＶｄｄ／２中間レベルの上又は下にあるかを指示する符号ビットは、左側センサー１００によって検出される。
【００２０】
振幅ビットを検出するために、符号ビットによりＶｄｄ／２よりも上又は下の第２基準レベルが、サブビットラインＢＲにおいて設けられなければならない。その基準レベルは、記憶コンデンサＣＳから符号ビットの適切な電荷ダンプを行うことにより獲得される。ＢＲにおける発生基準レベルに関するＢＲ＊におけるレベルの検出により、右側センス増幅器１０２は、振幅ビットを設ける。
【００２１】
記憶コンデンサＣＤにおいて復元される電圧を再生するために、符号及び振幅ビットは、ＢＬ＊を含む３つのサブビットラインにおいて適切に共用される。
【００２２】
メモリ動作のさらに詳細な説明が、以下に提示される。図１におけるタイミング図を参照すると、ビットラインは、初期的に予充電され、制御信号ＥＲ、ＰＲ、ＥＬとＰＬによってＶｄｄ／２基準レベルに保持される。Ｖｄｄ／２基準レベルはまた、アクティブサイクルの開始において、完全に実現されたビットラインを等価することにより、電荷共用を通して生成される。このような方法で発生された基準レベルは、後述されるビットライン電荷共用により発生されるセルにおいて記憶された４レベルデータをより良く追跡する。しかし、メモリアクセスは、Ｖｄｄ／２基準レベル発生のこの方法が使用されるならば、低速になる。
【００２３】
特定メモリセル（例えば、ワードラインＷｌiによって制御されるもの）においてデータを読み取るために、適切なダミーワードライン（ＤＬo）が、まず、時点ｔ＝１２ｎｓにおいて非活動化される。（特定時点は、例としてのみ設けられる。）それから、ワードラインＷＬiは、メモリセルからサブビットラインＢＬ＊に４レベルデータをダンプするために、時点ｔ＝１８ｎｓにおいて立ち上げられる。このようにしてワードラインを順序付けることにより、立ち下がるダミーワードラインから浮動するサブビットラインへの容量結合は、立ち上がる正規ワードラインからの結合によって相殺され、そして平衡サブビットライン静電容量が維持される。多重レベルＤＲＡＭにおける小さな信号マージンのために、一対内のサブビットラインに不等に影響を及ぼすそのような結合を補償することは、特に重要である。ワードラインのほかに、サブビットライン連結（Ｃ，Ｃ＊）及び交差連結（Ｘ，Ｘ＊）信号は、不平衡結合を最小にするために注意深く使用されなければならない。ビットライン等価（ＥＬ，ＥＲ）とセンス増幅器分離（ＩＬ，ＩＲ）の如く共通モード信号は、折り返しビットラインアーキテクチャーの平衡性のために、信号を劣化させない。
【００２４】
スイッチは、適切な制御信号（Ｃ＊）によって時点ｔ＝２４ｎｓからｔ＝３３ｎｓまで一時的に閉じられ、セル電荷を反対のサブビットラインＢＲ＊に分布させ、ここで、セル電荷は、一層の処理のために保持される。それから、センス増幅器は、センス増幅器分離制御信号（ＩＬ）を立ち上げることにより、サブビットライン対に連結される。それから、符号ビット（Ｓ）は、時点ｔ＝４５ｎｓにおいて検出及び復元クロックＳＬ＊とＲＬを表明することにより検出される。検出及び復元クロックは、初期的にＶｄｄ／２に予充電されることに注意せよ。
【００２５】
２つの基準レベルｒi（ここでｉ＝＋１又は−１）の一方が、今、振幅ビットを検出するために必要とされる。必要な基準レベルは、先行する動作において検出された符号ビットの値によって決定される。表１を参照すると、全記憶電圧△がサブビットラインＢＲとその関連ダミーコンデンサＣＤにおいて保持されたならば、ｒiは、符号ビットが１又は０であるかにより、５Ｖｄｄ／６又はＶｄｄ／６のＲiに等しいことが見られる。しかし、ＣＳからビットラインへの記憶電荷のダンプは、Ｖｄｄ／２へのいずれかの電圧の減衰を生ずる。符号ビットを検出する際に、その減衰は、Ｖｄｄ／２の必要な中間レベル基準値に影響しない。しかし、中間レベルの上又は下であり、中間レベルに向かって減衰される２つのレベルを識別するために、２つのレベルの間の基準レベルもまた、減衰されなければならない。
【００２６】
減衰は、Ｃｃ／２Ｃｂに比例し、ここで、Ｃｃは、コンデンサＣＳを含む記憶セルの静電容量であり、そしてＣｂは、連結された記憶コンデンサ又はダミーコンデンサを含む各サブビットラインの静電容量である。記憶電荷がダンプされる２つのサブビットライン静電容量は、ＢＲ＊に連結されたダミー静電容量がＢＬ＊に連結された記憶静電容量に整合するために、整合される。
【００２７】
こうして、基準レベルｒiは、データが受けるＣｃ／２Ｃｂ減衰を擬態するために、２つのサブビットラインへメモリセルにおいて記憶されたＶｄｄ／６又は５Ｖｄｄ／６レベルをダンプする結果として規定される。こうして、
ｒi＝（Ｒi−Ｖｄｄ／２）Ｃｃ／２Ｃｂ＋Ｖｄｄ／２
５Ｖｄｄ／６及びＶｄｄ／６電圧基準に対する必要条件を除去するために、所望の基準レベルは、３つのサブビットラインへ符号ビットの値に対応する全レベル（Ｖｄｄ又はＶｓｓ）セルデータをダンプすることにより生成される。その解は、表１を参照することにより、直感的に見られる。Ｖｄｄ又は０と予充電電圧Ｖｄｄ／２の間の差は、５Ｖｄｄ／６又はＶｄｄ／６と予充電電圧の間の差よりも５０％高いことに注意せよ。５０％高い電荷差を５０％多いビットライン数に分布させると、同一の合成電圧を生ずる。こうして、全Ｖｄｄレベル符号ビットを取り、関連記憶又はダミーコンデンサにより、それを３つのサブビットラインに分布させ、２つのサブビットラインにＲｉを分布させる必要な減衰基準レベルを獲得することができる。数学的に、
ｒi＝（Ｒi−Ｖｄｄ／２）Ｃｃ／２Ｃｂ＋Ｖｄｄ／２
＝（Ｓ−Ｖｄｄ／２）Ｃｃ／３Ｃｂ＋Ｖｄｄ／２
ここで、Ｒi＝５Ｖｄｄ／６又はＶｄｄ／６、Ｓ＝Ｖｄｄ又は０
その目的のために、選択ワードライン（ＷＬi）は、符号ビットを記憶するために、時点ｔ＝７３ｎｓにおいて非活動化され、それから、ビットラインは、等価及び予充電制御信号（ＥＬ，ＰＬ）を表明することにより、Ｖｄｄ／２に予充電される。ダミーワードライン（ＤＬo）は、基準レベル発生動作のために準備において再活動化される。原データが記憶された同一メモリセルは、振幅ビットを検出するために基準レベルを発生するために使用される。これは、多重レベル検出において成分不整合誤りの一つの源を除去する。
【００２８】
その後、ビットライン予充電制御信号（ＰＬ）は、時点ｔ＝９０ｎｓにおいて非活動化されるが、等価信号（ＥＬ）は、アクティブのままであり、２つのサブビットラインＢＬとＢＬ＊を短絡させる。それから、ダミーワードライン（ＤＬo）が、非活動化され、そしてワードライン（ＷＬｉ）とビットライン連結信号（Ｃ）が、符号ビットを３つのサブビットラインＢＬ、ＢＬ＊とＢＲにダンプするために活動化され、ＢＲにおいて適切な基準レベルを生成する。それから、ビットライン連結信号は、ＢＲ＊における原セルデータとＢＲにおける発生基準レベルを保持するサブビットラインの右側対を完全に分離するために非活動化される。それから、振幅ビットは、信号ＩＲによって制御される右側センス増幅器分離素子をオンにし、時点ｔ＝１３０ｎｓにおいて検出及び復元クロックＳＲ＊とＲＲ＊を表明することにより、通常の方法において検出される。この点において、符号ビットと振幅ビットは、高速ページモードアクセスに対してセンス増幅器におて利用可能である。符号ビットを保持する左側センス増幅器は、時点ｔ＝１４３ｎｓにおいて制御信号ＩＬを再表明することにより、サブビットライン対に再連結され、その結果、書き込みデータが、ビットラインに転送される。
【００２９】
４レベルデータをメモリセルに復元するために、我々は、符号及び振幅ビットが同一値を有する時、全Ｖｄｄ又はＶｓｓレベルが必要とされることに注目する。符号及び振幅ビットが異なる時、符号ビットが２／３に重み付けられ、振幅ビットが１／３に重み付けられた中間電圧が、必要とされる。先行のＧｉｌｌｉｎｇｈａｍ特許において、２つの動作の一方が、ビットが異なるかにより、条件付きで選択される。本システムにおいて、その決定を行うために必要とされた論理は回避される。復元レベル△が、２つのサブビットラインを、符号ビットによって表現された全Ｖｄｄ又はＶｓｓレベルに充電し、単一サブビットラインを、振幅ビットによって表現された全レベルに充電し、その後、３つのサブビットラインを無条件で電荷共用することにより確立されることが認識される。
【００３０】
△＝２Ｓ／３＋Ｍ／３、ここで、Ｓ＝Ｖｄｄ又は０、Ｍ＝Ｖｄｄ又は０
【００３１】
【表２】
【００３２】
復元は、まず、センス増幅器分離制御信号ＩＲの表明を解くことにより、サブビットラインから振幅を保持するセンス増幅器を切断することにより達成される。それから、符号ビットＳは、時点ｔ＝１７０ｎｓにおいて適切な制御信号（Ｘ＊）を表明し、対角的に反対のサブビットラインＢＬ＊とＢＲを連結することにより、振幅ビット補数Ｍ＊を保持するサブビットラインＢＲに転送される。符号ビットを保持する左側センス増幅器は、一方の端子を共用する容量電荷の結果がＶｄｄ／２よりも悪くないが、他方の端子がＳ＊にとどまるために、状態変化の危険なしに、この負荷を駆動することができる。いったんビットラインＢＬ＊とＢＲがＳに十分に充電されたならば、センス増幅器分離制御信号ＩＬは、ビットラインから符号ビットを保持するセンス増幅器を切断するために非活動化される。ビットライン等価制御符号（ＥＲ）は、時点ｔ＝２００ＮＳにおいて表明され、３つのサブビットラインＢＬ＊、ＢＲとＢＲ＊を短絡させ、メモリセルを復元するために４つのレベルの一つを発生させる。それから、ワードライン（ＷＬｉ）は、メモリセルにおいてこのレベルを捕捉するために非活動化される。この点において、すべての制御信号は、予充電状態に復帰され、次のメモリサイクルを見越してビットラインを予充電させる。
【００３３】
多重レベルＤＲＡＭのデータ記憶とソフトエラー免除の信頼性は、所望のＣｃ／Ｃｂ比のための各サブビットラインに連結されたセル数を選択することにより調整される。標準１ビット／セル折り返しビットラインＤＲＡＭアレイは、センス増幅器、ダミーセル及び制御回路の特別セットの付加とともに、付加スイッチを挿入するためにビットラインを分裂させることにより、２ビット／セル多重レベルＤＲＡＭに変換される。１２８セル／ビットラインを有する一般１６Ｍ ＤＲＡＭにおいて、特別の構成要素は、チップ領域を２０％小だけ追加する。多重レベルＤＲＡＭは、雑音と構成要素不整合により感応する。オフセット電圧補償センス増幅器の使用は、検出精度を改良する。
【００３４】
別の実施態様は、図３〜図１４を参照して示される。折り返しビットラインが示され、ＦＥＴ１と３のソースドレイン回路を介して連結された導体対ＢＬ、ＢＬ＊とＢＲ、ＢＲ＊から成る。ＦＥＴ１のゲートは、論理信号Ｃによってイネーブルされ、そしてＦＥＴ３のゲートは、論理信号Ｃ＊によってイネーブルされ、これらの両方は、Ｖｄｄ又はＶｐｐ（少なくともＶｄｄ＋Ｖｔｎ、ここで、Ｖｔｎは、ＦＥＴの動作のしきい電圧である）レベル論理信号である。
【００３５】
ＦＥＴ５は、そのソースドレイン回路をＢＬとＢＬ＊の間に連結させ、そしてＦＥＴ７は、そのソースドレイン回路をＢＲとＢＲ＊の間に連結させる。それぞれの信号ＥＬとＥＲによってイネーブルされた時、ＦＥＴ５と７は、対応する左及び右導体対を短絡させる。
【００３６】
セルコンデンサ９は、ＦＥＴ１１のソースドレイン回路を介してＢＬ＊に連結され、そしてダミーコンデンサ１３は、ＦＥＴ１５のソースドレイン回路を介して、ＢＲ＊に連結される。ＦＥＴ１１のゲートは、ワードラインＷＬｉに連結され、そしてＦＥＴ１５のゲートは、行ラインＤＲoに連結される。同一名のワードラインにおける信号ＷＬｉは、ＦＥＴ９をイネーブルさせ、こうして、ＢＬ＊からの電荷をコンデンサ９において記憶させ、又はコンデンサ９に記憶された電荷をＢＬ＊にダンプさせる。同様に、同一名のワードラインにおける信号ＤＲoは、ＦＥＴ１５をイネーブルさせ、こうして、ＢＲ＊からの電荷をコンデンサ１３において記憶させ、又はコンデンサ１３に記憶された電荷をＢＲ＊にダンプさせる。
【００３７】
一対のＦＥＴ１７と１９のソースドレイン回路は、図１４に示された如く左側センス増幅器２１にＢＬとＢＬ＊を結合させ、そして一対のＦＥＴ２３と２５のソースドレイン回路は、図１４に示されたものに対応する右側センス増幅器２７にＢＲとＢＲ＊を結合する。ＦＥＴ１７と１９のゲートは、ＩＬ信号によって駆動され、そしてＦＥＴ２３と２５のゲートは、ＩＲ信号によって駆動される。一対のＦＥＴ２９と３１のソースドレイン回路は、ＢＬ＊とＢＬの間に直列に連結され、それらの接合部は、予充電電圧Ｖｄｄ／２のソースへ連結される。一対のＦＥＴ３３と３５のソースドレイン回路は、ＢＲ＊とＢＲの間に直列に連結され、それらの接合部は、予充電電圧Ｖｄｄ／２のソースへ連結される。ＦＥＴ２９のゲートは、ＰＬo信号によって駆動され、ＦＥＴ３１のゲートは、ＰＬe信号によって駆動され、ＦＥＴ３３のゲートは、ＰＲe信号によって駆動され、そしてＦＥＴ３５のゲートは、ＰＲo信号によって駆動される。
【００３８】
ＦＥＴ３７のソースドレイン回路は、ＢＬ＊とＢＲの間に連結され、そしてＦＥＴ３９のソースドレイン回路は、ＢＬとＢＲ＊の間に連結される。ＦＥＴ３７のゲートは、Ｘ＊信号によって駆動され、そしてＦＥＴ３９のゲートは、Ｘ信号によって駆動される。
【００３９】
上記の回路は、下記の発明の説明において使用されるが、いろいろな折り返しビットライン導体に連結された他の回路構成も、図示された如く使用される。しかし、それらは、４つの値の一つを取るビットの値がいかに検出されるかの特別の説明に参与しないために、それらは、言及されない。折り返しビットライン、補助回路構成とビットラインの他の導体に連結された回路構成の構造は、技術における当業者には理解されるが、その特別な回路構成の議論は、冗長であると考えられる。また、技術における当業者は、参照としてここに採り入れられた、米国特許５，２８３，７６１において記載された発明の動作方法を理解するものである。
【００４０】
この明細書においては、規約もまた使用され、この場合、要素又は電圧が高である時、これは、高論理レベルが適用されることを意味する。高論理レベルは、特に注記しない限り、Ｖｄｄであるとみなされる。要素又は電圧が低である時、これは、低論理レベルが適用されることを意味する。低論理レベルは、特に注記しない限り、０又はＶｓｓであるとみなされる。
【００４１】
本発明の動作の説明は、図３〜図１３を参照し、すべて図１２と図１３に関連して、以下に与えられる。図１２の各ラベル付き垂直セグメントは、図１〜図１３の一つに対応する段階である。
【００４２】
図３は、読み取りサイクルにおける第１段階、予充電段階を示す。この場合、ＤＬo、ＤＬe，ＤＲo、Ｄｒe、ＥＬ、ＰＬo、ＰＬe、ＰＲe、ＰＲoとＥＲは、高である入力のみであり、図１２に示された他のものは、低である。ダミーワードラインＤＬo、ＤＬe、ＤＲoとＤＲeは、高である時、値Ｖｐｐを有する。結果として、導体対ＢＬとＢＬ＊、及びＢＲとＢＲ＊の各々は、他の対から分離され、導体対ＢＬとＢＬ＊は、ＦＥＴ５を通して連結され、そして導体対ＢＲとＢＲ＊は、ＦＥＴ７を通して連結される。予充電電圧は、ＦＥＴ２９と３１を通してＢＬ＊とＢＬに印加され、そして予充電電圧は、ＦＥＴ３３と３５を通してＢＲとＢＲ＊に印加される。
【００４３】
結果として、ＢＬ、ＢＬ＊、ＢＲとＢＲ＊、及びダミーセルコンデンサは、電圧Ｖｄｄ／２に予充電される。
【００４４】
図４に示された第２段階において、高であったＤＬo、ＥＬ、ＰＬo、ＰＬe、ＰＲe、ＰＲoとＥＲ入力は、低になり、続いて、ＷＬｉとＣ＊が高（Ｖｐｐ電圧）になり、一方、ＤＬe、ＤＲeとＤＲoは高のままである。結果として、ＢＬ＊とＢＲ＊は連結され、ダミーコンデンサ１３は、ＦＥＴ１５を通してＢＲ＊に連結され、そしてコンデンサ９は、ＢＬ＊においてその電荷をダンプする。ＢＬ＊においてダンプされた電荷は、ダミーコンデンサ１３に伝達され、ここで、それは共用される。ＢＬ＊とＢＲ＊における合成電圧は、
（△−Ｖｄｄ／２）Ｃｃｅｌｌ／（Ｃｃｅｌｌ＋Ｃｂｌ）＋Ｖｄｄ／２
であり、ここで、Ｃｃｅｌｌは、電荷記憶コンデンサ９の静電容量であり、△は、コンデンサ９における初期電圧であり、そしてＣｂｌは、ビットライン導体ＢＬ＊とＢＲ＊の静電容量とダミーコンデンサ１３の静電容量の合計である。ＢＬとＢＲにおける電圧は、Ｖｄｄ／２である。
【００４５】
図５に示された次の段階において、ＷｌｉとＤＲoは、なお高であり、こうして、コンデンサ９と１３は、ＢＬ＊とＢＲ＊になお結合される。しかし、Ｃ＊は、低になっている。今、ＩＲは高（Ｖｐｐ）になり、ＳＲ＊は、Ｖｓｓにさせられ、そしてＲＲは、Ｖｄｄにさせられ、右側センス増幅器２７にＢＲ＊を検出させる、即ち、ＢＲによって保持されたＶｄｄ／２よりも高い又は低いかを検出させる。結果として、ＢＲ及びＢＲ＊導体は、全論理レベル／ＳとＳにされ、ＢＲとＢＲ＊における極性は、ＢＲにおける電圧がＶｄｄ／２よりも高い又は低いかに依存する。この論理レベルは、コンデンサ９によって元来記憶されたビットの符号を指示し、そして右側センス増幅器２７の出力ＳＲ＊とＲＲにおいて出現する。
【００４６】
ＤＲo信号が高であると、ＢＲ＊導体における論理レベルの値は、ＦＥＴ１５を通して、ダミーコンデンサ１３において記憶される。センス増幅器２７は、その出力リードＳＲ＊とＳＲにおいて符号ビット検出論理レベルを維持する。
【００４７】
図６は、サイクルにおける次の段階を示し、この場合、ＤＲo及びＩＲ信号は、低になり、そしてＥＲ、ＰＲo及びＰＲe信号は、高になる。結果として、ＢＲとＢＲ＊は、ＦＥＴ７を通して連結され、そして予充電電圧Ｖｄｄ／２は、ＢＲとＢＲ＊に印加される。導体ＢＬ、ＢＲとＢＲ＊の各々は、予充電電圧Ｖｄｄ／２を保持する。符号ビットの値は、ダミーコンデンサ１３において記憶される。
【００４８】
次の段階は、図７に示される。信号ＣはＶｐｐ又はＶｄｄへ高になり、ＢＬ及びＢＲリードをＦＥＴ１を通して連結させる。Ｐｒe及びＰＲo信号は、低になり、Ｖｄｄ／２を切断する。ＥＲ信号は高のままであり、ＢＲとＢＲ＊をＦＥＴ７を通して連結させる。こうして、ＢＬ、ＢＲとＢＲ＊のすべてが、連結される。それから、ＤＲoは、Ｖｐｐへ高になり、ダミーコンデンサ１３にＢＲ＊において電荷をダンプさせ、これは、ＢＬ、ＢＲとＢＲ＊に共用され、共用電圧ｒｉを生ずる。
【００４９】
ｒｉ＝（Ｒｉ−Ｖｄｄ／２）（Ｃｃｅｌｌ／Ｃｃｅｌｌ＋Ｃｂｌ）＋Ｖｄｄ／２この電圧は、ＢＬ＊における電圧の振幅が、次の段階において測定される基準レベルである。等価セル基準電圧を表現するＲｉは、符号ビット＝１に対して５Ｖｄｄ／６であり、そして符号ビット＝０に対してＶｄｄ／６になる。
【００５０】
次の段階は、図８において示される。信号Ｃは、低になり、ＦＥＴ１をディスエーブルさせ、こうして、ＢＬとＢＲを互いに切断する。ＰＲe、ＰＲoとＥＲは、高になり、そしてＤＲoは、Ｖｐｐにおいて高のままである。こうして、前述の方法で、Ｖｄｄ／２予充電電圧は、ＢＲ、ＢＲ＊とダミーコンデンサ１３に印加される。
【００５１】
ＩＬはＶｐｐへ高になり、こうして、ＢＬとＢＬ＊を左側センス増幅器２１に連結する。ＳＬ＊とＲＬは、センス増幅器２１にＢＬにおけるｒｉ電圧に対してＢＬ＊における電圧値を検出させるために表明され、全論理レベル／ＭとＭをビットライン導体ＢＬとＢＬ＊に印加する。この論理レベルの極性は、コンデンサ９において元来記憶されたビット電圧レベルの振幅を指示する。
【００５２】
こうして、回路は、コンデンサ９において元来記憶された可能な４つの電圧レベルのビット値の符号と振幅を獲得し、上記の表におて示された如く、センス増幅器２７と２１の出力においてビット値を設けている。
【００５３】
この点において、ＢＬ及びＢＬ＊導体は、全論理レベル／ＭとＭを保持し、そしてＢＲとＢＲ＊は、Ｖｄｄ／２に予充電された。ＢＲ＊に連結されるダミーコンデンサは、予充電電圧Ｖｄｄ／２に充電される。
【００５４】
それから、ＥＲは低になり、ＢＲとＢＲ＊を非短絡にする。ＰＲoとＰＲeは低になり、ＢＲとＢＲ＊から予充電電圧供給を切断する。ＩＬは低になり、センス増幅器２１からＢＬとＢＬ＊を切断する。ＰＬeは高になり、ＦＥＴ３１を介してＢＬをＶｄｄ／２に上昇又は降下させる。ＢＬ＊は、なお前検出論理レベルにある。ＩＲは高になり、ＢＲとＢＲ＊をセンス増幅器２７に連結する。検出されたＢＲとＢＲ＊は、符号ビットの値により、それぞれ、論理レベル０、１（０、Ｖｄｄ）になる。
【００５５】
図１０に示された如く、次の段階において、ＰＬeは、低になり、ＢＬからＶｄｄ／２を切断する。Ｘは高になり、ＢＬをＢＲ＊に交差連結する。こうして、ＢＲ＊であった電圧は、ＢＬ、即ち、全論理レベル符号ビット０又は１に転移される。こうして、符号ビットは、ＢＬに転送されている。ＩＲは低になり、ビットラインＢＲ、ＢＲ＊からセンス増幅器を切断する。
【００５６】
図１１において、ＥＬは高になり、ＢＬとＢＬ＊の連結を行わせる。Ｘを高にして、ＢＲ＊は、ＢＬに連結される。このため、ＢＲ＊、ＢＬとＢＬ＊は、電荷を共用する。符号振幅／Ｓは、ＢＲにとどまる。高のままであったＷＬｉは、電荷記憶セルコンデンサをＢＬ＊に連結し、表において示された如く△の値である共用電荷が、コンデンサ９において記憶される。こうして、メモリセルは、復元された。
【００５７】
回路を第１段階と同一状態に置く最終段階において、ＷＬｉは、低になり、そしてＤＬo、ＰＬo、ＰＬe、ＥＲ、ＰＲo及びＰＲe信号は、高になる。ＢＲとＢＲ＊は、Ｖｄｄ／２に連結され、そしてＢＬとＢＬ＊は、Ｖｄｄ／２に連結される。コンデンサ９は、ＢＬ＊から分離され、そしてセンス増幅器は、ＢＲ、ＢＲ＊、ＢＬとＢＬ＊から分離される。ビットライン導体は、こうして、Ｖｄｄ／２に予充電される。
【００５８】
特定セルコンデンサにおいて記憶されたデータの記憶検出及び復元が記載されたが、任意のＤＲＡＭ電荷記憶コンデンサにおいて記憶されたデータも、同様に検出及び復元されることが注記される。
【００５９】
本発明において、符号及び振幅ビットは、正の無条件方式で発生されることがわかる。符号ビットと振幅ビットは、連続検出動作において最初に検出される。それから、２つのデジタルビットによって表現されたデータは、４つのレベルの一つとしてメモリセルに復元される。
【００６０】
要するに、検出のための基準レベルは、符号ビットを含むセルから３つのサブビットラインへ電荷をダンプすることにより生成され、これは、記憶電圧Ｖｄｄ／６又は５Ｖｄｄ／６基準レベルを２つのサブビットラインにダンプすることに等価であった。
【００６１】
これは、次の基準レベルに対する電圧値によって実現される。
【００６２】
Ｃb＝Ｃsub-bitline＋Ｃcell
（Ｖｄｄ−Ｖｄｄ／２）Ｃｓ／３Ｃｂ＋Ｖｄｄ／２＝（５Ｖｄｄ／６−Ｖｄｄ／２）Ｃｓ／２Ｃｂ＋Ｖｄｄ／２又は
（−Ｖｄｄ／２）Ｃｓ／３Ｃｂ＋Ｖｄｄ／２＝（Ｖｄｄ／６−Ｖｄｄ／２）Ｃｓ／２Ｃｂ＋Ｖｄｄ／２
この発明を理解する人は、上記の代替構造と実施態様又は変形を考える。添付のクレイムの範囲内にあるものすべては、本発明の一部であると考えられる。
【００６３】
本発明の主なる特徴及び態様は以下のとおりである。
【００６４】
１．複数のメモリセルの各々において多重レベルの一つを記憶することができる動的ランダムアセクスメモリにおいて、
メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列であり、ビットラインは、それらの間のスイッチによってサブビットラインに分割され、そして隣接ビットラインのサブビットラインは、スイッチによって結合されるメモリセルの列と、隣接ビットライン対に結合された電圧センサーと、
スイッチを通して各サブビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、各サブビットラインの静電容量が、記憶コンデンサを連結したサブビットラインの静電容量に整合する如く、サブビットラインに選択的に連結されるダミーコンデンサと、
記憶された電荷は、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインにダンプされ、複数のサブビットラインにおいて検出電圧を確立し、かつ、
検出基準電圧が、コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより発生される如く、
スイッチを通して選択的に連結されるサブビットラインと、スイッチを通してサブビットラインに選択的に連結される記憶コンデンサとダミーコンデンサとを具備する動的ランダムアセクスメモリ。
【００６５】
２．記憶コンデンサをサブビットラインに連結する前に、サブビットラインが、連結されたダミーコンデンサで予充電され、そしてダミーコンデンサが、予充電を有するサブビットラインから切断される上記１に記載の動的ランダムアセクスメモリ。
【００６６】
３．基準電圧が、該記憶コンデンサからダンプされた電荷から発生される上記１に記載の動的ランダムアセクスメモリ。
【００６７】
４．各サブビットラインが、スイッチを通して、ビットライン対の各隣接サブビットラインと各対角サブビットラインに結合される上記１に記載の動的ランダムアセクスメモリ。
【００６８】
５．記憶コンデンサに書き込まれる電圧が、コンデンサを具える複数のサブビットラインを高又は低電圧レベルに充電し、サブビットラインを共用電荷に連結することにより発生され、こうして充電されたサブビットライン数は、多重レベルに対応する多重ビットの２進重みに依存し、そして電圧レベルが、記憶される多重レベル電圧に対応するビット値に依存する上記１に記載の動的ランダムアセクスメモリ。
【００６９】
６．各ビットラインが２つのサブビットラインに分割され、センサーが、その各端部において各ビットライン対に結合される、メモリセルの各々において４つのレベルの一つを記憶するための上記１に記載の動的ランダムアセクスメモリ。
７．記憶コンデンサに書き込まれる電圧が、２つのサブビットラインへ符号ビットの値に対応する電荷を記憶し、一つのサブビットラインへ振幅ビットの値に対応する電荷を記憶し、電荷を共用するために３つのサブビットラインを連結することにより発生される上記６に記載の動的ランダムアセクスメモリ。
【００７０】
８．基準が、３つのサブビットラインへ符号ビットに対応する電荷をダンプすることにより発生される上記６に記載の動的ランダムアセクスメモリ。
【００７１】
９．動的ランダムアセクスメモリにおいて多重電圧レベルの一つを有する記憶値を処理する方法において、
検出電圧を設けるために、記憶コンデンサから複数の容量的に整合されたサブビットラインに記憶電荷をダンプすることと、
第１基準レベルに関して検出電圧の電圧レベルを検出することと、
コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより第２基準を発生することと、
第２基準レベルに関して検出電圧のレベルを検出することとを含む方法。
【００７２】
１０．記憶コンデンサをサブビットラインに連結する前に、サブビットラインが、連結されたダミーコンデンサで予充電され、そしてダミーコンデンサが、予充電を有するサブビットラインから切断される上記９に記載の方法。
【００７３】
１１．基準電圧が、記憶コンデンサからダンプされた電荷から発生される上記９に記載の方法。
【００７４】
１２．各サブビットラインが、スイッチを通して、ビットライン対の各隣接サブビットラインと各対角サブビットラインに結合される上記９に記載の方法。
【００７５】
１３．記憶コンデンサに書き込まれる電圧が、コンデンサを具える複数のサブビットラインを高又は低電圧レベルに充電し、サブビットラインを共用電荷に連結することにより発生され、こうして充電されたサブビットライン数は、多重レベルに対応する多重ビットの各ビットの２進重みに依存し、そして電圧レベルが、記憶される多重レベル電圧に対応するビット値に依存する上記９に記載の方法。
【００７６】
１４．記憶電荷が、４つのレベルの一つであり、そして各ビットラインが、２つのサブビットラインに分割され、その対向端部において各ビットライン対に結合されたそれぞれのセンサーで符号及び振幅ビットを検出することをさらに具備する上記９に記載の方法。
【００７７】
１５．記憶コンデンサに書き込まれる電圧が、２つのサブビットラインへ符号ビットの値に対応する電荷を記憶し、一つのサブビットラインへ振幅ビットの値に対応する電荷を記憶し、電荷を共用するために３つのサブビットラインを連結することにより発生される上記１４に記載の方法。
【００７８】
１６．基準が、３つのサブビットラインへ符号ビットに対応する電荷をダンプすることにより発生される上記１４に記載の方法。
【００７９】
１７．メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列と、
隣接ビットライン対に結合された電荷センサーと、
スイッチを通して各ビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、ビットラインは、それに連結されたダミーコンデンサで予充電され、ダミーコンデンサは、記憶コンデンサをビットラインに連結する前に、予充電を有するビットラインから切断されるダミーコンデンサとを具備する動的ランダムアセクスメモリ。
【００８０】
１８．ランダムアセクスメモリが、多重レベルの一つをメモリセルの各々に記憶する上記１７に記載の方法。
【００８１】
１９．動的ランダムアセクスメモリにおいて記憶された記憶値を処理する方法において、
ダミーコンデンサを連結したビットラインを予充電し、その後、ビットラインからダミーコンデンサを切断することと、
検出電圧を設けるために、記憶コンデンサからビットラインに記憶電荷をダンプすることと、
基準レベルに関して検出電圧の電圧レベルを検出することとを具備する方法。
【００８２】
２０．多重電圧レベルの一つが、各メモリセルにおいて記憶される上記１９に記載の方法。
【００８３】
２１．４つの電圧レベルの一つが、各メモリセルにおいて記憶され、そしてビットラインが、スイッチによって連結されたサブビットラインに分割される上記１９に記載の方法。
【００８４】
２２．複数のメモリセルの各々において多重レベルの一つを記憶することができる動的ランダムアセクスメモリにおいて、
メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列であり、ビットラインは、それらの間のスイッチによってサブビットラインに分割され、そして隣接ビットラインのサブビットラインは、スイッチによって結合されるメモリセルの列と、隣接ビットライン対に結合された電圧センサーと、
記憶された電荷が、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインにダンプされ、複数のサブビットラインにおいて検出電圧を確立し、かつ、
検出基準電圧が、該記憶コンデンサから複数のサブビットラインに電荷をダンプすることにより発生される如く、
スイッチを通して各サブビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、サブビットラインは、スイッチを通して選択的に連結され、そして記憶コンデンサとダミーコンデンサは、スイッチを通してサブビットラインに選択的に連結されるダミーコンデンサとを具備する動的ランダムアセクスメモリ。
【００８５】
２３．動的ランダムアセクスメモリにおいて多重電圧レベルの一つを有する記憶値を処理する方法において、
検出電圧を設けるために記憶コンデンサから複数のサブビットラインに記憶電荷をダンプすることと、
第１基準レベルに関して検出電圧の電圧レベルを検出することと、
該記憶コンデンサから複数のサブビットラインに電荷をダンプすることにより、第２基準レベルを発生することと、
第２基準レベルに関して検出電圧のレベルを検出することとを具備する方法。
【００８６】
２４．４つの電圧レベルの一つが、各メモリセルにおいて記憶される上記２３に記載の方法。
【図面の簡単な説明】
【図１】本発明を具現する多重レベルＤＲＡＭアレイ回路の電気配線略図である。
【図２】図１の回路構成における信号のタイミング図である。
【図３】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図４】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図５】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図６】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図７】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図８】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図９】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図１０】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図１１】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図１２】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図１３】図１〜図９の回路構成における信号のタイミング図である。
【図１４】センス増幅器の配線図である。
【符号の説明】
９ コンデンサ
１３ ダミーコンデンサ
２１ 増幅器
２７ 増幅器
１００ 増幅器
１０２ 増幅器
【産業上の利用分野】
本発明は、動的ランダムアクセスメモリ（ＤＲＡＭ）に関し、詳細には、各セルにおいて２ビット以上を表現するためにＤＲＡＭの各セルに可変信号を記憶する方法に関する。
【０００２】
【従来技術及びその課題】
Ｐｅｔｅｒ Ｇｉｌｌｉｎｇｈａｍによって発明された米国特許５，２８３，７６１において記載されたＤＲＡＭ多重ビットレベル記憶設計において、メモリセルにおいて記憶された電圧は、４つのレベルの一つである。記憶された電圧を読み取るために、メモリセルに記憶された電荷は、データ電圧を生成するためにビットラインにダンプされ、そしてデータ電圧は、符号ビットを設けるために第１基準電圧に関して、そして振幅ビットを設けるために符号ビットによって決定された第２基準電圧に関して検出される。第１基準は、４つのレベルの最高値と最低値の間の中間の電圧レベルである。第２基準電圧は、データ電圧が中間電圧レベルよりも低い場合に、４つのレベルの最低値よりも高く、かつ次最高値よりも低いように設定され、そしてデータ電圧が中間点よりも上である場合に、４つのレベルの第２最高値よりも高く、最高値よりも低い電圧に設定される。そのために、検出符号ビットに依存し、記憶コンデンサに整合するダミーコンデンサにおいて記憶された高レベル電荷は、３つのビットラインと、記憶コンデンサの静電容量の半分のコンデンサにダンプされる。その後、データ電圧は、（振幅ビットを設ける）基準ビットラインにおけるダンプ電圧よりも高い又は低い電圧であるかに関して検出され、これにより、データビットは、４つのレベルの一つとして読み取られる。
【０００３】
電荷をメモリセルに復元するために、全論理レベル、又はデータ電圧が最高又は最低であるか若しくは第２最低又は第２最高値であるかにより、それぞれその減衰バージョンが、セルに書き込まれる。これは、検出データ値に条件的に基づいた電圧を減衰させる回路を必要とした。そのような回路は、ＤＲＡＭセンス増幅器の密なピッチにおいて実現することが困難である。
【０００４】
米国特許５，２８３，７６１の説明は、参照としてここに採り入れられた。
【０００５】
【課題を解決するための手段】
本発明の方法において、記憶された電荷は、記憶コンデンサから複数の容量的に整合されたサブビットラインにダンプされ、検出電圧を設ける。その電圧は、第１基準レベルに関して検出される。第２基準レベルは、コンデンサ、好ましくは記憶コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより発生される。それから、検出電圧レベルは、第２基準レベルに関して検出される。
【０００６】
さらに具体的には、発明を具現するランダムアクセスメモリは、複数のメモリセルの各々において多重レベルの一つを記憶することができる。メモリは、メモリセルの列を具備し、セルは、メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備する。センス増幅器は、隣接ビットライン対に電圧センサーとして結合される。ビットラインは、スイッチによってサブビットラインに分割され、そして隣接ビットラインのサブビットラインは、スイッチによって結合される。記憶コンデンサに整合するダミーコンデンサは、ダミーを連結した各サブビットラインの静電容量が、記憶コンデンサを連結したサブビットラインの静電容量に整合する如く、スイッチを通して各サブビットラインに結合される。サブビットラインは、スイッチを通して選択的に連結され、そして記憶コンデンサとダミーコンデンサは、スイッチを通してサブビットラインに選択的に連結され、メモリセルに記憶されたデータを読み取る。詳細には、記憶された電荷は、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインにダンプされ、複数のサブビットラインにおいて検出電圧を確立する。一つのサブビットラインにおける電圧は、符号ビットを識別するために、第１基準電圧に対して検出される。第２基準電圧は、コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより発生され、振幅ビットを識別するために使用される。
【０００７】
立ち上がるワードラインからの容量結合による検出電圧の雑音を相殺するために、サブビットラインは、まず、連結されたダミーコンデンサで予充電される。ダミーコンデンサは、サブビットラインへ記憶コンデンサを連結する前に、サブビットラインから切断される。
【０００８】
発生基準電圧の減衰を記憶データ値の減衰にさらに密接に整合させるために、振幅ビットを検出するための検出電圧が、ダミーコンデンサにおいて記憶され、そして原記憶コンデンサが、基準電圧を設けるために電荷をダンプする。
【０００９】
好ましくは、記憶コンデンサに書き込まれる電圧は、高又は低電圧レベルにコンデンサを具える複数のサブビットラインを充電し、サブビットラインを共用電荷に連結することにより発生される。こうして充電されたサブビットラインの数は、多重レベルに対応する多重ビットの２進重みに依存する。電圧レベルは、記憶される多重レベル電圧に対応する特定ビット値に依存する。
【００１０】
メモリセルの各々において４つのレベルの一つを記憶するための好ましいシステムにおいて、各ビットラインは、２つのサブビットラインに分割される。各サブビットラインは、スイッチを通して、ビットライン対の各隣接サブビットラインと各対角サブビットラインに結合される。センサーは、その各端部において各ビットライン対に結合される。振幅ビットを検出するための基準電圧は、３つのサブビットラインにおいて符号ビットに対応する電荷をダンプすることにより発生される。記憶コンデンサに書き込まれる電圧は、２つのサブビットラインに符号ビットの値に対応する電荷を記憶し、一つのサブビットラインに振幅ビットの値に対応する電荷を記憶することにより発生される。３つの電荷は、３つのサブビットラインを連結することにより共用され、そして合成電圧が、記憶コンデンサにおいて記憶される。
【００１１】
発明のより良い理解は、添付の図面を参照して、以下の発明の説明を精読することにより獲得されるであろう。
【００１２】
【実施例】
本発明の好ましい実施態様において、２ビットデータが、単一ＤＲＡＭメモリセルにおいて記憶され、そこから検索される４つの電圧レベルの一つとして符号化されるが、システムは、付加的な電圧レベルを記憶するように設計しても良い。４つのデータレベルとセンス増幅器基準レベルは、局所ビットラインにおいて単純電荷再分布技術を通して生成される。第２センス増幅器と数個の付加スイッチが、この技術を実現するために、標準折り返しビットラインＤＲＡＭアーキテクチャーにおいて各列に追加される。合成構造は、標準１ビット／セルＤＲＡＭとして動作し、制御シーケンスを単に変更することによる性能の劣化は事実上ない。 ２ビットの情報を表現する表１に示された４つの電圧レベル△の一つが、各メモリセルにおいて記憶される。３つの基準レベルＲiは、符号（Ｓ）及び振幅（Ｍ）ビットの４つの組み合わせを区別するために必要である。雑音余裕は、標準１ビット／セルＤＲＡＭの３分の１である。
【００１３】
２ビットの検出は、最初に符号ビットと次に振幅ビットで順次に行われる。符号ビットは、振幅検出動作のための基準レベルを生成するために使用される。検出の後、符号及び振幅データは、標準ＤＲＡＭと同一の高速ページモード動作を通してアクセスされる。４レベルデータは、符号及び振幅データを保持するビットラインを電荷共用することによってメモリセルに復元される。
【００１４】
【表１】
図１は、多重レベルＤＲＡＭの単一列の回路図を示す。左と右の信号と素子は、それぞれ、文字ＬとＲによって指定される。各ビットラインＢとＢ＊は、２つの等しいサブビットラインＢＬ、ＢＲとＢＬ＊、ＢＲ＊に分割され、信号ＣとＣ＊によって制御されるｎチャネルパストランジスタＴＣとＴＣ＊によって連結される。対角的に対向したサブビットラインは、ＸとＸ＊によって制御されるｎチャネルパス素子ＴＸとＴＸ＊によって連結される。唯一のメモリセルＣＳ、ＴＳが各サブビットラインに結合されて示されるが、セルのアレイは、各々に結合され、列のアレイがあることが、認識される。左側（ＢＬ，ＢＬ＊）と右側（ＢＲ，ＢＲ＊）におけるサブビットライン対は、センス増幅器分離信号ＩＬとＩＲを分離素子ＴＩに対して表明することにより、それぞれ、センス増幅器１００と１０２に連結される。センス増幅器分離素子ＴＩはまた、チップ領域を節約するために、センス増幅器１００と１０２を隣接アレイと共用させる。サブビットライン対は、素子ＴＥに印加された等価信号ＥＬとＥＲにより独立に短絡され、そして素子ＴＰに印加された予充電信号ＰＬとＰＲによってＶｄｄ／２電圧に予充電される。
【００１６】
各サブビットラインは、コンデンサＣＤとアクセストランジスタＴＤのダミーメモリセルを有する。ダミーセルは、記憶セルに整合し、検出及び復元動作を通じてすべてのサブビットラインにおいて見られる静電容量を平衡させるために使用される。奇数及び偶数ダミーワードラインＤＬo、ＤＬe、ＤＲoとＤＲeは、通常イネーブルされる。ワードラインＷＬi又はＷＲiがアクセストランジスタＴＳをイネーブルするために選択される前に、対応するサブビットラインにおけるダミーワードラインが、オフにされる。
【００１７】
ワードライン及び他の信号を制御するｎチャネルパス素子は、全「１」レベルを伝えるために、Ｖｄｄよりも高いレベルに上げられなければならない。Ｖｐｐレベルは、バックバイアスとＶｄｄと等しいソース電圧を有するｎチャネル素子をオンにするために十分に高い電圧として規定される。
【００１８】
図１の回路の動作の概要は、次の如くである。ワードラインＷＬiによってイネーブルされるメモリセルは、読み取られ復元されると仮定される。しかし、サブビットラインの任意における任意のメモリセルが、同様にアクセスされる。
【００１９】
記憶コンデンサＣＳにおいて記憶された電荷は、ダミーセルを連結せずに、サブビットラインＢＬ＊において、そしてダミーセルを連結して、サブビットラインＢＲ＊においてダンプされ、多重レベル記憶電荷を表現する符号及び振幅ビットを別々に検出するためのサブビットラインにおいて検出電圧を設ける。それから、２つのサブビットラインは、トランジスタＴＣ＊によって分離され、そして記憶電荷がＶｄｄ／２中間レベルの上又は下にあるかを指示する符号ビットは、左側センサー１００によって検出される。
【００２０】
振幅ビットを検出するために、符号ビットによりＶｄｄ／２よりも上又は下の第２基準レベルが、サブビットラインＢＲにおいて設けられなければならない。その基準レベルは、記憶コンデンサＣＳから符号ビットの適切な電荷ダンプを行うことにより獲得される。ＢＲにおける発生基準レベルに関するＢＲ＊におけるレベルの検出により、右側センス増幅器１０２は、振幅ビットを設ける。
【００２１】
記憶コンデンサＣＤにおいて復元される電圧を再生するために、符号及び振幅ビットは、ＢＬ＊を含む３つのサブビットラインにおいて適切に共用される。
【００２２】
メモリ動作のさらに詳細な説明が、以下に提示される。図１におけるタイミング図を参照すると、ビットラインは、初期的に予充電され、制御信号ＥＲ、ＰＲ、ＥＬとＰＬによってＶｄｄ／２基準レベルに保持される。Ｖｄｄ／２基準レベルはまた、アクティブサイクルの開始において、完全に実現されたビットラインを等価することにより、電荷共用を通して生成される。このような方法で発生された基準レベルは、後述されるビットライン電荷共用により発生されるセルにおいて記憶された４レベルデータをより良く追跡する。しかし、メモリアクセスは、Ｖｄｄ／２基準レベル発生のこの方法が使用されるならば、低速になる。
【００２３】
特定メモリセル（例えば、ワードラインＷｌiによって制御されるもの）においてデータを読み取るために、適切なダミーワードライン（ＤＬo）が、まず、時点ｔ＝１２ｎｓにおいて非活動化される。（特定時点は、例としてのみ設けられる。）それから、ワードラインＷＬiは、メモリセルからサブビットラインＢＬ＊に４レベルデータをダンプするために、時点ｔ＝１８ｎｓにおいて立ち上げられる。このようにしてワードラインを順序付けることにより、立ち下がるダミーワードラインから浮動するサブビットラインへの容量結合は、立ち上がる正規ワードラインからの結合によって相殺され、そして平衡サブビットライン静電容量が維持される。多重レベルＤＲＡＭにおける小さな信号マージンのために、一対内のサブビットラインに不等に影響を及ぼすそのような結合を補償することは、特に重要である。ワードラインのほかに、サブビットライン連結（Ｃ，Ｃ＊）及び交差連結（Ｘ，Ｘ＊）信号は、不平衡結合を最小にするために注意深く使用されなければならない。ビットライン等価（ＥＬ，ＥＲ）とセンス増幅器分離（ＩＬ，ＩＲ）の如く共通モード信号は、折り返しビットラインアーキテクチャーの平衡性のために、信号を劣化させない。
【００２４】
スイッチは、適切な制御信号（Ｃ＊）によって時点ｔ＝２４ｎｓからｔ＝３３ｎｓまで一時的に閉じられ、セル電荷を反対のサブビットラインＢＲ＊に分布させ、ここで、セル電荷は、一層の処理のために保持される。それから、センス増幅器は、センス増幅器分離制御信号（ＩＬ）を立ち上げることにより、サブビットライン対に連結される。それから、符号ビット（Ｓ）は、時点ｔ＝４５ｎｓにおいて検出及び復元クロックＳＬ＊とＲＬを表明することにより検出される。検出及び復元クロックは、初期的にＶｄｄ／２に予充電されることに注意せよ。
【００２５】
２つの基準レベルｒi（ここでｉ＝＋１又は−１）の一方が、今、振幅ビットを検出するために必要とされる。必要な基準レベルは、先行する動作において検出された符号ビットの値によって決定される。表１を参照すると、全記憶電圧△がサブビットラインＢＲとその関連ダミーコンデンサＣＤにおいて保持されたならば、ｒiは、符号ビットが１又は０であるかにより、５Ｖｄｄ／６又はＶｄｄ／６のＲiに等しいことが見られる。しかし、ＣＳからビットラインへの記憶電荷のダンプは、Ｖｄｄ／２へのいずれかの電圧の減衰を生ずる。符号ビットを検出する際に、その減衰は、Ｖｄｄ／２の必要な中間レベル基準値に影響しない。しかし、中間レベルの上又は下であり、中間レベルに向かって減衰される２つのレベルを識別するために、２つのレベルの間の基準レベルもまた、減衰されなければならない。
【００２６】
減衰は、Ｃｃ／２Ｃｂに比例し、ここで、Ｃｃは、コンデンサＣＳを含む記憶セルの静電容量であり、そしてＣｂは、連結された記憶コンデンサ又はダミーコンデンサを含む各サブビットラインの静電容量である。記憶電荷がダンプされる２つのサブビットライン静電容量は、ＢＲ＊に連結されたダミー静電容量がＢＬ＊に連結された記憶静電容量に整合するために、整合される。
【００２７】
こうして、基準レベルｒiは、データが受けるＣｃ／２Ｃｂ減衰を擬態するために、２つのサブビットラインへメモリセルにおいて記憶されたＶｄｄ／６又は５Ｖｄｄ／６レベルをダンプする結果として規定される。こうして、
ｒi＝（Ｒi−Ｖｄｄ／２）Ｃｃ／２Ｃｂ＋Ｖｄｄ／２
５Ｖｄｄ／６及びＶｄｄ／６電圧基準に対する必要条件を除去するために、所望の基準レベルは、３つのサブビットラインへ符号ビットの値に対応する全レベル（Ｖｄｄ又はＶｓｓ）セルデータをダンプすることにより生成される。その解は、表１を参照することにより、直感的に見られる。Ｖｄｄ又は０と予充電電圧Ｖｄｄ／２の間の差は、５Ｖｄｄ／６又はＶｄｄ／６と予充電電圧の間の差よりも５０％高いことに注意せよ。５０％高い電荷差を５０％多いビットライン数に分布させると、同一の合成電圧を生ずる。こうして、全Ｖｄｄレベル符号ビットを取り、関連記憶又はダミーコンデンサにより、それを３つのサブビットラインに分布させ、２つのサブビットラインにＲｉを分布させる必要な減衰基準レベルを獲得することができる。数学的に、
ｒi＝（Ｒi−Ｖｄｄ／２）Ｃｃ／２Ｃｂ＋Ｖｄｄ／２
＝（Ｓ−Ｖｄｄ／２）Ｃｃ／３Ｃｂ＋Ｖｄｄ／２
ここで、Ｒi＝５Ｖｄｄ／６又はＶｄｄ／６、Ｓ＝Ｖｄｄ又は０
その目的のために、選択ワードライン（ＷＬi）は、符号ビットを記憶するために、時点ｔ＝７３ｎｓにおいて非活動化され、それから、ビットラインは、等価及び予充電制御信号（ＥＬ，ＰＬ）を表明することにより、Ｖｄｄ／２に予充電される。ダミーワードライン（ＤＬo）は、基準レベル発生動作のために準備において再活動化される。原データが記憶された同一メモリセルは、振幅ビットを検出するために基準レベルを発生するために使用される。これは、多重レベル検出において成分不整合誤りの一つの源を除去する。
【００２８】
その後、ビットライン予充電制御信号（ＰＬ）は、時点ｔ＝９０ｎｓにおいて非活動化されるが、等価信号（ＥＬ）は、アクティブのままであり、２つのサブビットラインＢＬとＢＬ＊を短絡させる。それから、ダミーワードライン（ＤＬo）が、非活動化され、そしてワードライン（ＷＬｉ）とビットライン連結信号（Ｃ）が、符号ビットを３つのサブビットラインＢＬ、ＢＬ＊とＢＲにダンプするために活動化され、ＢＲにおいて適切な基準レベルを生成する。それから、ビットライン連結信号は、ＢＲ＊における原セルデータとＢＲにおける発生基準レベルを保持するサブビットラインの右側対を完全に分離するために非活動化される。それから、振幅ビットは、信号ＩＲによって制御される右側センス増幅器分離素子をオンにし、時点ｔ＝１３０ｎｓにおいて検出及び復元クロックＳＲ＊とＲＲ＊を表明することにより、通常の方法において検出される。この点において、符号ビットと振幅ビットは、高速ページモードアクセスに対してセンス増幅器におて利用可能である。符号ビットを保持する左側センス増幅器は、時点ｔ＝１４３ｎｓにおいて制御信号ＩＬを再表明することにより、サブビットライン対に再連結され、その結果、書き込みデータが、ビットラインに転送される。
【００２９】
４レベルデータをメモリセルに復元するために、我々は、符号及び振幅ビットが同一値を有する時、全Ｖｄｄ又はＶｓｓレベルが必要とされることに注目する。符号及び振幅ビットが異なる時、符号ビットが２／３に重み付けられ、振幅ビットが１／３に重み付けられた中間電圧が、必要とされる。先行のＧｉｌｌｉｎｇｈａｍ特許において、２つの動作の一方が、ビットが異なるかにより、条件付きで選択される。本システムにおいて、その決定を行うために必要とされた論理は回避される。復元レベル△が、２つのサブビットラインを、符号ビットによって表現された全Ｖｄｄ又はＶｓｓレベルに充電し、単一サブビットラインを、振幅ビットによって表現された全レベルに充電し、その後、３つのサブビットラインを無条件で電荷共用することにより確立されることが認識される。
【００３０】
△＝２Ｓ／３＋Ｍ／３、ここで、Ｓ＝Ｖｄｄ又は０、Ｍ＝Ｖｄｄ又は０
【００３１】
【表２】
復元は、まず、センス増幅器分離制御信号ＩＲの表明を解くことにより、サブビットラインから振幅を保持するセンス増幅器を切断することにより達成される。それから、符号ビットＳは、時点ｔ＝１７０ｎｓにおいて適切な制御信号（Ｘ＊）を表明し、対角的に反対のサブビットラインＢＬ＊とＢＲを連結することにより、振幅ビット補数Ｍ＊を保持するサブビットラインＢＲに転送される。符号ビットを保持する左側センス増幅器は、一方の端子を共用する容量電荷の結果がＶｄｄ／２よりも悪くないが、他方の端子がＳ＊にとどまるために、状態変化の危険なしに、この負荷を駆動することができる。いったんビットラインＢＬ＊とＢＲがＳに十分に充電されたならば、センス増幅器分離制御信号ＩＬは、ビットラインから符号ビットを保持するセンス増幅器を切断するために非活動化される。ビットライン等価制御符号（ＥＲ）は、時点ｔ＝２００ＮＳにおいて表明され、３つのサブビットラインＢＬ＊、ＢＲとＢＲ＊を短絡させ、メモリセルを復元するために４つのレベルの一つを発生させる。それから、ワードライン（ＷＬｉ）は、メモリセルにおいてこのレベルを捕捉するために非活動化される。この点において、すべての制御信号は、予充電状態に復帰され、次のメモリサイクルを見越してビットラインを予充電させる。
【００３３】
多重レベルＤＲＡＭのデータ記憶とソフトエラー免除の信頼性は、所望のＣｃ／Ｃｂ比のための各サブビットラインに連結されたセル数を選択することにより調整される。標準１ビット／セル折り返しビットラインＤＲＡＭアレイは、センス増幅器、ダミーセル及び制御回路の特別セットの付加とともに、付加スイッチを挿入するためにビットラインを分裂させることにより、２ビット／セル多重レベルＤＲＡＭに変換される。１２８セル／ビットラインを有する一般１６Ｍ ＤＲＡＭにおいて、特別の構成要素は、チップ領域を２０％小だけ追加する。多重レベルＤＲＡＭは、雑音と構成要素不整合により感応する。オフセット電圧補償センス増幅器の使用は、検出精度を改良する。
【００３４】
別の実施態様は、図３〜図１４を参照して示される。折り返しビットラインが示され、ＦＥＴ１と３のソースドレイン回路を介して連結された導体対ＢＬ、ＢＬ＊とＢＲ、ＢＲ＊から成る。ＦＥＴ１のゲートは、論理信号Ｃによってイネーブルされ、そしてＦＥＴ３のゲートは、論理信号Ｃ＊によってイネーブルされ、これらの両方は、Ｖｄｄ又はＶｐｐ（少なくともＶｄｄ＋Ｖｔｎ、ここで、Ｖｔｎは、ＦＥＴの動作のしきい電圧である）レベル論理信号である。
【００３５】
ＦＥＴ５は、そのソースドレイン回路をＢＬとＢＬ＊の間に連結させ、そしてＦＥＴ７は、そのソースドレイン回路をＢＲとＢＲ＊の間に連結させる。それぞれの信号ＥＬとＥＲによってイネーブルされた時、ＦＥＴ５と７は、対応する左及び右導体対を短絡させる。
【００３６】
セルコンデンサ９は、ＦＥＴ１１のソースドレイン回路を介してＢＬ＊に連結され、そしてダミーコンデンサ１３は、ＦＥＴ１５のソースドレイン回路を介して、ＢＲ＊に連結される。ＦＥＴ１１のゲートは、ワードラインＷＬｉに連結され、そしてＦＥＴ１５のゲートは、行ラインＤＲoに連結される。同一名のワードラインにおける信号ＷＬｉは、ＦＥＴ９をイネーブルさせ、こうして、ＢＬ＊からの電荷をコンデンサ９において記憶させ、又はコンデンサ９に記憶された電荷をＢＬ＊にダンプさせる。同様に、同一名のワードラインにおける信号ＤＲoは、ＦＥＴ１５をイネーブルさせ、こうして、ＢＲ＊からの電荷をコンデンサ１３において記憶させ、又はコンデンサ１３に記憶された電荷をＢＲ＊にダンプさせる。
【００３７】
一対のＦＥＴ１７と１９のソースドレイン回路は、図１４に示された如く左側センス増幅器２１にＢＬとＢＬ＊を結合させ、そして一対のＦＥＴ２３と２５のソースドレイン回路は、図１４に示されたものに対応する右側センス増幅器２７にＢＲとＢＲ＊を結合する。ＦＥＴ１７と１９のゲートは、ＩＬ信号によって駆動され、そしてＦＥＴ２３と２５のゲートは、ＩＲ信号によって駆動される。一対のＦＥＴ２９と３１のソースドレイン回路は、ＢＬ＊とＢＬの間に直列に連結され、それらの接合部は、予充電電圧Ｖｄｄ／２のソースへ連結される。一対のＦＥＴ３３と３５のソースドレイン回路は、ＢＲ＊とＢＲの間に直列に連結され、それらの接合部は、予充電電圧Ｖｄｄ／２のソースへ連結される。ＦＥＴ２９のゲートは、ＰＬo信号によって駆動され、ＦＥＴ３１のゲートは、ＰＬe信号によって駆動され、ＦＥＴ３３のゲートは、ＰＲe信号によって駆動され、そしてＦＥＴ３５のゲートは、ＰＲo信号によって駆動される。
【００３８】
ＦＥＴ３７のソースドレイン回路は、ＢＬ＊とＢＲの間に連結され、そしてＦＥＴ３９のソースドレイン回路は、ＢＬとＢＲ＊の間に連結される。ＦＥＴ３７のゲートは、Ｘ＊信号によって駆動され、そしてＦＥＴ３９のゲートは、Ｘ信号によって駆動される。
【００３９】
上記の回路は、下記の発明の説明において使用されるが、いろいろな折り返しビットライン導体に連結された他の回路構成も、図示された如く使用される。しかし、それらは、４つの値の一つを取るビットの値がいかに検出されるかの特別の説明に参与しないために、それらは、言及されない。折り返しビットライン、補助回路構成とビットラインの他の導体に連結された回路構成の構造は、技術における当業者には理解されるが、その特別な回路構成の議論は、冗長であると考えられる。また、技術における当業者は、参照としてここに採り入れられた、米国特許５，２８３，７６１において記載された発明の動作方法を理解するものである。
【００４０】
この明細書においては、規約もまた使用され、この場合、要素又は電圧が高である時、これは、高論理レベルが適用されることを意味する。高論理レベルは、特に注記しない限り、Ｖｄｄであるとみなされる。要素又は電圧が低である時、これは、低論理レベルが適用されることを意味する。低論理レベルは、特に注記しない限り、０又はＶｓｓであるとみなされる。
【００４１】
本発明の動作の説明は、図３〜図１３を参照し、すべて図１２と図１３に関連して、以下に与えられる。図１２の各ラベル付き垂直セグメントは、図１〜図１３の一つに対応する段階である。
【００４２】
図３は、読み取りサイクルにおける第１段階、予充電段階を示す。この場合、ＤＬo、ＤＬe，ＤＲo、Ｄｒe、ＥＬ、ＰＬo、ＰＬe、ＰＲe、ＰＲoとＥＲは、高である入力のみであり、図１２に示された他のものは、低である。ダミーワードラインＤＬo、ＤＬe、ＤＲoとＤＲeは、高である時、値Ｖｐｐを有する。結果として、導体対ＢＬとＢＬ＊、及びＢＲとＢＲ＊の各々は、他の対から分離され、導体対ＢＬとＢＬ＊は、ＦＥＴ５を通して連結され、そして導体対ＢＲとＢＲ＊は、ＦＥＴ７を通して連結される。予充電電圧は、ＦＥＴ２９と３１を通してＢＬ＊とＢＬに印加され、そして予充電電圧は、ＦＥＴ３３と３５を通してＢＲとＢＲ＊に印加される。
【００４３】
結果として、ＢＬ、ＢＬ＊、ＢＲとＢＲ＊、及びダミーセルコンデンサは、電圧Ｖｄｄ／２に予充電される。
【００４４】
図４に示された第２段階において、高であったＤＬo、ＥＬ、ＰＬo、ＰＬe、ＰＲe、ＰＲoとＥＲ入力は、低になり、続いて、ＷＬｉとＣ＊が高（Ｖｐｐ電圧）になり、一方、ＤＬe、ＤＲeとＤＲoは高のままである。結果として、ＢＬ＊とＢＲ＊は連結され、ダミーコンデンサ１３は、ＦＥＴ１５を通してＢＲ＊に連結され、そしてコンデンサ９は、ＢＬ＊においてその電荷をダンプする。ＢＬ＊においてダンプされた電荷は、ダミーコンデンサ１３に伝達され、ここで、それは共用される。ＢＬ＊とＢＲ＊における合成電圧は、
（△−Ｖｄｄ／２）Ｃｃｅｌｌ／（Ｃｃｅｌｌ＋Ｃｂｌ）＋Ｖｄｄ／２
であり、ここで、Ｃｃｅｌｌは、電荷記憶コンデンサ９の静電容量であり、△は、コンデンサ９における初期電圧であり、そしてＣｂｌは、ビットライン導体ＢＬ＊とＢＲ＊の静電容量とダミーコンデンサ１３の静電容量の合計である。ＢＬとＢＲにおける電圧は、Ｖｄｄ／２である。
【００４５】
図５に示された次の段階において、ＷｌｉとＤＲoは、なお高であり、こうして、コンデンサ９と１３は、ＢＬ＊とＢＲ＊になお結合される。しかし、Ｃ＊は、低になっている。今、ＩＲは高（Ｖｐｐ）になり、ＳＲ＊は、Ｖｓｓにさせられ、そしてＲＲは、Ｖｄｄにさせられ、右側センス増幅器２７にＢＲ＊を検出させる、即ち、ＢＲによって保持されたＶｄｄ／２よりも高い又は低いかを検出させる。結果として、ＢＲ及びＢＲ＊導体は、全論理レベル／ＳとＳにされ、ＢＲとＢＲ＊における極性は、ＢＲにおける電圧がＶｄｄ／２よりも高い又は低いかに依存する。この論理レベルは、コンデンサ９によって元来記憶されたビットの符号を指示し、そして右側センス増幅器２７の出力ＳＲ＊とＲＲにおいて出現する。
【００４６】
ＤＲo信号が高であると、ＢＲ＊導体における論理レベルの値は、ＦＥＴ１５を通して、ダミーコンデンサ１３において記憶される。センス増幅器２７は、その出力リードＳＲ＊とＳＲにおいて符号ビット検出論理レベルを維持する。
【００４７】
図６は、サイクルにおける次の段階を示し、この場合、ＤＲo及びＩＲ信号は、低になり、そしてＥＲ、ＰＲo及びＰＲe信号は、高になる。結果として、ＢＲとＢＲ＊は、ＦＥＴ７を通して連結され、そして予充電電圧Ｖｄｄ／２は、ＢＲとＢＲ＊に印加される。導体ＢＬ、ＢＲとＢＲ＊の各々は、予充電電圧Ｖｄｄ／２を保持する。符号ビットの値は、ダミーコンデンサ１３において記憶される。
【００４８】
次の段階は、図７に示される。信号ＣはＶｐｐ又はＶｄｄへ高になり、ＢＬ及びＢＲリードをＦＥＴ１を通して連結させる。Ｐｒe及びＰＲo信号は、低になり、Ｖｄｄ／２を切断する。ＥＲ信号は高のままであり、ＢＲとＢＲ＊をＦＥＴ７を通して連結させる。こうして、ＢＬ、ＢＲとＢＲ＊のすべてが、連結される。それから、ＤＲoは、Ｖｐｐへ高になり、ダミーコンデンサ１３にＢＲ＊において電荷をダンプさせ、これは、ＢＬ、ＢＲとＢＲ＊に共用され、共用電圧ｒｉを生ずる。
【００４９】
ｒｉ＝（Ｒｉ−Ｖｄｄ／２）（Ｃｃｅｌｌ／Ｃｃｅｌｌ＋Ｃｂｌ）＋Ｖｄｄ／２この電圧は、ＢＬ＊における電圧の振幅が、次の段階において測定される基準レベルである。等価セル基準電圧を表現するＲｉは、符号ビット＝１に対して５Ｖｄｄ／６であり、そして符号ビット＝０に対してＶｄｄ／６になる。
【００５０】
次の段階は、図８において示される。信号Ｃは、低になり、ＦＥＴ１をディスエーブルさせ、こうして、ＢＬとＢＲを互いに切断する。ＰＲe、ＰＲoとＥＲは、高になり、そしてＤＲoは、Ｖｐｐにおいて高のままである。こうして、前述の方法で、Ｖｄｄ／２予充電電圧は、ＢＲ、ＢＲ＊とダミーコンデンサ１３に印加される。
【００５１】
ＩＬはＶｐｐへ高になり、こうして、ＢＬとＢＬ＊を左側センス増幅器２１に連結する。ＳＬ＊とＲＬは、センス増幅器２１にＢＬにおけるｒｉ電圧に対してＢＬ＊における電圧値を検出させるために表明され、全論理レベル／ＭとＭをビットライン導体ＢＬとＢＬ＊に印加する。この論理レベルの極性は、コンデンサ９において元来記憶されたビット電圧レベルの振幅を指示する。
【００５２】
こうして、回路は、コンデンサ９において元来記憶された可能な４つの電圧レベルのビット値の符号と振幅を獲得し、上記の表におて示された如く、センス増幅器２７と２１の出力においてビット値を設けている。
【００５３】
この点において、ＢＬ及びＢＬ＊導体は、全論理レベル／ＭとＭを保持し、そしてＢＲとＢＲ＊は、Ｖｄｄ／２に予充電された。ＢＲ＊に連結されるダミーコンデンサは、予充電電圧Ｖｄｄ／２に充電される。
【００５４】
それから、ＥＲは低になり、ＢＲとＢＲ＊を非短絡にする。ＰＲoとＰＲeは低になり、ＢＲとＢＲ＊から予充電電圧供給を切断する。ＩＬは低になり、センス増幅器２１からＢＬとＢＬ＊を切断する。ＰＬeは高になり、ＦＥＴ３１を介してＢＬをＶｄｄ／２に上昇又は降下させる。ＢＬ＊は、なお前検出論理レベルにある。ＩＲは高になり、ＢＲとＢＲ＊をセンス増幅器２７に連結する。検出されたＢＲとＢＲ＊は、符号ビットの値により、それぞれ、論理レベル０、１（０、Ｖｄｄ）になる。
【００５５】
図１０に示された如く、次の段階において、ＰＬeは、低になり、ＢＬからＶｄｄ／２を切断する。Ｘは高になり、ＢＬをＢＲ＊に交差連結する。こうして、ＢＲ＊であった電圧は、ＢＬ、即ち、全論理レベル符号ビット０又は１に転移される。こうして、符号ビットは、ＢＬに転送されている。ＩＲは低になり、ビットラインＢＲ、ＢＲ＊からセンス増幅器を切断する。
【００５６】
図１１において、ＥＬは高になり、ＢＬとＢＬ＊の連結を行わせる。Ｘを高にして、ＢＲ＊は、ＢＬに連結される。このため、ＢＲ＊、ＢＬとＢＬ＊は、電荷を共用する。符号振幅／Ｓは、ＢＲにとどまる。高のままであったＷＬｉは、電荷記憶セルコンデンサをＢＬ＊に連結し、表において示された如く△の値である共用電荷が、コンデンサ９において記憶される。こうして、メモリセルは、復元された。
【００５７】
回路を第１段階と同一状態に置く最終段階において、ＷＬｉは、低になり、そしてＤＬo、ＰＬo、ＰＬe、ＥＲ、ＰＲo及びＰＲe信号は、高になる。ＢＲとＢＲ＊は、Ｖｄｄ／２に連結され、そしてＢＬとＢＬ＊は、Ｖｄｄ／２に連結される。コンデンサ９は、ＢＬ＊から分離され、そしてセンス増幅器は、ＢＲ、ＢＲ＊、ＢＬとＢＬ＊から分離される。ビットライン導体は、こうして、Ｖｄｄ／２に予充電される。
【００５８】
特定セルコンデンサにおいて記憶されたデータの記憶検出及び復元が記載されたが、任意のＤＲＡＭ電荷記憶コンデンサにおいて記憶されたデータも、同様に検出及び復元されることが注記される。
【００５９】
本発明において、符号及び振幅ビットは、正の無条件方式で発生されることがわかる。符号ビットと振幅ビットは、連続検出動作において最初に検出される。それから、２つのデジタルビットによって表現されたデータは、４つのレベルの一つとしてメモリセルに復元される。
【００６０】
要するに、検出のための基準レベルは、符号ビットを含むセルから３つのサブビットラインへ電荷をダンプすることにより生成され、これは、記憶電圧Ｖｄｄ／６又は５Ｖｄｄ／６基準レベルを２つのサブビットラインにダンプすることに等価であった。
【００６１】
これは、次の基準レベルに対する電圧値によって実現される。
【００６２】
Ｃb＝Ｃsub-bitline＋Ｃcell
（Ｖｄｄ−Ｖｄｄ／２）Ｃｓ／３Ｃｂ＋Ｖｄｄ／２＝（５Ｖｄｄ／６−Ｖｄｄ／２）Ｃｓ／２Ｃｂ＋Ｖｄｄ／２又は
（−Ｖｄｄ／２）Ｃｓ／３Ｃｂ＋Ｖｄｄ／２＝（Ｖｄｄ／６−Ｖｄｄ／２）Ｃｓ／２Ｃｂ＋Ｖｄｄ／２
この発明を理解する人は、上記の代替構造と実施態様又は変形を考える。添付のクレイムの範囲内にあるものすべては、本発明の一部であると考えられる。
【００６３】
本発明の主なる特徴及び態様は以下のとおりである。
【００６４】
１．複数のメモリセルの各々において多重レベルの一つを記憶することができる動的ランダムアセクスメモリにおいて、
メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列であり、ビットラインは、それらの間のスイッチによってサブビットラインに分割され、そして隣接ビットラインのサブビットラインは、スイッチによって結合されるメモリセルの列と、隣接ビットライン対に結合された電圧センサーと、
スイッチを通して各サブビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、各サブビットラインの静電容量が、記憶コンデンサを連結したサブビットラインの静電容量に整合する如く、サブビットラインに選択的に連結されるダミーコンデンサと、
記憶された電荷は、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインにダンプされ、複数のサブビットラインにおいて検出電圧を確立し、かつ、
検出基準電圧が、コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより発生される如く、
スイッチを通して選択的に連結されるサブビットラインと、スイッチを通してサブビットラインに選択的に連結される記憶コンデンサとダミーコンデンサとを具備する動的ランダムアセクスメモリ。
【００６５】
２．記憶コンデンサをサブビットラインに連結する前に、サブビットラインが、連結されたダミーコンデンサで予充電され、そしてダミーコンデンサが、予充電を有するサブビットラインから切断される上記１に記載の動的ランダムアセクスメモリ。
【００６６】
３．基準電圧が、該記憶コンデンサからダンプされた電荷から発生される上記１に記載の動的ランダムアセクスメモリ。
【００６７】
４．各サブビットラインが、スイッチを通して、ビットライン対の各隣接サブビットラインと各対角サブビットラインに結合される上記１に記載の動的ランダムアセクスメモリ。
【００６８】
５．記憶コンデンサに書き込まれる電圧が、コンデンサを具える複数のサブビットラインを高又は低電圧レベルに充電し、サブビットラインを共用電荷に連結することにより発生され、こうして充電されたサブビットライン数は、多重レベルに対応する多重ビットの２進重みに依存し、そして電圧レベルが、記憶される多重レベル電圧に対応するビット値に依存する上記１に記載の動的ランダムアセクスメモリ。
【００６９】
６．各ビットラインが２つのサブビットラインに分割され、センサーが、その各端部において各ビットライン対に結合される、メモリセルの各々において４つのレベルの一つを記憶するための上記１に記載の動的ランダムアセクスメモリ。
７．記憶コンデンサに書き込まれる電圧が、２つのサブビットラインへ符号ビットの値に対応する電荷を記憶し、一つのサブビットラインへ振幅ビットの値に対応する電荷を記憶し、電荷を共用するために３つのサブビットラインを連結することにより発生される上記６に記載の動的ランダムアセクスメモリ。
【００７０】
８．基準が、３つのサブビットラインへ符号ビットに対応する電荷をダンプすることにより発生される上記６に記載の動的ランダムアセクスメモリ。
【００７１】
９．動的ランダムアセクスメモリにおいて多重電圧レベルの一つを有する記憶値を処理する方法において、
検出電圧を設けるために、記憶コンデンサから複数の容量的に整合されたサブビットラインに記憶電荷をダンプすることと、
第１基準レベルに関して検出電圧の電圧レベルを検出することと、
コンデンサから複数の容量的に整合されたサブビットラインに電荷をダンプすることにより第２基準を発生することと、
第２基準レベルに関して検出電圧のレベルを検出することとを含む方法。
【００７２】
１０．記憶コンデンサをサブビットラインに連結する前に、サブビットラインが、連結されたダミーコンデンサで予充電され、そしてダミーコンデンサが、予充電を有するサブビットラインから切断される上記９に記載の方法。
【００７３】
１１．基準電圧が、記憶コンデンサからダンプされた電荷から発生される上記９に記載の方法。
【００７４】
１２．各サブビットラインが、スイッチを通して、ビットライン対の各隣接サブビットラインと各対角サブビットラインに結合される上記９に記載の方法。
【００７５】
１３．記憶コンデンサに書き込まれる電圧が、コンデンサを具える複数のサブビットラインを高又は低電圧レベルに充電し、サブビットラインを共用電荷に連結することにより発生され、こうして充電されたサブビットライン数は、多重レベルに対応する多重ビットの各ビットの２進重みに依存し、そして電圧レベルが、記憶される多重レベル電圧に対応するビット値に依存する上記９に記載の方法。
【００７６】
１４．記憶電荷が、４つのレベルの一つであり、そして各ビットラインが、２つのサブビットラインに分割され、その対向端部において各ビットライン対に結合されたそれぞれのセンサーで符号及び振幅ビットを検出することをさらに具備する上記９に記載の方法。
【００７７】
１５．記憶コンデンサに書き込まれる電圧が、２つのサブビットラインへ符号ビットの値に対応する電荷を記憶し、一つのサブビットラインへ振幅ビットの値に対応する電荷を記憶し、電荷を共用するために３つのサブビットラインを連結することにより発生される上記１４に記載の方法。
【００７８】
１６．基準が、３つのサブビットラインへ符号ビットに対応する電荷をダンプすることにより発生される上記１４に記載の方法。
【００７９】
１７．メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列と、
隣接ビットライン対に結合された電荷センサーと、
スイッチを通して各ビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、ビットラインは、それに連結されたダミーコンデンサで予充電され、ダミーコンデンサは、記憶コンデンサをビットラインに連結する前に、予充電を有するビットラインから切断されるダミーコンデンサとを具備する動的ランダムアセクスメモリ。
【００８０】
１８．ランダムアセクスメモリが、多重レベルの一つをメモリセルの各々に記憶する上記１７に記載の方法。
【００８１】
１９．動的ランダムアセクスメモリにおいて記憶された記憶値を処理する方法において、
ダミーコンデンサを連結したビットラインを予充電し、その後、ビットラインからダミーコンデンサを切断することと、
検出電圧を設けるために、記憶コンデンサからビットラインに記憶電荷をダンプすることと、
基準レベルに関して検出電圧の電圧レベルを検出することとを具備する方法。
【００８２】
２０．多重電圧レベルの一つが、各メモリセルにおいて記憶される上記１９に記載の方法。
【００８３】
２１．４つの電圧レベルの一つが、各メモリセルにおいて記憶され、そしてビットラインが、スイッチによって連結されたサブビットラインに分割される上記１９に記載の方法。
【００８４】
２２．複数のメモリセルの各々において多重レベルの一つを記憶することができる動的ランダムアセクスメモリにおいて、
メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列であり、ビットラインは、それらの間のスイッチによってサブビットラインに分割され、そして隣接ビットラインのサブビットラインは、スイッチによって結合されるメモリセルの列と、隣接ビットライン対に結合された電圧センサーと、
記憶された電荷が、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインにダンプされ、複数のサブビットラインにおいて検出電圧を確立し、かつ、
検出基準電圧が、該記憶コンデンサから複数のサブビットラインに電荷をダンプすることにより発生される如く、
スイッチを通して各サブビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、サブビットラインは、スイッチを通して選択的に連結され、そして記憶コンデンサとダミーコンデンサは、スイッチを通してサブビットラインに選択的に連結されるダミーコンデンサとを具備する動的ランダムアセクスメモリ。
【００８５】
２３．動的ランダムアセクスメモリにおいて多重電圧レベルの一つを有する記憶値を処理する方法において、
検出電圧を設けるために記憶コンデンサから複数のサブビットラインに記憶電荷をダンプすることと、
第１基準レベルに関して検出電圧の電圧レベルを検出することと、
該記憶コンデンサから複数のサブビットラインに電荷をダンプすることにより、第２基準レベルを発生することと、
第２基準レベルに関して検出電圧のレベルを検出することとを具備する方法。
【００８６】
２４．４つの電圧レベルの一つが、各メモリセルにおいて記憶される上記２３に記載の方法。
【図面の簡単な説明】
【図１】本発明を具現する多重レベルＤＲＡＭアレイ回路の電気配線略図である。
【図２】図１の回路構成における信号のタイミング図である。
【図３】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図４】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図５】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図６】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図７】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図８】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図９】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図１０】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図１１】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図１２】順次動作ステップにおいて、ＤＲＡＭビットラインと補助回路構成を示す配線図である。
【図１３】図１〜図９の回路構成における信号のタイミング図である。
【図１４】センス増幅器の配線図である。
【符号の説明】
９ コンデンサ
１３ ダミーコンデンサ
２１ 増幅器
２７ 増幅器
１００ 増幅器
１０２ 増幅器
Claims (14)
- 複数のメモリセルの各々において多重レベルの１つを記憶することができる動的ランダムアクセスメモリにおいて、
メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列であり、ビットラインは、それらの間のスイッチによってサブビットラインに分割され、隣接ビットラインのサブビットラインは、スイッチによって結合されるメモリセルの列と、
隣接ビットライン対に結合された電圧センサと、
スイッチを通して各サブビットラインに結合された記憶コンデンサに整合するダミーコンデンサと、
記憶された電荷は、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインに放出され、複数のサブビットラインにおいて検出電圧を確立し、かつ、
検出基準電圧が、記憶コンデンサから複数の容量的に整合されたサブビットラインに電荷を放出することにより発生される如く、
スイッチを通して選択的に連結されるサブビットラインと、スイッチを通してサブビットラインに選択的に連結される記憶コンデンサとダミーコンデンサとを具備する、動的ランダムアクセスメモリ。 - 動的ランダムアクセスメモリにおいて多重電圧レベルの１つを有する記憶値を処理する方法において、
検出電圧を設けるために、記憶コンデンサから複数の容量的に整合されたサブビットラインに記憶電荷を放出することと、
第１基準レベルに関して検出電圧の電圧レベルを検出することと、
記憶コンデンサから複数の容量的に整合されたサブビットラインに電荷を放出することにより第２基準を発生することと、
第２基準レベルに関して検出レベルのレベルを検出することとを含む、方法。 - 複数のメモリセルの各々において多重レベルの１つを記憶することができる動的ランダムアクセスメモリにおいて、
メモリセルに対してデータを読み書きするためにスイッチを通してビットラインに結合された記憶コンデンサを具備するメモリセルの列であり、ビットラインは、それらの間の
スイッチによってサブビットラインに分割され、隣接ビットラインのサブビットラインはスイッチによって結合されるメモリセルの列と、
隣接ビットライン対に結合された電圧センサと、
記憶された電荷が、記憶コンデンサからサブビットラインに、そしてスイッチを通して別の容量的に整合されたサブビットラインに放出され、複数のサブビットラインにおいて検出電圧を確立し、かつ、
検出基準電圧が、該記憶コンデンサから複数のサブビットラインに電荷を放出することにより発生される如く、
スイッチを通して各サブビットラインに結合された記憶コンデンサに整合するダミーコンデンサであり、サブビットラインは、スイッチを通して選択的に連結され、記憶コンデンサとダミーコンデンサは、スイッチを通してサブビットラインに選択的に結合されるダミーコンデンサとを具備する、動的ランダムアクセスメモリ。 - 動的ランダムアクセスメモリにおいて多重電圧レベルの１つを有する記憶値を処理する方法において、
検出電圧を設けるために記憶コンデンサから複数のサブビットラインに記憶電荷を放出することと、
第１基準レベルに関して検出電圧の電圧レベルを検出することと、
該記憶コンデンサから複数のサブビットラインに電荷を放出することにより、第２基準レベルを発生することと、
第２基準レベルに関して検出電圧のレベルを検出することとを具備する、方法。 - 記憶コンデンサをサブビットラインに連結する前に、サブビットラインが、連結されたダミーコンデンサで予充電され、ダミーコンデンサが、予充電を有するサブビットラインから切断される、請求項１に記載の動的ランダムアクセスメモリ。
- 各サブビットラインが、スイッチを通して、ビットライン対の各隣接サブビットラインと各対角サブビットラインに結合される、請求項１に記載の動的ランダムアクセスメモリ。
- 記憶コンデンサに書込まれる電圧が、コンデンサを備える複数のサブビットラインを高いまたは低い電圧レベルに充電し、サブビットラインを共有電荷に連結することにより発生され、充電されたサブビットライン数は、記憶される多重レベル電圧に依存する、請求項１に記載の動的ランダムアクセスメモリ。
- 各ビットラインが２つのサブビットラインに分割され、センサが、その各端部において各ビットライン対に結合される、メモリセルの各々において４つのレベルの１つを記憶するための、請求項１に記載の動的ランダムアクセスメモリ。
- 記憶コンデンサに書込まれる電圧が、２つのサブビットラインへ符号ビットの値に対応する電荷を記憶し、１つのサブビットラインへ振幅ビットの値に対応する電荷を記憶し、電荷を共有するために３つのサブビットラインを連結することにより発生される、請求項８に記載の動的ランダムアクセスメモリ。
- 基準が、３つのサブビットラインへ符号ビットに対応する電荷を放出することにより発生される、請求項８に記載の動的ランダムアクセスメモリ。
- 記憶コンデンサをサブビットラインに連結する前に、サブビットラインが連結されたダミーコンデンサで予充電され、ダミーコンデンサが予充電を有するサブビットラインから切断される、請求項２に記載の方法。
- 記憶コンデンサに書込まれる電圧が、コンデンサを備える複数のサブビットラインを高または低電圧レベルに充電し、サブビットラインを共有電荷に連結することにより発生され、充電されたサブビットライン数は、記憶される多重レベル電圧に依存する、請求項２に記載の方法。
- 記憶電荷が、４つのレベルの１つであり、各ビットラインが、２つのサブビットラインに分割され、その対向端部において各ビットライン対に結合されたそれぞれのセンサで符号および振幅ビットを検出することをさらに具備する、請求項２に記載の方法。
- 記憶コンデンサに書込まれる電圧が、２つのサブビットラインへ符号ビットの値に対応する電荷を記憶し、１つのサブビットラインへ振幅ビットの値に対応する電荷を記憶し、電荷を共有するために３つのサブビットラインを連結することにより発生される、請求項１３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US366921 | 1994-12-30 | ||
| US08/366,921 US5532955A (en) | 1994-12-30 | 1994-12-30 | Method of multilevel dram sense and restore |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08315568A JPH08315568A (ja) | 1996-11-29 |
| JP3771617B2 true JP3771617B2 (ja) | 2006-04-26 |
Family
ID=23445168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35293295A Expired - Lifetime JP3771617B2 (ja) | 1994-12-30 | 1995-12-29 | 多重レベルドラム検出及び復元の方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5532955A (ja) |
| EP (1) | EP0720176B1 (ja) |
| JP (1) | JP3771617B2 (ja) |
| DE (1) | DE69531093T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9660024B2 (en) | 2014-12-18 | 2017-05-23 | Samsung Electronics Co., Ltd. | Semiconductor device with two transistors and a capacitor |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40075E1 (en) * | 1992-07-22 | 2008-02-19 | Mosaid Technologies, Incorporated | Method of multi-level storage in DRAM and apparatus thereof |
| US5532955A (en) * | 1994-12-30 | 1996-07-02 | Mosaid Technologies Incorporated | Method of multilevel dram sense and restore |
| KR0166046B1 (ko) * | 1995-10-06 | 1999-02-01 | 김주용 | 계층적 비트라인 구조를 갖는 반도체 메모리 장치 |
| US5684736A (en) * | 1996-06-17 | 1997-11-04 | Nuram Technology, Inc. | Multilevel memory cell sense amplifier system |
| US6857099B1 (en) * | 1996-09-18 | 2005-02-15 | Nippon Steel Corporation | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| US5784328A (en) * | 1996-12-23 | 1998-07-21 | Lsi Logic Corporation | Memory system including an on-chip temperature sensor for regulating the refresh rate of a DRAM array |
| US5982659A (en) * | 1996-12-23 | 1999-11-09 | Lsi Logic Corporation | Memory cell capable of storing more than two logic states by using different via resistances |
| US5771187A (en) * | 1996-12-23 | 1998-06-23 | Lsi Logic Corporation | Multiple level storage DRAM cell |
| US5761110A (en) * | 1996-12-23 | 1998-06-02 | Lsi Logic Corporation | Memory cell capable of storing more than two logic states by using programmable resistances |
| US5847990A (en) * | 1996-12-23 | 1998-12-08 | Lsi Logic Corporation | Ram cell capable of storing 3 logic states |
| US5808932A (en) * | 1996-12-23 | 1998-09-15 | Lsi Logic Corporation | Memory system which enables storage and retrieval of more than two states in a memory cell |
| US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US5995431A (en) * | 1997-06-11 | 1999-11-30 | Texas Instruments Incorporated | Bit line precharge circuit with reduced standby current |
| US5901078A (en) | 1997-06-19 | 1999-05-04 | Micron Technology, Inc. | Variable voltage isolation gate and method |
| US6554705B1 (en) | 1997-08-22 | 2003-04-29 | Blake Cumbers | Passive biometric customer identification and tracking system |
| CA2217359C (en) * | 1997-09-30 | 2005-04-12 | Mosaid Technologies Incorporated | Method for multilevel dram sensing |
| US5956350A (en) * | 1997-10-27 | 1999-09-21 | Lsi Logic Corporation | Built in self repair for DRAMs using on-chip temperature sensing and heating |
| EP0920029A3 (en) * | 1997-12-01 | 1999-07-14 | Texas Instruments Incorporated | Multi-state random acess memory |
| US6279133B1 (en) | 1997-12-31 | 2001-08-21 | Kawasaki Steel Corporation | Method and apparatus for significantly improving the reliability of multilevel memory architecture |
| US5917748A (en) * | 1998-03-17 | 1999-06-29 | Vanguard International Semiconductor Corporation | Multi-level DRAM sensing scheme |
| US5909404A (en) * | 1998-03-27 | 1999-06-01 | Lsi Logic Corporation | Refresh sampling built-in self test and repair circuit |
| US6137739A (en) * | 1998-06-29 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Multilevel sensing circuit and method thereof |
| CA2273122A1 (en) | 1999-05-26 | 2000-11-26 | Gershom Birk | Multilevel dram with local reference generation |
| JP3415502B2 (ja) * | 1999-07-30 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US6292395B1 (en) | 1999-12-30 | 2001-09-18 | Macronix International Co., Ltd. | Source and drain sensing |
| US6901007B2 (en) * | 2001-01-11 | 2005-05-31 | Micron Technology, Inc. | Memory device with multi-level storage cells and apparatuses, systems and methods including same |
| US6587372B2 (en) | 2001-01-11 | 2003-07-01 | Micron Technology, Inc. | Memory device with multi-level storage cells and apparatuses, systems and methods including same |
| US7209245B2 (en) * | 2001-09-20 | 2007-04-24 | Sharp Laboratories Of America, Inc. | Printing systems, softwares, and methods for user characterization of unknown printer media |
| US7123508B1 (en) | 2002-03-18 | 2006-10-17 | T-Ram, Inc. | Reference cells for TCCT based memory cells |
| US6940772B1 (en) | 2002-03-18 | 2005-09-06 | T-Ram, Inc | Reference cells for TCCT based memory cells |
| US20030235089A1 (en) * | 2002-04-02 | 2003-12-25 | Gerhard Mueller | Memory array with diagonal bitlines |
| KR100512168B1 (ko) * | 2002-09-11 | 2005-09-02 | 삼성전자주식회사 | 미소 전압차를 감지하는 감지증폭기 및 감지 증폭 방법 |
| JP4084149B2 (ja) * | 2002-09-13 | 2008-04-30 | 富士通株式会社 | 半導体記憶装置 |
| US7936829B2 (en) * | 2004-10-22 | 2011-05-03 | Lsi Corporation | Driving multiple consecutive bits in a serial data stream at multiple voltage levels |
| US8773925B2 (en) | 2010-02-23 | 2014-07-08 | Rambus Inc. | Multilevel DRAM |
| US8345469B2 (en) | 2010-09-16 | 2013-01-01 | Freescale Semiconductor, Inc. | Static random access memory (SRAM) having bit cells accessible by separate read and write paths |
| US9111638B2 (en) | 2012-07-13 | 2015-08-18 | Freescale Semiconductor, Inc. | SRAM bit cell with reduced bit line pre-charge voltage |
| US10652032B2 (en) * | 2017-06-20 | 2020-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device signature generation |
| KR20190073102A (ko) | 2017-12-18 | 2019-06-26 | 삼성전자주식회사 | 비트 라인 감지 증폭기, 반도체 메모리 장치, 그리고 그것의 멀티 비트 데이터의 센싱 방법 |
| US10667621B2 (en) | 2018-04-19 | 2020-06-02 | Micron Technology, Inc. | Multi-stage memory sensing |
| US10706911B1 (en) | 2018-10-10 | 2020-07-07 | Samsung Electronics Co., Ltd. | Sense amplifier for sensing multi-level cell and memory device including the sense amplifier |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4287570A (en) * | 1979-06-01 | 1981-09-01 | Intel Corporation | Multiple bit read-only memory cell and its sense amplifier |
| US4415992A (en) * | 1981-02-25 | 1983-11-15 | Motorola, Inc. | Memory system having memory cells capable of storing more than two states |
| JPS59203298A (ja) * | 1983-05-04 | 1984-11-17 | Nec Corp | 半導体メモリ |
| DE3485595D1 (de) * | 1983-12-23 | 1992-04-23 | Hitachi Ltd | Halbleiterspeicher mit einer speicherstruktur mit vielfachen pegeln. |
| US4771404A (en) * | 1984-09-05 | 1988-09-13 | Nippon Telegraph And Telephone Corporation | Memory device employing multilevel storage circuits |
| JP2618938B2 (ja) * | 1987-11-25 | 1997-06-11 | 株式会社東芝 | 半導体記憶装置 |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| JP2719237B2 (ja) * | 1990-12-20 | 1998-02-25 | シャープ株式会社 | ダイナミック型半導体記憶装置 |
| US5283761A (en) * | 1992-07-22 | 1994-02-01 | Mosaid Technologies Incorporated | Method of multi-level storage in DRAM |
| JPH07114792A (ja) * | 1993-10-19 | 1995-05-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3237971B2 (ja) * | 1993-09-02 | 2001-12-10 | 株式会社東芝 | 半導体記憶装置 |
| US5532955A (en) * | 1994-12-30 | 1996-07-02 | Mosaid Technologies Incorporated | Method of multilevel dram sense and restore |
-
1994
- 1994-12-30 US US08/366,921 patent/US5532955A/en not_active Expired - Lifetime
-
1995
- 1995-12-28 DE DE69531093T patent/DE69531093T2/de not_active Expired - Lifetime
- 1995-12-28 EP EP95309490A patent/EP0720176B1/en not_active Expired - Lifetime
- 1995-12-29 JP JP35293295A patent/JP3771617B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-11 US US08/584,887 patent/US5612912A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9660024B2 (en) | 2014-12-18 | 2017-05-23 | Samsung Electronics Co., Ltd. | Semiconductor device with two transistors and a capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0720176A2 (en) | 1996-07-03 |
| JPH08315568A (ja) | 1996-11-29 |
| EP0720176B1 (en) | 2003-06-18 |
| US5612912A (en) | 1997-03-18 |
| DE69531093D1 (de) | 2003-07-24 |
| DE69531093T2 (de) | 2004-05-06 |
| EP0720176A3 (en) | 1998-01-14 |
| US5532955A (en) | 1996-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20051011 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051014 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060131 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060210 |
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| R150 | Certificate of patent or registration of utility model |
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