KR0166046B1 - 계층적 비트라인 구조를 갖는 반도체 메모리 장치 - Google Patents

계층적 비트라인 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 오픈 비트 라인 구조의 셀 어레이에 적용되는 계층적 비트라인 구조를 갖는 반도체 메모리 장치에 관한 것으로, m개의 하위비트라인이 각각 연결된 상위비트라인을 2부분으로 분리하여 양방향으로 사용하고, 센싱 동작 과정에서 상위비트라인이 폴디드 비트 라인 구조로 동작하게 함으로써, 잡음의 영향에 취약한 오픈 비트 라인 구조의 단점을 보완하였다. 또한, 종래의 계층적 비트 라인 구조와 비교하여 상위비트라인의 개수를 1/2로 줄일 수 있어 공정의 용이성을 확보함과 동시에 전력소모를 감소시켰다.

Description

계층적 비트라인 구조를 갖는 반도체 메모리 장치
제1도는 계층적 비트라인 구조를 갖는 종래의 DRAM의 부분 회로도.
제2도는 계층적 비트라인 구조를 갖는 종래의 또 다른 DRAM의 부분회로도.
제3a도는 본 발명의 제1실시예에 의한 DRAM의 부분상세회로도.
제3b도 내지 제3c도는 제3a도에 도시된 DRAM의 동작예시도.
제3d도는 본 발명의 제1실시예에 의한 DRAM의 상세회로도.
제4도는 제3도에 도시된 블록선택신호 및 상위비트라인분리신호 발생회로도.
제5a도는 본 발명의 제2실시예에 의한 DRAM의 부분상세회로도.
제5b도 내지 제5c도는 제5a도에 도시된 DRAM의 동작예시도.
제5d도는 본 발명의 제2실시예에 의한 DRAM의 상세회로도.
제6도는 제5도에 도시된 블록선택신호 및 상위비트라인분리신호 발생회로도.
* 도면의 주요부분에 대한 부호의 설명
11,12 : 감지 증폭기 21,31 : 어드레스 버퍼
22,32 : 로우 어드레스 디코더 23,33 : 블록선택신호 발생부
24, 34 : 상위비트라인 분리신호 발생부
본 발명은 계층적 비트라인 구조를 갖는 반도체 메모리 장치에 관한 것으로, 특히 1개의 상위비트라인을 2부분으로 나누어 양방향으로 사용하고, 폴디드 비트 라인(Folded Bit Line) 구조로 동작하게 함으로써 잡음의 영향을 감소시킨 반도체 메모리 장치에 관한 것이다.
통상적으로, 메모리 제품에서 가장 중요한 요소중의 하나는 비용(cost)이다. 비용을 낮추기 위해서는 수율(Yield)을 높이고 단순하고 경제적인 공정을 사용하여야 한다. 또한 웨이퍼(Wafer)에 집적되는 다이(Die) 수를 늘림으로써 비용을 낮게 할 수 있는데, 일반적인 방법으로는 진보된 공정으로 설계에 적용되는 디자인 룰(Design Rule)을 스케일드-다운(Scaled-down)시킴으로써 다이(Die)의 크기를 줄일 수 있다. 기가비트급(Gigabit) 초고집적 메모리에서 가장 많은 면적을 차지하는 부분은 셀과 감지 증폭기이다. 비트 라인에 연결된 셀의 개수는 메모리의 집적도가 증가하여도 일정하게 유지되는데, 이는 디램 셀의 안정된 리드(READ) 동작을 위해서는 비트 라인의 커패시터와 셀 커패시터의 비가 작아야 하기 때문에다. 따라서, 메모리의 집적도가 증가함에 따라 셀과 거의 같은 비율로 감지 증폭기의 수가 증가하므로, 디램의 구성요소중에서 감지 증폭기의 수를 감소시키면 다이(Die) 크기를 상당히 줄일 수 있다. 이를 위한 한가지 방법으로는 계층 구조의 비트 라인을 적용하는 것으로, 차세대 메모리 제품의 핵심 기술중의 하나가 될 것으로 예상된다.
제1도는 계층적 비트라인 구조를 갖는 종래의 DRAM의 부분회로도로서, 셀과 연결된 전체 비트 라인을 m개의 하위비트라인(SBi 및/SBi, 1≤i≤m)로 나누고, 각각의 하위비트라인은 블록선택 신호(BS)로 '온(ON)'과 '오프(OFF)'가 조정되는 스위치용 트랜지스터에 의하여 상위비트라인(MB, /MB)에 연결된다. 따라서, 이와 같은 계층적 비트 라인 구조에서는 리드(READ) 또는 라이트(WRITE)하기 위하여 셀에 엑세스(Access)하는 경우, 그 셀에 연결된 하위비트라인의 블록선택신호(BS)만 활설화되어 상위비트라인(MB, /MB)에 연결되고, 나머지 하위비트라인은 상위 비틀인(MA, /MA)에서 분리된다. 따라서 하위비트라인을 통해 상위비트라인에 연결되는 전체 셀의 수가 종래의 단층 비트 라인보다 증가하여도 센싱 동작시의 비트 라인 전체 커패시터는 증가하지 않게 할 수 있다. 따라서, 비트 라인에 연결되는 셀의 수를 증가시켜 전체 메모리 칩에서 사용되는 감지 증폭기의 수를 감소시킴으로써, 다이(Die) 크기를 상당하게 감소시킬 수 있다. 일반적으로, 하위비트라인은 텅스텐-폴리사이드(W-Polycide:WSi2+Polysilicon)가 사용되어 저항과 커패시터가 크지만, 상위비트라인은 금속선이 사용되므로 저항과 커패시터가 작아 리드/라이트 동작시에 센싱 속도를 그대로 유지할 수 있다.
제2도는 계층적 비트라인 구조를 갖는 종래의 또 다른 DRAM의 부분회로도로서, 미쓰비시(Mitsubishi)사의 256Mb 디램(DRAM)에 적용된 계층적 비트라인의 구조이다.
셀 어레이(Cell Array)는 오픈 비트 라인(open bit line) 구조로 구성되어 있고, 32개의 셀이 연결된 하위비트라인 32개가 있어 블록선택신호(BSi, 1≤i≤m) 신호에 의하여 상위비트라인에 연결된다. 따라서, 상위비트라인에 1024개의 셀이 연결된 것이 되므로 제1도에 도시된 종래의 단층 비트 라인 구조에 비하여 연결된 셀의 수를 증가시킬 수 있다(일반적으로 종래의 단층 비트 라인 구조에서는 비트 라인마다 128개의 셀이 연결된다). 또한, 상위 비트라인은 MB1a와, MB1b, 그리고 MB2a와 MB2b가 폴디드(Folded) 형태로 구성되어 있으므로 잡음에 취약한 오프 비트 라인의 문제를 어느정도 해결할 수 있다.
그런데, 종래의 계층적 비트 라인 구조를 메모리 제품에 적용하는 경우 금속선으로 된 상위비트라인의 폭과 간격을 최소 선폭(Minimum Feature Size)으로 만들어야 하므로, 공정이 어렵고 수율을 낮추는 주요 원인이 된다.
따라서 본 발명의 목적은 비트 라인에 연결된 셀의 수를 증가시켜 전체 감지 증폭기의 수를 감소시키고 칩 면적을 줄임으로써 메모리 제품의 비용을 절감시킨 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 상위비트라인 피치를 2배로 증가시킴으로써 상위비트라인의 공정이 쉽도록 한 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 상위비트라인의 수를 반으로 줄이고, 아울러 각 상위비트라인을 2등분하여 양방향으로 사용하도록 함으로써 전력소모를 줄인 반도체 메모리 장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치는 셀과 연결된 상위비트라인(MB1,MB2) 및 m개로 나누어진 하위비트라인(SB1i,SB2i)(1≤i≤m)과, 상기 상위비트라인의 양 끝에 각각 접속된 감지 증폭기와, 블록선택신호(BSi)에 의하여 상기 상위비트라인을 각각의 하위비트라인과 연결시키는 두 개의 하위비트라인 블록선택 스위치 수단과, 상기 두 개의 하위비트라인 블록선택 스위치 수단 사이에 접속되며 상위비트라인 분리신호(MBSn)에 의하여 상기 상위비트라인을 2부분으로 분리시키는 상위비트라인 분리 스위치 수단을 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 다른 반도체 메모리 장치는 셀과 연결된 상위비트라인(MB1,MB2) 및 m개로 나누어진 하위비트라인 (SB1i,SB2i)(1≤i≤m)과, 상기 상위비트라인의 양 끝에 각각 접속된 감지 증폭기와, 블록선택신호(BSi)에 의하여 상기 상위비트라인을 각각의 하위비트라인과 연결시키는 두 개의 하위비트라인 블록선택 스위치 수단과, 상기 두 개의 하위비트라인 블록선택 스위치 수단 사이와 접속되며 상위 비트라인분리신호(MBSn)에 의하여 상기 상위비트라인을 2부분으로 분리시키는 두 개의 직력접속된 상위비트라인 분리 스위치 수단을 구비하였다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제3a도는 본 발명의 제1실시예에 의한 DRAM의 부분상세회로도로서, 오픈 비트 라인 구조로 구성된 셀 어레이에서 상위비트라인(MB1,MB2) 및 m개로 나누어진 하위비트라인(SB1m,SB2m)과, 상기 상위비트라인의 양 끝에 각각 접속된 감지 증폭기와, 블록선택신호(BSi)에 의하여 상기 상위비트라인을 각각의 하위비트라인과 연결시키는 두 개의 하위비트라인 블록선택 트랜지스터와, 상기 두 개의 하위비트라인 블록선택 트랜지스터 사이에 접속되며 상위비트라인분리신호(MBSn)에 의하여 상기 상위비트라인을 2부분으로 분리시키는 상위비트라인 분리 트랜지스터를 구비한다.
상기 m개로 이루어진 하위비트라인(SB1i,SB2i)들은 블록선택신호 (BSi, 1≤i≤m)에 의하여 그 동작이 제어되는 스위치용 트랜지스터(=하위비트라인 블록선택 트랜지터)를 통하여 상위비트라인(MB1, MB2)에 각각 연결된다. 그리고, 상위비트라인 분리 신호(MBSj, 1≤j≤n) 신호에 의하여 그 동작이 제어되는 스위치용 트랜지스터(=상위비트라인 분리 트랜지스터)는 두 개의 하위비트라인 블록 사이에 위치하며 상위비트라인을 2등분하는 스위치의 역할을 한다. 이러한 스위치 트랜지스터 그룹은 2개의 하위비트라인 블록 사이에 위치하므로 m개로 나누어진 하위비트라이에 대하여 n(=m/2)개가 필요하다.
제3b도와 제3c도는 제3a도에 도시된 DRAM의 동작예시도로서, 본 발명에 의한 계층적 비트 라인 구조의 반도체 메모리 장치의 동작을 설명하기 위한 그림이다.
제3b도는 하위비트라인(SB11,SB21)의 셀을 리드 또는 라이트할 경우의 동작을 설명하기 위한 예시도이고, 제3c도는 하위비트라인 (SB12,SB22)의 셀을 억세스할 경우의 예시도이다.
제3b도에서 알수 있듯이 하위비트라인(SB11,SB21)의 셀을 억세스하는 경우, 워드라인의 활성화 전에 블록선택신호(BS1)만 '접지전위(Ground)'에서 '고전위(Vpp)'로 활성화되고, 나머지 블록선택신호(BSi, 2≤i≤m)는 모두 프리차지 상태의 전압인 그라운드 전위를 그대로 유지한다. 또한, 프리차지 상태에서 'Vpp'를 유지하는 상위비트라인 분리 신호(MBSj)중에서 MBS1신호만 'Vpp'에서 'Vss'로 전이하여 상위비트라인(MB1,MB2)이 2부분으로 나누어진다. 따라서, 하위비트라인(SB11)은 상위 비트라인(MB1a)에 연결되어 상위 비트라인(MB2a)를 기준 비트 라인으로 감지 증폭기(11)에 의해 감지 동작이 수행되고, 마찬가지로 하위비트라인(SB21)은 상위비트라인 (MB2b)에 연결되어 상위비트라인(MB1b)를 기준 비트 라인으로 감지 증폭기(12)에 의하여 감지 동작이 수행된다.
제3c도의 경우에도 마찬가지 방법으로, 하위비트라인(SB12,SB22)의 셀을 억세스하는 경우, 하위비트라인(SB12)은 상위비트라인(MB1a)에 연결되어 상위비트라인(MB2a)를 기준 비트 라인으로 감지 증폭기(11)에 의해 감지 동작이 수행되고, 하위비트라인(SB22)은 상위비트라인(MB2b)에 연결되어 상위비트라인(MB1b)를 기준 비트 라인으로 감지 증폭기(12)에 의하여 감지 동작이 수행된다. 라이트 동작의 경우에도 위에서 기술한 바와 같이 하위비트라인과 상위비트라인이 연결된다.
제3d도는 본 발명의 제1실시예에 의한 DRAM의 상세회로도로서, 오픈 비트 라인 구조의 전체 셀 어레이에 본 발명의 계층적 비트 라인 구조를 적용한 경우를 도시한 그림이다. 그림에서와 같이 블록선택 신호(BSi, 1≤i≤m)와 상위비트라인 분리 신호(MBSj, 1≤j≤n)가 공유되어 있어 각 하위비트라인이 동시에 조정된다. 그림에서는 단순화를 위하여 일부분의 워드라인만 도시하였다.
제4도는 제3도에 도시된 블록선택신호(BSi) 및 상위비트라인 분리 신호(MBSj) 발생 회로도로서, 어드레스 핀으로 입력된 어드레스를 완충하기 위한 어드레서 버퍼(21)와, 상기 어드레스 버퍼(21)로 부터의 완충된 어드레스 신호를 디코딩하기 위한 로우 어드레스 디코더(22)와, 상기 로우 어드레스 디코더(22)로부터 출력된 신호를 직렬접속된 두 개의 인버터 및 레벨 변환기를 통해 상기 하위비트라인 블록선택 트랜지스터의 게이트로 입력시키는 적어도 두 개 이상의 블록선택신호 발생회로부(23)와, 상기 로우 어드레스 디코더(22)로부터 출력된 두 개의 블록선택신호를 NOR게이트의 입력으로하여 출력된 신호를 레벨 변환기를 통해 상기 상위비트라인 분리 트랜지스터의 게이트로 입력시키는 적어도 한 개 이상의 상위비트라인 분리 신호 발생부(24)를 구비한다.
리드 또는 라이트 동작시, 외부 어드레스 핀(A0,A1,....An)으로부터 어드레스 버퍼(21)로 로우 어드레스가 전달된 다음 로우 어드레스 디코더(22)에 의하여 디코딩된다. 그 과정에서 워드 라인이 활성화되기 전에 그 워드 라인에 연결된 셀이 있는 하위비트라인을 상위비트라인에 연결하는 블록선택신호(BSi)가 'Vpp'로 미리 활성화된다. 선택되지 않은 나머지 블록선택신호(BSj, 1≤j≤m,j≠i)는 비활성 상태(Ground)에 있어 나머지 모든 하위비트 라인들은 상위비트라인과 분리된다. 상위비트라인 분리 신호(MBSi)는 두 개의 블록선택신호(BSi)가 NOR게이트에 입력되어 생성되므로, 활성화된 블록선택신호(BSi)를 입력으로 하는 상위비트라인 분리신호(MBSi)만 'Vpp'에서 'Vss'로 되고, 나머지 모든 상위비트라인 분리 신호(MBSj,1≤j≤m/2,j≠i)는 'Vpp' 상태를 그대로 유지하므로 상위비트라인이 2부분으로 분리된다. 위의 회로도에서 모든 블록선택신호(BSi, 1≤i≤m) 및 상위비트라인 분리 신호(MBSi, 1≤i≤n)는 내부 전원전압(Vcc)보다 높은 고전위(Vpp) 레벨이 필요하므로 레벨 변환기('하이' 신호인 Vcc를 Vpp로 변환함)를 거쳐 생성된다. 로우 어드레스가 달라지면 그 어드레스에 따라 디코더의 출력이 변하므로, 위에서 기술한 과정을 통해 어드레스되는 워드라인에 연결된 셀이 있는 하위비트라인만 상위비트라인에 연결되고 상위비트라인은 2등분된다.
제5a도는 본 발명의 제2실시예에 의한 DRAM의 부분상세회로도로서, 오픈 비트라인 구조로 구성된 셀 어레이에서 상위비트라인(MB1,MB2) 및 m개로 나누어진 하위비트라인(SB1m,SB2m)과, 상기 상위비트라인의 양 끝에 각각 접속된 감지 증폭기와, 블록선택신호(BSi)에 의하여 상기 상위비트라인을 각각의 하위비트라인과 연결시키는 두 개의 하위비트라인 블록선택 트랜지스터와, 상기 두 개의 하위비트라인 블록선택 트랜지스터 사이와 접속되며 상위비트라인분리신호(MBSn)에 의하여 상기 상위비트라인을 2부분으로 분리시키는 두 개의 직렬접속된 상위비트라인 분리 트랜지스터를 구비한다. 그리고, 상기 상위비트라인 및 하위비트라인의 양 끝에 위치한 상기 하위비트라인 블록선택 트랜지스터와 상위비트라인 분리 트랜지스터는 각각 한 개씩 형성되어 있다.
오픈 비트 라인 구조로 구성된 셀 어레이에서, m개로 나누어진 하위비트라인 (SB1i 및 SB2i, 1≤i≤m)들은 각각 블록선택신호(BS1i 및 BS2i, 1≤i≤m)에 의하여 '온(on)' 또는 '오프(off)'되는 스위치용 트랜지스터(=하위비트라인 블록선택 트랜지스터)를 통하여 상위비트라인(MB1,MB2)에 각각 연결된다. 상위비트라인 분리 신호(MBS1j 또는 MBS2j, 1≤j≤m) 신호에 의하여 조정되는 2개의 스위치용 트랜지스터(=상위비트라인 분리 트랜지스터)들은 두 개의 하위비트라인 블록사이에 하나씩 건너 위치하며 상위비트라인을 2등분하는 스위치의 역할을 한다.
제5b도와 제5c도는 제5a도에 도시된 DRAM의 동작예시도로서, 본 발명에 의한 계층적 비트 라인 구조의 반도체 메모리 장치의 동작을 설명하기 위한 그림이다.
제5b도는 하위비트라인(SB11,SB21)의 셀을 리드 또는 라이트할 경우의 동작을 설명하기 위한 예시도이고, 제5c도는 하위비트라인(SB12,SB22)의 셀을 액세스할 경우의 예시도이다. 제5b도에서 알수 있듯이, 하위비트라인(SB11,SB21)의 셀을 액세스하는 경우, 워드 라인의 활성화 전에 블록선택신호(BS11,BS21)만 'Vss'에서 'Vpp'로 활성화되고, 나머지 블록선택신호(BS1i 및 BS2i, 2≤i≤m) 신호는 모두 프리차지 상태의 전압인 'Vss'를 그대로 유지한다. 또한, 프리차지 상태에서 'Vpp'를 유지하는 상위비트라인분리신호(MBS1i,MBS2i)중에서 MBS11과 MBS21 신호만 'Vpp'에서 'Vss'로 전이하여 상위비트라인(MB1,MB2)가 2부분으로 나누어진다. 따라서, 하위비트라인(SB11)은 상위비트라인(MB1a)에 연결되어 상위비트라인(MB2a)을 기준비트 라인으로 감지 증폭기(11)에 의해 감지 동작이 수행되고, 마찬가지로 하위비트라인(SB21)은 상위비트라인(MB2b)에 연결되어 상위비트라인(MB1b)를 기준 비트 라인으로 감지 증폭기(12)에 의하여 감지 동작이 수행된다. 제5c도의 경우에도 마찬가지 방법으로 하위비트라인(SB12,SB22)의 셀을 억세스하는 경우, 하위비트라인(SB12)은 상위비트라인(MB1b)에 연결되어 상위비트라인(MB2b)을 기준 비트 라인으로 감지 증폭기(11)에 의해 감지 동작이 수행되고, 하위비트라인(SB22)은 상위비트라인(MB2a)에 연결되어 상위비트라인(MB1a)을 기준 비트 라인으로 감지 증폭기(12)에 의해 감지 동작이 수행된다. 라이트 동작의 경우에도 위에서 기술한 바와 같이 하위비트라인과 상위비트라인이 연결된다.
제5d도는 본 발명의 제2실시예에 의한 DRAM의 상세회로도로서, 오픈 비트 라인 구조의 전체 셀 어레이에 본 발명의 계층적 비트 라인 구조를 적용한 경우를 도시한 그림이다. 그림에서와 같이 블록선택신호(BS1i 및 BS2i, 1≤i≤m)와 상위비트라인 분리 신호(MBS1j 및 MBS2j, 1≤j≤m)가 공유되어 있어 각 하위비트라인이 동시에 조정된다. 그림에서는 단순화를 위하여 일부분의 워드 라인만 도시하였다.
제6도는 제5도에 도시된 블록선택신호(BSi) 및 상위비트라인 분리 신호(MBSj) 발생 회로도로서, 어드레스 핀으로 입력된 어드레스를 완충하기 위한 어드레스 버퍼(31)와, 상기 어드레스 버퍼(31)로 부터의 완충된 어드레스 신호를 디코딩하기 위한 로우 어드레스 디코더(32)와, 상기 로우 어드레스 디코도(32)로부터 출력된 신호를 직렬접속된 두 개의 인버터 및 레벨 변환기를 통해 상기 하위비트라인 블록선택 트랜지스터의 게이트로 입력시키는 적어도 한 개 이상상의 블록선택신호 발생회로부(33)와, 상기 로우 어드레스 디코더(32)로부터 출력된 블록선택신호를 직렬접속된 인버터 및 레벨 변환기를 통해 상기 상위비트라인 분리 트랜지스터의 게이트로 입력시키는 적어도 한 개 이상의 상위비트라인 분리 신호 발생부(34)를 구비한다.
리드 또는 라이트 동작시, 외부 어드레스 핀(A0,A1,....An)으로부터 어드레스 버퍼(31)로 로우 어드레스가 전달된 다음 로우 어드레스 디코더(32)에 의하여 디코딩된다. 그 과정에서 워드 라인이 활성화되기 전에 그 워드 라인에 연결된 셀이 있는 하위비트라인을 상위비트라인에 연결하는 블록선택신호(BSi,BS2i)가 'Vpp'로 미리 활성화된다. 선택되지 않은 나머지 블록 선택신호(BS1j 및 BS2j, 1≤j≤m,j≠i) 신호는 비활성 상태(Ground)에 있어 나머지 모든 하위비트라인들은 상위비트라인과 분리된다. 상위비트라인 분리 신호(MBS1i,MBS2i)는 각각 블록선택신호(BS1i,BS2i)의 인버터 신호로 생성되므로, 활성화된 블록선택신호(BS1i,BS2i)를 입력으로 하는 상위비트라인 분리 신호(MBS1i,MBS2i)만 'Vpp'에서 'Vss'로 되고, 나머지 모든 상위비트라인 분리 신호(MBS1j 및 MBS2j, 1≤j≤m,j≠i)는 'Vpp' 상태를 그대로 유지하므로 상위비트라인이 2부분으로 분리된다. 위의 회로도에서 모든 블록선택신호(BS1i와 BS2i, 1≤i≤m) 및 상위비트라인 분리 신호(MBS1i와 MBS2i, 1≤i≤m)는 내부전원전압(Vcc) 높은 고전압(Vpp)레벨이 필요하므로 레벨 변환기(하이 신호인 Vcc를 Vpp로 변환함)를 거쳐 생성된다. 로우 어드레스가 달라지면 그 어드레스에 따라 디코더의 출력이 변하므로, 위에서 기술한 과정을 통해 어드레스되는 워드라인에 연결된 셀이 있는 하위비트라인만 상위비트라인에 연결되고 상위비트라인은 2등분된다.
이상에서 설명한 바와 같이, 본 발명의 계층적 비트라인 구조를 갖는 반도체 메모리 장치를 사용하게 되면, 비트라인에 연결된 셀의 수를 증가시켜 전체 감지 증폭기의 수를 감소시키므로 칩의 면적을 줄여 메모리 제품의 비용을 낮출 수 있다. 그리고, 종래의 계층적 비트라인 구조보다 상위비트라인의 피치가 2배로 증가하므로 상위비트라인의 공정을 쉽게 할 수 있으며, 종래의 계층적 비트라인 구조와 비교할 때 상위비트라인의 수를 1/2로 줄이고, 아울러 각 상위 비트라인을 2등분하여 양방향으로 사용하므로 전력소모가 작아지는 효과가 있다.

Claims (7)

  1. 오픈 비트라인 구조의 셀 어레이를 갖는 반도체 메모리 장치에 있어서, 상위비트라인 및 m개로 나누어진 하위비트라인과, 상기 상위비트라인의 양 끝에 각각 접속된 감지 증폭기와, 블록선택신호에 의하여 상기 상위비트라인을 각각의 하위비트라인과 연결시키는 두 개의 하위비트라인 블록선택 스위치 수단과, 상기 두 개의 하위비트라인 블록선택 스위치 수단 사이에접속되며 상위비트라인분리신호에 의하여 상기 상위비트라인을 2부분으로 분리시키는 상위비트라인 분리 스위치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 어드레스 핀으로 입력된 어드레스를 완충하기 위한 어드레스 버퍼수단과, 상기 어드레스 버퍼수단으로 부터의 완충된 어드레스 신호를 디코딩 하기 위한 로우 어드레스 디코더 수단과, 상기 로우 어드레스 디코더 수단으로부터 출력된 신호를 직렬접속된 두 개의 인버터 및 레벨 변환기를 통해 상기 하위비트라인 블록선택 스위치 수단으로 입력시키는 적어도 두 개 이상의 블록선택신호 발생수단과, 상기 로우 어드레스 디코더 수단으로부터 출력된 두 개의 블록선택신호를 NOR게이트의 입력으로하여 출력된 신호를 레벨 변환기를 통해 상기 상위비트라인 분리 스위치 수단으로 입력시키는 적어도 한 개 이상의 상위비트라인 분리신호 발생수단을 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 하위비트라인 블록선택 스위치 수단은 NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 상위비트라인 분리 스위치 수단은 NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 오픈 비트라인 구조의 셀 어레이를 갖는 반도체 메모리 장치에 있어서, 상위비트라인 및 m개로 나누어진 하위비트라인과, 상기 상위비트라인의 양 끝에 각각 접속된 감지 증폭기와, 블록선택신호에 의하여 상기 상위비트라인을 각각의 하위비트라인과 연결시키는 두 개의 하위비트라인 블록선택 스위치 수단과, 상기 두 개의 하위비트라인 블록선택 스위치 수단 사이와 접속되며 상위비트라인분리신호에 의하여 상기 상위비트라인을 2부분으로 분리시키는 두 개의 직렬접속된 상위비트라인 분리 스위치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기하위비트라인 사이에 위치한 상기 하위비트라인 블록선택 스위치 수단과 상위비트라인 분리 스위치 수단은 각각 하나씩 건너서 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5하에 있어서, 어드레스 핀으로 입력된 어드레스를 완충하기 위한 어드레스 버퍼수단과, 상기 어드레스 버퍼수단으로 부터의 완충된 어드레스 신호를 디코딩하기 위한 로우 어드레스 디코더 수단과, 상기 로우 어드레스 디코더 수단으로부터 출력된 신호를 직렬접속된 두 개의 인버터 및 레벨 변환기를 통해 상기 하위비트라인 블록선택 스위치 수단으로 입력시키는 적어도 한 개 이상의 블록선택신호 발생수단과, 상기 로우 어드레스 디코더 수단으로부터 출력된 블록선택신호를 직렬접속된 인버터 및 레벨 변환기를 통해 상기 상위비트라인 분리 스위치 수단으로 입력시키는 적어도 한 개 이상의 상위비트라인 분리신호 발생수단을 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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