JPS62200596A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS62200596A JPS62200596A JP61041281A JP4128186A JPS62200596A JP S62200596 A JPS62200596 A JP S62200596A JP 61041281 A JP61041281 A JP 61041281A JP 4128186 A JP4128186 A JP 4128186A JP S62200596 A JPS62200596 A JP S62200596A
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- Japan
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- divided
- potential
- transistor
- divided bit
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
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- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は大規模集積化された半導体メモリ、特にＣＭ
ＯＳプロセスで形成されたダイナミック・ランダム・ア
クセス・メモリのビット線の構成の改良に関する。
ＯＳプロセスで形成されたダイナミック・ランダム・ア
クセス・メモリのビット線の構成の改良に関する。
［従来の技術］
通常、ダイナミック・ランダム・アクセス・メモリ（１
ス下、ダイナミックＲＡＭと称す）においては、１個の
メモリセルは１個のトランジスタと１個のキャパシタと
によって構成される。この場合、メモリセルのキャパシ
タ容量に対するビット線の容量の比が小さいほど、読出
時におけるビット線電位の変化量が大きくなり、応じて
センスアンプに対する入力電位佼が大きくなるため、記
憶情報の読出動作が確実に行なわれる。しかし、メモリ
（記憶装置）が大容量化され、集積度が上がるにつれ、
メモリセルのサイズは小さくなるため、メモリセルの容
量が小さくなる一方、１本のビット線にＪ！続されろメ
モリセルの数は増加するため、ビット線が長くなりビッ
ト線容量が大きくなる傾向にある。この結果、メモリセ
ルの容量に対するビット線容量の比串が大きくなり、応
じてビットＩｌｉ！電位の変化量が小さくなり、記憶情
報の読出動作が確実に行なわれなくなるおそれが生じて
さている。この問題を解決するため、１本のビット線を
複数のブロックに分割し、メモリセルの容量とビット線
容量との比を小さくする方法が試みられている。
ス下、ダイナミックＲＡＭと称す）においては、１個の
メモリセルは１個のトランジスタと１個のキャパシタと
によって構成される。この場合、メモリセルのキャパシ
タ容量に対するビット線の容量の比が小さいほど、読出
時におけるビット線電位の変化量が大きくなり、応じて
センスアンプに対する入力電位佼が大きくなるため、記
憶情報の読出動作が確実に行なわれる。しかし、メモリ
（記憶装置）が大容量化され、集積度が上がるにつれ、
メモリセルのサイズは小さくなるため、メモリセルの容
量が小さくなる一方、１本のビット線にＪ！続されろメ
モリセルの数は増加するため、ビット線が長くなりビッ
ト線容量が大きくなる傾向にある。この結果、メモリセ
ルの容量に対するビット線容量の比串が大きくなり、応
じてビットＩｌｉ！電位の変化量が小さくなり、記憶情
報の読出動作が確実に行なわれなくなるおそれが生じて
さている。この問題を解決するため、１本のビット線を
複数のブロックに分割し、メモリセルの容量とビット線
容量との比を小さくする方法が試みられている。
第４図は従来のダイナミックＲＡＭの一部の構成を示す
図であり、たとえばアイ・ニス・ニス・シー・シー ’
８４（ＩＳＳＣＣ’８４）のダイジェスト・オブ・テク
ニカル・ベーバーズの２７８頁ないし２７９頁に開示さ
れている。第４図においては、ビット線は２分割され、
１個のセンスアンプを２分割されたビット線の両方で共
用する、いわゆるシェアードセンスアンプ構成がとられ
ている。また、上記文献においてはメモリセル内のトラ
ンジスタがｐチャネルＭＯ８トランジスタで構成され、
センスアンプがｎチャネルＭｏＳトランジスタのみ、リ
ストア回路がｎチャネルＭｏＳトランジスタのみでそれ
ぞれ構成された場合について記載されているが、第４図
においては簡単化のため、これらのトランジスタの導電
性を逆転した場合について示し、かつその構成も多少簡
略化して示している。
図であり、たとえばアイ・ニス・ニス・シー・シー ’
８４（ＩＳＳＣＣ’８４）のダイジェスト・オブ・テク
ニカル・ベーバーズの２７８頁ないし２７９頁に開示さ
れている。第４図においては、ビット線は２分割され、
１個のセンスアンプを２分割されたビット線の両方で共
用する、いわゆるシェアードセンスアンプ構成がとられ
ている。また、上記文献においてはメモリセル内のトラ
ンジスタがｐチャネルＭＯ８トランジスタで構成され、
センスアンプがｎチャネルＭｏＳトランジスタのみ、リ
ストア回路がｎチャネルＭｏＳトランジスタのみでそれ
ぞれ構成された場合について記載されているが、第４図
においては簡単化のため、これらのトランジスタの導電
性を逆転した場合について示し、かつその構成も多少簡
略化して示している。
第４図において、折返しビット線（ｆｏｌｄｅｄ ｂｉ
ｔ１ｉｎｅ ）を構成するビット線対は３個のブロック
に分割され、分割ビット１９１ＢＬ１．ＢＬＮ、Ｂ１０
からなるビット線と分割ビット線ＢＬ１．ＢＬＮ、８Ｌ
２からなろ相補ビット線とから構成される。分割ピッ（
・線ＢＬＮ、Ｅ３ＬＮには、その分割ビット−線対上の
電位勾を検出し、その電位差をさらに拡大するための１
２ンスアンプＳ Ａが接続される。分割ビットｎＢＬ１
．ＢＬ１には、分割ビット線対ＢＬ１．ＢＬＩのうちの
電位の高い方の電位をざらに昇圧するためのリストア回
路ＲＥ１が設けられ、同様に分割ビット線対ＢＬ２およ
びＢ［７には第２のリストア回路ＲＥ２が接続される。
ｔ１ｉｎｅ ）を構成するビット線対は３個のブロック
に分割され、分割ビット１９１ＢＬ１．ＢＬＮ、Ｂ１０
からなるビット線と分割ビット線ＢＬ１．ＢＬＮ、８Ｌ
２からなろ相補ビット線とから構成される。分割ピッ（
・線ＢＬＮ、Ｅ３ＬＮには、その分割ビット−線対上の
電位勾を検出し、その電位差をさらに拡大するための１
２ンスアンプＳ Ａが接続される。分割ビットｎＢＬ１
．ＢＬ１には、分割ビット線対ＢＬ１．ＢＬＩのうちの
電位の高い方の電位をざらに昇圧するためのリストア回
路ＲＥ１が設けられ、同様に分割ビット線対ＢＬ２およ
びＢ［７には第２のリストア回路ＲＥ２が接続される。
センスアンプＳＡはそのドレインが分割ビット１１８Ｌ
Ｎに接続され、そのゲートが分割ビット線ＢＬＮに接続
されかつそのソースがセンスアンプ駆動トランジスタＱ
Ｎ５に接続されるｎチセネルＭＯＳトランジスタＱＮ１
と、そのゲートが分割ピッｌ−１！！ＡＢＬＮに接続さ
れ、そのドレインが分割ビット線ＢＬＮに接続されかつ
そのソースがセンスアンプ駆動用トランジスタＱＮ５の
一方導通端子に接続されるｎチャネルＭＯＳトランジス
タＱＮ２とから構成される。センスアンプ駆動トランジ
スタＱＮ５はそのゲートにセンスアンプ活性化信号ＳＮ
を受けるとともにその他方端子は接地電位Ｖｓｓに接続
される。センスアンプＳＡは、センスアンプ駆動トラン
ジスタＱＮ５がオン状態になると活性化され、ビット線
対ＢＬＮ、ＢＬＮのうち電位の低い方の電位を接地電位
Ｖｓｓに近づける機能を有する。
Ｎに接続され、そのゲートが分割ビット線ＢＬＮに接続
されかつそのソースがセンスアンプ駆動トランジスタＱ
Ｎ５に接続されるｎチセネルＭＯＳトランジスタＱＮ１
と、そのゲートが分割ピッｌ−１！！ＡＢＬＮに接続さ
れ、そのドレインが分割ビット線ＢＬＮに接続されかつ
そのソースがセンスアンプ駆動用トランジスタＱＮ５の
一方導通端子に接続されるｎチャネルＭＯＳトランジス
タＱＮ２とから構成される。センスアンプ駆動トランジ
スタＱＮ５はそのゲートにセンスアンプ活性化信号ＳＮ
を受けるとともにその他方端子は接地電位Ｖｓｓに接続
される。センスアンプＳＡは、センスアンプ駆動トラン
ジスタＱＮ５がオン状態になると活性化され、ビット線
対ＢＬＮ、ＢＬＮのうち電位の低い方の電位を接地電位
Ｖｓｓに近づける機能を有する。
分割ビット線対ＢＬ１．８Ｌ１に接続される第１のリス
トア回路ＲＥＩは、そのドレインが分割ビット１１８１
１に接続され、そのゲートが相補分割ビットＩＢＬＩに
接続され、そのソースがリストア回路駆動トランシタＱ
Ｐ５の一方端子に接続されるｐチャネルＭＯＳトランジ
スタＱＰ１と、そのドレインが相補分割ビットｉ！ＢＬ
Ｉに接、続され、そのゲートが分割ビット線ＢＬ１に接
続され、かつそのソースがリストア回路駆動トランジス
タＱＰ５の一方導通端子に接続されるｐチャネルＭＯＳ
トランジスタＱＰ２とから構成される。リストア回路駆
動トランジスタＱＰ５は、その他方導通端子が電源電位
Ｖｃｃに接続され、そのゲートにリストア回路活性化信
号ＳＰ１を受けるｐチャネルＭＯＳトランジスタで構成
される。第１のリストア回路ＲＥ１はリストア回路駆動
トランジスタＱＰ５のオン状態に応答して、分割ビット
線対ＢＬ１．ＢＬ１のうちの電位の高い方の分割ビット
線電位を電源電位Ｖｃｃにまで昇圧する。
トア回路ＲＥＩは、そのドレインが分割ビット１１８１
１に接続され、そのゲートが相補分割ビットＩＢＬＩに
接続され、そのソースがリストア回路駆動トランシタＱ
Ｐ５の一方端子に接続されるｐチャネルＭＯＳトランジ
スタＱＰ１と、そのドレインが相補分割ビットｉ！ＢＬ
Ｉに接、続され、そのゲートが分割ビット線ＢＬ１に接
続され、かつそのソースがリストア回路駆動トランジス
タＱＰ５の一方導通端子に接続されるｐチャネルＭＯＳ
トランジスタＱＰ２とから構成される。リストア回路駆
動トランジスタＱＰ５は、その他方導通端子が電源電位
Ｖｃｃに接続され、そのゲートにリストア回路活性化信
号ＳＰ１を受けるｐチャネルＭＯＳトランジスタで構成
される。第１のリストア回路ＲＥ１はリストア回路駆動
トランジスタＱＰ５のオン状態に応答して、分割ビット
線対ＢＬ１．ＢＬ１のうちの電位の高い方の分割ビット
線電位を電源電位Ｖｃｃにまで昇圧する。
分割ビット線対ＢＬ２．ＢＬ２に接続される第２のリス
トア回路ＲＥ２は、そのドレインが分割ビット１１８ｍ
２に接続され、そのゲートが相補分割ビット線８ｍ２に
接続され、かつそのソースがリストア回路駆動トランジ
スタＱＰ６の一方導通端子に接続されるｐチャネルＭＯ
ＳトランジスタＱＰ３と、そのドレインが相補分割ビッ
ト線８１２に接続され、そのゲートが分割ビット線ＢＬ
２にｉ続され、そのソースがリストア回路駆動トランジ
スタＱＰ６の一方導通端子に接続されるｐチャネルＭｏ
ＳトランジスタＱＰ４とから構成される。リストア回路
駆動トランシタＱＰ６は、その他方導通端子がＮ源電位
Ｖｃｃに接続され、そのゲートが第２のリストア回路活
性化信号ＳＰ２を受けるｐチャネルＭＯ３ｌ−ランジス
タで構成される。
トア回路ＲＥ２は、そのドレインが分割ビット１１８ｍ
２に接続され、そのゲートが相補分割ビット線８ｍ２に
接続され、かつそのソースがリストア回路駆動トランジ
スタＱＰ６の一方導通端子に接続されるｐチャネルＭＯ
ＳトランジスタＱＰ３と、そのドレインが相補分割ビッ
ト線８１２に接続され、そのゲートが分割ビット線ＢＬ
２にｉ続され、そのソースがリストア回路駆動トランジ
スタＱＰ６の一方導通端子に接続されるｐチャネルＭｏ
ＳトランジスタＱＰ４とから構成される。リストア回路
駆動トランシタＱＰ６は、その他方導通端子がＮ源電位
Ｖｃｃに接続され、そのゲートが第２のリストア回路活
性化信号ＳＰ２を受けるｐチャネルＭＯ３ｌ−ランジス
タで構成される。
第２のリストア回路ＲＥ２は１分割ビット線対ＢＬ２．
ＢＬ２のうちの電位の高い方の分割ビット１ａｒｒｉ位
をｆｆ１ｉｌ’ｉ１位ｖＣＣレベルまで昇圧する。
ＢＬ２のうちの電位の高い方の分割ビット１ａｒｒｉ位
をｆｆ１ｉｌ’ｉ１位ｖＣＣレベルまで昇圧する。
分割ビット線ＢＬ１と分割ビット線ＢＬＮとはトランス
ファゲートトランジスタＱＴ１を介して接続され、相補
分割ビット線ＢＬ１と相補分割ビットＩＢＬＮとはトラ
ンスファゲートトランジスタＱＴ２を介して接続される
。トランスファゲートトランジスタＱＴ１．ＱＴ２はそ
のゲートにトランスファ信号Ｔ１を受けてオン・オフす
る。
ファゲートトランジスタＱＴ１を介して接続され、相補
分割ビット線ＢＬ１と相補分割ビットＩＢＬＮとはトラ
ンスファゲートトランジスタＱＴ２を介して接続される
。トランスファゲートトランジスタＱＴ１．ＱＴ２はそ
のゲートにトランスファ信号Ｔ１を受けてオン・オフす
る。
分割ビット線ＢＬＮと分割ビット線ＢＬ２とはトランス
フ１ゲートトランジスタＱＴ３を介して接続され、相補
分割ビットｉｉ［ＢＬＮと相補分割ビットａＢＬ２とは
トランスファゲートトランジスタＱＴ４を介して接続さ
れる。トランス７１ゲートトランジスタＱＴ３．ＱＴ４
は第２の１〜ランスファ信号Ｔ２に応答してオン・オフ
する。分割ビット？１ＢＬ１は４Ｊゲートトランジスタ
ＱＹ１を介してデータバスＷ、ＢＵに接続され、相補分
割ビット線ＢＬ１はａ」ゲートトランジスタＱＹ２を介
して咽？ｉｌ ｆ−タバスＩＢＵに接続される。列ゲー
トトランジスタＱＹ１．ＱＹ２はでのゲートに列選択信
号ｙ２受けてオン・オフする。
フ１ゲートトランジスタＱＴ３を介して接続され、相補
分割ビットｉｉ［ＢＬＮと相補分割ビットａＢＬ２とは
トランスファゲートトランジスタＱＴ４を介して接続さ
れる。トランス７１ゲートトランジスタＱＴ３．ＱＴ４
は第２の１〜ランスファ信号Ｔ２に応答してオン・オフ
する。分割ビット？１ＢＬ１は４Ｊゲートトランジスタ
ＱＹ１を介してデータバスＷ、ＢＵに接続され、相補分
割ビット線ＢＬ１はａ」ゲートトランジスタＱＹ２を介
して咽？ｉｌ ｆ−タバスＩＢＵに接続される。列ゲー
トトランジスタＱＹ１．ＱＹ２はでのゲートに列選択信
号ｙ２受けてオン・オフする。
分割ビット線の各々にはメモリ容看に応じた改の？！！
数のメモリセルが接続されるが、ここでは代表的に分割
ビットｆｌＢＬ２に接読されるメ［リセルＭＣＩのみを
示す。メモリセルＭＣ１は、１四のｎチャネルＭｏＳト
ランジスタＱｓと１個のキャパシタＣｓとからｉ構成さ
れる。トランジスタＱＳは、その一方導通端子がビット
ＩＢＬ２に接続され、そのゲートがワードｍＷＬ１の一
部を構成し、その他方導通端子がキャパシタＣｓの一方
電極に溌袂される。キせバシタＣ５はその他方［ｉがメ
モリセルプレート電位ｖ、Ｇに接続される。
数のメモリセルが接続されるが、ここでは代表的に分割
ビットｆｌＢＬ２に接読されるメ［リセルＭＣＩのみを
示す。メモリセルＭＣ１は、１四のｎチャネルＭｏＳト
ランジスタＱｓと１個のキャパシタＣｓとからｉ構成さ
れる。トランジスタＱＳは、その一方導通端子がビット
ＩＢＬ２に接続され、そのゲートがワードｍＷＬ１の一
部を構成し、その他方導通端子がキャパシタＣｓの一方
電極に溌袂される。キせバシタＣ５はその他方［ｉがメ
モリセルプレート電位ｖ、Ｇに接続される。
キャパシタＣｓは情報を電荷の形態で記憶し、トランジ
スタＱｓはワード！！ＪＷＬＩ上の電位に応答してオン
状態となってキャパシタＣｓとビット線ＢＬ２とを電気
的に接続する。
スタＱｓはワード！！ＪＷＬＩ上の電位に応答してオン
状態となってキャパシタＣｓとビット線ＢＬ２とを電気
的に接続する。
第５図は第４図に示される回路の動作波形図である。但
し第５図においては第４図の回路に示されるメモリセル
ＭＣＩに情報“０″が記憶された状態、すなわちメモリ
セルＭＣＩのキャパシタＯ５が充電されていない状態に
おける動作波形を示している。以下、第４図および第５
図を参照して回路動作について間車に説明する。
し第５図においては第４図の回路に示されるメモリセル
ＭＣＩに情報“０″が記憶された状態、すなわちメモリ
セルＭＣＩのキャパシタＯ５が充電されていない状態に
おける動作波形を示している。以下、第４図および第５
図を参照して回路動作について間車に説明する。
時刻【Ｏに第１のトランスファ信＠Ｔ１が°゛Ｌ”とな
り、トランスファゲートトランジスタＱＴＩ。
り、トランスファゲートトランジスタＱＴＩ。
ＱＴ２がオフ状態となり、分割ビット１１！ＢＬＮと分
割ビット線ＢＬ１が電気的に分離され、かつ相補分割ビ
ット線ＢＬＮと相補分割ビットＩＢＬ１とが電気的に分
離される。ここで１時刻ｔｏ以前において、各分割ビッ
ト線ＢＬ１．８１１．ＢＬ２、Ｂ１０．ＢＬＮ、ＢＬＮ
は図示しない手段により中１１！１ｍ位（Ｖｃｃ−Ｖｓ
ｓ） 、／２ニア１Ｊチｐ−シされている。
割ビット線ＢＬ１が電気的に分離され、かつ相補分割ビ
ット線ＢＬＮと相補分割ビットＩＢＬ１とが電気的に分
離される。ここで１時刻ｔｏ以前において、各分割ビッ
ト線ＢＬ１．８１１．ＢＬ２、Ｂ１０．ＢＬＮ、ＢＬＮ
は図示しない手段により中１１！１ｍ位（Ｖｃｃ−Ｖｓ
ｓ） 、／２ニア１Ｊチｐ−シされている。
時刻ｔ１において、図示しないアドレスデコーダ手段か
らの信号によりワード線ＷＬ１が選択され、ワードＩＩ
ＷＬＩ上の電位がＨ″になると、メモリセルＭＣＩ内の
トランジスタＱｓがオン状態となり、キャパシタＣｓの
情報“０′″が分割ビット＄１１８１２上に読出され、
分割ビット線８１２上の電位が少し下がり、分割ビット
ＩＢＬ２と相補分割ビット線ＢＬ２との間に電位差が生
じる。
らの信号によりワード線ＷＬ１が選択され、ワードＩＩ
ＷＬＩ上の電位がＨ″になると、メモリセルＭＣＩ内の
トランジスタＱｓがオン状態となり、キャパシタＣｓの
情報“０′″が分割ビット＄１１８１２上に読出され、
分割ビット線８１２上の電位が少し下がり、分割ビット
ＩＢＬ２と相補分割ビット線ＢＬ２との間に電位差が生
じる。
時刻ｔ２において、第１のセンスアンプ活性化信号ＳＮ
がＩ ＨＨになると、センスアンプＳＡが活性化され、
分割ビット線対８Ｌ２．Ｂ１０の電位差が拡大される。
がＩ ＨＨになると、センスアンプＳＡが活性化され、
分割ビット線対８Ｌ２．Ｂ１０の電位差が拡大される。
すなわち、第１のセンスアンプ活性化信号ＳＮに応答し
てセンスアンプ駆動トランジスタＱＮ５が導通状態とな
り、センスアンプＳＡ内のトランジスタＱＮ１．ＱＮ２
のソースを接地電位ＶＳＳに接続する。分割ビット線Ｂ
ＬＮ上の電位は、相補分割ビット線ＢＬＮ上の電位より
低いので（トランスフ７ゲー１−ＱＴ３．ＱＴ４は第２
トランスフア信号Ｔ２が“Ｈ”であり、導通状態である
）、分割ビット線８１Ｎすなわち分割ビットｌ１ＢＬ２
上の電位はトランスファゲートＱＴ３およびセンスアン
プＳＡのトランジスタＱＮ１を介して接地電位Ｖｓｓ近
くまで放電される。
てセンスアンプ駆動トランジスタＱＮ５が導通状態とな
り、センスアンプＳＡ内のトランジスタＱＮ１．ＱＮ２
のソースを接地電位ＶＳＳに接続する。分割ビット線Ｂ
ＬＮ上の電位は、相補分割ビット線ＢＬＮ上の電位より
低いので（トランスフ７ゲー１−ＱＴ３．ＱＴ４は第２
トランスフア信号Ｔ２が“Ｈ”であり、導通状態である
）、分割ビット線８１Ｎすなわち分割ビットｌ１ＢＬ２
上の電位はトランスファゲートＱＴ３およびセンスアン
プＳＡのトランジスタＱＮ１を介して接地電位Ｖｓｓ近
くまで放電される。
一方、相補分割ビット線８Ｌ２．ＢＬＮ上の電位はトラ
ンジスタＱＮ２がほぼオフ状態であり、中間電位付近に
保たれる。
ンジスタＱＮ２がほぼオフ状態であり、中間電位付近に
保たれる。
時刻℃３において、第２のリストア回路活性化信号ＳＰ
２が“Ｌ ＩＴになると、第２のリストア回路ＲＥ２が
活性化され、相補分割ビットＩＩＢＬ２上の電位が電源
電位Ｖｃｃ近くまで引上げられ、分割ビット１ｌＢＬ２
と相補分割ビット１ｉＢＬ２との間の電位差はさらに拡
大される。リストア回路ＲＥ２の動作はセンスアンプＳ
Ａの動作の極性を反転したものと同一である。すなわち
、接地電位近傍の電位を有する分割ビット線ＢＬ２によ
りトランジスタＱＰ４が導通状態となり、トランジスタ
ＱＰ４．ＱＰ６を介して相補分割ビット線ＢＬ２がＥｌ
源電位ＶＣＯレベル近くまで充電される。これにより分
割ビット線対ＢＬ２．８Ｌ２の電位差はさらに拡大され
る。
２が“Ｌ ＩＴになると、第２のリストア回路ＲＥ２が
活性化され、相補分割ビットＩＩＢＬ２上の電位が電源
電位Ｖｃｃ近くまで引上げられ、分割ビット１ｌＢＬ２
と相補分割ビット１ｉＢＬ２との間の電位差はさらに拡
大される。リストア回路ＲＥ２の動作はセンスアンプＳ
Ａの動作の極性を反転したものと同一である。すなわち
、接地電位近傍の電位を有する分割ビット線ＢＬ２によ
りトランジスタＱＰ４が導通状態となり、トランジスタ
ＱＰ４．ＱＰ６を介して相補分割ビット線ＢＬ２がＥｌ
源電位ＶＣＯレベル近くまで充電される。これにより分
割ビット線対ＢＬ２．８Ｌ２の電位差はさらに拡大され
る。
時刻ｉ４において、第１のトランスファ信号Ｔ１が再び
“Ｈ”になるとトランスファゲートトランジスタＱＴ１
．ＱＴ２が導通状態となり、分割ビット線ＢＬＮ、８Ｌ
１および相補分割ビット線ＢＬＮ、ＢＬ１をそれぞれ接
続する。これにより分割ビット線ＢＬＮおよび相補弁ｖ
１ビットＩ！ＢＬＫ上の電位が分割ビットＩｉ、ＢＬ１
および相補分割ビット線ＢＬＩ上にそれぞれ伝達される
。この結果、分割ビット線ＢＬ１の電位はトランスファ
ゲートトランジスタＱＴ１およびセンスアンプＳＡを介
して接地電位Ｖｓｓ近くまで放電され、一方、相補分割
ビットｌ１ＢＬＩ上の電位はトランスファゲートトラン
ジスタＱＴ２．ＱＴ４およびリストア回路ＲＥ２を介し
て引上げられる。
“Ｈ”になるとトランスファゲートトランジスタＱＴ１
．ＱＴ２が導通状態となり、分割ビット線ＢＬＮ、８Ｌ
１および相補分割ビット線ＢＬＮ、ＢＬ１をそれぞれ接
続する。これにより分割ビット線ＢＬＮおよび相補弁ｖ
１ビットＩ！ＢＬＫ上の電位が分割ビットＩｉ、ＢＬ１
および相補分割ビット線ＢＬＩ上にそれぞれ伝達される
。この結果、分割ビット線ＢＬ１の電位はトランスファ
ゲートトランジスタＱＴ１およびセンスアンプＳＡを介
して接地電位Ｖｓｓ近くまで放電され、一方、相補分割
ビットｌ１ＢＬＩ上の電位はトランスファゲートトラン
ジスタＱＴ２．ＱＴ４およびリストア回路ＲＥ２を介し
て引上げられる。
時刻【５において、第１のリストア回路活性化信号ＳＰ
１が“Ｌ”になると、第１のリストア回路ＲＥ１が活性
化され、相補分割ビット線ＢＬＩ上の電位は電Ｉ！電位
ｖｃｃｉ近まで引上げられる。
１が“Ｌ”になると、第１のリストア回路ＲＥ１が活性
化され、相補分割ビット線ＢＬＩ上の電位は電Ｉ！電位
ｖｃｃｉ近まで引上げられる。
時刻ｔ６において、図示しない列デコーダ回路出力によ
り、列選択信号Ｙが°“Ｈ”になると、相補分割ビット
線ＢＬ１および分割ビット１ｉＢＬｌがそれぞれ相補デ
ータバスＩＢＬＪ、データバス線ＢＵと接続され、分割
ビットＩｍＢＬ１およびｓＴｌの電位がデータバス［１
ＢＬＪおよびＢＵにそれぞれ伝達され、メモリセルＭＣ
Ｉに記憶された情報゛０”が読出される。
り、列選択信号Ｙが°“Ｈ”になると、相補分割ビット
線ＢＬ１および分割ビット１ｉＢＬｌがそれぞれ相補デ
ータバスＩＢＬＪ、データバス線ＢＵと接続され、分割
ビットＩｍＢＬ１およびｓＴｌの電位がデータバス［１
ＢＬＪおよびＢＵにそれぞれ伝達され、メモリセルＭＣ
Ｉに記憶された情報゛０”が読出される。
以上のように、メモリセルＭＣ１のキャパシタＱｓに記
憶された情報は、まず分割ビット線ＢＬ２上に読出され
、分割ビット線対ＢＬ２．８１２における電位差がセン
スアンプＳＡで増幅される。
憶された情報は、まず分割ビット線ＢＬ２上に読出され
、分割ビット線対ＢＬ２．８１２における電位差がセン
スアンプＳＡで増幅される。
このとき、低電位の分割ビット？！ＢＬ２の電位はトラ
ンスファゲートトランジスタＱＴ３を介してセンスアン
プＳ Ａで接地電位Ｖｓｓ付近まで放電される。通常折
返しビット線構成のダイナミックＲＡＭにおいては、ビ
ット線はアルミニウムまたは高融点金属の硅化物等の低
抵抗材料で形成される。
ンスファゲートトランジスタＱＴ３を介してセンスアン
プＳ Ａで接地電位Ｖｓｓ付近まで放電される。通常折
返しビット線構成のダイナミックＲＡＭにおいては、ビ
ット線はアルミニウムまたは高融点金属の硅化物等の低
抵抗材料で形成される。
これによりビット線抵抗を低くすることができ、ビット
線によるＲＣ遅延を小さくすることが、でき。
線によるＲＣ遅延を小さくすることが、でき。
ビット線上の電位の放電を速くすることができる。
しかし、上ｊホのように、シェアード・センス・アンプ
構成のダイナミックＲＡＭにおいては、メモリセルが接
続される分割ビット線とセンスアンプとの間にトランス
ファゲートトランジスタが設けられるため、このトラン
ジスタ部分においては低抵抗材料でビット線を形成する
ことができない。
構成のダイナミックＲＡＭにおいては、メモリセルが接
続される分割ビット線とセンスアンプとの間にトランス
ファゲートトランジスタが設けられるため、このトラン
ジスタ部分においては低抵抗材料でビット線を形成する
ことができない。
また、第４図に示すように、トランスファゲートトラン
ジスタは各分割ビット線に対応して設ける必要があり、
ビット線のピッチ〈ビット線の幅とビット線の間隔との
和）ごとに設ける必要があるため、トランジスタ幅はビ
ット線のピッチと同程度またはその２倍程度にしかする
ことができない。
ジスタは各分割ビット線に対応して設ける必要があり、
ビット線のピッチ〈ビット線の幅とビット線の間隔との
和）ごとに設ける必要があるため、トランジスタ幅はビ
ット線のピッチと同程度またはその２倍程度にしかする
ことができない。
ビット線のピッチは、たとえば１メガピツトダイナミツ
クＲＡ〜１においては３μｍ程度になるため、トランジ
スタゲートトランジスタのトランジスタ幅は数μｌ程度
以下に限定される。このため、トランジスタ長は予めそ
の最小値が限定されているので、トランスファゲートト
ランジスタのトランス・コンダクタンスｇ、が小さくな
り、センスアンプ動作時に分割ビットねの放電が遅延す
るという問題点があった。
クＲＡ〜１においては３μｍ程度になるため、トランジ
スタゲートトランジスタのトランジスタ幅は数μｌ程度
以下に限定される。このため、トランジスタ長は予めそ
の最小値が限定されているので、トランスファゲートト
ランジスタのトランス・コンダクタンスｇ、が小さくな
り、センスアンプ動作時に分割ビットねの放電が遅延す
るという問題点があった。
さらに、トランスフ１ゲートトランジスタのソースおよ
びドレインは基板またはウェル内に設けられた拡＠層に
より形成されるため、基板またはウェルを介した。ノイ
ズがビット線に伝達され、センスアンプがこのノイズの
影響を受けて誤動作するという問題点もあった。
びドレインは基板またはウェル内に設けられた拡＠層に
より形成されるため、基板またはウェルを介した。ノイ
ズがビット線に伝達され、センスアンプがこのノイズの
影響を受けて誤動作するという問題点もあった。
第６図は他の従来のダイナミック・ランダム・アクセス
・メモリの構成の一部を示す図であり、たとえば特開昭
５９−１０１０９３号公報に示されている。第６図にお
いて、ビット線は３つのブロックに分割され、かつ回路
はすべてｎチャネルＭＯＳトランジスタのみで構成され
ている。
・メモリの構成の一部を示す図であり、たとえば特開昭
５９−１０１０９３号公報に示されている。第６図にお
いて、ビット線は３つのブロックに分割され、かつ回路
はすべてｎチャネルＭＯＳトランジスタのみで構成され
ている。
第１の分割ビット線対ＢＬ４．ＢＬ４には、リセット信
号Ｒ８Ｔに応答して活性化され、各分割ビット線ＢＬ４
．ＢＬ５．ＢＬ６．８１４．ＢＬ５、Ｂ１０を中間電位
（Ｖｃｃ −Ｖ ｓｓ） 、−’ ２にプリチャージす
るためのビット線プリチャージ回路ＢＣと、リセット信
号’ＲＳ Ｔとアクティブプルアップ信号ＡＰＥとに応
答して、分割ビット線対ＢＬ４．８Ｌ４上の電位のうち
高い電位の分割ビット線の電位をｆｆ１１！電位Ｖｃｃ
レベルにまで昇圧するアクティブプルアップ回路ＡＰと
が設けられる。
号Ｒ８Ｔに応答して活性化され、各分割ビット線ＢＬ４
．ＢＬ５．ＢＬ６．８１４．ＢＬ５、Ｂ１０を中間電位
（Ｖｃｃ −Ｖ ｓｓ） 、−’ ２にプリチャージす
るためのビット線プリチャージ回路ＢＣと、リセット信
号’ＲＳ Ｔとアクティブプルアップ信号ＡＰＥとに応
答して、分割ビット線対ＢＬ４．８Ｌ４上の電位のうち
高い電位の分割ビット線の電位をｆｆ１１！電位Ｖｃｃ
レベルにまで昇圧するアクティブプルアップ回路ＡＰと
が設けられる。
分割ビット線対ＢＬ５．ＢＬ５および分割ビット線対Ｂ
Ｌ６．８Ｌ６にはそれぞれメモリセル。
Ｌ６．８Ｌ６にはそれぞれメモリセル。
センスアンプＳＡ５．ＳＡ６が設けられろ。分割ビット
の対ＢＬ５．ＢＬ５およびＢ１０．Ｂ１０にはメモリ容
量に応じたメモリセルが接続されるが、第６図において
は分割ビットＩＢＬ５に接続されるメモリセルＭＣ１の
みを代表的に示している。
の対ＢＬ５．ＢＬ５およびＢ１０．Ｂ１０にはメモリ容
量に応じたメモリセルが接続されるが、第６図において
は分割ビットＩＢＬ５に接続されるメモリセルＭＣ１の
みを代表的に示している。
各分割ビット線間にはトランスファ信号ＢＳＣに応答し
てオン・オフするトランスファゲートトランジスタＱＴ
１〜ＱＴ４がそれぞれ設けられる。
てオン・オフするトランスファゲートトランジスタＱＴ
１〜ＱＴ４がそれぞれ設けられる。
分割ピッ）−ａＢＬ４．Ｂ１０はそれぞれトランスファ
ゲートＱＹ１．ＱＹ２を介してデータバスＢＵ、ＳＵに
接続される。
ゲートＱＹ１．ＱＹ２を介してデータバスＢＵ、ＳＵに
接続される。
列選択トランスファゲートトランジスタＱＹ１およびＱ
Ｙ２は、図示しないアドレスデコーダ回路からの列選択
信号Ｙによりオン・オフ制御される。
Ｙ２は、図示しないアドレスデコーダ回路からの列選択
信号Ｙによりオン・オフ制御される。
また、センスアンプＳＡ５．ＳＡ６はそれぞれセンスア
ンプ活性化信号ＳＮ５．ＳＮ６により活性化される。
ンプ活性化信号ＳＮ５．ＳＮ６により活性化される。
メモリセルＭＣ１は１個のトランジスタＱｓと１個のキ
ャパシタＣ８とから構成される。トランジスタＱｓは、
そのゲートがワード１ＷＬ１の一部を構成し、その一方
導通端子は分割ビット線ＢＬ５に接続され、その他方導
通端子はキャパシタＣｓの一方電極に接続される。キャ
パシタＣ３の他方電極はメモリセルプレート電位Ｖｌｃ
に接続される。メモリセルＭＣ１のトランジスタＱｓは
ワード１ｌＷＬｌ上に与えられる電位に応じてオン・オ
フし、キャパシタＣｓを分割ビット１ｉｌＢＬ５に電気
的に接続する。
ャパシタＣ８とから構成される。トランジスタＱｓは、
そのゲートがワード１ＷＬ１の一部を構成し、その一方
導通端子は分割ビット線ＢＬ５に接続され、その他方導
通端子はキャパシタＣｓの一方電極に接続される。キャ
パシタＣ３の他方電極はメモリセルプレート電位Ｖｌｃ
に接続される。メモリセルＭＣ１のトランジスタＱｓは
ワード１ｌＷＬｌ上に与えられる電位に応じてオン・オ
フし、キャパシタＣｓを分割ビット１ｉｌＢＬ５に電気
的に接続する。
第７図は第６図に示される回路の動作を示す波形図であ
り、メモリセルＭＣＩのキャパシタＯ６が充電されてい
ない状態、すなわち情報” ｏ ”が記１！されている
場合のデータ読出時におけるＩａ作波形図である。以下
、第６図および第７図を参照して第６図に示される回路
の動作について説明する。
り、メモリセルＭＣＩのキャパシタＯ６が充電されてい
ない状態、すなわち情報” ｏ ”が記１！されている
場合のデータ読出時におけるＩａ作波形図である。以下
、第６図および第７図を参照して第６図に示される回路
の動作について説明する。
時刻【０以前においては、トランスファ信号ＢＳＣおよ
びリセット信号ＲＳＴが共に゛ＨＨレベルであり、トラ
ンスフ１ゲートトランジスタＱＴ１〜ＱＴ４はすべてオ
ン状態となっている。したがって、分割ビット線ＢＬ４
．ＢＬ５．ＢＬ６が互いに接続され、かつ相補分割ビッ
ト綿ＢＬ４゜Ｂ１０．Ｂ１０も互いに接続される。また
、リセット信号Ｒ８Ｔが“Ｈ”になっているので、この
°“Ｈ”のリセット信＠Ｒ８Ｔに応答してビット線プリ
チャージ回路ＢＣが活性化され、各分割ピッｔ−ｈＩＡ
８ｍ４．８Ｌ５．Ｂ１０．Ｂ１０．Ｂ１０゜Ｂ Ｌ ６
Ｇ；を中間電位（Ｖｃｃ−Ｖｓｓ） 、、／２ニフ！
Ｊチｔｙ−ジされる。
びリセット信号ＲＳＴが共に゛ＨＨレベルであり、トラ
ンスフ１ゲートトランジスタＱＴ１〜ＱＴ４はすべてオ
ン状態となっている。したがって、分割ビット線ＢＬ４
．ＢＬ５．ＢＬ６が互いに接続され、かつ相補分割ビッ
ト綿ＢＬ４゜Ｂ１０．Ｂ１０も互いに接続される。また
、リセット信号Ｒ８Ｔが“Ｈ”になっているので、この
°“Ｈ”のリセット信＠Ｒ８Ｔに応答してビット線プリ
チャージ回路ＢＣが活性化され、各分割ピッｔ−ｈＩＡ
８ｍ４．８Ｌ５．Ｂ１０．Ｂ１０．Ｂ１０゜Ｂ Ｌ ６
Ｇ；を中間電位（Ｖｃｃ−Ｖｓｓ） 、、／２ニフ！
Ｊチｔｙ−ジされる。
時刻【Ｏにおいて、１〜ランスファ信号ＢＳＧおよびリ
セット信号Ｒ８Ｔが共に°゛Ｌ″になり、各トランスフ
ァゲートトランジスタＱＴ１〜ＱＴ４がオフ状態となり
、各分割線が分離され、かつビット線プリチャージ回路
ＢＣが不活性化される。
セット信号Ｒ８Ｔが共に°゛Ｌ″になり、各トランスフ
ァゲートトランジスタＱＴ１〜ＱＴ４がオフ状態となり
、各分割線が分離され、かつビット線プリチャージ回路
ＢＣが不活性化される。
時刻【１において、図示しないアドレスデコーダ回路出
力により、選択されたワード線ＷＬ１の電位がＨ”にな
ると、メモリセルＭＣ１のトランジスタＱｓがオン状態
となり、キャパシタＣ８の情報がビットｌ１ＢＬ５上に
読出され、分割ビット線ＢＬ５の電位が少し下がり１分
割ビット線対ＢＬ５．８Ｌ５に電位差が生じる。
力により、選択されたワード線ＷＬ１の電位がＨ”にな
ると、メモリセルＭＣ１のトランジスタＱｓがオン状態
となり、キャパシタＣ８の情報がビットｌ１ＢＬ５上に
読出され、分割ビット線ＢＬ５の電位が少し下がり１分
割ビット線対ＢＬ５．８Ｌ５に電位差が生じる。
時刻ｔ２において、センスアンプ活性化信号ＳＮ５が“
Ｈ″になると、センスアンプＳＮ５が活性化され、分割
ビット線対ＢＬ５．ＢＬ５の電位差が拡大される。
Ｈ″になると、センスアンプＳＮ５が活性化され、分割
ビット線対ＢＬ５．ＢＬ５の電位差が拡大される。
時刻【３において、トランスファ信＠８ＳＣがＨＩＩに
なると、トランスファゲートトランジスタＱＴ１〜ＱＴ
４がすべてオン状態となり１分割ビット１ＩＢＬ５およ
び相補分割ビットｌ１ＢＬＳ上の電位は１分割ビットｌ
１ＢＬ４．Ｂ１０および相補分割ビット線ＢＬ４．８Ｌ
６上にそれぞれ伝達される。
なると、トランスファゲートトランジスタＱＴ１〜ＱＴ
４がすべてオン状態となり１分割ビット１ＩＢＬ５およ
び相補分割ビットｌ１ＢＬＳ上の電位は１分割ビットｌ
１ＢＬ４．Ｂ１０および相補分割ビット線ＢＬ４．８Ｌ
６上にそれぞれ伝達される。
時刻ｔ４において、センスアンプ活性化信号ＳＮ６が“
ＨＩＩになることによりセンスアンプＳＡ６が活性化さ
れ１分割ビット線対ＢＬ６．ＢＬ６における電位差が拡
大され、したがって分割ビット線対ＢＬ４．ＢＬ４およ
び分割ビット線対ＢＬ５、Ｂ１０における電位差がさら
に拡大される。
ＨＩＩになることによりセンスアンプＳＡ６が活性化さ
れ１分割ビット線対ＢＬ６．ＢＬ６における電位差が拡
大され、したがって分割ビット線対ＢＬ４．ＢＬ４およ
び分割ビット線対ＢＬ５、Ｂ１０における電位差がさら
に拡大される。
時刻【５において、アクティブプルアップ信号Ａ Ｐ
Ｅが“ＨＩＩになるとアクティブプルアップ回路ＡＰが
活性化され、相補分割ビット線ＢＬ４゜Ｂ１０およびＢ
１０上の電位が７４源電位Ｖｃｃ付近まで引上げられる
。
Ｅが“ＨＩＩになるとアクティブプルアップ回路ＡＰが
活性化され、相補分割ビット線ＢＬ４゜Ｂ１０およびＢ
１０上の電位が７４源電位Ｖｃｃ付近まで引上げられる
。
次に図示しないアドレスデコーダ回路からの列選択信号
Ｙが“ＨＩＴとなることにより列選択ゲートトランジス
タＱＹ１およびＱＹ２がオン状態となり、分割ビット線
ＢＬ４および相補分割ビット、線Ｂ１０上の電位がデー
タバスｌ１ＢＵおよび相補データバス＄１１８Ｕ上にそ
れぞれ伝達され、メモリセルＭＣ１が有する情報“Ｏ″
が読出される。
Ｙが“ＨＩＴとなることにより列選択ゲートトランジス
タＱＹ１およびＱＹ２がオン状態となり、分割ビット線
ＢＬ４および相補分割ビット、線Ｂ１０上の電位がデー
タバスｌ１ＢＵおよび相補データバス＄１１８Ｕ上にそ
れぞれ伝達され、メモリセルＭＣ１が有する情報“Ｏ″
が読出される。
上述のように、第６図に示す回路においては、各分割ビ
ット線対ごとにセンスアンプが設けられているが、アク
ティブプルアップ回路は各分割ビット線対ごとには設け
られておらず、折返しビット線を構成する１対のビット
線に対し１個設けられているだけである。このため、ア
クティブプルアップ回路動作時には、１個の７クチイブ
プルアップ回路によってビット線１本全体の電位を引上
げる必要があり、駆動能力の大きなアクティブプルアッ
プ回路が必要となる。このことはアクティブプルアップ
回路が占有する面積を増大させることになり、半導体メ
モリの高集積化に対する障害になるという問題点があっ
た。
ット線対ごとにセンスアンプが設けられているが、アク
ティブプルアップ回路は各分割ビット線対ごとには設け
られておらず、折返しビット線を構成する１対のビット
線に対し１個設けられているだけである。このため、ア
クティブプルアップ回路動作時には、１個の７クチイブ
プルアップ回路によってビット線１本全体の電位を引上
げる必要があり、駆動能力の大きなアクティブプルアッ
プ回路が必要となる。このことはアクティブプルアップ
回路が占有する面積を増大させることになり、半導体メ
モリの高集積化に対する障害になるという問題点があっ
た。
さらに、アクティブプルアップ回路によって各分割ビッ
ト線の電位をまたは各相補分割ビット線の電位を電源電
位Ｖｃｃレベルまで引上げるために −は１分割ビッ
ト線および相補分割ビット線をそれぞれ接続するトラン
スファゲートトランジスタのしきいＭ’Ｒ圧を考慮して
、トランスファゲートトランジスタに与えられるゲート
電位、すなわち。
ト線の電位をまたは各相補分割ビット線の電位を電源電
位Ｖｃｃレベルまで引上げるために −は１分割ビッ
ト線および相補分割ビット線をそれぞれ接続するトラン
スファゲートトランジスタのしきいＭ’Ｒ圧を考慮して
、トランスファゲートトランジスタに与えられるゲート
電位、すなわち。
トランスファ信号ＢＳＣの“Ｈ”レベルを？１２１１１
ｍ位Ｖｃｃ以上に昇圧する必要がある。しかしながら、
半導体記憶装置の集積度が上がるにつれ、そこに形成さ
れるＭＯＳトランジスタのゲート酸化膜は薄くなる傾向
にあり、たとえば１メガビットダイナミックＲＡＭでは
、２００〜３００Ａ程度にされている。このため、ゲー
ト電位を′Ｒ源電位以上に昇圧することはゲート酸化膜
の絶縁破壌等がもたらされることになり、ゲート酸化膜
の信頼性を悪化させるという問題点があった。
ｍ位Ｖｃｃ以上に昇圧する必要がある。しかしながら、
半導体記憶装置の集積度が上がるにつれ、そこに形成さ
れるＭＯＳトランジスタのゲート酸化膜は薄くなる傾向
にあり、たとえば１メガビットダイナミックＲＡＭでは
、２００〜３００Ａ程度にされている。このため、ゲー
ト電位を′Ｒ源電位以上に昇圧することはゲート酸化膜
の絶縁破壌等がもたらされることになり、ゲート酸化膜
の信頼性を悪化させるという問題点があった。
［発明が解決しようとする問題点１
以上のように、従来の半導体メモリのビット線の構成に
おいては、センスアンプ動作時に（相補）分割ビット線
の放電が遅延し、メモリの高速動作が妨げられる、ビッ
ト線上のノイズの影響を受けやすく半導体メモリの動作
マージンを大きくするのが困難である、トランスファゲ
ートトランジスタのゲート酸化膜の信頼性が悪化するな
どの間噴点があった。
おいては、センスアンプ動作時に（相補）分割ビット線
の放電が遅延し、メモリの高速動作が妨げられる、ビッ
ト線上のノイズの影響を受けやすく半導体メモリの動作
マージンを大きくするのが困難である、トランスファゲ
ートトランジスタのゲート酸化膜の信頼性が悪化するな
どの間噴点があった。
それゆえ、この発明の目的は上述のような従来の半導体
メモリの問題点を除去し、情報の続出が高速かつ安定し
て行なわれるとともにゲート酸化膜の信頼性の高い半導
体メモリを提供することである。
メモリの問題点を除去し、情報の続出が高速かつ安定し
て行なわれるとともにゲート酸化膜の信頼性の高い半導
体メモリを提供することである。
［問題点を解決するための手段］
この発明における半導体メモリは、各分割ビット線対ご
とにセンスアンプおよびリストア回路を設け、ざらに各
分割ビット線間を接続するトランスファゲートを、その
トランスファゲートに接続される分割ビット線にそれぞ
れ接続されるリストア回路のうら先に動作するリストア
回路の活性化信号をトリがとして発生される信号により
オン状態とするようにしたものである。
とにセンスアンプおよびリストア回路を設け、ざらに各
分割ビット線間を接続するトランスファゲートを、その
トランスファゲートに接続される分割ビット線にそれぞ
れ接続されるリストア回路のうら先に動作するリストア
回路の活性化信号をトリがとして発生される信号により
オン状態とするようにしたものである。
［作用］
この発明における半導体メモリにおいて、各分割ビット
線対ごとに設けられたセンスアンプおよびリストア回路
は１分割ビット線対上に現われた読出しデータによる電
位差を確実に増幅することができて読出信号のＳＮ比を
改善し、かつ分割ビット線を接続するトランスファゲー
トはそれに接続される分割ビット線対の各々に響まれる
リストア回路のうち先に動作するリストア回路の活性化
信号をトリがとしてオン状態にされるので、分割ビット
線対の放電、充電を遅延なく行なうことができ、それ・
により確実なセンス動作および高速な続出を行なうこと
ができ、半導体メモリの動作マージンが拡大される。さ
らに、各分割ビット線はそれぞれに設けられたリストア
回路により電源電位レベルまで昇圧されるので１分割ビ
ット線を接続するトランスフ７ゲー］・トランジスタに
与えられるゲート電位を電源電位以上に昇圧する必要が
ないのでゲート酸化膜の信頼性、応じて半導体メモリの
信頼性が向上する。
線対ごとに設けられたセンスアンプおよびリストア回路
は１分割ビット線対上に現われた読出しデータによる電
位差を確実に増幅することができて読出信号のＳＮ比を
改善し、かつ分割ビット線を接続するトランスファゲー
トはそれに接続される分割ビット線対の各々に響まれる
リストア回路のうち先に動作するリストア回路の活性化
信号をトリがとしてオン状態にされるので、分割ビット
線対の放電、充電を遅延なく行なうことができ、それ・
により確実なセンス動作および高速な続出を行なうこと
ができ、半導体メモリの動作マージンが拡大される。さ
らに、各分割ビット線はそれぞれに設けられたリストア
回路により電源電位レベルまで昇圧されるので１分割ビ
ット線を接続するトランスフ７ゲー］・トランジスタに
与えられるゲート電位を電源電位以上に昇圧する必要が
ないのでゲート酸化膜の信頼性、応じて半導体メモリの
信頼性が向上する。
［発明の実施例］
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図はこの発明の一実施例であるダイナミック・ラン
ダム・アクセス・メモリの一部の構成を示す図である。
ダム・アクセス・メモリの一部の構成を示す図である。
第１図において、折返しビット線構成のビット線対は複
数個のブロック、第１図においては２個のブロックに分
割されている。
数個のブロック、第１図においては２個のブロックに分
割されている。
一方の分割ビット線対ＢＬ１．ＢＬＩには、分割ビット
線対ＢＬ１．ＢＬ１の電位差を検出して増幅するセンス
アンプＳＡ１と、センスアンプＳＡ１により増幅された
電位差を検出してさらに増幅するリストア回路ＲＥ１と
が設けられる。
線対ＢＬ１．ＢＬ１の電位差を検出して増幅するセンス
アンプＳＡ１と、センスアンプＳＡ１により増幅された
電位差を検出してさらに増幅するリストア回路ＲＥ１と
が設けられる。
センスアンプＳＡＩは、そのドレインが分割ビット線Ｂ
Ｌ１に接続され、そのゲートの相補分割ビット線ＢＬＩ
に接続され、そのソースがセンスアンプ駆動トランジス
タＱＮ５の一方導通端子に接続されるｎチャネルＭｏＳ
トランジスタＱＮ１と、そのドレインが相補分割ビット
ＩＩＢＬＩに接続され、そのゲートが分割ビット１ｌＢ
Ｌ１に接続され、そのソースがセンスアンプ駆動トラン
ジスタＱＮ５の一方導通端子に接続されるｎチャネルＭ
ＯＳトランジスタＱＮ２とから構成される。センスアン
プＳＡＩを活性化するためのセンスアンプ駆動トランジ
スタＱＮ５は、他方導通端子が接地電位Ｖｓｓに接続さ
れ、そのゲートにセンスアンプ活性化信号ＳＮＩを受け
る。
Ｌ１に接続され、そのゲートの相補分割ビット線ＢＬＩ
に接続され、そのソースがセンスアンプ駆動トランジス
タＱＮ５の一方導通端子に接続されるｎチャネルＭｏＳ
トランジスタＱＮ１と、そのドレインが相補分割ビット
ＩＩＢＬＩに接続され、そのゲートが分割ビット１ｌＢ
Ｌ１に接続され、そのソースがセンスアンプ駆動トラン
ジスタＱＮ５の一方導通端子に接続されるｎチャネルＭ
ＯＳトランジスタＱＮ２とから構成される。センスアン
プＳＡＩを活性化するためのセンスアンプ駆動トランジ
スタＱＮ５は、他方導通端子が接地電位Ｖｓｓに接続さ
れ、そのゲートにセンスアンプ活性化信号ＳＮＩを受け
る。
リストア回路ＲＥＩは、そのドレインが分割ビット線Ｂ
Ｌ１に接続され、そのゲートが相補分割ビットＭＢＬ１
に接続され、そのソースがリストア回路駆動トランジス
タＱＰ５の一方導通端子に接続されるρチャネルＭＯＳ
トランジスタＱＰ１と、そのドレインが相補分割ビット
線ＢＬ１に接続され、そのゲートが分割ビット１ＩＡＢ
Ｌ１に接続され、そのソースがリストア回路駆動トラン
ジスタの一方導通端子に接続されるｐチャネルＭＯＳト
ランジスタＱＰ２とから構成される。リストア回路駆動
トランジスタＱＰ５の他方導通端子は電１１！電位Ｖｃ
ｃに接続され、そのゲートにリストア回路活性化信号Ｓ
Ｐ１を受ける。
Ｌ１に接続され、そのゲートが相補分割ビットＭＢＬ１
に接続され、そのソースがリストア回路駆動トランジス
タＱＰ５の一方導通端子に接続されるρチャネルＭＯＳ
トランジスタＱＰ１と、そのドレインが相補分割ビット
線ＢＬ１に接続され、そのゲートが分割ビット１ＩＡＢ
Ｌ１に接続され、そのソースがリストア回路駆動トラン
ジスタの一方導通端子に接続されるｐチャネルＭＯＳト
ランジスタＱＰ２とから構成される。リストア回路駆動
トランジスタＱＰ５の他方導通端子は電１１！電位Ｖｃ
ｃに接続され、そのゲートにリストア回路活性化信号Ｓ
Ｐ１を受ける。
他方の分割ビット線対ＢＬ２．ＢＬ２には、分割ビット
線対８Ｌ２．８Ｌ２の電位差を検出して増幅するセンス
アンプＳＡ２と、センスアンプＳＡ２により増幅された
電位差を検出してさらに増幅するリストア回路ＲＥ２と
が設けられる。
線対８Ｌ２．８Ｌ２の電位差を検出して増幅するセンス
アンプＳＡ２と、センスアンプＳＡ２により増幅された
電位差を検出してさらに増幅するリストア回路ＲＥ２と
が設けられる。
センスアンプＳＡ２は、そのトレインが分割ビット線Ｂ
Ｌ２に接続され、そのゲートが相補分割ビット１ＵＢＬ
２に接続され、そのソースがセンスアンプ駆動トランジ
スタＱＮ６の一方導通端子に接続されるｎチャネルＭＯ
ＳトランジスタＱＮ３ど、そのドレインが相補分割ビッ
トｍＢＬ２に接続され、そのゲートが分割ビット線ＢＬ
２に接続され、そのソースがセンスアンプ駆動トランジ
スタＱＮ６の一方導通端子に接続されるｎチャネルＭＯ
ＳトランジスタＱＮ４とから構成される。ｎチャネルＭ
ＯＳトランジスタからなるセンスアンプ駆動トランジス
タＱＮ６の他方導通端子は接地電位Ｖｓｓに接続され、
そのゲートにセンスアンプ活性化信号ＳＮ２を受ける。
Ｌ２に接続され、そのゲートが相補分割ビット１ＵＢＬ
２に接続され、そのソースがセンスアンプ駆動トランジ
スタＱＮ６の一方導通端子に接続されるｎチャネルＭＯ
ＳトランジスタＱＮ３ど、そのドレインが相補分割ビッ
トｍＢＬ２に接続され、そのゲートが分割ビット線ＢＬ
２に接続され、そのソースがセンスアンプ駆動トランジ
スタＱＮ６の一方導通端子に接続されるｎチャネルＭＯ
ＳトランジスタＱＮ４とから構成される。ｎチャネルＭ
ＯＳトランジスタからなるセンスアンプ駆動トランジス
タＱＮ６の他方導通端子は接地電位Ｖｓｓに接続され、
そのゲートにセンスアンプ活性化信号ＳＮ２を受ける。
リストア回路ＲＥ２は、ドレインが分割ビット線ＢＬ２
に接続され、そのゲートが相補分割ビット！ＢＬ２に接
続され、そのソースがリストア回路駆動トランジスタＱ
Ｐ６の一方導通端子に接続されるｐチャネルＭＯＳトラ
ンジスタＱＰ３と、そのドレインが相補分割ビットＩＢ
Ｌ２に接続され、そのゲートが分割ビット１ＢＬ２に接
続され。
に接続され、そのゲートが相補分割ビット！ＢＬ２に接
続され、そのソースがリストア回路駆動トランジスタＱ
Ｐ６の一方導通端子に接続されるｐチャネルＭＯＳトラ
ンジスタＱＰ３と、そのドレインが相補分割ビットＩＢ
Ｌ２に接続され、そのゲートが分割ビット１ＢＬ２に接
続され。
そのソースがリストア回路駆動トランジスタＱＰ６の一
方導通端子に接続されるｐチャネルＭＯＳトランジスタ
ＱＰ４とから構成される。ｎチャネルＭＯＳトランジス
タからなるリストア回路駆動トランジスタＱＰ６の他方
導通端子は電源電位ＶＣＯに接続され、そのゲートにリ
ストア回路活性化信号ＳＰ２を受ける。
方導通端子に接続されるｐチャネルＭＯＳトランジスタ
ＱＰ４とから構成される。ｎチャネルＭＯＳトランジス
タからなるリストア回路駆動トランジスタＱＰ６の他方
導通端子は電源電位ＶＣＯに接続され、そのゲートにリ
ストア回路活性化信号ＳＰ２を受ける。
分割ビット綿ＢＬ１と分割ビット線ＢＬ２とはトランス
ファゲート１〜ランジスタＱＴ１を介して接続され、相
浦分削ビット線ＢＬ１と相補分割ピッ１〜ｌ’Ａ Ｂ
Ｌ ２とはトランスファゲート１〜ランジスタＱＴ２を
介して接続される。トランスフアゲ−１〜トランジスタ
ＱＴ１．ＱＴ２のゲートには、リストア回路活性化信号
ＳＰＩ、ＳＰ２のうち先に活性レベルとなるリストア回
路活性化信号をトリがとして活性レベルとなるトランス
フ１信号Ｔが与えられる。トランスファ信号Ｔを発生す
るトランス７１信号発生回路ＴＧは、リストア回路活性
化信号ＳＰ１．ＳＰ２を受けて否定論理積をとって出力
するＮ Ａ Ｎ Ｄゲートを含む回路で構成される。第
１図においてはＮＡＮＤゲー１−とＮＡＮＤゲート出力
を受けて反転して出力する２段のインバータ回路とから
なる構成が一例として示される。
ファゲート１〜ランジスタＱＴ１を介して接続され、相
浦分削ビット線ＢＬ１と相補分割ピッ１〜ｌ’Ａ Ｂ
Ｌ ２とはトランスファゲート１〜ランジスタＱＴ２を
介して接続される。トランスフアゲ−１〜トランジスタ
ＱＴ１．ＱＴ２のゲートには、リストア回路活性化信号
ＳＰＩ、ＳＰ２のうち先に活性レベルとなるリストア回
路活性化信号をトリがとして活性レベルとなるトランス
フ１信号Ｔが与えられる。トランスファ信号Ｔを発生す
るトランス７１信号発生回路ＴＧは、リストア回路活性
化信号ＳＰ１．ＳＰ２を受けて否定論理積をとって出力
するＮ Ａ Ｎ Ｄゲートを含む回路で構成される。第
１図においてはＮＡＮＤゲー１−とＮＡＮＤゲート出力
を受けて反転して出力する２段のインバータ回路とから
なる構成が一例として示される。
分割ビット線対ＢＬ１．８１１と読出された情報を転送
するためのデータバス線ＢＵ、ＢＵとはそれぞれ列ゲー
ト・トランジスタＱＹ１．ＱＹ２により接続される。列
ゲート［・ランジスタＱＹ１゜ＱＹ２のゲートには、図
示しないアドレスデコーダ回路からの列選択信号Ｙが加
えられる。
するためのデータバス線ＢＵ、ＢＵとはそれぞれ列ゲー
ト・トランジスタＱＹ１．ＱＹ２により接続される。列
ゲート［・ランジスタＱＹ１゜ＱＹ２のゲートには、図
示しないアドレスデコーダ回路からの列選択信号Ｙが加
えられる。
各分割ビット線対にはメモリ容最に応じた数のメモリセ
ルが接続され、それぞれ分割メモリセルアレイＣＡＬ１
．０ＡＬ２が構成されるが、第１図においては代表的に
分割ビットｌ１ｌＢＬ２に接続されたメモリセルＭＣ１
のみを示す。メモリセルＭＣ１は、そのゲートがワード
線Ｗ−Ｌｌの一部を構成し、その一方導通端子が分割ビ
ット線ＢＬ２に接続され、その他方導通端子がキャパシ
タＣ５の一方電極に接続されるｎチャネルＭｏＳトラン
ジスタＱｓど、その一方ｆｆ１ｆｆｉがトランジスタＱ
ｓの他方導通端子に接続され、その他方電極がメモリセ
ルプレート電位Ｖ、ｃに接続されるキャパシタＣ３とか
ら構成される。キャパシタＣ５が情報を電荷の形態で記
憶する。ワードｎＷＬ１は、図示しないアドレスデコー
ダ回路からの出力により、選択された場合に活性レベル
（Ｈレベル）にされる。 ・ 第２Ａ図は第１図に示されろ回路の動作を示す波形図で
あり、メモリセルＭＣ１に情報” ｏ ”が記憶されて
いる場合の動作を示す波形図である。
ルが接続され、それぞれ分割メモリセルアレイＣＡＬ１
．０ＡＬ２が構成されるが、第１図においては代表的に
分割ビットｌ１ｌＢＬ２に接続されたメモリセルＭＣ１
のみを示す。メモリセルＭＣ１は、そのゲートがワード
線Ｗ−Ｌｌの一部を構成し、その一方導通端子が分割ビ
ット線ＢＬ２に接続され、その他方導通端子がキャパシ
タＣ５の一方電極に接続されるｎチャネルＭｏＳトラン
ジスタＱｓど、その一方ｆｆ１ｆｆｉがトランジスタＱ
ｓの他方導通端子に接続され、その他方電極がメモリセ
ルプレート電位Ｖ、ｃに接続されるキャパシタＣ３とか
ら構成される。キャパシタＣ５が情報を電荷の形態で記
憶する。ワードｎＷＬ１は、図示しないアドレスデコー
ダ回路からの出力により、選択された場合に活性レベル
（Ｈレベル）にされる。 ・ 第２Ａ図は第１図に示されろ回路の動作を示す波形図で
あり、メモリセルＭＣ１に情報” ｏ ”が記憶されて
いる場合の動作を示す波形図である。
以下、第１図および第２Ａ図を参照して回路の動作につ
いて説明する。
いて説明する。
時刻ｔｏ以前においては、分割ビットｌ！ＢＬ−１゜Ｂ
Ｌｌ、Ｂ１０．８Ｌ２は図示しない手段により中間Ｗ位
（Ｖｃｃ −Ｖｓｓ） 、／ ２にプリチャージされて
おり、またトランスファゲートトランジスタＱＴ１．Ｑ
Ｔ２に与えられるトランスファ信号Ｔは”Ｌ″であり、
各分割ビット線間は分離されている。
Ｌｌ、Ｂ１０．８Ｌ２は図示しない手段により中間Ｗ位
（Ｖｃｃ −Ｖｓｓ） 、／ ２にプリチャージされて
おり、またトランスファゲートトランジスタＱＴ１．Ｑ
Ｔ２に与えられるトランスファ信号Ｔは”Ｌ″であり、
各分割ビット線間は分離されている。
時刻１０において、図示しないアドレスデコーダ手段に
よりワード線ＷＬ１が選択されワード線ＷＬＩ上の電位
が“Ｈ”になると、メモリセルＭＣ１のトランジスタＱ
ｓがオン状態となり、そのキャパシタＣ５が有する情報
パ０°゛が分割ビット線ＢＬ２上に読出され、分割ビッ
ト線ＢＬ２の電位が少し下がり（この電位変化量はキャ
パシタＯ５と分割ビット線ＢＬ２の容量比によって決定
される）１分割ビット線対ＢＬ２．ＢＬ２において１位
差が生じる。
よりワード線ＷＬ１が選択されワード線ＷＬＩ上の電位
が“Ｈ”になると、メモリセルＭＣ１のトランジスタＱ
ｓがオン状態となり、そのキャパシタＣ５が有する情報
パ０°゛が分割ビット線ＢＬ２上に読出され、分割ビッ
ト線ＢＬ２の電位が少し下がり（この電位変化量はキャ
パシタＯ５と分割ビット線ＢＬ２の容量比によって決定
される）１分割ビット線対ＢＬ２．ＢＬ２において１位
差が生じる。
時刻ｔ１においてセンスアンプ活性化信号ＳＮ２が“Ｈ
”になると、センスアンプＳＡ２が活性化され１分割ビ
ットＩＩＢＬ２．ＢＬ２における電位差が拡大される。
”になると、センスアンプＳＡ２が活性化され１分割ビ
ットＩＩＢＬ２．ＢＬ２における電位差が拡大される。
すなわち、相補分割ビット線ＢＬ２上の電位は中間電位
付近に保たれるが、低電位の分割ビット線ＢＬ２の電位
はセンスアンプＳＡ２を介して（トランジスタＱＮ３．
ＯＮ６を介して）接地電位Ｖｓｓ近くまで放電される。
付近に保たれるが、低電位の分割ビット線ＢＬ２の電位
はセンスアンプＳＡ２を介して（トランジスタＱＮ３．
ＯＮ６を介して）接地電位Ｖｓｓ近くまで放電される。
時刻ｔ２において、リストア回路活性化信号ＳＰ２が“
Ｌ”になると、リストア回路駆動トランジスタＱＰ６が
導通状態となり、リストア回路ＲＥ２が活性化され、中
間電位レベルの相補分割ビットｌ１ＢＬ２上の電位がリ
ストア回路ＲＥ２を介して電源電位Ｖｃｃ近くまで引上
げられ、分割ビット線対ＢＬ２．ＢＬ２における電位差
がさらに拡大される。
Ｌ”になると、リストア回路駆動トランジスタＱＰ６が
導通状態となり、リストア回路ＲＥ２が活性化され、中
間電位レベルの相補分割ビットｌ１ＢＬ２上の電位がリ
ストア回路ＲＥ２を介して電源電位Ｖｃｃ近くまで引上
げられ、分割ビット線対ＢＬ２．ＢＬ２における電位差
がさらに拡大される。
時刻ｔ３において、リストア回路活性化信号ＳＰ２の°
°Ｌ″への移行をトリがとして発生されるトランスファ
信号発生回路ＴＧからのトランスファ信号丁がＨ”にな
ると、トランスファゲートトランジスタＱＴ１．ＱＴ２
がオン状態となり、各分割ビット線が接続される。これ
により分割ビットＩＩＢＬ２および相補分割ビット１ｌ
ＢＬ２上の電位が分割ビット線ＢＬＩおよび相補分割ビ
ット１１ＢＬＩ上にそれぞれ伝達される。これにより、
分割ビット線ＢＬ１の電位は、トランスファゲートトラ
ンジスタＱＴ１＃よびセンスアンプＳＡ２を介して放電
され始め、一方相補分割ビット線百Ｌ１上の電位はトラ
ンスファゲートトランジスタＱＴ２およびリストア回路
ＲＥ２を介して中間電位から引上げられ始める。
°Ｌ″への移行をトリがとして発生されるトランスファ
信号発生回路ＴＧからのトランスファ信号丁がＨ”にな
ると、トランスファゲートトランジスタＱＴ１．ＱＴ２
がオン状態となり、各分割ビット線が接続される。これ
により分割ビットＩＩＢＬ２および相補分割ビット１ｌ
ＢＬ２上の電位が分割ビット線ＢＬＩおよび相補分割ビ
ット１１ＢＬＩ上にそれぞれ伝達される。これにより、
分割ビット線ＢＬ１の電位は、トランスファゲートトラ
ンジスタＱＴ１＃よびセンスアンプＳＡ２を介して放電
され始め、一方相補分割ビット線百Ｌ１上の電位はトラ
ンスファゲートトランジスタＱＴ２およびリストア回路
ＲＥ２を介して中間電位から引上げられ始める。
時刻（４において、センスアンプ活性化信号ＳＮ１が“
Ｈ”になると、センスアンプ駆動トランジスタＱＮ５が
オン状態となり、センスアンプＳＡ１が活性化され、分
割ビット線ＢＬＩの電位が接地電位Ｖｓｓ近くまで高速
で放電される。
Ｈ”になると、センスアンプ駆動トランジスタＱＮ５が
オン状態となり、センスアンプＳＡ１が活性化され、分
割ビット線ＢＬＩの電位が接地電位Ｖｓｓ近くまで高速
で放電される。
時刻ｔ５において、リストア回路活性化信号ＳＰ１が“
Ｌ″になると、リストア回路駆動トランジスタＱＰ５が
オン状態となって、リストア回路ＲＥ１が活性化され、
相補分割ビット線ＢＬＩの電位がｆｆｉ！ｌ！電位ｙｃ
ｃ近くまで引上げられる。
Ｌ″になると、リストア回路駆動トランジスタＱＰ５が
オン状態となって、リストア回路ＲＥ１が活性化され、
相補分割ビット線ＢＬＩの電位がｆｆｉ！ｌ！電位ｙｃ
ｃ近くまで引上げられる。
時刻【６において、図示しない列アドレスデコーダ手段
からの信号によりこのビット線が選択され１列選択信号
ＹがＨ′′になると、列ゲートトランジスタＱＹ１およ
びＱＹ２がオン状態となり、分割ビット線対ＢＬ１．Ｂ
Ｌ１はデータバス轢ＢＵ、Ｂ（Ｊに接続される。これに
より、分割ビット線対ＢＬ１．８１１の電位がデータバ
スｍｓｕ。
からの信号によりこのビット線が選択され１列選択信号
ＹがＨ′′になると、列ゲートトランジスタＱＹ１およ
びＱＹ２がオン状態となり、分割ビット線対ＢＬ１．Ｂ
Ｌ１はデータバス轢ＢＵ、Ｂ（Ｊに接続される。これに
より、分割ビット線対ＢＬ１．８１１の電位がデータバ
スｍｓｕ。
ＢＵ上に伝達され、選択されたメモリセルＭＣ１に記憶
されていた情報“０”が読出される。
されていた情報“０”が読出される。
ここで、センスアンプＳＡ１．８Ａ２およびリストア回
路ＲＥ１．ＲＥ２のそれぞれのうちいずれを先に活性化
するかは、いずれのメモリセルアレイに含まれるメモリ
セルが選択されたかによって決定され、たとえばワード
アドレス信号の値に応じて決定される。したがって、メ
モリセルアレイＣＡＬＩ内のメモリセルが選択された場
合には、センスアンプＳＡ１およびリストア回路ＲＥ１
がセンスアンプＳＡ２およびリストア回路ＲＥ２より先
に活性化される。
路ＲＥ１．ＲＥ２のそれぞれのうちいずれを先に活性化
するかは、いずれのメモリセルアレイに含まれるメモリ
セルが選択されたかによって決定され、たとえばワード
アドレス信号の値に応じて決定される。したがって、メ
モリセルアレイＣＡＬＩ内のメモリセルが選択された場
合には、センスアンプＳＡ１およびリストア回路ＲＥ１
がセンスアンプＳＡ２およびリストア回路ＲＥ２より先
に活性化される。
第２Ｂｌｆｆｉは、選択されたメモリセルＭＣ１のキャ
パシタＣ８が充電されている状態、すなわち情報゛１”
が記憶されている場合のデータ読出動作を示す波形図で
ある。以下、第１図、第２Ｂ図を参照して情報“１Ｎを
読出す動作について説明する。
パシタＣ８が充電されている状態、すなわち情報゛１”
が記憶されている場合のデータ読出動作を示す波形図で
ある。以下、第１図、第２Ｂ図を参照して情報“１Ｎを
読出す動作について説明する。
各分割ビット線および相補分割ビット線のプリチャージ
およびトランスファ信号Ｔが“Ｌ″になる動作は上述の
情報が“０″′の場合と同様に行なわれる。
およびトランスファ信号Ｔが“Ｌ″になる動作は上述の
情報が“０″′の場合と同様に行なわれる。
時刻【Ｏにおいて、図示しないデコーダ手段からの出力
により選択されたワード線ＷＬ１の電位が“Ｈ″になる
と、メモリセルＭＣ１内のトランジスタＱｓがオン状態
となり、そのキャパシタＣ３の有する情報が分割ビット
線８ｍ２上に読出される。これにより分割ビット＃ＢＬ
２上の電位が少し上がり、分割ビット線対８Ｌ２．ＢＬ
２における電位差が生じる。
により選択されたワード線ＷＬ１の電位が“Ｈ″になる
と、メモリセルＭＣ１内のトランジスタＱｓがオン状態
となり、そのキャパシタＣ３の有する情報が分割ビット
線８ｍ２上に読出される。これにより分割ビット＃ＢＬ
２上の電位が少し上がり、分割ビット線対８Ｌ２．ＢＬ
２における電位差が生じる。
時刻ｔ１において、センスアンプ活性化信号ＳＮ２がＨ
°′になると、センスアンプ駆動トランジスタＱＮ６が
オン状態となり、センスアンプＳＡ２が活性化され、分
割ビット線対ＢＬ２．８Ｌｉにおける電位差が拡大され
る。すなわち、分割ビットａＢＬ２の電位は前記中間電
位より少し高い電位に保たれるが、相補分割ビットＩＩ
ＢＬ２上の電位はセンスアンプＳＡ２を介して（トラン
ジスタＱＮ４．ＯＮ６を介して）接地電位ＶＳＳ近くま
で放電される。
°′になると、センスアンプ駆動トランジスタＱＮ６が
オン状態となり、センスアンプＳＡ２が活性化され、分
割ビット線対ＢＬ２．８Ｌｉにおける電位差が拡大され
る。すなわち、分割ビットａＢＬ２の電位は前記中間電
位より少し高い電位に保たれるが、相補分割ビットＩＩ
ＢＬ２上の電位はセンスアンプＳＡ２を介して（トラン
ジスタＱＮ４．ＯＮ６を介して）接地電位ＶＳＳ近くま
で放電される。
時刻【２において、リストア回路活性化信号ＳＰ２が“
Ｌ ＋ｔになると、リストア回路ＲＥ２がトランジスタ
ＱＰ６を介して活性化され、分割ビット線８Ｌ２上の電
位がリストア回路ＲＥ２を介して電源電位ＶＣＣ近くま
で引上げられ１分割ビット線対８Ｌ２．８Ｌ２における
電位差がざらに拡大される。
Ｌ ＋ｔになると、リストア回路ＲＥ２がトランジスタ
ＱＰ６を介して活性化され、分割ビット線８Ｌ２上の電
位がリストア回路ＲＥ２を介して電源電位ＶＣＣ近くま
で引上げられ１分割ビット線対８Ｌ２．８Ｌ２における
電位差がざらに拡大される。
時刻【３において、トランスファ信号発生回路ＴＧにお
いてリストア回路活性化信号ＳＰ２の”Ｌ″への移行を
トリがとして発生されるトランスファ信号Ｔが°゛Ｈ″
になると、トランスフ１ゲートトランジスタＱＴ１．Ｑ
Ｔ２がオン状態となリ、分割ビット線ＢＬ２および相補
分割ビット線ＢＬ２上の電位が分割ビット＄１８線およ
び相補分割ビット線りＬｌ上にそれぞれ伝達される。こ
れにより、分割ビットＩＢＬＩの電位はトランスファゲ
ートトランジスタＱＴ１およびリストア回路ＲＥ２を介
して引上げられ始め、一方、相補分割ビットＩ！１ｌＢ
Ｌ１の電位はトランスファゲートトランジスタＱＴ２お
よびセンスアンプＳＡ２を介して放電され始める。
いてリストア回路活性化信号ＳＰ２の”Ｌ″への移行を
トリがとして発生されるトランスファ信号Ｔが°゛Ｈ″
になると、トランスフ１ゲートトランジスタＱＴ１．Ｑ
Ｔ２がオン状態となリ、分割ビット線ＢＬ２および相補
分割ビット線ＢＬ２上の電位が分割ビット＄１８線およ
び相補分割ビット線りＬｌ上にそれぞれ伝達される。こ
れにより、分割ビットＩＢＬＩの電位はトランスファゲ
ートトランジスタＱＴ１およびリストア回路ＲＥ２を介
して引上げられ始め、一方、相補分割ビットＩ！１ｌＢ
Ｌ１の電位はトランスファゲートトランジスタＱＴ２お
よびセンスアンプＳＡ２を介して放電され始める。
時刻ｔ４において、センスアンプ活性化信＠ＳＮ１がＨ
”になると、センスアンプＳＡ１がセンスアンプ駆動ト
ランジスタＱＮ５を介して活性化され、相補分割ビット
線ＢＬ１の電位が接地電位Ｖｓｓ近くまで高速でｔＩｌ
電される。
”になると、センスアンプＳＡ１がセンスアンプ駆動ト
ランジスタＱＮ５を介して活性化され、相補分割ビット
線ＢＬ１の電位が接地電位Ｖｓｓ近くまで高速でｔＩｌ
電される。
時刻ｔ５において、リストア回路活性化信号ＳＰ１が′
Ｌ”になると１分割ビットｆａＢＬ１の電位が活性状態
のリストア回路ＲＥＩを介して電源電位Ｖｃｅ近くまで
引上げられる。
Ｌ”になると１分割ビットｆａＢＬ１の電位が活性状態
のリストア回路ＲＥＩを介して電源電位Ｖｃｅ近くまで
引上げられる。
時刻ｔ６において、回示しないアドレスデコーダ手段か
らの列選択信号Ｙが゛Ｈパになり、このビット線が選択
されると、列ゲートトランジスタＱＹ１．ＱＹ２がオン
状態となり、分割ビット線対ＢＬ１．ＢＬ１の電位がそ
れぞれデータバス糟ＢｔＪ、ＢＩＪ上に伝達され、メモ
リセルＭＣ１の情報“１″が読出される。
らの列選択信号Ｙが゛Ｈパになり、このビット線が選択
されると、列ゲートトランジスタＱＹ１．ＱＹ２がオン
状態となり、分割ビット線対ＢＬ１．ＢＬ１の電位がそ
れぞれデータバス糟ＢｔＪ、ＢＩＪ上に伝達され、メモ
リセルＭＣ１の情報“１″が読出される。
第３図は第１図に示されるトランスファ信号発生回路の
具体的構成の一例を示す図である。第３図において、Ｎ
ＡＮＤゲートは、ｐチャネルＭＯＳトランジスタＱＧ３
．０Ｇ４と、ｎチャネルＭＯＳトランジスタＱＧ１．０
Ｇ２とから構成される。トランジスタＱＧ３． トラン
ジスタＱＧ４は、それぞれリストア回路活性化信＠ＳＰ
２．８Ｐ１をそれぞれそのゲートに受け、それぞれの一
方導通端子が互いに接続されかつ電源電位Ｖｃｃに接続
され、それらの他方導通端子は出力端子に接続される。
具体的構成の一例を示す図である。第３図において、Ｎ
ＡＮＤゲートは、ｐチャネルＭＯＳトランジスタＱＧ３
．０Ｇ４と、ｎチャネルＭＯＳトランジスタＱＧ１．０
Ｇ２とから構成される。トランジスタＱＧ３． トラン
ジスタＱＧ４は、それぞれリストア回路活性化信＠ＳＰ
２．８Ｐ１をそれぞれそのゲートに受け、それぞれの一
方導通端子が互いに接続されかつ電源電位Ｖｃｃに接続
され、それらの他方導通端子は出力端子に接続される。
ｎチャネルＭＯＳトランジスタＱＧ１は、その一方導通
端子が出力端子に接続され、そのゲートにリストア回路
活性化信号ＳＰ２を受け、その他方導通端子がＭｏＳト
ランジスタＱＧ２の一方導通端子に接続される。ｎチャ
ネルＭｏＳトランジスタＱＧ２の一方導通端子はＭＯＳ
トランジスタＱＧ１の他方導通端子に接続され、そのゲ
ートにリストア回路活性化信号ＳＰ１を受け、その他方
導通端子は接地電位Ｖｓｓに接読される。
端子が出力端子に接続され、そのゲートにリストア回路
活性化信号ＳＰ２を受け、その他方導通端子がＭｏＳト
ランジスタＱＧ２の一方導通端子に接続される。ｎチャ
ネルＭｏＳトランジスタＱＧ２の一方導通端子はＭＯＳ
トランジスタＱＧ１の他方導通端子に接続され、そのゲ
ートにリストア回路活性化信号ＳＰ１を受け、その他方
導通端子は接地電位Ｖｓｓに接読される。
第１のインバータ回路は、ＮＡＮＯゲート出力をそのゲ
ートに受ける相補接続されたｐチャネルＭｏＳトランジ
スタＱＧ６とｎチャネルＭｏＳトランジスタＱＧ５とか
ら構成される。ｐチセネルＭＯＳトランジスタＱＧ６の
一方導通端子は電源電位Ｖｃｃに接続され、ｎチャネル
ＭＯ３）−ランジスタＱＧ５の他方導通端子は接地電位
Ｖｓｓに接続される、 第２のインパークは、第１のインバータ回路出力をその
ゲートに受けろ相補接続されたｐＴＦヤネルＭｏＳトラ
ンジスタＱＧ８とｎ−ＦｐネルＭ ＯＳトランジスタＱ
Ｇ ７とから構成される。、ｒ＋９−ヤネルＭＯ８ｌ
−ランジスタＱＧ８の一方導通端子は電源電位Ｖｃｃに
接続され、ｎチャネルＭＯ３ｔ−ランジスクＱＧ７の他
方導通端子は接地電位ＶＳＳに接続される４第２のイン
パーク回路出力がトランスファ信号Ｔとなる。
ートに受ける相補接続されたｐチャネルＭｏＳトランジ
スタＱＧ６とｎチャネルＭｏＳトランジスタＱＧ５とか
ら構成される。ｐチセネルＭＯＳトランジスタＱＧ６の
一方導通端子は電源電位Ｖｃｃに接続され、ｎチャネル
ＭＯ３）−ランジスタＱＧ５の他方導通端子は接地電位
Ｖｓｓに接続される、 第２のインパークは、第１のインバータ回路出力をその
ゲートに受けろ相補接続されたｐＴＦヤネルＭｏＳトラ
ンジスタＱＧ８とｎ−ＦｐネルＭ ＯＳトランジスタＱ
Ｇ ７とから構成される。、ｒ＋９−ヤネルＭＯ８ｌ
−ランジスタＱＧ８の一方導通端子は電源電位Ｖｃｃに
接続され、ｎチャネルＭＯ３ｔ−ランジスクＱＧ７の他
方導通端子は接地電位ＶＳＳに接続される４第２のイン
パーク回路出力がトランスファ信号Ｔとなる。
上述の回路構成をとることにより、リストア回路活性化
信号ＳＰ１およびＳＦ３のうちどちらか一方が°゛Ｌ″
になることによってトリガされ、トランスファ信号Ｔが
°“Ｈ”になる。すなわち、たとえば第２Ａ図において
１時刻ｔ２においてリス。
信号ＳＰ１およびＳＦ３のうちどちらか一方が°゛Ｌ″
になることによってトリガされ、トランスファ信号Ｔが
°“Ｈ”になる。すなわち、たとえば第２Ａ図において
１時刻ｔ２においてリス。
ドア回路活性化信号ＳＰ２がＬ”になると１分割ビット
線対ＢＬ２．ＢＬ２上の電位が拡大され安定した後の時
刻ｔ３においてトランスファ信号下が“Ｈ″′となり分
割ビット線対をそれぞれ接続する。これによりビット線
上のノイズの影響を除去することができ、ノイズマージ
ンが拡大される。
線対ＢＬ２．ＢＬ２上の電位が拡大され安定した後の時
刻ｔ３においてトランスファ信号下が“Ｈ″′となり分
割ビット線対をそれぞれ接続する。これによりビット線
上のノイズの影響を除去することができ、ノイズマージ
ンが拡大される。
なお、上記実施例においては、センスアンプがｎチャネ
ルＭＯＳトランジスタで構成され、リストア回路がｐチ
ャネルＭＯ８Ｌ−ランジスタで構成された場合について
説明したが、これらを各々逆の導電形を持つトランジス
タで構成しても、活性化信号の橿゛性を適当に選択する
ことにより上記実施例と同様の効果を得ることができる
。
ルＭＯＳトランジスタで構成され、リストア回路がｐチ
ャネルＭＯ８Ｌ−ランジスタで構成された場合について
説明したが、これらを各々逆の導電形を持つトランジス
タで構成しても、活性化信号の橿゛性を適当に選択する
ことにより上記実施例と同様の効果を得ることができる
。
また、上記実施例においては、トランスファゲ−トラン
ジスタおよび列ゲートトランジスタにｎヂＶネルＭＯＳ
トランジスタを用いた場合について説明しているが、こ
れらに各々異なる導電形のトランジスタを用いた場合に
おいてもそのゲートに与えられる信号を適当に選択する
ことにより上記実施例と同様の効果を得ることができる
。
ジスタおよび列ゲートトランジスタにｎヂＶネルＭＯＳ
トランジスタを用いた場合について説明しているが、こ
れらに各々異なる導電形のトランジスタを用いた場合に
おいてもそのゲートに与えられる信号を適当に選択する
ことにより上記実施例と同様の効果を得ることができる
。
さらに上記実施例においては、メモリセルに含まれる選
択トランジスタがｎチャネルＭＯ８ｉ−ランジスタであ
る場合について示しているが、ワード線の電位を適当に
選択することにより、ｐチャネルＭＯＳトランジスタを
用いても上記実施例と同様の効果を得ることができる。
択トランジスタがｎチャネルＭＯ８ｉ−ランジスタであ
る場合について示しているが、ワード線の電位を適当に
選択することにより、ｐチャネルＭＯＳトランジスタを
用いても上記実施例と同様の効果を得ることができる。
またさらに、上記実施例においては、トランスファ信号
発生回路がＮＡＮＤゲートと２段のインバータ回路によ
り構成されている場合について示しているが、他の段数
のインバータ回路を用いた場合、またはＮＡＮＤゲート
のみを用いた場合、ざらには他の回路形式を用いた場合
にあっても、リストア回路活性化信号のうちの先に活性
レベルになる信号をトリがとして活性レベルになるトラ
ンスファ信号を発生する回路構成であれば、どのような
回路構成であってもよく、上記実施例と同様の効果を得
ることができる。
発生回路がＮＡＮＤゲートと２段のインバータ回路によ
り構成されている場合について示しているが、他の段数
のインバータ回路を用いた場合、またはＮＡＮＤゲート
のみを用いた場合、ざらには他の回路形式を用いた場合
にあっても、リストア回路活性化信号のうちの先に活性
レベルになる信号をトリがとして活性レベルになるトラ
ンスファ信号を発生する回路構成であれば、どのような
回路構成であってもよく、上記実施例と同様の効果を得
ることができる。
さらに上記実施例においては、ビット線対が２個のブロ
ックに分割された場合について示しているが、この分別
されるブロックの数は２個に限定されず他の数に分割し
た場合においても上記実施例と同様の効果を得ることが
できる。
ックに分割された場合について示しているが、この分別
されるブロックの数は２個に限定されず他の数に分割し
た場合においても上記実施例と同様の効果を得ることが
できる。
Ｃ発明の効果］
以上のように、この発明によれば、各分割ビット線対ご
とにセンスアンプおよびリストア回路を設け、さらに各
分割ビットｉ間を接続するトランスファゲートトランジ
スタを、そのトランスファゲート！・ランジスタに接続
される分割ピッ１〜ＩＩ（相補分割ビット線）に各々接
続されるリストア回路のうち先に活性化されるリス１−
７回路に対するリストア回路活性化信号をトリガとして
発生される信号によってオン状態とするようにしたので
、センス動作を高速かつ安定に行なうことができ、半導
体メモリの動作マージンが拡大されるとともに、トラン
スファゲートトランジスタに与えられるゲート電位を電
源電位以上に昇圧する必要がないので、ゲート酸化膜の
信頼性が向上し、応じて半導体メモリの信頼性が向上す
る。
とにセンスアンプおよびリストア回路を設け、さらに各
分割ビットｉ間を接続するトランスファゲートトランジ
スタを、そのトランスファゲート！・ランジスタに接続
される分割ピッ１〜ＩＩ（相補分割ビット線）に各々接
続されるリストア回路のうち先に活性化されるリス１−
７回路に対するリストア回路活性化信号をトリガとして
発生される信号によってオン状態とするようにしたので
、センス動作を高速かつ安定に行なうことができ、半導
体メモリの動作マージンが拡大されるとともに、トラン
スファゲートトランジスタに与えられるゲート電位を電
源電位以上に昇圧する必要がないので、ゲート酸化膜の
信頼性が向上し、応じて半導体メモリの信頼性が向上す
る。
第１図はこの発明の一実施例である半導体メモリの一部
の構成を示す図である。第２Ａ図は第１図の回路動作を
示す波形図であり、選択されたメモリセルが情報” ｏ
”を記憶している場合の動作を示す図である。第２Ｂ
図は第１図に示される回路動作波形図であり、選択され
たメモリセルが情報゛１”を記憶している場合の動作を
示す波形図である。第３図は第１図に示されるトランス
ファ信号発生回路の具体的構成の一例を示す図である。 第４図は従来のダイナミックランダムアクセスメＬりの
一部の構成を示す図である。第５図は第４図に示される
回路の動作波形図であり１選択されたメモリセルに情報
” ｏ ”が記憶されている場合の動作を示す波形図で
ある。第６図は他の従来のダイナミックランダムアクセ
スメモリの一部の構成を示す図である。第７図は第６図
に示される回路の動作波形図であり、選択されたメモリ
セルが情報″Ｏパを有する場合の動作を示す波形図であ
る。 図において、ＣＡＬｌ、０ＡＬ２はメモリセルアレイ、
Ｍ Ｃ１はメモリセル、ＢＬＩ、ＢＬＩ。 Ｂ１０．Ｂ１０は分割ビット線、ＱＴｌ、ＱＴ２はトラ
ンス７１ゲー１−トランジスタ、ＳＡ１．ＳＡ２はセン
スアンプ、ＲＥｌ、ＲＥ２はリストア回路、ＱＹｌ、Ｑ
Ｙ２は列ゲートトランジスタ、ＴＧはトランスファ信号
発生回路、ＢＵ、ＢＬＩはデータバス線である。 なお、図中、同一符号は同一または相当部分を示す。
の構成を示す図である。第２Ａ図は第１図の回路動作を
示す波形図であり、選択されたメモリセルが情報” ｏ
”を記憶している場合の動作を示す図である。第２Ｂ
図は第１図に示される回路動作波形図であり、選択され
たメモリセルが情報゛１”を記憶している場合の動作を
示す波形図である。第３図は第１図に示されるトランス
ファ信号発生回路の具体的構成の一例を示す図である。 第４図は従来のダイナミックランダムアクセスメＬりの
一部の構成を示す図である。第５図は第４図に示される
回路の動作波形図であり１選択されたメモリセルに情報
” ｏ ”が記憶されている場合の動作を示す波形図で
ある。第６図は他の従来のダイナミックランダムアクセ
スメモリの一部の構成を示す図である。第７図は第６図
に示される回路の動作波形図であり、選択されたメモリ
セルが情報″Ｏパを有する場合の動作を示す波形図であ
る。 図において、ＣＡＬｌ、０ＡＬ２はメモリセルアレイ、
Ｍ Ｃ１はメモリセル、ＢＬＩ、ＢＬＩ。 Ｂ１０．Ｂ１０は分割ビット線、ＱＴｌ、ＱＴ２はトラ
ンス７１ゲー１−トランジスタ、ＳＡ１．ＳＡ２はセン
スアンプ、ＲＥｌ、ＲＥ２はリストア回路、ＱＹｌ、Ｑ
Ｙ２は列ゲートトランジスタ、ＴＧはトランスファ信号
発生回路、ＢＵ、ＢＬＩはデータバス線である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (8)
- （１）折返し形ビット線構成を有する複数のビット線対
と、前記複数のビット線対の各々が複数個のブロックに
分割され、１本のビット線は複数個の分割ビット線から
構成されており、 各々が、前記複数のワード線のうちの対応するワード線
および前記複数個のビット線対を構成するビット線のう
ちの対応するビット線に接続される複数個のメモリセル
と、 前記複数個のブロックに分割されたビット線対の各々に
対して設けられ、前記複数個のワード線のうちの１本の
ワード線が選択された後、当該分割ビット線対上の信号
レベル差を検出して、該信号レベル差を増幅する複数個
のセンスアンプと、前記複数個のブロックに分割された
ビット線対の各々に対して設けられ、前記センスアンプ
により増幅された分割ビット線対上の信号レベル差を検
出してさらに増幅する複数個のリストア回路と、前記分
割ビット線の各々に対して設けられ、隣接する分割ビッ
ト線間を電気的に接続するための第１のスイッチング手
段と、 前記複数個のリストア回路を、前記選択されたワード線
が含まれるブロック内に設けられたリストア回路から順
に予め定められた順序で活性化するための信号を発生す
る制御回路と、 前記制御回路からの制御信号のうち少なくとも互いに隣
接するブロックの各々に含まれるリストア回路に対する
制御信号に応答して、当該隣接するブロックの分割ビッ
ト線を互いに接続する第１のスイッチング手段の動作を
制御するスイッチ制御手段とを備え、 前記スイッチ制御手段は、当該隣接するブロック内に含
まれるリストア回路に対し先に発生される活性化信号に
応答して該第１のスイッチング手段を導通状態にするこ
とを特徴とする、半導体メモリ。 - （２）前記第１のスイッチング手段はトランジスタを用
いたトランスファゲートにより構成されることを特徴と
する、特許請求の範囲第１項記載の半導体メモリ。 - （３）前記スイッチ制御手段は、前記制御回路からの制
御信号のうち少なくとも隣接するブロック内に含まれる
リストア回路に対する制御信号をその入力とし、その否
定論理積をとって出力するＮＡＮＤゲートを含む回路で
構成されることを特徴とする、特許請求の範囲１項記載
の半導体メモリ。 - （４）前記スイッチ制御手段は、前記ＮＡＮＤゲートか
らの出力信号を受けて反転して出力するインバータ回路
をさらに含む、特許請求の範囲第３項記載の半導体メモ
リ。 - （５）前記各ビット線対を構成する複数の分割ビット線
対のうち、１対の分割ビット線対のみが第２のスイッチ
ング手段を介してデータ読出線に接続されることを特徴
とする、特許請求の範囲第１項記載の半導体メモリ。 - （６）前記第２のスイッチング手段は、前記各ビット線
対を構成する分割ビット線対の各々に接続されるセンス
アンプおよびリストア回路がすべて活性化された後に導
通状態にされることを特徴とする、特許請求の範囲第５
項記載の半導体メモリ。 - （７）前記第２のスイッチング手段は、トランジスタを
用いたトランスファゲートにより構成されることを特徴
とする、特許請求の範囲第５項記載の半導体メモリ。 - （８）前記第２のスイッチング手段は、ビット線対選択
信号に応答して導通状態にされることを特徴とする、特
許請求の範囲第５項記載の半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041281A JPS62200596A (ja) | 1986-02-26 | 1986-02-26 | 半導体メモリ |
| EP87301357A EP0239225B1 (en) | 1986-02-26 | 1987-02-17 | Semiconductor memory device |
| DE8787301357T DE3771243D1 (de) | 1986-02-26 | 1987-02-17 | Halbleiterspeicheranordnung. |
| US07/020,192 US4792927A (en) | 1986-02-26 | 1987-02-26 | Semiconductor memory device with bit line sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041281A JPS62200596A (ja) | 1986-02-26 | 1986-02-26 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62200596A true JPS62200596A (ja) | 1987-09-04 |
| JPH0318271B2 JPH0318271B2 (ja) | 1991-03-12 |
Family
ID=12604062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041281A Granted JPS62200596A (ja) | 1986-02-26 | 1986-02-26 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4792927A (ja) |
| EP (1) | EP0239225B1 (ja) |
| JP (1) | JPS62200596A (ja) |
| DE (1) | DE3771243D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04501631A (ja) * | 1989-07-20 | 1992-03-19 | サムスング セミコンダクター インコーポレイテッド | センシング及びリフレッシングを改善したダイナミックランダムアクセスメモリ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132930A (en) * | 1986-07-31 | 1992-07-21 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic memory device having multiple flip-flop circuits selectively coupled to form sense amplifiers specific to neighboring data bit lines |
| US5189639A (en) * | 1987-11-26 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having bit lines capable of partial operation |
| JP2681285B2 (ja) * | 1988-09-19 | 1997-11-26 | 富士通株式会社 | 半導体記憶装置 |
| US5034636A (en) * | 1990-06-04 | 1991-07-23 | Motorola, Inc. | Sense amplifier with an integral logic function |
| JPH0492287A (ja) * | 1990-08-08 | 1992-03-25 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリ |
| KR0121777B1 (ko) * | 1994-05-23 | 1997-12-05 | 김영환 | 고속 동작용 감지 증폭기 |
| KR0166046B1 (ko) * | 1995-10-06 | 1999-02-01 | 김주용 | 계층적 비트라인 구조를 갖는 반도체 메모리 장치 |
| US5796671A (en) | 1996-03-01 | 1998-08-18 | Wahlstrom; Sven E. | Dynamic random access memory |
| KR100441871B1 (ko) * | 1996-11-13 | 2004-10-08 | 주식회사 하이닉스반도체 | 컬럼리페어장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2647394C2 (de) * | 1976-10-20 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | MOS-Halbleiterspeicherbaustein |
| US4598387A (en) * | 1983-09-29 | 1986-07-01 | Advanced Micro Devices, Inc. | Capacitive memory signal doubler cell |
| JPS6085492A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | ダイナミツクメモリ装置 |
| US4584672A (en) * | 1984-02-22 | 1986-04-22 | Intel Corporation | CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge |
| JPH101093A (ja) * | 1996-06-13 | 1998-01-06 | Shikoku Dock Kk | 船舶等海洋構造物の進水装置 |
-
1986
- 1986-02-26 JP JP61041281A patent/JPS62200596A/ja active Granted
-
1987
- 1987-02-17 EP EP87301357A patent/EP0239225B1/en not_active Expired - Lifetime
- 1987-02-17 DE DE8787301357T patent/DE3771243D1/de not_active Expired - Fee Related
- 1987-02-26 US US07/020,192 patent/US4792927A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04501631A (ja) * | 1989-07-20 | 1992-03-19 | サムスング セミコンダクター インコーポレイテッド | センシング及びリフレッシングを改善したダイナミックランダムアクセスメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318271B2 (ja) | 1991-03-12 |
| EP0239225A2 (en) | 1987-09-30 |
| EP0239225A3 (en) | 1989-07-05 |
| US4792927A (en) | 1988-12-20 |
| DE3771243D1 (de) | 1991-08-14 |
| EP0239225B1 (en) | 1991-07-10 |
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