JP2625625B2 - メモリ・アレイの検出方法および半導体メモリ・デバイス - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に、半導体メモ
リ・デバイスとその動作、より詳細には、特に開放ビッ
ト・ライン・メモリ・アレイで構成されているとき、軽
減されたウェル・ノイズ特性を有するダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）構造と、その動
作方法に関する。しかしながら、ここに記述されている
技術は、一般的にいかなる既知のメモリ・デバイス技術
にも応用できる。

【０００２】

【従来の技術】ダイナミック型半導体メモリ・デバイス
（ＤＲＡＭ）は、一般によく知られている。図１はＤＲ
ＡＭ構造の一部をブロック図で示している。この構造
は、行と列に並べられたメモリ要素として機能する複数
のメモリ・セル１２を有するメモリ・アレイを備えてい
る。この実施例において、各メモリ・セル１２はＮＦＥ
Ｔ１４を有し、そのソース“Ｓ”はコンデンサ“Ｃ”の
第一端子に結合され、コンデンサの第二端子は接地され
ている。複数のメモリ・セル行の各行は、複数のワード
・ライン“ＷＬ１，ＷＬ２・・・”で構成される各ワー
ド・ラインに接続されている。ワード・ラインは、各Ｎ
ＦＥＴ１４のゲート“Ｇ”を通して各メモリ・セルに接
続されている。複数のメモリ・セル列の各列は、複数の
ビット・ライン“ＢＬ１，ＢＬ２，ＢＬ３・・・”の中
の１つにより相互接続されている。各ビット・ライン
は、ＮＦＥＴ１４のドレイン“Ｄ”を通して列の中の各
メモリ・セルに接続されている。ワード・ラインは行デ
コーダ（図示されていない）に、またビット・ラインは
列デコーダ（図示されていない）にそれぞれ接続されて
いる。これらのワード・ラインとビット・ラインは、メ
モリ・アレイの行列構造を形成している。

【０００３】外部から与えられた行アドレス信号と列ア
ドレス信号を受けると、行デコーダと列デコーダにより
それぞれ識別されたワード・ラインとビット・ラインの
交点にある特定のメモリ・セルが選択される。情報は、
ビット・ライン“ＢＬ１，ＢＬ２，ＢＬ３・・・”に接
続されたセンス増幅器１６を有する入出力インターフェ
ース部分を通してメモリ・セルから読み出される（また
はメモリ・セルに書き込まれる）。一般的な半導体メモ
リ・アレイ構造の構造、特にＤＲＡＭのより詳細な構造
および動作については、刊行物より確認することができ
る。

【０００４】

【発明が解決しようとする課題】図２と図３は、広く知
られているＤＲＡＭの２つの例を別々に示している。図
２は、開放ビット・ラインＤＲＡＭ構成２０を示す。こ
のＤＲＡＭ構成では対構成のビット・ライン“ＢＬ１，
ＢＬ１′，ＢＬ２，ＢＬ２′，ＢＬ３，ＢＬ３′・・・
ＢＬＹ，ＢＬＹ′”の各半分が、複数のフリップ・フロ
ップで形成されているセンス増幅器２６から反対方向に
延びている。一例として、センス増幅器２６の一個のフ
リップ・フロップ２８が、ビット・ラインＢＬ３とこれ
に対のビット・ラインＢＬ３′から信号を受け取る状態
を示している。各ワード・ライン“ＷＬ１，ＷＬ２・・
・”はビット・ライン対の半分のみと交差している。た
とえばワード・ラインＷＬ１は、ビット・ライン“ＢＬ
１，ＢＬ２，ＢＬ３・・・ＢＬＹ”と交差している。入
出力ライン（データバス・ライン）も各ビット・ライン
対と交差し、列デコーダにより制御される適切なスイッ
チ（図示されていない）を通して各半分に接続されてい
る。さらに、基準ワード・ライン信号“ＷＬ（ＲＥ
Ｆ），ＷＬ（ＲＥＦ）′”は、増幅器２６の片側から延
びている各１組のビット・ラインを交差するように示さ
れている。

【０００５】従来、各メモリ・アレイ２２と２４は、検
出されるビット・ライン信号への基板発生ノイズの影響
を減らすために、アレイ・ウェル２３と２５内にそれぞ
れ配置されている。特に各アレイ・ウェル２３と２５
は、ウェル電位発生器（図示されていない）により予め
定められた電位に維持される。通常この発生器は、ウェ
ルの電位の均一性を保証するために、複数の位置でウェ
ルと結合されている。開放ビット・ライン・メモリ構造
は、重要である。なぜなら、メモリ・セルを各Ｘ，Ｙ交
点に配置できるため、高集積が可能なメモリ・アレイ構
造を有するからである。しかしながら開放ビット・ライ
ン構造は、本来、不均衡であり、発生ノイズに敏感であ
る。このノイズ問題の重要な１つの要素が、隣接してい
る別個のアレイ・ウェル内でのビット・ライン対への基
板ノイズの不均衡な影響から生じる。対応するメモリ・
セルは別々のメモリ・ウェルに配置されているため、１
つのウェル内の電位変化はビット・ライン対の半分に容
量的に結合する。この本来的な不均衡により、開放ビッ
ト・ライン構造は今まで商業的に生産されたメモリ・デ
バイスには使用されなかった。

【０００６】図３は、開放ビット・ライン構造に代わる
他の一般的な構造を示している。この図は折り返しビッ
ト・ラインＤＲＡＭ構造２０を示しており、各ビット・
ライン対“ＢＬ１，ＢＬ１′，ＢＬ２，ＢＬ２′，ＢＬ
３，ＢＬ３′・・・ＢＬＹ，ＢＬＹ′”の各半分がセン
ス増幅器３２から同一方向に延びている。この構成の有
利な点は、センス増幅器３２の片側に単一アレイを規定
できるので、アレイ全体が単一アレイ・ウェル内に存在
できることにある。したがって、共通モード・ノイズに
対する均一な考慮が可能である。折り返しビット・ライ
ン構成は、たとえば２５６Ｋビットや１ＭビットのＤＲ
ＡＭに一般的に使用されている。しかしながら、折り返
しビット・ライン構造は、本来、規定エリア内で得るこ
とができる集積度に制限がある。折り返しメモリ・アレ
イは、各ビット・ラインとワード・ラインの交点にメモ
リ・セルを配置できないため、開放ビット・ライン・メ
モリ構造よりも集積度は小さくなる。

【０００７】より高集積化への連続的な進歩により、開
放ビット・ライン構造は、特に１６Ｍビットや６４Ｍビ
ットおよびそれ以上のメモリに関連する半導体メモリ産
業に、かなり注目されている。したがって、折り返しビ
ット・ライン構造よりさらに高集積なメモリ・アレイ構
造であり、従来の折り返しビット・ライン・メモリ・デ
バイスで得られる性能特性に類似の性能特性を有するメ
モリ・アレイ構造に対する本当の必要性が、半導体メモ
リ技術に存在する。

【０００８】

【課題を解決するための手段】アレイ・ウェル内に行列
に配列された複数のメモリ・セルを有する半導体メモリ
・デバイスの動作方法が提供される。メモリ・デバイス
は、メモリ・セルの列と行の選択を各々実行するため
の、周期的に離間された複数のビット・ラインと、周期
的に離間された複数のワード・ラインを有している。そ
の動作方法は、所定の電位にアレイ・ウェルをバイアス
するステップと、周期的に離間された複数のワード・ラ
インから１つのワード・ラインを選択することにより複
数のメモリ・セルの行選択を実行するステップと、複数
のビット・ライン上に信号を展開し、少なくとも部分的
に同期間にウェル電位のバイアスを解除し、アレイ・ウ
ェル電位を浮動化させるステップと、ビット・ライン信
号展開に続いて、ビット・ライン信号を検出するステッ
プとを含んでいる。

【０００９】本発明の他の面によれば、アレイ・ウェル
内に配置された複数のメモリ・セルを有する半導体メモ
リ・アレイのバイアス方法が提供されている。このアレ
イは、選択されたメモリ・セルの状態検出のための複数
のビット・ラインを有している。この方法は、ビット・
ライン信号展開の間に、ビット・ライン上のノイズを最
小化するため、アレイ・ウェルをバイアスする技術を含
み、所定の電位に前記アレイ・ウェルをバイアスするス
テップと、ビット・ライン信号の展開と少なくとも部分
的に同期間に、アレイ・ウェルのバイアスを解除し、ア
レイ・ウェル電位を浮動化させるステップとを含んでい
る。

【００１０】さらに他の面によれば、本発明はアレイ・
ウェル内に行列に配列された複数のメモリ・セルを有す
る半導体メモリ・デバイスを備えている。周期的に離間
され垂直方向に延びる複数のビット・ラインは、メモリ
・セルに結合され、メモリ・セルの列選択を実行する。
周期的に離間され水平方向に延びるワード・ラインは、
メモリ・セルの行選択を実行するために設けられてい
る。バイアス手段は、ウェルに接続され、ウェルを所定
電位にバイアスする。センス増幅器は、複数のビット・
ラインの幾つかに接続され、予め定められたビット・ラ
イン信号展開期間の間に、複数のメモリ・セル内の対応
するメモリ・セルの状態を検出する。本発明によれば、
切り離し手段を用いて、ビット・ライン信号展開期間の
少なくとも一部の間に、バイアス手段をアレイ・ウェル
への供給から切り離して、ウェル電位を浮動化させる
（これにより、ほぼ一定に保持される）。

【００１１】要約すると、ウェル・ノイズを軽減した新
規な半導体メモリ・デバイスと動作方法が提供されてい
る。共通モード・ノイズ軽減は、ビット・ライン信号展
開の間にアレイ・ウェルの電位を浮動化し、ウェル電位
をほぼ一定に保持し、これにより信号展開を干渉させな
いようにすることより達成される。この技術は、多くの
メモリ・アレイ設計／技術に簡単に組み込むことができ
るが、特に有効なノイズ軽減の利点は、ＤＲＡＭ構造、
特に開放ビット・ライン構造を持つＤＲＡＭ構造と組み
合わせて使用したときに得ることができる。

【００１２】

【実施例】前述したように、ここに開示する新規な半導
体メモリ・デバイスと動作方法により採用される新規な
技術は、ビット・ライン検出の間、アレイのウェル電位
を浮動化し、これにより、特に開放ビット・ライン構造
において、ウェル電位が、ほぼ安定に維持することを可
能にし、共通モード信号減衰を飛躍的に軽減することで
ある。比較のために、従来のＤＲＡＭの読み出し動作の
簡単な一例を図４に示す。従来、アレイ・ウェルは、ウ
ェル電位発生器に直接接続される（ステップ４０“アレ
イ・ウェルを所定の電位にバイアス”）。このウェルを
バイアスする電位は、アレイ・ウェルでの電圧変動を排
除することにより、ビット・ラインへの容量結合ノイズ
を小さくするために、読出しサイクル動作中継続的に与
えられる。

【００１３】行アドレス・ストローブ（ＲＡＳ）（図５
参照）の立ち上がりエッジは、検出サイクルを開始させ
るものとする（ステップ４２“ＲＡＳ立ち上がり”）。
（さらに、ここに示す一例は、Ｐ型アレイ・ウェルＮＭ
ＯＳアクセス・トランジスタを有するＤＲＡＭを備える
ものとする）。この後、ビット・ラインは予め定められ
た電位たとえばＶＤＤの１／２の値にプリチャージされ
る（ステップ４４“ビット・ラインを１／２ ＶＤＤに
プリチャージ”）。その動作は図５に示されており、任
意のビット・ライン“ＢＬ１”が接地電位にある間、ほ
とんどのビット・ラインはＶＤＤ電位にあるとしてい
る。その後、行アドレス・ストローブ（ＲＡＳ）立ち下
がり（ステップ４６“ＲＡＳ立ち下がり”）、予め定め
られた期間後（ステップ４８“遅延１”）に、ビット・
ラインのプリチャージ装置が切り離されて（ステップ５
０“プリチャージ装置ターンオフ”）ビット・ラインが
浮動化される。このスイッチ・オフは、図５に示すよう
にビット・ラインの電位の僅かな低下を引き起こす。

【００１４】検出サイクルにおける次の重要な事象は、
行デコードと選択されたワード・ラインに立ち上がり信
号を与えることであり（ステップ５４“行デコード；選
択されたワード・ライン立ち上がり”）、これはプリチ
ャージ装置の切り離しに続き、予め定められた期間の後
に起こる（ステップ５２“遅延２”）。選択されたワー
ド・ラインは、ＶＤＤとワード・ラインのターンオンを
制御するＮＭＯＳデバイスのしきい値電圧との和の値以
上に立ち上がる。図５に示すように、選択されたワード
・ラインの立ち上がりは、ここでは“ビット・ライン信
号展開期間”と呼ばれる期間を開示する（ステップ５６
“ビット・ライン上に信号の展開”）。

【００１５】ひとたび信号が十分に展開されると、セン
ス増幅器は対構成のビット・ライン（たとえば、図２に
示す“ＷＬ１”と“ＷＬ（ＲＥＦ）”に対する“ＢＬ
１”と“ＢＬ１′”）上の信号を読込み、複数のフリッ
プ・フロップの１つからの出力信号を高または低論理レ
ベルに設定することにより、検出した差を増幅する（ス
テップ５８“センス増幅器がビット・ライン上の信号を
読込み；設定による差を増幅”）。増幅器の設定は、
“ビット・ライン信号展開期間”にて終了させる（図
５）。センス増幅器が設定された後、読込み動作は終了
し、メモリ・アレイ・コントローラはプロセスを繰り返
すために（ループ５９を経て）戻り、ＲＡＳ信号の次の
立ち上がりを待つ。

【００１６】図５に示すように、メモリ・アレイの従来
の動作では、ウェル電圧（たとえばマイナス１Ｖ）は、
ワード・ラインおよび／またはビット・ライン上に現れ
る異なった信号により、検出サイクルの異なった段階で
多くの変動が起こる。しかしながら、本発明の重要な点
は、ウェル電位が、異なるビット・ライン信号展開中に
回復を試みる、すなわち所定のマイナス１Ｖ電位に徐々
に近づくという認識である。変動するウェル電位は、信
号展開期間の間、ビット・ライン上に展開された信号に
ノイズとして容量的に結合する。したがって、増加する
ウェル電位は、高レベル信号と低レベル信号の両方に対
し、ビット・ライン信号値に重畳される。低レベル信号
展開に対して、増加するウェル電位は、信号に逆らって
動作することが図５より理解できるはずである。この容
量的に結合された不正確な値は、１個以上のセンス増幅
器やフリップ・フロップの不正確なラッチを引き起こ
す。

【００１７】図６に、本発明のメモリ・アレイの好適な
一実施例を示す。この実施例においては、アレイ・ウェ
ル電位を最初に設定する（ステップ６０“アレイ・ウェ
ルを所定の電位にバイアス”）。その後、立ち上がり行
アドレス・ストローブ（ＲＡＳ）信号を受信する（ステ
ップ６２“ＲＡＳ立ち上がり”）。続いてビット・ライ
ンは、たとえば約ＶＤＤの１／２の値に等しくされ（ス
テップ６４“ビット・ラインを１／２ ＶＤＤにプリチ
ャージ”）、行アドレス・ストローブが立ち下がり（ス
テップ６６“ＲＡＳ立ち下がり”）、予め定められた遅
延の後（ステップ６８“遅延１”）、プリチャージ装置
がビット・ラインから切り離される（ステップ７０“プ
リチャージ装置ターンオフ”）。

【００１８】さらに他の予め定められた遅延の後（ステ
ップ７２“遅延２”）、行デコードは終了し、選択ワー
ド・ライン上の信号は立ち上がる（ステップ７４“行デ
コード；選択されたワード・ライン立ち上がり”）。選
択されたワード・ライン立ち上がりに相応して、アレイ
・ウェルをバイアスしている電位は解除され、ウェル電
位は浮動化可能となる（ステップ７６“アレイ・ウェル
のバイアス電位解除；ウェル電位浮動化”）。ウェル電
位の浮動化は、ビット・ライン上への信号展開と少なく
とも同時に起こる（ステップ７８“ビット・ライン上に
信号の展開”）。しかしながら、アレイ・ウェル電位
は、容量性結合の影響を小さくするために、全ビット・
ライン信号展開期間中好適に浮動化される。ひとたび十
分に展開されると、センス増幅器はビット・ライン上の
信号を読み、高レベルまたは低レベルのいずれかにラッ
チすることにより異なった信号を増幅する（ステップ８
０“センス増幅器がビット・ライン上の信号の読込み；
設定による差を増幅”）。センス増幅器が設定された
後、メモリ・セルはリセットされ、アレイ処理はアレイ
・ウェルを所定の電位にバイアスするのを再開するため
に、（ループ８２を経て）元に戻る。

【００１９】図７は、本発明のメモリ・デバイスの一実
施例を示す。メモリ・アレイ・ウェル９０は、多くのコ
ンタクト９２を有し、各コンタクトは、ウェル電位発生
器９４に結合されている。スイッチング機構９６は、コ
ンタクト９２とウェル電位発生器９４に配置されてい
る。スイッチング機構９６は、複数のＮＭＯＳスイッチ
ング・トランジスタを有し、各トランジスタのソース
“Ｓ”は発生器９４に、ドレイン“Ｄ”はコンタクト９
２に、ゲート“Ｇ”は制御信号発生器１００に各々接続
されている。

【００２０】トランジスタ９８は、タイミングや制御信
号１０２を取り込む制御信号発生器１００からの高／低
信号によりゲート制御される。たとえば、従来のメモリ
・アレイにおいて、ワード・ライン選択の立ち上げとセ
ンス増幅器の設定は、容易に得られるタイミング事象で
あり、これらは独立しているデバイスをゲート制御する
ために使用できる。したがって、アレイ・ウェル９０の
電位は、好適にはビット・ラインを浮動化する直前か
ら、ゲート信号をトランジスタ９８にプルダウンするこ
とにより、読出しサイクルにおけるビット・ライン信号
展開期間の間、簡単に浮動化できる。アクセス・デバイ
スは、ターンオンされ、差ビット・ライン信号が展開す
る。ひとたびセンス増幅器がラッチすると、アレイ・ウ
ェルはノイズの影響を制限するためにウェル電位発生器
に再接続される。

【００２１】図８は、従来技術（一定のウェル・バイア
ス）により動作する半導体メモリ・デバイスと、本発明
による周期的浮動化ウェルを用いて動作する半導体メモ
リ・デバイスとについて、差信号減衰対ウェル抵抗の比
較表を示している。ウェルの浮動化は、ビット・ライン
の粗結合を与え、ビット・ライン信号展開を改善する。
図８は、ウェル抵抗に対するビット・ライン信号の低感
度性を明確に示している。さらに、読み出し高レベル感
度と読み出し低レベル感度との間に、大きな違いがあ
る。信号展開の改善は、ウェル抵抗の全域を通して実現
されている。ウェルが直接的かつ連続的にウェル電位発
生器に接続される従来方法と比較して、選択的に浮動化
されたウェルは、広範囲のウェル抵抗にわたって１／２
以上差信号減衰を軽減できる。

【００２２】以上の説明から、ウェル・ノイズを軽減し
た新規な半導体メモリ・デバイスとその作動方法が開示
されていることがわかる。共通モード・ノイズ軽減は、
ウェル電位をほぼ安定に保持できるように、ビット・ラ
イン信号展開中、アレイ・ウェルの電位をフロートする
ことにより達成される。この手法は、いずれのメモリ・
アレイの設計または技術に簡単に組み入れることができ
る。しかし最も大きなノイズ軽減の利点は、ＤＲＡＭ構
造、特に開放ビット・ラインＤＲＡＭ構造と組み合わせ
て使用することにより得られる。

【００２３】本発明を特定の好適な実施例に基づいて説
明したが、当業者によれば本発明の趣旨と範囲内で、多
くの変更および変形を行うことができる。

【００２４】以下、本発明の実施態様を示す。

【００２５】（１）アレイ・ウェル内に行と列に配列さ
れた複数のメモリ・セルと、メモリ・セルの列選択を実
行するための周期的に離間された複数のビット・ライン
と、メモリ・セルの行選択を実行するための周期的に離
間された複数のワード・ラインとを有する半導体メモリ
・アレイにおけるメモリ・アレイ検出方法であって、
（ａ）所定の電位に前記アレイ・ウェルをバイアスする
ステップと、（ｂ）前記複数のワード・ラインから１つ
のワード・ラインを選択することにより、前記複数のメ
モリ・セルの行選択を実行するステップと、（ｃ）前記
複数のビット・ライン上に信号を展開させるステップ
と、（ｄ）少なくとも前記ステップ（ｃ）と部分的に同
期間に、ステップ（ａ）の前記ウェル電位のバイアスを
解除し、前記アレイ・ウェル電位を浮動化させるステッ
プと、（ｅ）前記ステップ（ｃ）の前記ビット・ライン
信号展開に続き、前記複数のビット・ライン上の少なく
とも１つのビット・ライン信号を検出するステップと、
を含むことを特徴とするメモリ・アレイの検出方法。

【００２６】（２）前記ステップ（ａ）〜（ｅ）を周期
的に繰り返すステップをさらに含むことを特徴とする
（１）記載のメモリ・アレイの検出方法。

【００２７】（３）前記ステップ（ｅ）において検出さ
れた前記ビット・ライン信号に基づいて、高レベル信号
または低レベル信号の１つを設定するステップをさらに
含むことを特徴とする（１）記載のメモリ・アレイの検
出方法。

【００２８】（４）前記ステップ（ｃ）のすべての前記
ビット・ライン信号展開の間、前記アレイ・ウェル電位
が浮動化するように、前記ステップ（ｄ）が前記ステッ
プ（ｃ）と同時に起こることを特徴とする（１）記載の
メモリ・アレイの検出方法。

【００２９】（５）前記列選択ステップ（ｂ）の前に、
前記複数のメモリ・セルに等化電位を供給するステップ
と、前記複数のビット・ラインが浮動化するように、前
記行選択ステップ（ｂ）に続き、前記複数のメモリ・セ
ルから等化電位を解除するステップをさらに含むことを
特徴とする（１）記載のメモリ・アレイの検出方法。

【００３０】（６）前記半導体メモリ・アレイがＤＲＡ
Ｍ構造を有し、前記検出方法が、選択されたメモリ・セ
ルの状態を読み出すことを特徴とする（１）記載のメモ
リ・アレイの検出方法。

【００３１】（７）前記ＤＲＡＭ構造が開放ビット・ラ
イン構造であることを特徴とする（６）記載のメモリ・
アレイの検出方法。

【００３２】（８）ビット・ラインが対構成になってお
り、前記検出ステップ（ｅ）が対の各半分のビット・ラ
イン上のビット・ライン信号を比較し、この比較に基づ
いて高レベル信号または低レベル信号の１つを設定する
ことにより、前記比較による信号差を増幅することを含
むことを特徴とする（７）記載のメモリ・アレイの検出
方法。

【００３３】（９）前記ＤＲＡＭ構造が折り返しビット
・ライン構造であることを特徴とする（５）記載のメモ
リ・アレイの検出方法。

【００３４】（１０）アレイ・ウェル内に配置された複
数のメモリ・セルと、予め定められたビット・ライン信
号展開期間の間に、選択されたメモリ・セルの状態を検
出するための周期的に離間された複数のビット・ライン
とを有する半導体メモリ・アレイにおいて、前記アレイ
・ウェルをバイアスして、前記ビット・ライン上のノイ
ズを最小化する方法であって、（ａ）所定の電位に前記
アレイ・ウェルをバイアスするステップと、（ｂ）少な
くとも前記ビット・ライン信号展開と、部分的に同期間
に、ステップ（ａ）の前記アレイ・ウェルのバイアスを
解除し、前記アレイ・ウェル電位を浮動化させるステッ
プと、を含むことを特徴とするノイズ最小化方法。

【００３５】（１１）前記ビット・ライン信号展開期間
に続いて、前記所定の電位への前記アレイ・ウェルのバ
イアスを再開するステップをさらに含むことを特徴とす
る（１０）記載のノイズ最小化方法。

【００３６】（１２）前記ステップ（ｂ）は、すべての
ビット・ライン信号展開期間の間に、ステップ（ａ）の
前記アレイ・ウェル・バイアスを解除することを含むこ
とを特徴とする（１０）記載のノイズ最小化方法。

【００３７】（１３）アレイ・ウェル内に行列に配列さ
れた複数のメモリ・セルと、前記複数のメモリ・セルの
列選択を実行するための、周期的に離間され、垂直方向
に延びる複数のビット・ラインと、前記複数のメモリ・
セルの行選択を実行するための、周期的に離間され、水
平方向に延びる複数のワード・ラインと、前記ウェルに
接続され、前記ウェルを所定電位にバイアスするバイア
ス手段と、前記複数のビット・ラインの少なくとも幾つ
かに接続され、ビット・ライン信号展開期間の間に、前
記複数のメモリ・セルのうちの対応するメモリ・セルの
状態を検出するセンス増幅器と、前記ビット・ライン信
号展開期間の少なくとも一部の間に、前記アレイ・ウェ
ルから前記ウェル・バイアス手段を切り離す手段と、を
備えることを特徴とする半導体メモリ・デバイス。

【００３８】（１４）前記切り離し手段が、前記ウェル
・バイアス手段と前記アレイ・ウェルとの間に接続され
たスイッチ機構を有することを特徴とする（１３）記載
の半導体メモリ・デバイス。

【００３９】（１５）前記ウェル・バイアス手段が、前
記ウェル電位発生器を有し、前記スイッチング機構が、
前記ウェル電位発生器と前記アレイ・ウェルとの間に接
続された少なくとも１つのトランジスタを有することを
特徴とする（１４）記載の半導体メモリ・デバイス。

【００４０】（１６）前記アレイ・ウェルへの複数のウ
ェル・コンタクトをさらに備え、前記ウェル電位発生器
は前記複数のウェル・コンタクトの各々に結合され、前
記スイッチング機構は、複数のトランジスタを有し、各
トランジスタは前記ウェル電位発生器と前記複数のウェ
ル・コンタクトの１つとの間に接続されていることを特
徴とする（１５）記載の半導体メモリ・デバイス。

【００４１】（１７）前記複数のトランジスタが複数の
ＭＯＳＦＥＴを有することを特徴とする（１６）記載の
半導体メモリ・デバイス。

【００４２】（１８）前記ビット・ライン信号展開期間
の少なくと一部の間に、前記トランジスタを動作しない
ように選択的にゲート制御する手段をさらに備えること
を特徴とする（１６）記載の半導体メモリ・デバイス。

【００４３】（１９）前記デバイスがＤＲＡＭ構造を有
することを特徴とする（１３）記載の半導体メモリ・デ
バイス。

【００４４】（２０）前記ＤＲＡＭ構造が開放ビット・
ラインＤＲＡＭ構造であることを特徴とする（１９）記
載の半導体メモリ・デバイス。

【００４５】（２１）前記ＤＲＡＭ構造が折り返しビッ
ト・ラインＤＲＡＭ構造であることを特徴とする（２
０）記載の半導体メモリ・デバイス。

【００４６】

【発明の効果】本発明により、ウェル・ノイズを軽減し
た半導体メモリ・デバイスとその動作方法が得られる。

【図面の簡単な説明】

【図１】従来のＤＲＡＭ構造を示す部分図である。

【図２】開放ビット・ライン・メモリ・アレイ構造の部
分図である。

【図３】折り返しビット・ライン・メモリ・アレイ構造
の部分図である。

【図４】従来のメモリ・アレイの動作の一実施例のフロ
ー図である。

【図５】従来のメモリ・アレイの動作と、本発明のメモ
リ・アレイの動作の典型的なタイミング図である。

【図６】本発明のメモリ・アレイの動作の実施例のフロ
ー図である。

【図７】本発明の半導体メモリ・デバイスの一実施例の
部分回路図である。

【図８】従来のメモリ・アレイ動作と、ビット・ライン
信号展開期間の間に、浮動化ウェル電位を使用する本発
明のメモリ・アレイ動作に対する、差信号減衰対メモリ
・アレイ・ウェル抵抗の比較グラフである。

【符号の説明】

１０ メモリ・アレイ １２ メモリ・セル １４ ＮＦＥＴ １６，２６，３２ センス増幅器 ２０ 開放ビット・ラインＤＲＡＭ構造 ２２，２４ メモリ・アレイ ２３，２５ アレイ・ウェル ２８ フリップ・フロップ ３０ 折り返しビット・ラインＤＲＡＭ構造 ９０ メモリ・アレイ・ウェル ９２ ウェル・コンタクト ９４ ウェル電位発生器 ９６ スイッチング機構 ９８ トランジスタ １００ 制御信号発生器 １０２ タイミングおよび制御信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】アレイ・ウェル内に行と列に配列された複
   数のメモリ・セルと、メモリ・セルの列選択を実行する
   ための周期的に離間された複数のビット・ラインと、メ
   モリ・セルの行選択を実行するための周期的に離間され
   た複数のワード・ラインとを有する半導体メモリ・アレ
   イにおけるメモリ・アレイ検出方法であって、 （ａ）所定の電位に前記アレイ・ウェルをバイアスする
   ステップと、 （ｂ）前記複数のワード・ラインから１つのワード・ラ
   インを選択することにより、前記複数のメモリ・セルの
   行選択を実行するステップと、 （ｃ）前記複数のビット・ライン上に信号を展開させる
   ステップと、 （ｄ）少なくとも前記ステップ（ｃ）と部分的に重複す
   る期間に、ステップ（ａ）の前記ウェル電位のバイアス
   を解除し、前記アレイ・ウェル電位を浮動化させて前記
   所定の電位に徐々に近づけるステップと、 （ｅ）前記ステップ（ｃ）の前記ビット・ライン信号展
   開に続き、前記複数のビット・ライン上の少なくとも１
   つのビット・ライン信号を検出するステップと、 を含むことを特徴とするメモリ・アレイの検出方法。
2. 【請求項２】アレイ・ウェル内に配置された複数のメモ
   リ・セルと、予め定められたビット・ライン信号展開期
   間の間に、選択されたメモリ・セルの状態を検出するた
   めの周期的に離間された複数のビット・ラインとを有す
   る半導体メモリ・アレイにおいて、前記アレイ・ウェル
   をバイアスして、前記ビット・ライン上のノイズを最小
   化する方法であって、 （ａ）所定の電位に前記アレイ・ウェルをバイアスする
   ステップと、 （ｂ）少なくとも前記ビット・ライン信号展開と、部分
   的に重複する期間に、ステップ（ａ）の前記アレイ・ウ
   ェルのバイアスを解除し、前記アレイ・ウェル電位を浮
   動化させて前記所定の電位に徐々に近づけるステップ
   と、 を含むことを特徴とするノイズ最小化方法。
3. 【請求項３】アレイ・ウェル内に行と列に配列された複
   数のメモリ・セルと、 前記複数のメモリ・セルの列選択を実行するための、周
   期的に離間され、垂直方向に延びる複数のビット・ライ
   ンと、 前記複数のメモリ・セルの行選択を実行するための、周
   期的に離間され、水平方向に延びる複数のワード・ライ
   ンと、 前記ウェルに接続され、前記ウェルを所定電位にバイア
   スするバイアス手段と、 前記複数のビット・ラインの少なくとも幾つかに接続さ
   れ、ビット・ライン信号展開期間の間に、前記複数のメ
   モリ・セルのうちの対応するメモリ・セルの状態を検出
   するセンス増幅器と、 前記ビット・ライン信号展開期間の少なくとも一部の間
   に、前記アレイ・ウェルから前記ウェル・バイアス手段
   を切り離し前記アレイ・ウェル電位を浮動化させて前記
   所定の電位に徐々に近づける手段と、 を備えることを特徴とする半導体メモリ・デバイス。