KR970003710B1 - 저잡음 반도체 메모리 - Google Patents

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KR970003710B1
KR970003710B1 KR1019880010991A KR880010991A KR970003710B1 KR 970003710 B1 KR970003710 B1 KR 970003710B1 KR 1019880010991 A KR1019880010991 A KR 1019880010991A KR 880010991 A KR880010991 A KR 880010991A KR 970003710 B1 KR970003710 B1 KR 970003710B1
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요시노부 나까고메
기요오 이또우
마사까즈 아오끼
신이찌 이께나가
마사시 호리구찌
히또시 다나까
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미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌쵸 에루. 에스. 아이 엔지니어링 가부시기가이샤
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Abstract

요약없음

Description

저잡음 반도체 메모리
제1도는 본 발명자들이 발견한 종래의 메모리 구성의 문제점을 설명한 회로도.
제2도는 제1도의 회로의 데이타선쌍의 동작 파형도.
제3도(a) 및 (b)는 동작특성이 개선을 시행한 종래의 메모리 구성의 1예를 도시한 도면.
제4도(a) 및 (b)는 본 발명의 제1실시예를 도시한 메모리 구성도.
제5도는 제1실시예의 데이타선쌍의 동작 파형도.
제6도는 제4도(a)에 도시한 제1의 실시예의 다른 구성예.
제7도는 제6도의 회로의 데이타선쌍의 동작 파형도.
제8도는 본 발명의 제2의 실시예를 도시한 메모리 구성도.
제9도 및 제10도는 더미셀을 사용한 본 발명의 제3의 실시예를 도시한 메모리 구성도.
제11도는 본 발명의 제4의 실시예를 도시한 메모리 구성도.
제12도는 제11도의 메모리 셀 부분의 평면 배치도.
제13도는 제12도의 일부분의 단면 구조도.
제14도(a) 및 (b)는 본 발명의 제5의 실시예를 도시한 센스앰프의 회로구성도 및 데이타선쌍의 동작 파형도.
제15도(a)는 본 발명의 제6의 실시예의 센스앰프의 배치도.
제15도(b)는 제15도(a)의 A-A'선의 단면도.
제16도는 제15도(a)의 센스앰프의 등가회로도.
제17도는 센스앰프의 동작 파형도.
제18도는 본 발명의 제7의 실시예의 센스앰프의 배치도.
제19도는 제18도의 센서앰프의 등가회로도.
제20도는 본 발명의 제7의 실시예를 변형한 센스앰프의 배치도.
*도면의 주요부분에 대한 부호의 설명*
1 : 메모리 셀S1,S2,S3 : 센스앰프
2,3 : 입출력선4 : Y디코더
10 : 저전압측 센스앰프11 : 고전압측 센스앰프
12 : 프리차지 회로80 : 메모리 셀 어레이
90 : 더미셀120 : 활성영역
121,122,124 : 실리콘층123,125 : 접속구멍
126 : 알루미늄층 130 : 반도체 기판
본 발명은 반도체 메모리에 관한 것으로, 특히 저잡음으로 동작의 여유가 큰 다이나믹 메모리에 가장 적합한 폴디드 데이타선형의 데이타선 배치를 구비한 반도체 메모리에 관한 것이다.
본 발명자들은 제1도에 도시한 바와 같이 병렬로 배치된 데이타선쌍과 센스앰프로 되는 기본 단위가 여러개 배치된, 소위 폴디드 데이타선 배치에 의해 구성된 반도체 메모리에 대해서 검토를 거듭하였다. 이 배치는 데이타선쌍과 직교하는 신호선과의 결합잡음은 동상 잡음으로 되어 캔설(cancel)하는 것이 가능하고 저잡음화에 매우 유효한 배치이다.
그러나, 반도체 메모리의 기억용량의 증대에 따라 소자의 미세화가 진행되어 각종 기생용량의 증가, 특히 데이타선쌍의 사이의 용량 결합이 잡음을 증대시킨다. 이 때문에 폴디드 데이타선 배치에 부가해서 이 종류의 잡음에 대한 배려가 고집적 반도체 메모리 실현에 불가결한 것으로 되었다. 그래서 본 출원 발명자는 상기 잡음을 실험적, 이론적으로 상세히 해석하여 다음에 기술하는 바와 같이 종래에는 알려져 있지 않았던 잡음발생기구가 존재한다는 것을 발견하였다.
잡음이 발생하는 과정을 제1도를 참조해서 설명한다.
제1도중, D1,
Figure kpo00001
, D2,
Figure kpo00002
, D3,
Figure kpo00003
는 각각 데이타선쌍, S1, S2, S3은 데이타선쌍의 신호전압을 증폭하는 센스앰프, W는 데이타선쌍과 직교하는 모든 워드선, P는 메모리 셀의 축정용량의 한쪽 끝의 고정전압을 주는 플레이트, SUB는 반도체 기판을 각각 표시하고 있다. 또 CD12, CD23은 데이타선쌍 사이의 결합용량, CDW는 데이타선쌍과 워드선의 결합용량, CDP는 데이타선쌍과 플레이트의 결합용량, CDS는 데이타선쌍과 기판의 결합용량을 각각 표시하고 있다.
새로 발견된 잡음기구라 함은 α선의 히트 등에 의해 인접하는 데이타선쌍 사이에서 신호 전압에 차가 생겼을 때 센스앰프의 동작타이밍에 차가 생겨 인접 데이타선쌍 사이의 결합용량에 의한 잡음이 증폭되어 종래 생각되고 있던 양의 2∼3배로도 된다는 것이다. 예를 들면, 제1도중, D1·
Figure kpo00004
, D3·
Figure kpo00005
에 큰 신호전압, D2·
Figure kpo00006
에 작은 신호전압이 주어진 경우라고 간주한다. 제2도는 센스앰프 동작시의 데이타선쌍의 동작파형을 도시하고 있다. 큰 신호전압을 갖는 데이타선쌍 D1·
Figure kpo00007
, D3·
Figure kpo00008
가 시각 t0에서 증폭을 개시했다고 한다.
이때 D2·
Figure kpo00009
는 신호전압이 작으므로 센스앰프를 구성하는 MOS트랜지스터(MOSFET)의 게이트와 소스사이의 전압이 임계전압을 넘지 않아 아직 증폭되지 않는다. 리드정보에 따라서 D1,D3이 저전압 측으로 증폭될 때에는 CD23의 용량결합에 의해
Figure kpo00010
측의 전압이 D2측의 전압보다도 크게 저전압측으로 변화한다. 또, 역인 경우, 즉
Figure kpo00011
,
Figure kpo00012
가 저전압측으로 증폭될 때에는 CD12의 용량결합에 의해 D2측의 전압이
Figure kpo00013
측의 전압보다도 크게 저전압측으로 변화한다. 따라서 데이타선쌍 D2·
Figure kpo00014
가 증폭을 개시하기까지의 지연기간 τd사이에 받은 용량결합에 의한 전압변화는 잡음과 등가로 된다. 이것이 이번에 새로 발견한 리드정보의 분포 상황에 의존한 잡음(데이타패턴 의존성 잡음)의 발생원인이다.
또, 이 예와 같이 한쪽 방향만 증폭하는 방식에 있어서는 센스앰프의 감도를 저하시켜, 상술한 데이타패턴 의존성 잡음을 더욱 크게 한다는 문제가 있다. 제1도에 도시한 바와 같이 데이타선 용량은 주로 쌍 워드선 용량 CDW, 쌍 플레이트 용량 CDP, 쌍 기판용량 CDS로 된다. D1·
Figure kpo00015
, D3·
Figure kpo00016
를 시초로한 대다수의 큰 신호전압을 갖는 데이타선쌍이 증폭되면 모든 데이타선의 반이 저전압측으로 변화하고, 비선택의 워드선 W, 플레이트 P, 기판 SUB가 용량결합에 의해 저전압측으로 변화한다. 이 전압변화가 용량결합에 의해 더욱 작은 신호전압을 갖는 데이타선쌍 D2·
Figure kpo00017
에 저전압측으로의 전압변화를 일으키게 한다. 이것에 의해 D2·
Figure kpo00018
의 센스앰프의 동작타이밍이 더욱 늦어져 증폭되지 않은 채로 큰 전압저하가 생기게 된다. 데이타선 용량은 대부분이 CDW,CDP,CDS에 의해 되며, 또한 워드선, 플레이트, 기판의 전원임피던스는 높으므로, 상기 전압저하는 큰 값으로 된다. 이와 같이 특정한 데이타선의 센스앰프의 동작타이밍이 늦어지면 그만큼 다른 용량결합 잡음의 영향을 받기 쉬워 동작 신뢰성을 저하시킨다. 또 CDW,CDP,CDS등의 값은 반도체 프로세스의 특성상 데이타선쌍 사이에서 불안정이 생기기 쉬워 상기 전압저하량이 데이타선쌍 사이에서 불안정, 오동작으로 이어질 염려가 있다.
이들 잡음 중 전자의 잡음을 개선하는 방법이 일본 특허공개공보 소화 62-51096호에 개시되어 있다. 이것은 제3도(a)에 도시한 바와 같이 홀수 장소에서 교차시킨 데이타선쌍( D2·
Figure kpo00019
)와 짝수장소에서 교차시킨 데이타선쌍(D1·
Figure kpo00020
, D3·
Figure kpo00021
)을 교대로 배치한다는 것이다. 제3도(a)에서 (1)은 메모리 셀, W11∼W3N은 워드선, S1∼S3은 센스앰프, Y1∼Y3은 데이타선을 공통데이타선(2,3)에 접속하는 스위치, YDEC(4)는 Y디코더이다. 이 방법은 트랜스포징 테크닉(transposing thchnique)이라 불리어져 전송선쌍 사이의 간섭방지법으로서 이미 알려져 있다. 예를 들면, 1967년도 미국 특허 No. 3,305,846에 기술되어 있다.
이 방법은 1회 이상의 홀수회 교차시킨 데이타선쌍과 2회 이상의 짝수회 교차시킨 데이타선쌍을 교대로 배치해서 데이타선쌍 사이의 용량결합에 의한 전압변화량을 평균화하여 데이타패턴 의존성을 저감하고자 하는 것이다.
그러나, 앞서의 발명에서는 제3도(b)에 도시한 바와 같은 한쪽 방향으로 증폭하는 센스앰프를 사용하고 있으므로 이번에 새로 발견한 센스앰프의 동작시간의 지연에 따른 용량결합성 잡음의 증폭을 방지할 수는 없어 동작여유의 저하는 면치 못한다. 또 적어도 3개의 장소 이상에서 교차시킬 필요가 있으므로 메모리의 고집적화를 방해한다. 또, 센스앰프 부분에서의 용량결합에 의한 데이타패턴 의존성 잡음에 대한 배려가 되어 있지 않아서 데이타선 사이의 용량의 수십%를 점하는 센스앰프 부분의 선사이의 용량에 의한 잡음이 크다.
또, 더미셀 구성에 대한 배려가 되어 있지 않다. 이러한 것 등의 반도체 메모리 특성에 배려가 되어 있지 않아 동작 신뢰성이 높은 실용적인 반도체 메모리를 제공할 수가 없었다.
상기 문제점을 해결하기 위하여 본 발명은 데이타선을 교차시킴과 동시에 데이타선쌍을 고전압측과 저전압측에 대칭으로 구동하는 센스앰프를 사용하였다.
또, 데이타패턴 의존성 잡음을 완전히 캔설하기 위해 센스앰프 부분의 데이타선쌍도 교차시켰다.
또, 교차배치된 데이타선 군에 사용한 더미셀로써 교차장소에서 구분되는 구간에 모두 더미셀을 두는 방식, 또는 교차하여도 더미셀은 한 장소에서 끝나도록 각 구간에 있어서의 메모리 셀과 데이타선의 접속을 다른 배선층에서 행하는 방식을 사용하였다.
데이타선쌍을 대칭으로 구동하는 것에 의해 신호전압이 작은 특정한 데이타선쌍에 동상의 전압변화가 생겨도 센스앰프의 동작지연을 가장 적게 멈출수가 있다.
또, 센스앰프 부분의 데이타선쌍도 교차시키는 것에 의해 데이타선쌍 사이에서 일어날 수 있는 용량결합에 기인한 패턴 의존성 잡음을 거의 완전하게 캔설할 수가 있다.
또, 앞서 기술한 더미셀 방식을 사용하는 것에 의해 칩 면적의 증대를 초래하는 일 없이, 또한 복잡한 논리제어를 수반하는 일 없이 저잡음의 반도체 메모리를 구성할 수가 있다.
본 발명의 목적은 반도체 메모리 특유의 효과를 고려한 저잡음의 반도체 메모리를 제공하는데 있다.
본 발명의 다른 목적은 고신뢰성의 반도체 메모리를 제공하는데 있다.
본 발명의 또 다른 목적은 고속동작에 적합한 반도체 메모리를 제공하는데 있다.
본 발명의 또다른 목적은 고집적화가 가능한 반도체 메모리를 제공하는데 있다.
본 발명의 또 다른 목적은 데이타패턴 의존성 잡음이 적은 반도체 메모리를 제공하는데 있다.
본 발명의 또 다른 목적은 데이타패턴 의존성 잡음이 적은 데이타선 구성과 센스앰프의 배치를 갖는 반도체 메모리를 제공하는데 있다.
본 발명의 상기 및 그외의 목적은 새로운 특징을 본 명세서의 기술과 첨부도면에 의해 명확하게 될 것이다.
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
또한, 다음의 실시예에서는 상보형 MIS트랜지스터(C-MIS)를 사용한 예를 설명하지만 단일도전형 MIS전계효과 트래지스터(MISFET)를 사용하여도, 또 다른 소자, 예를 들면 바이폴라 트랜지스터를 사용하여도 본 발명에서 기술하는 기능을 충족시킬 수가 있으면 마찬가지로 실시할 수 있다.
(실시예 1)
제4도(a),b)는 본 발명의 제1실시예를 도시하고 있다.
제4도(a)중, (1)을 시초로 하는 ○표는 하나의 트랜지스터와 하나의 용량으로 되는 메모리 셀, W11∼W4N은 워드선군, D1·
Figure kpo00022
, D2·
Figure kpo00023
, D3·
Figure kpo00024
는 각각 데이타선쌍, S1, S2, S3 은 센스앰프, Y1, Y2, Y3은 Y스위치, (2,)(3)은 입출력선, (4)는 Y디코더를 각각 표시하고 있다. 또 하나의 센스앰프는 제4도(b)에 도시하는 바와 같이 N찬넬 MIS트랜지스터에 의한 저전압측 센스앰프(10), P찬넬 MIS트랜지스터에 의한 고전압측 센스앰프(11), 프리차지 회로(12)에 의해 구성되어 있다. SAN 및 SAP는 각각 N형 센스앰프와 P형 센스앰프의 구동신호, PC는 프리차지 신호, VP는 프리차지 전압을 각각 표시한다. VP는 여기서는 1/2Vcc로 되어 있다.
본 실시예에서는 A,C점의 2개의 장소에서 교차한 데이타선쌍(예를 들면 D1·
Figure kpo00025
, D3·
Figure kpo00026
)와 B점의 하나의 장소에서 교차하는 데이타선쌍(예를 들면 D2·
Figure kpo00027
)를 교대로 배치해서 메모리를 구성하고 있다. 상기 A,B,C의 3개의 장소에서 구분되는 4개의 구간 BL1∼BL4의 길이를 같게하면 특정한 데이타선과 그 데이타선쌍에 인접하는 2개의 데이타선쌍의 4줄의 데이타선이 인접하는 거리가 같게 된다. 예를들어, D2에서 보면 구간 BL1에서는 D3, BL2에서는
Figure kpo00028
, BL3에서는 D1, BL4에서
Figure kpo00029
와 인접하고 있고, 용량결합에 의해 받는 D2의 전압변화량은 D1,
Figure kpo00030
, D3,
Figure kpo00031
에서의 그것을 평균한 것으로 된다. 마찬가지로
Figure kpo00032
도 D1,
Figure kpo00033
, D3,
Figure kpo00034
에서의 용량결합을 받기 때문에 결합용량의 불안정을 고려하지 않으면 D2와
Figure kpo00035
는 동상, 동량의 전압변화를 받는다. 또 더우기 D1과
Figure kpo00036
,D3과
Figure kpo00037
가 상하 대칭의 전압변화를 하도록 구동하고 있으므로 용량결합에 의한 전압 변화량은 0으로 되어 센스앰프의 동작지연을 최소로 할 수가 있어 잡음에 의한 오동작을 일으키기 힘들게 되어 있다.
이때의 각 데이타선쌍의 전압파형을 제5도에 도시한다. 센스앰프 구동신호 SAN,SAP의 전압변화율을 α[V/sec], D1·
Figure kpo00038
·D3,
Figure kpo00039
와 D2·
Figure kpo00040
의 초기신호 전압차를
Figure kpo00041
Vs[V]로 하면 D2·
Figure kpo00042
의 센스앰프가 동작하기까지의 지연 τdl은
τdl=
Figure kpo00043
Vs/α[sec]
로 나타낸다. 이 값은 기억정보의 분포에 의존하지 않고 일정하다. 이 값은 데이타선의 전압을 한쪽 방향으로 변화시키도록 센스앰프를 동작시킨 경우의 지연에 비해서 작아. 오동작을 일으키는 가능성을 매우 작게 할 수가 있다. 또, 데이타선의 프리차지 전압 VP는 데이타선쌍의 전압변화의 대칭성 때문에 데이타선 전압 변화 범위의 최대값과 최소값의 중간으로 하는 것이 바람직하다.
센스앰프 동작시의 데이타선쌍의 전압변화를 대칭으로 하는 것에 의해 최소의 교차회수로 저잡음의 메모리를 구성할 수 있다. 제6도는 교차회수=0의 데이타선쌍군(예를 들면 D2·
Figure kpo00044
, D4·
Figure kpo00045
)는 교차회수=1의 데이타선쌍군(예를 들면 D1·
Figure kpo00046
, D3·
Figure kpo00047
)을 교대로 배치한 메모리의 구성예이다.
D3·
Figure kpo00048
에서 보면, D3은
Figure kpo00049
와 D4,
Figure kpo00050
도
Figure kpo00051
와 D4에서의 용량결합을 받는다. 따라서 D3과
Figure kpo00052
는 모두 D2와 D4의 전압변화량의 평균값을 동등하게 받는다. D2·
Figure kpo00053
에서 보면 D2는 D1과
Figure kpo00054
,
Figure kpo00055
는 D3과
Figure kpo00056
의 용량결합을 받는다. 전자의 경우 D3·
Figure kpo00057
에는 모두 동상의 전압변화가 생기지만 패턴 의존성 잡음으로는 되지 않는다. 또 후자의 경우 D1과
Figure kpo00058
, D3과
Figure kpo00059
가 각각 대칭적인 전압변화를 일으키는 한 동상의 전압변화도 패턴 의존성 잡음도 생기지 않는다.
이상과 같이 본 구성예에 의해서도 데이타패턴 의존성 잡음을 캔설할 수가 있다. 전자의 경우 D3·
Figure kpo00060
에는 동상의 전압 변화가 생긴다. 예를 들면, 제7도에 도시한 바와 같이 D2와
Figure kpo00061
가 고전압측,
Figure kpo00062
, D4가 저전압측으로 변화하려 한다. 그러나 이 경우 N찬넬의 센스앰프 동작은 지연된 것이며, P찬넬의 센스앰프는 반대로 빠른 시간 동작을 개시한다.
따라서, 이 경우의 증폭개시에 요하는 지연시간 τd2는 앞서의 식에 따르면
τd2＜
Figure kpo00063
Vs/α=τdl
로 되어 오히려 지연시간은 단축된다.
이상 설명한 바와 같이 데이타선쌍을 고전압측과 저전압측에 대칭으로 구동하는 센스앰프를 구비하는 것에 의해 최소의 교차회수의 데이타선쌍에 의해 메모리를 구성하여도 데이타패턴 의존성 잡음을 캔설할 수 있으며, 또한 신호전압에 변동이 있었던 경우라도 센스앰프에 의한 증폭개시 시간의 불안정을 최소의 값으로 억제할 수 있다.
(실시예 2)
제8도는 본 발명의 제2실시예를 도시하고 있다. 동일 도면중 (80)은 메모리 셀 어레이, (81)은 센스앰프부를 표시하고 있다.
이 실시예에서는 메모리 셀 어레이 부분의 데이타선쌍을 교차시켜서 데이타패턴 의존성 잡음을 캔설함과 동시에 센스앰프 부분에 있어서도 데이타선쌍을 교차시키고 있다. 센스앰프 부분에서의 교차점에는 통상 E 에 의해서 구분되는 2개의 구간 BS1 과 BS2에서 인접하는 데이타선 사이의 결합용량을 같게 하도록 선택한다. 이것에 의해 센스앰프 동작시의 데이타패턴 의존성 잡음을 거의 완전히 캔설할 수가 있다.
특히 메모리 셀 어레이 부분의 데이타선쌍과 센스앰프 부분의 데이타선쌍을 MIS스위치 등으로 접속, 제어하는 경우, MIS스위치의 저항을 거치기 때문에 메모리 셀 어레이 부분의 용량결합은 받기 힘들어 센스앰프 부분의 용량결합이 더욱 큰 비율을 차지하게 된다. 이와 같은 구성일 때에는 본 실시예에 기술한 바와 같이 센스앰프 부분에서 데이타선쌍을 교차시키는 것에 의해 데이타패턴 의존성 잡음을 크게 저감할 수가 있다.
(실시예 3)
제9도는 본 발명의 제3실시예를 도시하고 있다. 동일 도면중 (90)은 더미셀, DW11∼DW42는 더미워드선을 표시하고 있다. 또 제10도에는 메모리 셀 및 더미셀의 구성의 1예를 도시하고 있다. 동일 도면중 (82)는 메모리 셀의 축적용량, (84)는 더미셀의 축적용량, (83),(85)는 트랜스퍼 MIS트래지스터, (86)은 더미셀 용량의 리세트 트랜지스터, W는 워드선, DW는 더미워드선, DR은 더미셀 리세트신호선, VR은 더미셀의 리세트 전위를 각각 표시하고 있다.
반도체 메모리를 구성할 때 데이타선쌍의 용량의 균형 및 워드선과 데이타선쌍의 용량결합의 균형을 얻기 위해서 더미셀을 사용하는 것이 일반적이다.
데이타선쌍을 교차해서 메모리 셀 어레이를 구성한 경우 선택하는 워드선에 의해서 메모리 셀이 접속되는 데이타선의 순서가 센스앰프부에서 여러 가지로 변화한다는 문제가 있다.
예를 들면, 워드선 W11을 선택하면 메모리 셀에서 리드된 신호는 각각 데이타선 D1,
Figure kpo00064
, D3에 나타난다. 마찬가지로 W21을 선택하면
Figure kpo00065
,
Figure kpo00066
,
Figure kpo00067
에, W31을 선택하면
Figure kpo00068
, D2,
Figure kpo00069
에, W41을 선택하면 D1, D2,D3에 신호가 나타난다. 따라서 더미워드선은 데이타선쌍을 교차하지 않는 경우의 2줄의 4배, 즉 8줄이 필요하게 된다. 이들의 더미셀 배치중의 절반은 데이타선의 1줄씩 건너서 나란히 배치되므로 메모리 셀의 배치를 그대로 적용할 수 없고, 더미셀의 수가 4배로 되는 데에 따라 더욱 배치면적의 증대를 초래하고 만다.
제9도에 도시한 바와 같이 데이터선쌍의 교차점에서 구분되는 구간마다 분산해서 더미셀을 두는 것에 의해, 종래의 더미셀과 마찬가지의 구성법에 의해 메모리를 실현할 수 있다. 이 경우 더미셀의 점유면적은 종래의 것의 4배로 된다.
이상과 같이 본 실시예는 종래의 메모리와 프로세스 호환성을 유지하면서 배치면적의 증대를 최소로 하는 구성예이다.
(실시예 4)
제11도는 본 발명의 제4의 실시예를 도시하고 있다.
이 예에서는 데이타선쌍의 교차점에서 구분되는 여러개 구간의 어느것에 속하는 워드선이 선택되어도 이들 구간중의 하나에서는 메모리 셀에서 리드된 신호가 반드시 데이타선의 1줄씩 건너서 나타나게 하고 있다. 즉, W11, W21,W31, W41중 어떠한 워드선이 선택되어도 리드신호는 D1,D2,D3에 나타난다. 마찬가지로 W1N, W2N, W3N, W4N중 어떠한 워드선이 선택되어도 리드신호는
Figure kpo00070
,
Figure kpo00071
,
Figure kpo00072
에 나타난다. 이렇게 하는 것에 의해 더미셀의 수는 종래의 메모리와 마찬가지로 메모리를 구성할 수 있어 칩면적의 증대를 방지할 수가 있다.
제11도에 도시한 바와 같은 메모리 셀의 배치를 실현하는 방법을 제12도 및 제13도에 의해 설명한다. 제12도중, (120)은 반도체 기판 표면에 형성된 활성영역, (121)은 메모리 셀 축적용량의 한쪽 끝의 고정전위를 부여하는 플레이트 전극을 구성하는 제1의 폴리실리콘층, (122)는 워드선을 구성하는 제2의 폴리실리콘층, (124)는 활성영역과 데이타선 사이의 전기적 접속을 행하기 위해 마련된 제3의 폴리실리콘층, (123)은 활성영역과 제3의 폴리실리콘층의 전기적 도통을 취하기 위한 제1의 접속구멍, (126)은 데이타선을 구성하는 알루미늄층, (125)는 제3의 폴리실리콘층과 알루미늄층의 전기적 도통을 취하기 위한 제2의 접속구멍을 표시하고 있다. 또, 제13도는 제12도중의 I와 I'사이의 단면구조도를 도시하고 있으며, 도면중 (130)은 활성영역과는 반대의 도전형을 갖는 반도체 기판, (131),(132),(133)은 각각 상기 배선층 사이를 전기적으로 절연하기 위한 층간 절연막을 표시하고 있다.
제11도와 같은 메모리 셀과 데이타선의 접속을 행하는 경우, 특히 문제로 되는 것은 구간 BL1, BL3과 같이 어떤 워드선에 의해서 선택되는 메모리 셀이 데이타선의 1줄씩 나란히 배치되는 경우이다. 이와 같은 접속은 제12도에 도시한 바와 같이 메모리 셀의 활성영역과 데이타선의 전기적 접속을 다른 배선층을 거쳐서 행하는 것에 의해 가능하게 된다. 본 실시예에서는 제3의 폴리실리콘층에 의해 활성영역과 데이타선을 접속하고 있다. 이것에 의해 제11도와 같은 메모리 셀 접속이 가능하게 된다.
본 발명에 의하면 더미셀의 수를 증대시키는 일없이 데이타선쌍을 교차시킨 저잡음의 반도체 메모리를 구성할 수 있다.
(실시예 5)
제14도(a)는 본 발명의 제5실시예를 도시하고 있다.
상기 도면중 (151),(152)는 저전압측의 센스앰프를 구성하는 N찬넬 MIS트랜지스터쌍, (153),(154)는 고전압측의 센스앰프를 구성하는 P찬넬 MIS트랜지스터쌍, (140)은 저전압측 센스앰프의 구동용 MIS트랜지스터, (141)은 고전압측 센스앰프의 구동용 MIS트랜지스터, (142)는 저전압측 센스앰프의 구동신호선, (144)는 고전압측 센스앰프의 구동신호선, (143)은 저전압 전원선, (150)은 고전압 전원선, (146)은 저전압측 센스앰프의 구동전류 설정용 N찬넬 MIS트랜지스터, (148)은 고전압측 센스앰프의 구동전류 설정용 P찬넬 MIS트랜지스터, (147),(149)는 각각 정전류원을 표시하고 있다.
이 실시예에서는 트랜지스터(146)과 (140), 또 (148)과 (141)이 각각 전류미러 회로를 구성하고 있고, 저전압측 센스앰프는 전류원(147)의 전류 In에, 또 고전압측 센스앰프는 전류원(149)의 전류 Ip에 각각 비례한 전류로 구동된다. 따라서 이들 전류 In, Ip의 비율 및 각 미러회로의 미러비율을 적당한 값으로 설정하는 것에 의해 데이타선쌍의 저전압측과 고전압측으로의 변화속도를 일치시킬 수 있어 높은 대칭성을 얻을 수가 있다. 따라서 앞서 설명한 데이타선쌍의 교차에 의한 메모리 셀 어레이와 조합하는 것에 의해 더욱 저잡음의 메모리를 제공할 수가 있다. 제14도(b)에는 그때의 데이타선쌍의 동작파형을 도시한다.
또, 이와 같은 센스앰프를 사용하는 것에 의해 각 데이타선쌍에 접속하는 센스앰프의 공통 소스는 분리되기 때문에 데이타선쌍 사이에서 신호전압에 불안정이 있어도 센스앰프의 동작개시 시각을 일치시킬 수 있어 데이타선쌍 사이의 용량결합 잡음을 대폭으로 저감할 수가 있다.
이상 설명한 바와 같이 본 발명에 의하면 데이타선쌍 사이의 용량결합을 거의 완전히 캔설할 수 있다. 또, 데이타선쌍마다 신호량에 불안정이 있는 경우라도 센스앰프의 동작 개시시간의 불안정을 최소로 할 수가 있다. 이것에 의해 저잡음으로 동작여유가 큰 반도체 메모리를 제공할 수 있다.
다음에 본 발명에 사용하는 센스앰프의 배치에 관한 실시예에 대하여 설명한다.
(실시예 6)
제15도(a)에 본 발명의 DRAM(Dynamic Random Acess Memory)에 사용되는 센스앰프의 배치도를, 제16도에 그 등가회로를 도시한다. 도면중 Di 및
Figure kpo00073
는 데이타선쌍으로서 제1층 Al이 배선되어 있다. CS는 센스앰프 구동선으로서 제2층 Al로 도면의 상하 방향으로 배선되어 있다.
(210),(211),(212)는 활성영역, (220),(221),(222),(223)은 폴리실리콘이다. 활성영역과 폴리실리콘이 겹친 부분이 N찬넬 MOS트랜지스터의 게이트로 된다. 제15도(a)의 (230),(231),(232),(233)이 각각 제16도의 MOS트랜지스터 Q0,Q1,Q2,Q3의 게이트이다. 활성영역으로서 폴리실리콘이 없는 부분에 MOS트랜지스터의 소스 또는 드레인 확산층이 형성된다. 도면의 (240),(241),(242),(243)은 각각 MOS트랜지스터 Q0,Q1,Q2,Q3의 드레인 확산층, (244)는 Q0과 Q1의 공통소스 확산층이다. (250)∼(266)은 접속구멍이고, (250)∼(257)은 폴리실리콘과 제1층 Al을, (258)∼(266)은 확산층과 제1층 Al을 각각 접속하고 있다. (280)은 제1층 Al과 제2층 Al을 접속하기 위한 스루홀이다.
이 센스앰프는 제16도의 등가회로에 도시한 바와 같이 1쌍의 N찬넬 MOS트랜지스터의 드레인과 게이트가 교차 결합된 차동앰프이다. 도면에는 도시하지 않았지만, 데이타선 Di,
Figure kpo00074
에는 메모리 셀이 접속되어 있고, 메모리 셀에서 Di로 리드된 신호전압과
Figure kpo00075
상의 참조용전압(또는
Figure kpo00076
로 리드된 신호전압과 Di 상의 참조용 전압)을 차동증폭한다. 증폭동작은 구동신호 CS를 인가하는 것에 의해 모든 데이타선쌍에 대해서 동시에 행해진다.
(실시예 7)
그러나 상기 실시예 6의 센스앰프의 배치 방법에는 다음이 기술하는 것과 같은 문제점이 있다.
제15도(b)는 제15도(a)의 A-A'선의 단면도이다. 도면중 (200)은 제2중 Al(센스앰프 구동선 CS), (201)은 제1층 Al, (202)는 확산층, (203)는 보호막, (204) 및 (205)는 층간절연막, (206)은 SiO2, (207)은 Si 기판이다. 여기서 확산층(202)에서 제2층 Al(200)에 이르는 전류경로의 도중에 접속구멍(208), 제1층 Al 배선(201) 및 스루홀(209)의 기생저항이 존재한다. 이 기생저항 Ri는 제16도의 등가회로에 도시한 바와 같이 센스앰프를 구성하는 MOS트랜지스터와 센스앰프 구동선 CS 사이에 삽입된다. 그리고 확산층(202)가 MOS트랜지스터 Q1및 Q2로 공유되어 있으므로 기생저항 Ri도 인접하는 2개의 센스앰프 SAi 및 SAi+1로 공유된다. 이 기생저항 Ri에 의해 다음과 같은 동작상의 문제가 생긴다.
제17도는 센스앰프의 동작 파형의 1예이다. 이 도면은 메모리 셀에서 데이타선 Di로 리드된 신호전압이
Figure kpo00077
상의 참조전압 보다도 낮은 경우의 동작이다. 센스앰프 구동선 CS는 미리 고전위로 설정되어 있다. 이 상태에서는 센스앰프 SAi를 구성하는 2개의 MOS트랜지스터 Q0,Q1의 게이트, 소스사이의 전압은 모두 임계값 전압 VTH이하이므로 전류는 흐르지 않는다.
다음에 CS의 전위가 (320)으로 표시하는 바와 같이 하강하면 MOS트랜지스터 Q0, Q1의 게이트, 소스사이의 전압이 증대한다. 지금, Q1의 게이트, 즉
Figure kpo00078
의 전위가 Di 보다도 높으므로 Q1의 게이트, 소스사이의 전압쪽이 Q0보다도 먼저 임계값 전압 VTH을 넘는다. 따라서 Q1이 먼저 도통 상태로 되므로 데이타선의 Di 측에서 센스앰프 구동선 CS로 전류가 흘러 Di의 전위가 (321)로 표시되는 바와 같이 저하한다.
Figure kpo00079
의 전위는 고전위 상태 그대로이다. 즉, 이 센스앰프는 게이트, 소스사이의 전압의 미소한 차를 검출해서 증폭동작을 행한다.
여기서 인접 데이타선쌍의 Di+1의 전위가
Figure kpo00080
의 전위보다 높았던 경우를 생각한다. 이때는 센스앰프 SAi+1이 동작하면
Figure kpo00081
에서 MOS트랜지스터 Q2를 통해서 센스앰프 구동선 CS로 전류가 흐른다. 이 전류가 기생저항 Ri를 통할 때의 전압하강에 의해서 MOS트랜지스터 Q1의 소스전위가 상승한다. 그 때문에 Q1의 게이트와 소스사이의 전압이 작게 되어 Q0의 게이트와 소스사이의 전압의 차가 저하한다. 이 저하된 양은 센스앰프 SAi에 있어서는 잡음으로 되어 이 양만큼 동작 여유가 저하한다. 극단적인 경우는 Q1의 게이트와 소스사이의 전압쪽이 작게 되어 제17도의 (323),(324)로 표시하는 바와 같이
Figure kpo00082
측이 저전위로 된다는 오동작이 일어난다.
역으로 인접 데이터선쌍에 있어서
Figure kpo00083
의 전위가 Di+1의 전위보다 높았던 경우는 상술한 것과 같은 현상은 생기지 않는다. 즉 착안한 데이타선의 동작이 인접데이타선에 리드된 데이타에 의해서 영향을 받는 데이타패턴 의존성 잡음이 생긴다.
이 문제는 반도체 메모리가 고집적화 함에 따라 더욱더 심각하게 된다. 왜냐하면 고집적으로 하기 위해서는 배선을 다층화하여 배선폭이나 배선층 사이를 접속하는 접속구멍, 스루홀을 미세화 할 필요가 있지만, 이것은 모두 기생저항 Ri를 증가시키는 방향으로 있기 때문이다.
제7도의 실시예의 목적은 상기 데이타패턴 의존성 잡음이 없는 센스앰프의 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위해 제7의 실시예서는 센스앰프를 구성하는 MOS트랜지스터쌍이 소스확산층 및 그 소스확산층에서 센스앰프 구동신호 배선에 이르는 전류 경로를 공유하도록 한다.
상기한 바와 같은 배치로 하는 것에 의해 센스앰프를 구성하는 MOS트랜지스터의 소스의 기생저항이 인접하는 센스앰프와의 사이에서 공유되는 일이 없게 된다. 이것에 의해 앞서 기술한 바와 같은 데이타패턴 의존성의 잡음을 방지할 수 있다.
또 기생저항이 인접하는 센스앰프 사이에서 공유되지 않게 하면 각각의 MOS트랜지스터의 소스확산층을 모두 분리한다는 방법도 고려할 수 있지만, 배치면적이 현저하게 크게 된다. 본 실시예와 같이 센스앰프를 구성하는 MOS트랜지스터쌍이 소스확산층을 공유하도록 하면 배치면적은 종래의 것과 비교해서 크게 변화는 일은 없다.
제18도는 본 발명의 제7의 실시예에 의한 센스앰프의 배치도, 제19도는 그 등가회로도이다. 도면중 Di 및
Figure kpo00084
는 데이타선쌍, CS는 센스앰프 구동선, (413),(414)는 활성영역, (424),(425),(426),(427)은 폴리실리콘, (434),(435),(436),(437)은 각각 N찬넬 MOS트랜지스터 Q0, Q1, Q2, Q3의 게이트, (444),(445),(446),(447)은 각각 Q0, Q1, Q2, Q3의 드레인 확산층, (448)은 Q0과 Q1의 공통소스확산층, (449)는 Q2와 Q3의 공통소스확산층, (470)∼(473)은 폴리실리콘과 제1층 Al을 접속하는 접속구멍, (474)∼(479)는 확산층과 제1층 Al을 접속하는 접속구멍, (481)∼(484)는 제1층 Al과 제2층 Al을 접속하기 위한 스루홀이다.
이 배치의 특징은 센스앰프의 쌍을 이루는 MOS트랜지스터끼리(Q0과 Q1,Q2와 Q3) TH을 공유하고 있는 것이다. 앞서 기술한 종래의 예와 같이 인접데이타선의 센스앰프를 구성하는 MOS트랜지스터가 소스확산층을 공유하는 일은 없다. 이 배치에 있어서도, 종래와 마찬가지로 소스확산층에서 제2층 Al에 이르는 전류경로에는 기생 저항이 존재하지만 이 기생저항은 제19도에 도시하는 바와 같이 1개의 센스앰프를 구성하는 MOS트랜지스터쌍 사이에서 공유된다. 인접데이타선의 센스앰프의 전류경로와는 분리되어 있다. 그 때문에 앞서 기술한 바와 같은 착안데이타선의 동작이 인접데이타선에 리드된 데이타에 의해서 영향을 받는 일은 없다. 바꾸어 말하면 본 배치에서는 데이타패턴 의존성 잡음을 방지할 수 있다.
본 배치에는 이상의 이점에 부가해서 센스앰프를 구성하는 MOS트랜지스터의 찬넬 길이의 설계의 자유도가 크다는 다른 이점이 있다. 센스앰프의 MOS트랜지스터의 게이트 길이는 단찬넬 효과에 의한 임계값 전압의 불안정을 피하기 위해 길게하는 것이 바람직하다. 그러나, 제15도(a)의 배치에서는 게이트 길이 방향이 데이타선의 배선방향과 직각으로 되어 있으므로 게이트 길이는 데이타선의 배선피치에 제약을 받아 너무 길게할 수가 없다. 그것에 대해서 제18도의 배치는 게이트 길이 방향이 데이타선의 배선방향과 평행으로 되어 있으므로, 게이트 길이를 길게해도 데이타선 방향(도면의 가로방향)의 길이가 다소 길어질 뿐이며, 데이타선의 배선피치는 변하지 않는다.
또, 본 실시예에 의해서도 MOS트랜지스터의 게이트 길이 방향을 데이타선의 배선방향과 직각으로 하는 것도 가능하다. 제20도는 그 배치의 1예이다. 도면중 제18도와 동일 또는 균등한 부분에는 제18도와 동일한 부호를 붙이고 있다. 본 배치에 있어서도 센스앰프의 쌍을 이루는 MOS트랜지스터끼리가 소스확산층을 공유하고, 인접데이타선의 센스앰프의 MOS트랜지스터와는 분리되어 있으므로 제18도와 마찬가지로 데이타패턴 의존성 잡음을 방지할 수 있다. 또, 본 배치에서는 제18도에 비해서 다소 데이타선방향(도면의 가로방향)의 길이를 단축할 수 있다. 단, 앞서 기술한 바와 같이 MOS트랜지스터의 게이트 길이의 설계 자유도라고 하는 점에서는 제19도의 배치쪽이 우수하다.
본 발명의 제7의 실시예에 의하면 상술한 데이타패턴 의존성 잡음을 방지할 수 있으므로, 센스앰프의 신호/잡음비율이 향상하여 동작이 안정하게 된다.
이상 설명한 바와 같이 본 발명에 의하면 매우 잡음이 적은 반도체 메로리를 제공할 수가 있다.
또, 상술한 각 실시예 1∼6은 분할해서 설명했지만 각각의 실시예 특징을 조합해서 구성하여도 좋은 것은 물론이다.
또, 특히 실시예 1∼5와 실시예 6,7을 각각 조합하는 것에 의해 데이타패턴 의존성 잡음이 매우 적은 반도체 메모리가 얻어진다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에 있어서 여러 가지로 변경이 가능하다는 것은 물론이다.

Claims (26)

  1. 동일한 전기적 특성을 각각 갖고, 서로 평행 관계로 배치된 여러개의 데이타선쌍, 상기 데이타선쌍과 직교하여 연장하도록 배치된 여러개의 워드선, 상기 데이타선쌍과 상기 워드선의 교점중의 적어도 하나에 접속된 적어도 하나의 메모리 셀, 상기 데이타선쌍에 전기적으로 접속되어 각 데이타선쌍에 나타나는 신호를 차동으로 검출하는 여러개의 센스앰프 수단을 포함하며, 상기 여러개의 센스앰프 수단의 각각은 상기 데이타선쌍중의 한쪽을 저레벨 전압으로 구동하는 제1의 센스앰프, 상기 데이타선중의 다른쪽을 고레벨 전압으로 구동하는 제2의 센스앰프를 포함하고, 상기 여러개의 데이타선쌍중의 적어도 하나의 데이타선쌍은 상기 데이타선쌍의 길이를 따라 소정의 장소에서 교차하여 위치가 바뀌고, 상기 센스앰프 수단은 상기 데이타선쌍중의 한쪽의 전압을 고레벨 전압으로, 상기 데이타선쌍중의 다른쪽의 전압을 저레벨 전압으로 대칭적으로 변경하도록 동작하는 반도체 메모리.
  2. 특허청구의 범위 제1항에 있어서, 상기 여러개의 데이타선쌍은 짝수 장소에서 서로 교차시켜 위치를 바꾼 데이타선쌍과 홀수 장소에서 서로 교차시켜 위치를 바꾼 데이타선쌍이 교대로 배치되도록 배치되는 반도체 메모리.
  3. 특허청구의 범위 제1항에 있어서, 또 상기 데이타선쌍중의 어느것도 서로 교차하지 않는 구간에 배치된 적어도 하나의 더미 셀을 포함하는 반도체 메모리.
  4. 특허청구의 범위 제1항에 있어서, 구간내의 워드선중의 어느 하나가 선택될 때 데이타선에 대한 선택된 워드선의 메모리 셀의 접속이 한줄 건너의 데이타선마다 실행되는 상기 구간이 존재하도록 상기 메모리 셀은 상기 데이타선쌍에 접속되는 반도체 메모리.
  5. 특허청구의 범위 제4항에 있어서, 상기 메모리 셀은 상기 데이타선쌍의 배선을 위한 층과는 다른 배선층을 거쳐 상기 데이타선쌍에 접속되는 반도체 메모리.
  6. 특허청구의 범위 제1항에 있어서, 상기 센스앰프 수단은 데이타선쌍상의 신호를 증폭하는 교차결합된 트랜지스터쌍, 상기 교차결합된 트랜지스터를 구동하는 구동 신호선을 포함하고, 상기 트랜지스터쌍은 소스영역과 상기 소스영역에서 상기 구동 신호선으로 연장하는 전류 경로를 공유하는 반도체 메모리.
  7. 특허청구의 범위 제6항에 있어서, 상기 트랜지스터쌍의 게이트 길이 방향은 상기 데이타선의 방향과 평행한 반도체 메모리.
  8. 특허청구의 범위 제1항에 있어서, 상기 센스앰프 수단은 높은 대칭성을 보장하기 위해 동일한 변경 속도로 데이타선쌍중의 한쪽의 전압을 고레벨 전압으로, 상기 데이타선쌍중의 다른쪽의 전압을 저레벨 전압으로 변경하도록 동작되는 반도체 메모리.
  9. 특허청구의 범위 제1항에 있어서, 또 센스앰프 부분의 센스 데이타선쌍을 포함하고, 상기 센스앰프 부분의 센서 데이타선쌍은 서로 교차하여 위치가 바뀌는 반도체 메모리.
  10. MIS트랜지스터 및 용량을 각각 갖고, 상기 MIS트랜지스터의 소스와 드레인 전극중의 하나가 상기 용량의 하나의 전극에 전기적으로 접속되고, 상기 MIS트랜지스터의 소스와 드레인 전극중의 다른 하나가 메모리 셀을 선택하는 여러개의 데이타선쌍중의 하나의 데이타선에 전기적으로 접속된 여러개의 메모리 셀, 상기 MIS트랜지스터의 게이트 전극에 각각 전기적으로 접속되어 메모리 셀을 선택하는 여러개의 워드선, 상기 데이타선쌍에 전기적으로 접속되어 데이타선쌍에 나타나는 신호를 검출하는 여러개의 센스앰프 수단, 동일한 전기적 특성을 각각 갖고, 짝수 장소에서 서로 교차시켜 위치를 바꾼 데이타선쌍과 홀수 장소에서 서로 교차시켜 위치를 바꾼 데이타선쌍이 교대로 배치되도록 서로 평행하게 배치된 상기 여러개의 데이타선쌍을 포함하여, 상기 센스앰프 수단의 각각은 데이타선쌍중의 한쪽을 저레벨 전압으로 구동하는 제1의 센스앰프, 데이타선중의 다른쪽을 고레벨 전압으로 구동하는 제2의 센스앰프를 포함하고, 상기 여러개의 데이타선쌍중의 하나는 서로 교차하여 위치가 바뀌고, 상기 센스앰프 수단은 데이타선쌍중의 한쪽의 전압을 고레벨 전압으로, 상기 데이타선쌍중의 다른쪽의 전압을 저레벨 전압으로 대칭적으로 변경하도록 동작되는 반도체 메모리.
  11. 특허청구의 범위 제10항에 있어서, 상기 센스앰프 수단은 데이타선쌍의 신호를 증폭하는 교차결합된 트랜지스터쌍, 상기 교차결합된 트랜지스터를 구동하는 구동 신호선을 포함하고, 상기 트랜지스터쌍은 소스영역과 상기 소스 영역에서 상기 구동 신호선으로 연장하는 전류 경로를 공유하는 반도체 메모리.
  12. 특허청구의 범위 제11항에 있어서, 상기 트랜지스터쌍의 게이트 길이 방향은 상기 데이타선쌍의 배선방향과 평행한 반도체 메모리.
  13. 특허청구의 범위 제11항에 있어서, 또 상기 데이타선쌍중의 어느것도 서로 교차하지 않는 구간에 배치된 적어도 하나의 더미 셀을 포함하는 반도체 메모리.
  14. 특허청구의 범위 제13항에 있어서, 상기 메모리 셀은 상기 데이타선쌍의 배선을 위한 층과는 다른 배선층을 거쳐 상기 데이타선쌍에 접속되는 반도체 메모리.
  15. 특허청구의 범위 제11항에 있어서, 구간내의 워드선중의 어느 하나가 선택될 때 데이타선에 대한 선택된 워드선의 메모리 셀의 접속이 한줄 건너의 데이타선마다 실행되는 구간이 존재하도록 상기 메모리 셀은 상기 데이타선쌍에 접속되는 반도체 메모리.
  16. 특허청구의 범위 제11항에 있어서, 상기 센스앰프 수단은 높은 대칭성을 보장하기 위해 동일한 변경 속도로 데이타선쌍중의 한쪽의 전압을 고레벨 전압으로, 데이타선쌍중의 다른쪽의 전압을 저레벨 전압으로 변경하도록 동작되는 반도체 메모리.
  17. 특허청구의 범위 제11항에 있어서, 또 센스앰프 부분의 센스 데이타선쌍을 포함하고, 상기 센스앰프 부분의 센서 데이타선쌍은 서로 교차하여 위치가 바뀌는 반도체 메모리.
  18. MIS트랜지스터 및 용량을 각각 갖고, 상기 MIS트랜지스터의 소스와 드레인 전극중의 하나가 상기 용량의 하나의 전극에 전기적으로 접속되고, 상기 MIS트랜지스터의 소스와 드레인 전극중의 다른 하나가 메모리 셀을 선택하는 여러개의 데이타선쌍중의 하나의 데이타선에 전기적으로 접속된 여러개의 메모리 셀, 상기 MIS트랜지스터의 게이트 전극에 각각 전기적으로 접속되어 메모리 셀을 선택하는 여러개의 워드선, 상기 데이타선쌍에 전기적으로 접속되어 데이타선쌍에 나타나는 신호를 검출하는 여러개의 센스앰프 수단, 동일한 전기적 특성을 각각 갖고, 짝수 장소에서 서로 교차시켜 위치를 바꾼 데이타선쌍과 홀수 장소에서 서로 교차시켜 위치를 바꾼 데이타선쌍이 교대로 배치되도록 서로 평행하게 배치된 상기 여러개의 데이타선쌍, 제1 및 제2의 센스앰프를 전기적으로 접속하는 센스 데이타선쌍을 포함하며, 상기 센스앰프 수단의 각각은 데이타선쌍중의 한쪽을 저레벨 전압으로 구동하는 상기 제1의 센스앰프, 데이타선쌍중의 다른쪽을 고레벨 전압으로 구동하는 상기 제2의 센스앰프를 포함하고, 적어도 하나의 센서 데이타선쌍은 상기 제1 및 제2의 센스앰프 사이에서 서로 교차하여 위치가 바뀌는 반도체 메모리.
  19. 특허청구의 범위 제18항에 있어서, 상기 센스 증폭 수단은 데이타선쌍중의 한쪽 전압을 고레벨 전압으로 상기 데이타선쌍의 다른쪽 전압을 저레벨 전압으로 대칭적으로 변경하도록 동작되는 반도체 메모리.
  20. 특허청구의 범위 제19항에 있어서, 상기 센스앰프 수단은 높은 대칭성을 보장하도록 동일한 변경속도로 데이타선쌍중의 한쪽의 전압을 고레벨 전압으로, 상기 데이타선쌍중의 다른쪽의 전압을 저레벨 전압으로 변경하도록 동작하는 반도체 메모리.
  21. 특허청구의 범위 제18항에 있어서, 상기 센스앰프 수단은 데이타선쌍상의 신호를 증폭하는 교차결합된 트랜지스터쌍, 상기 교차결합된 트랜지스터를 구동하는 구동 신호선을 포함하고, 상기 트랜지스터쌍은 소스 영역과 상기 소스 영역에서 상기 구동 신호선으로 연장하는 전류 경로를 공유하는 반도체 메모리.
  22. 특허청구의 범위 제21항에 있어서, 상기 트랜지스터쌍의 게이트 길이 방향은 상기 데이타선쌍의 배선방향과 평행한 반도체 메모리.
  23. 특허청구의 범위 제21항에 있어서, 또 상기 데이타선쌍중의 어느것도 서로 교차하지 않는 구간에 배치된 적어도 하나의 더미 셀을 포함하는 반도체 메모리.
  24. 특허청구의 범위 제23항에 있어서, 상기 메모리 셀은 상기 데이타선쌍의 배선을 위한 층과는 다른 배선층을 거쳐 상기 데이타선쌍에 접속되는 반도체 메모리.
  25. 특허청구의 범위 제21항에 있어서, 구간내의 워드선중의 어느 하나가 선택될 때 데이타선에 대한 선택된 워드선의 메모리 셀의 접속이 한줄 건너의 데이타선마다 실행되는 상기 구간이 존재하도록 상기 메모리 셀은 상기 데이타선쌍에 접속되는 반도체 메모리.
  26. 특허청구의 범위 제18항에 있어서, 센스앰프 수단의 일부는 높은 대칭성을 보장하기 위해 동일한 변경 속도로 데이타선쌍중의 한쪽의 전압을 고레벨 전압으로, 데이타선쌍중의 다른 한쪽의 전압을 저레벨 전압으로 변경하도록 동작하는 반도체 메모리.
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