KR100308215B1 - 감지 노이즈를 최소화할 수 있는 랜덤 액세스 메모리 장치 - Google Patents
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- 230000003321 amplification Effects 0.000 claims abstract description 103
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 103
- 230000004913 activation Effects 0.000 claims abstract description 74
- 230000004044 response Effects 0.000 claims abstract description 26
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000872 buffer Substances 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims 9
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000008859 change Effects 0.000 description 9
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Abstract
여기에 개시되는 반도체 메모리 장치에는, 정보를 저장하기 위한 메모리 셀 어레이에 연결된 복수의 비트 라인 쌍들과 상기 비트 라인 쌍들에 각각 대응하는 감지 증폭기 회로들을 제어하기 위한 감지 증폭 활성화 신호 발생 회로가 제공된다. 상기 감지 증폭 활성화 신호 발생 회로는 로우 액티브 명령 신호에 응답하여 상기 감지 증폭기 회로들을 동시에 활성화시키기 위한 제 1 및 제 2 감지 증폭 활성화 신호들을 발생한다. 그리고, 상기 감지 증폭 활성화 신호 발생 회로는 내부 또는 외부 전원 전압이 소정의 기준 전압보다 높은지의 여부에 따라 상기 제 1 및 제 2 감지 증폭 활성화 신호들 각각의 상승/하강 시간 (또는 기울기)을 조정한다. 이러한 제어 스킴에 따르면, 내부 또는 외부 전원 전압이 높아지는 경우, 감지 증폭 활성화 신호들의 기울기를 완만하게 제어함으로써 감지 증폭기 회로들이 동시에 동작할 때 생기는 피크 전류를 최소화할 수 있다.
Description
본 발명은 반도체 집적 회로 장치들에 관한 것으로서, 구체적으로는 감지 증폭기 회로에 의해서 야기되는 노이즈를 최소화할 수 있는 다이나믹 랜덤 액세스 메모리 장치에 관한 것이다.
도 1은 일반적으로 사용되는 다이나믹 랜덤 액세스 메모리 장치를 보여준다. 각 메모리 셀 (MC)은 스위치로서 동작하는 액세스 트랜지스터 (10)와 데이터 비트를 유지하는 커패시터 (12)를 포함한다. 동일한 행으로 배열된 액세스 트랜지스터들 (10)의 게이트들은 공통의 워드 라인 (WLi) (i=1, 2, …, m)에 연결된다. 임의의 열로 배열된 액세스 트랜지스터들 (10)의 일 전류 전극들은 한쌍의 비트 라인들 (BLj) 및 (BLjB) (j=1, 2, …, n)에 번갈아 연결된다. 각 커패시터 (12)의 일 전극은 대응하는 액세스 트랜지스터 (10)의 드레인에 연결되는 반면에, 다른 전극은 플레이트 전압 (Vp)에 연결된다.
행 어드레스가 공급될 때, 상기 행 어드레스는 행 디코더 (14)에 의해서 행 어드레스 신호로 디코딩되고 상기 디코딩된 행 어드레스 신호에 대응하는 워드 라인이 상기 행 디코더 (14)에 의해서 활성화된다. 그 결과, 활성화된 워드 라인에 연결된 메모리 셀들 (MC)의 모든 액세스 트랜지스터들 (10)이 턴 온된다. 활성화된 워드 라인에 대응하는 메모리 셀들 (MC)의 모든 커패시터들 (12)에 저장된 전하들은 대응하는 비트 라인들로 흐른다. 메모리 장치에 사용된 각 커패시터 (12)의 비교적 적은 커패시턴스로 하여금 비트 라인의 매우 적은 전압 변화를 각각 감지 증폭하기 위한 감지 증폭기 회로들 (16)이 사용되게 한다. 감지 증폭기 회로들 (16) 각각은 감지 증폭 활성화 신호 발생기 (22)로부터의 신호들 (LANG) 및 (LAPG)에 응답해서 낮은 전압의 비트 라인을 접지 전압 (VSS)으로 그리고 높은 전압의 비트 라인을 내부 전원 전압 (VCCA)으로 각각 증폭한다. 상기 증폭된 비트 라인 신호들 중 하나의 신호만이 열 디코더 (18)로부터의 디코딩된 열 어드레스에 대응하는 입/출력 게이트 회로 (20)를 통과한다.
도 2는 종래 기술에 따른 감지 증폭 활성화 신호 발생기의 상세 회로도이다. 감지 증폭 활성화 신호 발생기 (22)는 도 2에 도시된 바와같이 연결된 4 개의 인버터들 (INV1)-(INV4)로 구성된다. 여기서, 상기 인버터들 (INV2) 및 (INV3)은 버퍼로서 작용한다. 상기 감지 증폭 활성화 신호 발생기 (22)는 로우 액티브 명령 신호 (row active command signal) (예를 들면, 워드 라인 인에이블 신호)가 로우 레벨일 때 하이 레벨과 로우 레벨의 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)를 각각발생한다. 반면에, 상기 감지 증폭 활성화 신호 발생기 (22)는 로우 액티브 명령 신호가 하이 레벨일 때 로우 레벨과 하이 레벨의 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)를 각각 발생한다.
도 3은 각 비트 라인 쌍에 대응하는 감지 증폭기 회로를 보여주는 회로도이다. 도 3에 도시된 바와같이, 각 감지 증폭기 회로 (16)는 대응하는 비트 라인 쌍 (BLn) 및 (BLnB)에 연결되며, 2개의 래치된 PMOS 트랜지스터들 (MP1) 및 (MP2)과 2개의 래치된 NMOS 트랜지스터들 (MN1) 및 (MN2)로 구성된다. 상기 각 감지 증폭기 회로 (16)의 PMOS 트랜지스터들 (MP1) 및 (MP2)의 일 전류 전극들은 라인 (LA)에 공통으로 연결되고, NMOS 트랜지스터들 (MN1) 및 (MN2)의 일 전류 전극들은 라인 (LAB)에 공통으로 연결된다. 상기 라인 (LA)은 감지 증폭 활성화 신호 (LAPG)에 의해서 스위치되는 PMOS 트랜지스터 (MP3)를 통해 어레이용 내부 전원 전압 (VCCA)에 연결되고, 상기 라인 (LAB)은 감지 증폭 활성화 신호 (LANG)에 의해서 스위치되는 NMOS 트랜지스터 (MN3)를 통해 접지 전압 (VSS)에 연결된다.
임의의 워드 라인이 선택될 때, 각 쌍의 비트 라인들 중 하나의 비트 라인의 전압은 프리챠지 전압 (예를 들면, VCC/2)보다 높아지는 반면에 다른 하나의 비트 라인의 전압은 프리챠지 전압으로 유지된다. 그렇게 설정된 비트 라인 전압들에 따라 각 감지 증폭기 회로 (16)의 PMOS 트랜지스터들 (MP1) 및 (MP2) 중 하나와 NMOS 트랜지스터들 (MN1) 및 (MN2) 중 하나가 턴 온된다. 그 다음에, 상기 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)가 활성화될 때, 상기 라인들 (LA) 및 (LAB)은 PMOS 및 NMOS 트랜지스터들 (MP3) 및 (MN3)을 통해 전원 전압 (VCCA)과 접지 전압 (VSS)에 각각 연결된다. 결과적으로, 각 쌍의 비트 라인들의 전압들은 대응하는 감지 증폭기 회로들 (16)을 통해서 전원 전압 (VCCA)과 접지 전압 (VSS)으로 각각 증폭된다.
이 분야에 숙련된 자들에게 잘 알려진 바와같이, 반도체 집적 회로 즉, MOS 트랜지스터의 동작 전압 (내부 전원 전압 또는 외부 전원 전압)이 변화됨에 따라 트랜지스터의 동작 특성이 변화된다. 예를 들면, 동작 전압이 낮아지면, MOS 트랜지스터의 동작 속도가 느려진다. 반면에, 동작 전압이 높아지면, MOS 트랜지스터의 동작 속도는 MOS 트랜지스터의 캐리어 (전자/정공)의 이동이 증가하기 때문에 빨라진다. 도 4에서 알 수 있듯이,그러므로, 전원 전압이 높아지는 경우 감지 증폭 활성화 신호 발생기 (22)로부터의 신호들 (LAPG) 및 (LANG)은 전원 전압이 낮아지는 경우에 비해서 빨리 활성화된다.
종래 기술에 따른 감지 증폭 활성화 신호 발생기 (22)에 따르면, 전원 전압이 높아지는 경우, 감지 증폭기 회로가 동작할 때 생기는 노이즈 (예를 들면, 전원 전압 및 접지 전압 바운싱)가 증가한다. 이를 구체적으로 설명하면 다음과 같다.
도 2의 감지 증폭 활성화 신호 발생기 (22)로부터 생성되는 신호들 (LAPG) 및 (LANG)의 상승/하강 시간 (또는 턴 온되는 시간)은 전원 전압 (내부 전원 전압 또는 외부 전원 전압)이 높아짐에 따라 짧아진다. 상승/하강 시간 (턴 온되는 시간)이 짧아지면, MOS 트랜지스터를 통해 순간적으로 공급되는 전류 즉, 피크 전류 (peak current)가 증가한다. 도 3에 도시된 바와같이, 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)에 의해서 동시에 스위치되는 PMOS 및 NMOS 트랜지스터들 (MP3)및 (MN3)의 수가 많기 때문에, 상기 트랜지스터들이 동시에 턴 온될 때 생기는 피크 전류는 더욱 증가할 것이다. 피크 전류가 증가함에 따라, 전원 전압 및 접지 전압이 바운싱되는 정도는 더욱 커지며, 이는 감지 증폭기 회로가 동작할 때 생기는 노이즈 (감지 노이즈 (sensing noise)라 칭함)가 증가함을 의미한다.
결과적으로, 그러한 감지 노이즈에 의해서 생기는 전원 전압 및 접지 전압 바운싱은 주변 회로의 오동작의 원인이 된다. 특히, 뱅크 동작을 지원하는 랜덤 액세스 메모리 장치의 경우, 그러한 전원 전압 및 접지 전압 바운싱이 다른 뱅크의 동작에 영향을 미치기 때문에, 감지 증폭기 회로가 동작할 때 생기는 노이즈가 적은 것이 바람직하다.
본 발명의 목적은 전원 전압 변화에 따른 감지 노이즈를 최소화할 수 있는 랜덤 액세스 메모리 장치를 제공하는 것이다.
도 1은 일반적으로 사용되는 다이나믹 랜덤 액세스 메모리 장치를 보여주는 블록도;
도 2는 도 1의 감지 증폭 활성화 신호 발생기의 상세 회로도;
도 3은 도 1의 각 비트 라인 쌍에 대응하는 감지 증폭기 회로를 보여주는 회로도;
도 4는 종래 기술에 따른 전원 전압 변화와 감지 증폭 활성화 신호들의 인에이블/디세이블 속도 변화 및 비트 라인 전압 변화의 관계를 보여주는 도면;
도 5는 본 발명의 제 1 실시예에 따른 랜덤 액세스 메모리 장치를 보여주는 블록도;
도 6은 도 5의 감지 증폭 활성화 신호 발생 회로의 상세 회로도;
도 7은 본 발명에 따른 전원 전압 변화와 감지 증폭 활성화 신호들의 인에이블/디세이블 속도 변화 및 비트 라인 전압 변화의 관계를 보여주는 도면;
도 8은 본 발명의 제 2 실시예에 따른 랜덤 액세스 메모리 장치를 보여주는 블록도; 그리고
도 9는 도 8의 감지 증폭 활성화 신호 발생 회로의 상세 회로도이다.
* 도면의 주요 부분에 대한 부호 설명
1 : 메모리 셀 어레이 14 : 행 디코더
16 : 감지 증폭기 회로 18 : 열 디코더
20 : 입/출력 게이트 회로
22, 100, 200 : 감지 증폭 활성화 신호 발생 회로
120, 220 : 전압 비교부 180 : 스위치부
260, 280 : 지연부
(구성)
본 발명의 특징에 따르면, 전원 전압 (내부 또는 외부 전원 전압)이 변화되는 경우에 있어서, 감지 증폭기 회로들이 동작할 때 생기는 노이즈를 최소화할 수 있는 다이나믹 랜덤 액세스 메모리 장치가 제공된다. 상기 메모리 장치에는, 정보를 저장하기 위한 메모리 셀 어레이에 연결된 복수의 비트 라인 쌍들과 상기 비트 라인 쌍들에 각각 대응하는 감지 증폭기 회로들을 제어하기 위한 감지 증폭 활성화 신호 발생 회로가 제공된다. 상기 신호 발생 회로는 로우 액티브 명령 신호에 응답하여 제 1 및 제 2 감지 증폭 활성화 신호들을 발생하며, 상기 감지 증폭기 회로들은 상기 활성화 신호들이 활성화될 때 대응하는 쌍들의 비트 라인들의 전압들을 어레이용 전원 전압과 접지 전압 또는 접지 전압과 어레이용 전원 전압으로 각각 증폭한다. 그리고, 상기 감지 증폭 활성화 신호 발생 회로는 내부 또는 외부 전원 전압이 소정의 기준 전압보다 높은지의 여부에 따라 상기 제 1 및 제 2 감지 증폭 활성화 신호들 각각의 상승/하강 시간 (또는 기울기)을 조정한다.
이 실시예에 있어서, 상기 감지 증폭 활성화 신호 발생 회로는 상기 내부 또는 외부 전원 전압과 상기 기준 전압을 비교하여 비교 신호를 발생하는 전압 비교부와; 상기 로우 액티브 명령 신호에 응답하여 제 1 상승/하강 시간을 갖는 상기 제 1 및 제 2 감지 증폭 활성화 신호들을 출력하는 제 1 신호 발생부와; 상기 로우 액티브 명령 신호에 응답하여 상기 제 1 상승/하강 시간보다 긴 제 2 상승/하강 시간을 갖는 상기 제 1 및 제 2 감지 증폭 활성화 신호들을 출력하는 제 2 신호 발생부 및; 상기 비교 신호에 응답하여 상기 제 1 및 제 2 신호 발생부들 중 하나를 선택하여 상기 감지 증폭 활성화 신호 발생 회로의 출력 신호들로서 상기 선택된 신호 발생부로부터 출력된 신호들을 출력하는 스위치부로 구성된다.
이 실시예에 있어서, 상기 감지 증폭 활성화 신호 발생 회로는 상기 내부 전원 전압과 상기 기준 전압을 비교하여 비교 신호를 발생하는 전압 비교부와; 상기 로우 액티브 명령 신호에 응답하여 제 1 및 제 2 신호들을 발생하는 신호 발생부와; 상기 비교 신호의 로직 레벨에 따라 상기 제 1 신호의 상승/하강 시간을 조정하여 상기 제 1 감지 증폭 활성화 신호로서 출력하는 제 1 지연부 및; 상기 비교신호의 로직 레벨에 따라 상기 제 2 신호의 상승/하강 시간을 조정하여 상기 제 2 감지 증폭 활성화 신호로서 출력하는 제 2 지연부로 구성된다.
(작용)
이러한 장치에 의하면, 내부 또는 외부 전원 전압이 높아지는 경우, 감지 증폭 활성화 신호들의 기울기를 완만하게 제어함으로써 감지 증폭기 회로들이 동시에 동작할 때 생기는 피크 전류를 최소화할 수 있다.
(실시예)
이하, 본 발명의 실시예들이 참조 도면에 의거하여 상세히 설명된다.
도 5는 본 발명의 제 1 실시예에 따른 랜덤 액세스 메모리 장치를 보여주는 블록도이다. 도 5에 있어서, 도 1의 구성 요소와 동일한 것은 동일한 참조 번호로 표기되고, 그것의 설명은 그러므로 생략된다.
도 5를 참조하면, 본 발명의 제 1 실시예에 따른 감지 증폭 활성화 신호 발생 회로 (100)는 로우 액티브 명령 신호에 응답해서 감지 증폭기 회로들 (16)에 공통으로 제공되는 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)을 발생하며, 전압 비교부 (120), 제 1 및 제 2 감지 증폭 활성화 신호 발생부들 (140) 및 (160), 그리고 스위치부 (180)를 포함한다. 전압 비교부 (120)는 전원 전압 (내부 또는 외부 전원 전압)과 소정의 기준 전압을 비교하여 비교 신호 (COMP)를 발생한다. 제 1 및 제 2 감지 증폭 활성화 신호 발생부들 (140) 및 (160)는 로우 액티브 명령 신호 (예를 들면, 워드 라인 활성화 신호)에 응답해서 신호들 (LAPG1) 및 (LANG1) 그리고 (LAPG2) 및 (LANG2)을 각각 발생한다. 상기 제 2 감지 증폭 활성화 신호 발생부(160)로부터의 신호들 (LAPG2) 및 (LANG2)의 상승/하강 시간 (또는 기울기)은 상기 제 1 감지 증폭 활성화 신호 발생부 (140)로부터의 신호들 (LAPG1) 및 (LANG1)의 상승/하강 시간 (또는 기울기)보다 길다(또는 완만하다). 마지막으로, 스위치부 (180)는 상기 비교 신호 (COMP)의 로직 레벨에 따라 상기 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)로서 상기 제 1 감지 증폭 활성화 신호 발생부 (140)의 출력 신호들 (LAPG1) 및 (LANG1) 또는 상기 제 2 감지 증폭 활성화 신호 발생부 (160)의 출력 신호들 (LAPG2) 및 (LANG2)을 전달한다.
본 발명의 바람직한 제 1 실시예에 따른 도 5의 감지 증폭 활성화 신호 발생 회로 (100)의 상세 회로도가 도 6에 도시되어 있다.
도 6을 참조하면, 전압 비교부 (120)는 다이오드로서 동작하도록 연결된 2개의 NMOS 트랜지스터들 (MN4) 및 (MN5)을 통해 입력되는 제 1 입력 전압 (Vin1)인 전원 전압 (내부 또는 외부 전원 전압)을 제 2 입력 전압 (Vin2)인 소정의 기준 전압과 비교하여 비교 신호 (COMP)를 발생한다. 상기 전압 비교부 (120)는 상기 제 1 입력 전압 (Vin1)을 받아들이는 양의 입력 단자 (+)와 상기 제 2 입력 전압 (Vin2)을 받아들이는 음의 입력 단자 (-)를 갖는 차동 증폭기로 구성된다. 이러한 회로 구성에 따르면, 전원 전압인 제 1 입력 전압 (Vin1)이 제 2 입력 전압 (Vin2)보다 낮을 때, 로우 레벨의 비교 신호 (COMP)가 전압 비교기 (120)로부터 출력된다. 반면에, 제 1 입력 전압 (Vin1)이 제 2 입력 전압 (Vin2)보다 높을 때, 하이 레벨의 비교 신호 (COMP)가 전압 비교기 (120)로부터 출력된다.
계속해서 도 6을 참조하면, 제 1 감지 증폭 활성화 신호 발생부 (140)는 도2의 그것과 동일하게 구성된 (또는 동일하거나 유사한 사이즈를 갖는) 4 개의 인버터들 (INV5)-(INV8)을 포함하며, 안정된 레벨의 전원 전압이 사용될 때 도 2로부터 생성되는 신호들 (LAPG) 및 (LANG)과 동일하거나 유사한 기울기 (이하, '제 1 기울기'라 칭함) (또는 상승/하강 시간)을 갖는 신호들 (LAPG1) 및 (LANG1)을 발생한다. 제 2 감지 증폭 활성화 신호 발생부 (160)는 도 6에 도시된 바와같이 연결된 4개의 인버터들 (INV9)-(INV12)과 4개의 저항들 (R1)-(R4)을 포함한다. 이러한 구성에 따르면, 상기 신호들 (LAPG2) 및 (LANG2)은 로우-하이 또는 하이-로우 천이시 상기 신호들 (LAPG1) 및 (LANG1)에 비해서 상대적으로 완만한 기울기 (이하, '제 2 기울기'라 칭함)를 갖는다 (또는 길어진 상승/하강 시간을 갖는다).
여기서, 메모리 장치가 보장할 수 있는 레벨의 전원 전압이 사용될 때 감지 증폭 활성화 신호 발생 회로 (100)로부터 생성되는 신호들 (LAPG) 및 (LANG)은 제 1 기울기를 가지며, 전원 전압이 소정의 기준 전압보다 높을 때 감지 증폭 활성화 신호 발생 회로 (100)로부터 생성되는 신호들 (LAPG) 및 (LANG)은 제 2 기울기를 갖는다. 그리고, 제 1 감지 증폭 활성화 신호 발생부 (140)의 인버터들 (INV6) 및 (INV7)과 제 2 감지 증폭 활성화 신호 발생부 (160)의 인버터들 (INV10) 및 (INV11)은 각각 버퍼로서 작용한다.
상기 스위치부 (180)는 도 6에 도시된 바와같이 연결된 4개의 전송 게이트들 (TG1)-(TG4)과 하나의 인버터 (INV13)로 구성된다. 상기 비교 신호 (COMP)가 로우 레벨일 때, 전송 게이트들 (TG1) 및 (TG2)의 경로들은 열리는 반면에, 전송 게이트들 (TG3) 및 (TG4)의 경로들은 차단된다. 결과적으로, 제 1 감지 증폭 활성화 신호발생부 (140)로부터 생성되고 제 1 기울기를 갖는 신호들 (LAPG1) 및 (LANG1)이 스위치부 (180)를 통해 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)로서 출력된다. 상기 비교 신호 (COMP)가 하이 레벨일 때, 전송 게이트들 (TG3) 및 (TG4)의 경로들은 열리는 반면에, 전송 게이트들 (TG1) 및 (TG2)의 경로들은 차단된다. 결과적으로, 제 2 감지 증폭 활성화 신호 발생부 (160)로부터 생성되고 도 7에 도시된 바와같은 제 2 기울기를 갖는 (상승/하강 시간이 길어진) 신호들 (LAPG2) 및 (LANG2)이 스위치부 (180)를 통해 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)로서 출력된다.
이하 본 발명의 제 1 실시예에 따른 감지 동작이 참조 도면들에 의거하여 설명된다.
임의의 워드 라인이 행 디코더 (14)에 의해서 선택될 때, 각 쌍의 비트 라인들 (BLn) 및 (BLnB) 중 하나의 비트 라인의 전압은 프리챠지 전압 (예를 들면, VCC/2)보다 높아지거나 낮아지는 반면에 다른 비트 라인의 전압은 프리챠지 전압으로 유지된다. 그렇게 설정된 비트 라인의 전압들에 따라 각 감지 증폭기 회로 (16)의 PMOS 트랜지스터들 (MP1) 및 (MP2) 중 하나와 NMOS 트랜지스터들 (MN1) 및 (MN2) 중 하나가 턴 온된다. 그 다음에, 본 발명에 따른 감지 증폭 활성화 신호 발생 회로 (100)는 전원 전압 (내부 또는 외부 전원 전압) 레벨에 따라 제 1 기울기 또는 제 2 기울기를 갖는 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)를 발생한다. 좀 더 구체적으로 설명하면, 다음과 같다.
먼저, 워드 라인이 선택될 때 즉, 로우 액티브 명령 신호에 응답해서 제 1 및 제 2 감지 증폭 활성화 신호 발생부들 (140) 및 (160)은 대응하는 신호들(LAPG1) 및 (LANG1) 그리고 (LAPG2) 및 (LANG2)을 각각 발생한다. 그리고, 전원 전압이 기준 전압보다 높은 경우, 도 6의 전압 비교부 (120)는 하이 레벨의 비교 신호 (COMP)를 생성하며, 그 결과, 도 7에 도시된 바와같은 제 2 기울기를 갖는 즉, 상승/하강 시간이 길어진 신호들 (LAPG2) 및 (LANG2)이 스위치부 (180)를 통해 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)로서 출력된다 (이때, 종래 기술의 경우와 비교하여 볼 때 신호들의 인에이블/디세이블 시점이 지연짐은 자명하다). 이로써, 전원 전압이 미리 설정된 레벨 이상으로 높아지더라도, 감지 증폭기 회로들 (16)이 동시에 동작할 때 생기는 피크 전류가 최소화될 수 있다.
반면에, 전원 전압이 기준 전압보다 낮은 경우, 전압 비교부 (120)는 로우 레벨의 비교 신호 (COMP)를 생성하며, 그 결과 도 7에 도시된 바와같이 인에이블/디세이블 시점이 지연된 신호들 (LAPG1) 및 (LANG1)이 스위치부 (180)를 통해 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)으로서 출력된다. 이후, 감지 증폭기 회로들 (16)에 공통으로 연결된 라인들 (LA) 및 (LAB)은 전원 전압 레벨에 따라 결정된 기울기를 갖는 신호들 (LAPG) 및 (LANG)에 의해서 각각 턴 온되는 PMOS 및 NMOS 트랜지스터들 (MP3) 및 (MN3)을 통해서 전원 전압 (VCCA)과 접지 전압 (VSS)으로 각각 충전된다. 앞서 설명된 동작의 결과로서,각 쌍의 비트 라인들 (BLn) 및 (BLnB)의 전압들은 대응하는 감지 증폭기 회로들 (16)을 통해서 전원 전압 (VCCA)과 접지 전압 (VSS)으로 각각 증폭된다.
도 8은 본 발명의 제 2 실시예에 따른 랜덤 액세스 메모리 장치를 보여주는 블록도이다. 도 8에 있어서, 도 1의 구성 요소와 동일한 것은 동일한 참조 번호로표기되고, 그것의 설명은 그러므로 생략된다.
도 8을 참조하면, 본 발명에 따른 감지 증폭 활성화 신호 발생 회로 (200)는 전압 비교부 (220), 감지 증폭 활성화 신호 발생부 (240), 제 1 지연부 (260), 그리고 제 2 지연부 (280)를 포함한다. 전압 비교부 (220)는 전원 전압 (내부 또는 외부 전원 전압)과 소정의 기준 전압을 비교하여 비교 신호 (COMP)를 발생하며, 감지 증폭 활성화 신호 발생부 (240)는 로우 액티브 명령 신호 (예를 들면, 워드 라인 활성화 신호)에 응답해서 감지 증폭 활성화 신호들 (LAPG') 및 (LANG')을 생성한다. 제 1 및 제 2 지연부들 (260) 및 (280)는 비교 신호 (COMP)의 로직 레벨에 따라 대응하는 신호들 (LAPG') 및 (LANG')의 상승/하강 시간 (또는, 기울기)을 각각 조정한다. 상기 전압 비교부 (220), 감지 증폭 활성화 신호 발생부 (240), 그리고 제 1 및 제 2 지연부들 (260) 및 (280)의 상세 회로가 도 9에 도시되어 있다.
도 9을 참조하면, 전압 비교부 (220)는 다이오드로서 동작하도록 연결된 2개의 NMOS 트랜지스터들 (MN6) 및 (MN7)을 통해 입력되는 제 1 입력 전압 (Vin1)인 전원 전압 (내부 또는 외부 전원 전압)을 제 2 입력 전압 (Vin2)인 소정의 기준 전압과 비교하여 비교 신호 (COMP)를 발생한다. 상기 전압 비교부 (220)는 상기 제 1 입력 전압 (Vin1)을 받아들이는 양의 입력 단자 (+)와 상기 제 2 입력 전압 (Vin2)을 받아들이는 음의 입력 단자 (-)를 갖는 차동 증폭기로 구성된다. 이러한 회로 구성에 따르면, 전원 전압인 제 1 입력 전압 (Vin1)이 제 2 입력 전압 (Vin2)보다 낮을 때, 로우 레벨의 비교 신호 (COMP)가 출력된다. 반면에, 제 1 입력 전압 (Vin1)이 제 2 입력 전압 (Vin2)보다 높을 때, 하이 레벨의 비교 신호 (COMP)가 출력된다.
도 9에 도시된 바와같이, 감지 증폭 활성화 신호 발생부 (240)는 도 2의 그것과 동일하게 구성된 (또는 동일하거나 유사한 사이즈를 갖는) 4 개의 인버터들 (INV14)-(INV17)을 포함하며, 안정된 레벨의 전원 전압이 사용될 때 도 2로부터 생성되는 신호들과 동일한 기울기 (이하, '제 1 기울기'라 칭함) (또는 상승/하강 시간)을 갖는 신호들 (LAPG') 및 (LANG')을 발생한다. 여기서, 상기 인버터들 (INV15) 및 (INV16)은 버퍼로서 작용한다.
상기 제 1 지연부 (260)는 도 9에 도시된 바와같이 연결된 2개의 PMOS 트랜지스터들 (MP4) 및 (MP5), 2개의 NMOS 트랜지스터들 (MN8) 및 (MN9), 2개의 저항들 (R5) 및 (R6), 그리고 하나의 인버터 (INV18)로 구성된다. 마찬가지로, 상기 제 2 지연부 (280)는 도 9에 도시된 바와같이 연결된 2개의 PMOS 트랜지스터들 (MP6) 및 (MP7), 2개의 NMOS 트랜지스터들 (MN10) 및 (MN11), 2개의 저항들 (R7) 및 (R8), 그리고 하나의 인버터 (INV19)로 구성된다. 이러한 구성에 따르면, 비교 신호 (COMP)가 로우 레벨일 때, 제 1 지연부 (260)의 PMOS 및 NMOS 트랜지스터들 (MP4) 및 (MN9)과 제 2 지연부 (280)의 PMOS 및 NMOS 트랜지스터들 (MP6) 및 (MN11)은 턴 온되고, 그 결과 상기 발생부 (240)로부터 생성된 신호들 (LAPG') 및 (LANG')의 기울기 (또는 상승/하강 시간)는 이상적인 경우 변화되지 않는다 (이는 신호들 (LAPG') 및 (LANG')이 제 1 기울기를 갖음을 의미한다). 반면에, 비교 신호 (COMP)가 하이 레벨일 때, 제 1 지연부 (260)의 PMOS 및 NMOS 트랜지스터들 (MP4) 및 (MN9)과 제 2 지연부 (280)의 PMOS 및 NMOS 트랜지스터들 (MP6) 및 (MN11)은 턴 오프되고, 그 결과 상기 발생부 (240)로부터 생성된 신호들 (LAPG') 및 (LANG')의 기울기 ('제 2 기울기'라 칭함) (또는 상승/하강 시간)는 저항들 (R5)-(RR8)에 의해서 완만해진다 (길어진다). 이로써, 전원 전압이 높아지더라도, 감지 증폭기 회로들 (16)이 동시에 동작할 때 생기는 피크 전류가 최소화될 수 있다.
이하, 본 발명의 제 2 실시예에 따른 감지 동작이 참조 도면에 의거하여 설명된다.
임의의 워드 라인이 행 디코더 (14)에 의해서 선택될 때, 각 쌍의 비트 라인들 (BLn) 및 (BLnB) 중 하나의 비트 라인의 전압은 프리챠지 전압 (예를 들면, VCC/2)보다 높아지거나 낮아지는 반면에 다른 비트 라인의 전압은 프리챠지 전압으로 유지된다. 그렇게 설정된 비트 라인의 전압들에 따라 각 감지 증폭기 회로 (16)의 PMOS 트랜지스터들 (MP1) 및 (MP2) 중 하나와 NMOS 트랜지스터들 (MN1) 및 (MN2) 중 하나가 턴 온된다. 그 다음에, 본 발명에 따른 감지 증폭 활성화 신호 발생 회로 (200)는 전원 전압 (내부 또는 외부 전원 전압) 레벨에 따라 제 1 기울기 또는 제 2 기울기를 갖는 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)를 발생한다. 좀 더 구체적으로 설명하면, 다음과 같다.
먼저, 워드 라인이 선택될 때 즉, 로우 액티브 명령 신호에 응답해서 감지 증폭 활성화 신호 발생부 (240)는 신호들 (LAPG') 및 (LANG')을 발생한다. 그리고, 전원 전압이 기준 전압보다 높은 경우, 도 9의 전압 비교부 (220)는 하이 레벨의 비교 신호 (COMP)를 생성하며, 그 결과, 제 1 지연부 (260)의 PMOS 및 NMOS 트랜지스터들 (MP4) 및 (MN9)과 제 2 지연부 (280)의 PMOS 및 NMOS 트랜지스터들 (MP6)및 (MN11)은 턴 오프된다. 이로 인해서, 상기 발생부 (240)로부터 생성된 신호들 (LAPG') 및 (LANG')의 기울기는 대응하는 지연부를 통해 완만해진다. 즉, 상기 발생부 (240)로부터의 신호들 (LAPG') 및 (LANG')은 제 1 및 제 2 지연부들 (260) 및 (280)을 통해 도 7에 도시된 바와같은 제 2 기울기를 가지며, 감지 증폭 활성화 신호 발생 회로 (200)의 출력 신호로서 출력된다.
반면에, 전원 전압이 기준 전압보다 낮은 경우, 전압 비교부 (220)는 로우 레벨의 비교 신호 (COMP)를 생성하며, 그 결과 제 1 지연부 (260)의 PMOS 및 NMOS 트랜지스터들 (MP4) 및 (MN9)과 제 2 지연부 (280)의 PMOS 및 NMOS 트랜지스터들 (MP6) 및 (MN11)은 턴 온된다. 이로 인해서, 상기 발생부 (240)로부터의 신호들 (LAPG') 및 (LANG')은, 도 7에서 알 수 있듯이, LANG/LAPG의 인에이블 시점이 지연되며, 감지 증폭 활성화 신호 발생 회로 (200)의 출력 신호로서 출력된다. 이후, 감지 증폭기 회로들 (16)에 공통으로 연결된 라인들 (LA) 및 (LAB)은 PMOS 및 NMOS 트랜지스터들 (MP3) 및 (MN3)을 통해서 전원 전압 (VCCA)과 접지 전압 (VSS)으로 각각 충전되며, 상기 트랜지스터들 (MP3) 및 (MN3)은 전원 전압 레벨에 따라 결정된 기울기를 갖는 신호들 (LAPG) 및 (LANG)에 의해서 각각 턴 온된다. 앞서 설명된 동작의 결과로서,각 쌍의 비트 라인들 (BLn) 및 (BLnB)의 전압들은 대응하는 감지 증폭기 회로들 (16)을 통해서 전원 전압 (VCCA)과 접지 전압 (VSS)으로 각각 증폭된다.
본 발명의 바람직한 제 1 및 제 2 실시예들에 따르면, 전원 전압이 높아지는경우, 감지 증폭 활성화 신호들 (LAPG) 및 (LANG)의 기울기를 완만하게 제어함으로써 (또는, 신호들의 상승/하강 시간을 길게 함으로써) 감지 증폭기 회로들 (16)이 동시에 동작할 때 생기는 피크 전류를 최소화할 수 있다 (외부 또는 내부 전원 전압의 변화에 의한 생기는 메모리 장치의 내부적인 영향을 최소화할 수 있다). 결과적으로, 랜덤 액세스 메모리 장치의 안정된 동작이 보장될 수 있다.
Claims (12)
- 데이터를 저장하기 위한 메모리 셀 어레이를 갖는 반도체 메모리 장치에 있어서:상기 메모리 셀 어레이에 연결된 복수 개의 비트 라인 쌍들과;상기 비트 라인 쌍들에 각각 대응하는 복수 개의 감지 증폭기 회로들과;상기 각 감지 증폭기 회로는 대응하는 쌍의 비트 라인들 사이의 전압차를 감지하고, 제 1 및 제 2 감지 증폭 활성화 신호들에 응답하여 상기 대응하는 쌍의 비트 라인들의 전압들을 제 1 전원 전압과 제 2 전원 전압으로 또는 상기 제 2 전원 전압과 상기 제 1 전원 전압으로 각각 증폭하며; 그리고로우 액티브 명령 신호에 응답하여 상기 제 1 및 제 2 감지 증폭 활성화 신호들을 발생하는 감지 증폭 활성화 신호 발생 회로를 포함하며,상기 감지 증폭 활성화 신호 발생 회로는 제 3 전원 전압이 소정의 기준 전압보다 높은지의 여부에 따라 상기 제 1 및 제 2 감지 증폭 활성화 신호들 각각의 상승/하강 시간을 조정하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 감지 증폭 활성화 신호 발생 회로는,상기 제 3 전원 전압과 상기 기준 전압을 비교하여 비교 신호를 발생하는 전압 비교부와;상기 로우 액티브 명령 신호에 응답하여 제 1 상승/하강 시간을 갖는 상기 제 1 및 제 2 감지 증폭 활성화 신호들을 출력하는 제 1 신호 발생부와;상기 로우 액티브 명령 신호에 응답하여 상기 제 1 상승/하강 시간보다 긴 제 2 상승/하강 시간을 갖는 상기 제 1 및 제 2 감지 증폭 활성화 신호들을 출력하는 제 2 신호 발생부 및;상기 비교 신호에 응답하여 상기 제 1 및 제 2 신호 발생부들 중 하나를 선택하여 상기 감지 증폭 활성화 신호 발생 회로의 출력 신호들로서 상기 선택된 신호 발생부로부터 출력된 신호들을 출력하는 스위치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서,상기 전압 비교부는 상기 제 3 전원 전압을 받아들이는 제 1 입력단자, 상기 기준 전압을 받아들이는 제 2 입력단자, 그리고 상기 검출 신호를 출력하는 출력단자를 갖는 차동 증폭기로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 제 1 신호 발생부는,상기 로우 액티브 명령 신호를 받아들이는 제 1 인버터와;상기 제 1 인버터의 출력 신호를 받아들여 상기 제 1 상승/하강 시간을 갖는 상기 제 1 감지 증폭 활성화 신호를 출력하는 버퍼와;상기 제 1 인버터의 출력 신호를 받아들여 상기 제 1 상승/하강 시간을 갖는 상기 제 2 감지 증폭 활성화 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 4 항에 있어서,상기 제 2 신호 발생부는,상기 로우 액티브 명령 신호를 받아들이는 제 3 인버터와;상기 제 3 인버터의 출력 신호를 받아들여 상기 제 2 상승/하강 시간을 갖는 상기 제 1 감지 증폭 활성화 신호를 출력하는 버퍼와;상기 제 3 인버터의 출력 신호를 받아들여 상기 제 2 상승/하강 시간을 갖는 상기 제 2 감지 증폭 활성화 신호를 출력하는 제 4 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 감지 증폭 활성화 신호 발생 회로는,상기 제 3 전원 전압과 상기 기준 전압을 비교하여 비교 신호를 발생하는 전압 비교부와;상기 로우 액티브 명령 신호에 응답하여 제 1 및 제 2 신호들을 발생하는 신호 발생부와;상기 비교 신호의 로직 레벨에 따라 상기 제 1 신호의 상승/하강 시간을 조정하여 상기 제 1 감지 증폭 활성화 신호로서 출력하는 제 1 지연부 및;상기 비교 신호의 로직 레벨에 따라 상기 제 2 신호의 상승/하강 시간을 조정하여 상기 제 2 감지 증폭 활성화 신호로서 출력하는 제 2 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 신호 발생부는,상기 로우 액티브 명령 신호를 받아들이는 제 1 인버터와;상기 제 1 인버터의 출력 신호를 받아들여 상기 제 1 신호를 출력하는 버퍼 및;상기 제 1 인버터의 출력 신호를 받아들여 상기 제 2 신호를 출력하는 제 2 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항 또는 제 6 항에 있어서,상기 제 1 전원 전압은 메모리 셀 어레이용 전원 전압이고, 상기 제 2 전원 전압은 접지 전압이며, 상기 제 3 전원 전압은 외부 전원 전압 및 내부 전원 전압 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
- 데이터를 저장하기 위한 메모리 셀 어레이와;상기 메모리 셀 어레이에 연결된 복수 개의 비트 라인 쌍들과;상기 비트 라인 쌍들에 각각 대응하는 복수 개의 감지 증폭기 회로들과;상기 각 감지 증폭기 회로는 대응하는 쌍의 비트 라인들 사이의 전압차를 감지하고, 제 1 및 제 2 감지 증폭 활성화 신호들에 응답하여 상기 대응하는 쌍의 비트 라인들의 전압들을 제 1 전원 전압과 제 2 전원 전압으로 또는 상기 제 2 전원 전압과 상기 제 1 전원 전압으로 각각 증폭하며; 그리고로우 액티브 명령 신호에 응답하여 상기 제 1 및 제 2 감지 증폭 활성화 신호들을 발생하는 감지 증폭 활성화 신호 발생 회로를 포함하며,상기 감지 증폭 활성화 신호 발생 회로는,제 3 전원 전압과 소정의 기준 전압을 비교하여 비교 신호를 발생하는 전압 비교부와;상기 로우 액티브 명령 신호에 응답하여 제 1 상승/하강 시간을 갖는 상기 제 1 및 제 2 감지 증폭 활성화 신호들을 출력하는 제 1 신호 발생부와;상기 로우 액티브 명령 신호에 응답하여 상기 제 1 상승/하강 시간보다 긴 제 2 상승/하강 시간을 갖는 상기 제 1 및 제 2 감지 증폭 활성화 신호들을 출력하는 제 2 신호 발생부 및;상기 비교 신호에 응답하여 상기 제 1 및 제 2 신호 발생부들 중 하나를 선택하여 상기 감지 증폭 활성화 신호 발생 회로의 출력 신호들로서 상기 선택된 신호 발생부로부터 출력된 신호들을 출력하는 스위치부로 구성되는 랜덤 액세스 메모리 장치.
- 제 9 항에 있어서,상기 제 1 전원 전압은 메모리 셀 어레이용 전원 전압이고, 상기 제 2 전원 전압은 접지 전압이며, 상기 제 3 전원 전압은 외부 전원 전압 및 내부 전원 전압 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
- 데이터를 저장하기 위한 메모리 셀 어레이와;상기 메모리 셀 어레이에 연결된 복수 개의 비트 라인 쌍들과;상기 비트 라인 쌍들에 각각 대응하는 복수 개의 감지 증폭기 회로들과;상기 각 감지 증폭기 회로는 대응하는 쌍의 비트 라인들 사이의 전압차를 감지하고, 제 1 및 제 2 감지 증폭 활성화 신호들에 응답하여 상기 대응하는 쌍의 비트 라인들의 전압들을 제 1 전원 전압과 제 2 전원 전압으로 또는 상기 제 2 전원 전압과 상기 제 1 전원 전압으로 각각 증폭하며; 그리고로우 액티브 명령 신호에 응답하여 상기 제 1 및 제 2 감지 증폭 활성화 신호들을 발생하는 감지 증폭 활성화 신호 발생 회로를 포함하며,상기 감지 증폭 활성화 신호 발생 회로는,상기 로우 액티브 명령 신호에 응답하여 제 1 및 제 2 신호들을 발생하는 신호 발생부와;상기 비교 신호의 로직 레벨에 따라 상기 제 1 신호의 상승/하강 시간을 조정하여 상기 제 1 감지 증폭 활성화 신호로서 출력하는 제 1 지연부 및;상기 비교 신호의 로직 레벨에 따라 상기 제 2 신호의 상승/하강 시간을 조정하여 상기 제 2 감지 증폭 활성화 신호로서 출력하는 제 2 지연부로 구성되는 랜덤 액세스 메모리 장치.
- 제 11 항에 있어서,상기 제 1 전원 전압은 메모리 셀 어레이용 전원 전압이고, 상기 제 2 전원 전압은 접지 전압이며, 상기 제 3 전원 전압은 외부 전원 전압 및 내부 전원 전압 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990033138A KR100308215B1 (ko) | 1999-08-12 | 1999-08-12 | 감지 노이즈를 최소화할 수 있는 랜덤 액세스 메모리 장치 |
| US09/612,169 US6337823B1 (en) | 1999-08-12 | 2000-07-08 | Random access memory device capable of minimizing sensing noise |
| US10/038,014 US6490211B2 (en) | 1999-08-12 | 2002-01-02 | Random access memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990033138A KR100308215B1 (ko) | 1999-08-12 | 1999-08-12 | 감지 노이즈를 최소화할 수 있는 랜덤 액세스 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010017557A KR20010017557A (ko) | 2001-03-05 |
| KR100308215B1 true KR100308215B1 (ko) | 2001-11-01 |
Family
ID=19606960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990033138A KR100308215B1 (ko) | 1999-08-12 | 1999-08-12 | 감지 노이즈를 최소화할 수 있는 랜덤 액세스 메모리 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6337823B1 (ko) |
| KR (1) | KR100308215B1 (ko) |
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-
1999
- 1999-08-12 KR KR1019990033138A patent/KR100308215B1/ko not_active IP Right Cessation
-
2000
- 2000-07-08 US US09/612,169 patent/US6337823B1/en not_active Expired - Lifetime
-
2002
- 2002-01-02 US US10/038,014 patent/US6490211B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6490211B2 (en) | 2002-12-03 |
| US6337823B1 (en) | 2002-01-08 |
| KR20010017557A (ko) | 2001-03-05 |
| US20020057613A1 (en) | 2002-05-16 |
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