JP5452348B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関する。
半導体製造プロセスの微細化は、ＬＳＩが性能向上を達成するために有効な技術である。しかし、近年、微細化に伴ってトランジスタのばらつきが増大し、ＬＳＩの歩留まりを確保することが困難となってきている。特に、半導体記憶装置の一つであるＳＲＡＭ（Static Random Access Memory）においては、微細なトランジスタを用いるため、ばらつきの影響が顕著である。そのため、ＳＲＡＭにおいて歩留まり低下の問題を解決することの重要性が高まっている。
ＳＲＡＭの構成要素として、メモリセル（ＳＲＡＭセル）とセンスアンプがある。ＳＲＡＭセルにおいてばらつきが生じると、ＳＲＡＭセルの読出しマージンや書込みマージンが減少する。このことにより、読出し動作時のデータ破壊や書込み不良が生じる。
一方、センスアンプにおいてばらつきが生じると、センスアンプに入力オフセット電圧が現れる。入力オフセット電圧とは、ばらつきに伴うセンスアンプの左右の非対称性により生じる入力電圧の不感帯を意味する。ＳＲＡＭセルから読み出したデータを正しく判定するためには、センスアンプの活性化時に、センスアンプに入力されるビット線振幅がオフセット電圧を上回っている必要がある。
ここで、図３８に一般的なＳＲＡＭ１の構成を示す。ＳＲＡＭ１は、メモリセルアレイ１０と、複数のプリチャージ回路２０と、カラムセレクタ３０と、センスアンプ回路４０とを有する。
メモリセルアレイ１０は、マトリクス状に複数のＳＲＡＭセルＣＥＬＬが配置されている。これらＳＲＡＭセルは、横方向に各ワード線ＷＬ０〜ＷＬｍ−１で接続され、縦方向にビット線対ＢＬ１、ＢＬＢ１〜ＢＬｎ−１、ＢＬＢ１ｎ−１で接続されている。ワード線の１つが選択されると、この選択ワード線に接続されているＳＲＡＭセルからセル電流が流れる。このことにより、ＳＲＡＭセルに接続されたビット線対のうち一方から電荷の引き抜きが行われる。そして、そのビット線の電位がプリチャージ電位から徐々に降下する。これにより、ビット線対に振幅が現れる。
次に、nビットのカラム選択信号ＹＳ[ｎ−１：０]のうち1ビットが選択される。このことにより、ビット線対ＢＬ１、ＢＬＢ１〜ＢＬｎ−１、ＢＬＢ１ｎ−１のうち一対が選択される。この選択ビット線対と、センスアンプ回路４０とがカラムセレクタ３０を介して接続される。ビット線の振幅は、セル電流による電荷の引き抜きによって時間とともに増大する。このビット線の振幅が増大し、センスアンプ回路４０のオフセット電圧を上回ったあと、センスアンプ回路４０を活性化させる。このことにより、センスアンプ出力に読出しデータＯＵＴ、ＯＵＴＢが現れる。なお、ワード線電位を立ち上げてから、ビット線振幅が上記センスアンプ回路４０のオフセット電圧を上回るまでに必要な時間をビット線遅延と呼ぶ。
ここで、微細化に伴いばらつきが増大し、センスアンプ回路のオフセット電圧が大きくなるほど、大きなビット線遅延を要する。ＳＲＡＭの動作遅延において、ビット線遅延が支配的となっている。このため、ビット線遅延が増大するとＳＲＡＭの動作速度の低下を招く。動作速度の低下を回避するために、センスアンプ回路において、オフセット電圧の影響を除去することが求められる。
センスアンプ回路において、入力オフセット電圧を消去するオフセット電圧補償機構を有する回路方式（以下、オフセット電圧補償型センスアンプ）が、特許文献１に記載されている。特許文献１に記載のオフセット電圧補償型センスアンプでは、完全差動増幅器に負帰還を施し、入力端子に接続された容量素子に電荷を蓄積することによって、オフセット電圧を消去していた。
また、これと同様のオフセット電圧補償型センスアンプが特許文献２にも記載されている。特許文献２に記載のオフセット電圧補償型センスアンプ回路では、カスコード接続を用いた差動増幅器に負帰還を施し、出力端子に接続された容量素子に電荷を蓄積することによって、オフセット電圧を消去していた。
特開平０７−３０２４９７号公報 特表平１１−５０９６６７号公報
特許文献１および特許文献２に記載のオフセット電圧補償型センスアンプでは、オフセットを消去するために、負帰還を施したアナログ増幅器を用いる。ここで、半導体製造プロセスの微細化により、トランジスタのゲート長が縮小すると、アナログ増幅器において高電圧利得を確保することが困難となる。そのため、特許文献１および特許文献２に記載のオフセット電圧補償型センスアンプを微細プロセスで実現するのは、困難であるという問題があった。
本発明は、ワード線に接続され、データの読出しを行う複数のメモリセルと、前記複数のメモリセルのそれぞれに接続された複数のビット線対と、プリチャージ信号に応じて、前記複数のビット線対をプリチャージするプリチャージ回路と、カラム選択信号に応じて、前記複数のビット線対の１つを選択するカラムセレクタと、入力端子対が前記カラムセレクタに接続され、センスアンプ活性化信号に応じて活性化するセンスアンプ回路と、を有する半導体記憶装置であって、前記センスアンプ回路に接続され、重み付け制御信号に応じて、前記センスアンプ回路のオフセット電圧を調整するオフセット電圧調整回路と、前記センスアンプ回路の出力端子対に接続され、活性化した前記センスアンプ回路の出力に応じた値の重み付け制御信号を出力する重み付け制御回路と、を有する半導体記憶装置である。
本発明にかかる半導体記憶装置は、重み付け制御回路が、活性化したセンスアンプ回路の出力に応じた値の重み付け制御信号を出力し、オフセット電圧調整回路が、その重み付け制御信号に応じて、センスアンプ回路のオフセット電圧を調整する。このように、センスアンプ回路のオフセット電圧を低減するために、センスアンプ回路自身を用いた判定操作を行っており増幅操作を必要としない。その結果、アナログ増幅器を必要としない。
本発明にかかるセンスアンプ回路は、アナログ増幅器を必要としないため、微細プロセスへの適合性が容易となる。
実施の形態１にかかるＳＲＡＭの構成である。 実施の形態１にかかるセンスアンプ回路及びオフセット電圧調整回路の第１の構成である。 実施の形態１にかかるセンスアンプ回路及びオフセット電圧調整回路の第２の構成である。 実施の形態１にかかるセンスアンプ回路及びオフセット電圧調整回路の第３の構成である。 実施の形態１にかかるセンスアンプ回路及びオフセット電圧調整回路の第４の構成である。 実施の形態１にかかる重み付け制御回路の構成である。 実施の形態１にかかる重み付け制御回路の詳細な構成である。 実施の形態１にかかる重み付け制御回路の動作を説明する真理値表である。 実施の形態１にかかるＳＲＡＭの動作を説明するタイミングチャートである。 実施の形態１にかかるＳＲＡＭの動作を説明するフローチャートである。 実施の形態１にかかるＳＲＡＭの効果を説明する模式図である。 実施の形態２にかかるＳＲＡＭの構成である。 実施の形態２にかかるセンスアンプ回路及びオフセット電圧調整回路の第１の構成である。 実施の形態２にかかるセンスアンプ回路及びオフセット電圧調整回路の第２の構成である。 実施の形態３にかかるＳＲＡＭの構成である。 実施の形態３にかかるパルス生成回路の構成である。 実施の形態３にかかる重み付け制御回路の動作を説明する真理値表である。 実施の形態３にかかるＳＲＡＭの動作を説明するタイミングチャートである。 実施の形態３にかかるＳＲＡＭのオフセット電圧判定動作を詳細に説明するタイミングチャートである。 実施の形態３にかかるＳＲＡＭのオフセット電圧判定動作を詳細に説明するタイミングチャートである。 実施の形態３にかかるＳＲＡＭの動作を説明するフローチャートである。 実施の形態３にかかるＳＲＡＭの効果を説明する模式図である。 実施の形態４にかかるＳＲＡＭの構成である。 実施の形態５にかかるＳＲＡＭの構成である。 実施の形態５にかかるセンスアンプ回路及びオフセット電圧調整回路の第１の構成である。 実施の形態５にかかるセンスアンプ回路及びオフセット電圧調整回路の第２の構成である。 実施の形態５にかかるセンスアンプ回路及びオフセット電圧調整回路の第３の構成である。 実施の形態５にかかるセンスアンプ回路及びオフセット電圧調整回路の第４の構成である。 実施の形態５にかかる重み付け制御回路の構成である。 実施の形態５にかかる重み付け制御回路の詳細な構成である。 実施の形態５にかかる重み付け制御回路の動作を説明する真理値表である。 実施の形態５にかかるＳＲＡＭの動作を説明するするタイミングチャートである。 実施の形態５にかかるＳＲＡＭの動作を説明するフローチャートである。 実施の形態５にかかるＳＲＡＭの効果を説明する模式図である。 実施の形態６にかかるＳＲＡＭの構成である。 実施の形態６にかかるセンスアンプ回路及びオフセット電圧調整回路の第１の構成である。 実施の形態６にかかるセンスアンプ回路及びオフセット電圧調整回路の第２の構成である。 従来のＳＲＡＭの構成である。
（発明の実施の形態１）
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を半導体記憶装置の一例としてＳＲＡＭに適用したものである。図１に本実施の形態１にかかるＳＲＡＭ１００の構成を示す。図１に示すように、ＳＲＡＭ１００は、メモリセルアレイ１１０と、プリチャージ回路ＰＣＵ０〜ＰＣＵｎ−１（ｎ：１以上の整数）と、カラムセレクタ１３０と、センスアンプ回路１４０と、オフセット電圧調整回路１５０と、重み付け制御回路１６０とを有する。
メモリセルアレイ１１０は、マトリクス状に複数のＳＲＡＭセルＣＥＬＬが配置されている。これらＳＲＡＭセルは、横方向に各ワード線ＷＬ０〜ＷＬｍ−１（ｍ：１以上の整数）で接続され、縦方向にビット線対ＢＬ１、ＢＬＢ１〜ＢＬｎ−１、ＢＬＢ１ｎ−１で接続されている。
プリチャージ回路ＰＣＵ１〜ＰＣＵｎ−１は、それぞれ対応するビット線対ＢＬ１、ＢＬＢ１〜ＢＬｎ−１、ＢＬＢ１ｎ−１に接続される。そして、プリチャージ信号ＰＣに応じてそれぞれビット線対ＢＬ１、ＢＬＢ１〜ＢＬｎ−１、ＢＬＢ１ｎ−１を所定の電位にプリチャージする。
カラムセレクタ１３０は、ビット線対ＢＬ１、ＢＬＢ１〜ＢＬｎ−１、ＢＬＢ１ｎ−１と接続される。入力されるｎビットのカラム選択信号ＹＳ[ｎ−１：０]に応じて、ビット線対ＢＬ１、ＢＬＢ１〜ＢＬｎ−１、ＢＬＢ１ｎ−１うち１対を選択する。そして、選択したビット線対と後述するセンスアンプ回路１４０を導通させる。
センスアンプ回路１４０は、カラムセレクタ１３０とセンスアンプ入力端子対ＩＮ、ＩＮＢで接続される。また、センスアンプ回路１４０は、センスアンプ活性化信号ＳＥに応じて、活性化される。よって、センスアンプ回路１４０は、カラムセレクタ１３０が選択するビット線対の電位をセンスアンプ入力端子対ＩＮ、ＩＮＢに入力し、その選択ビット線対の電位に応じて出力データＯＵＴ、ＯＵＴＢを出力する。
オフセット電圧調整回路１５０は、センスアンプ回路１４０の出力に接続される。また、オフセット電圧調整回路１５０は、重み付け制御回路１６０が出力する重み付け制御信号Ｚ１、Ｚ２に応じて、後述する重み付け設定操作が行われる。このオフセット電圧調整回路１５０により、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けが設定される。
重み付け制御回路１６０は、センスアンプ回路１４０の出力に接続される。また、重み付け制御活性化信号ＬＥにより活性化される。重み付け制御回路１６０は、後述するセンスアンプ回路１４０のオフセット電圧判定を行い、その結果に基づいて重み付け制御信号Ｚ１、Ｚ２を出力する。この重み付け制御信号Ｚ１、Ｚ２によりオフセット電圧調整回路１５０を制御し、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けを設定する。
ここで、上記オフセット電圧判定の原理を説明する。まず、センスアンプ回路１４０により、センスアンプ入力端子対ＩＮＢ、ＩＮの入力電位をそれぞれ電源電圧ＶＤＤにプリチャージする。そして、この状態でセンスアンプ活性化信号ＳＥを立ち上げ、センスアンプ回路１４０を活性化する。このとき、オフセット電圧の符号、および、センスアンプ回路１４０の入力端子対のどちらにオフセット電圧が挿入されているかに応じて、センスアンプ回路１４０の出力データＯＵＴ、ＯＵＴＢとして、「０」または「１」が現れる。重み付け制御回路１６０は、この出力データの値からセンスアンプ回路１４０のオフセット電圧を判定する。以下では、これをオフセット電圧判定操作と呼ぶ。
上記オフセット電圧の判定結果に基づき、重み付け制御回路１６０は、オフセット電圧調整回路１５０を制御し、オフセット電圧を低減するようにセンスアンプ回路１４０の左右の駆動能力を変更する。このことで、センスアンプ回路１４０のオフセット電圧を低減する。以下では、これを重み付け設定操作と呼ぶ。なお、本実施の形態１の重み付け設定に関する具体的な動作は後述する。
図２にセンスアンプ回路１４０とオフセット電圧調整回路１５０の接続関係と詳細な構成を示す。図２に示すように、センスアンプ回路１４０は、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０５と、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２と、プリチャージスイッチ回路１４１、１４２とを有する。
ＰＭＯＳトランジスタＭＰ１０１は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０１、ゲートがノードＮ１０２に接続される。ＰＭＯＳトランジスタＭＰ１０２は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０２、ゲートがノードＮ１０１に接続される。
ＮＭＯＳトランジスタＭＮ１０１は、ドレインがノードＮ１０１、ソースがノードＮ１０３、ゲートがノードＮ１０２に接続される。ＮＭＯＳトランジスタＭＮ１０２は、ドレインがノードＮ１０２、ソースがノードＮ１０４、ゲートがノードＮ１０１に接続される。
ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、ラッチ回路を構成する。
ＮＭＯＳトランジスタＭＮ１０３は、ドレインがノードＮ１０３、ソースがノードＮ１０５に接続される。また、ゲートにはセンスアンプ入力信号ＩＮＢが入力される。ＮＭＯＳトランジスタＭＮ１０４は、ドレインがノードＮ１０４、ソースがノードＮ１０５に接続される。また、ゲートにはセンスアンプ入力信号ＩＮが入力される。ＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０４は、センスアンプ回路１４０の入力トランジスタを構成する。
ＮＭＯＳトランジスタＭＮ１０５は、ドレインがノードＮ１０５、ソースが接地電圧端子ＶＳＳに接続される。また、ゲートにはセンスアンプ活性化信号ＳＥが入力される。ＮＭＯＳトランジスタＭＮ１０５がセンスアンプ活性化信号ＳＥに応じてオン状態となると、センスアンプ回路１４０が活性化される。
プリチャージスイッチ回路１４１は、一端が電源電圧端子ＶＤＤ、他端がノードＮ１０１に接続される。プリチャージスイッチ回路１４１は、センスアンプ活性化信号ＳＥの反転信号により駆動される。プリチャージスイッチ回路１４２は、一端が電源電圧端子ＶＤＤ、他端がノードＮ１０２に接続される。プリチャージスイッチ回路１４２は、センスアンプ活性化信号ＳＥの反転信号により駆動される。
なお、ノードＮ１０１、Ｎ１０２は、それぞれセンスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢとなる。また、便宜上、符号「ＯＵＴ」、「ＯＵＴＢ」は、端子名を示すと同時に、出力端子ＯＵＴ、ＯＵＴＢに現れる出力データ、もしくは、その電位を示すものとする。
オフセット電圧調整回路１５０は、スイッチ回路１５１、１５２と、負荷容量Ｃ１０１、Ｃ１０２とを有する。スイッチ回路１５１は、一端がノードＮ１０１、他端がノードＮ１０６に接続される。スイッチ回路１５１は、重み付け制御信号Ｚ２により駆動される。負荷容量Ｃ１０１は、一端がノードＮ１０６、他端が接地電圧端子ＶＳＳに接続される。スイッチ回路１５２は、一端がノードＮ１０２、他端がノードＮ１０７に接続される。スイッチ回路１５２は、重み付け制御信号Ｚ１により駆動される。負荷容量Ｃ１０２は、一端がノードＮ１０７、他端が接地電圧端子ＶＳＳに接続される。
負荷容量Ｃ１０１、Ｃ１０２の容量値は、例えば、ＳＲＡＭ１００に複数のセンスアンプ回路が搭載されているとすると、その複数のセンスアンプ回路のオフセット電圧の最大の値が、重み付け設定操作を行うことで、５０％まで低減される容量値とする。なお、この容量値は一例であり、５０％という値に制限されない。
図３に、図２のセンスアンプ回路１４０と、オフセット電圧調整回路１５０の代替構成であるオフセット電圧調整回路１５１とを示す。センスアンプ回路１４０は、図２と同様であるため、説明を省略する。オフセット電圧調整回路１５１は、ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７と、インバータＩＮＶ１０１、ＩＮＶ１０２とを有する。
インバータＩＮＶ１０１は、入力端子に重み付け制御信号Ｚ２を入力する。また、インバータＩＮＶ１０１は、出力端子がノードＮ１０８に接続される。インバータＩＮＶ１０２は、入力端子に重み付け制御信号Ｚ１を入力する。また、インバータＩＮＶ１０２は、出力端子がノードＮ１０９に接続される。
ＮＭＯＳトランジスタＭＮ１０６は、ソースとドレインがノードＮ１０８、ゲートがノードＮ１０１に接続される。また、ＮＭＯＳトランジスタＭＮ１０６の基板電位は、接地電圧端子ＶＳＳから接地電圧ＶＳＳが印加される。ＮＭＯＳトランジスタＭＮ１０７は、ソースとドレインがノードＮ１０９、ゲートがノードＮ１０２に接続される。また、ＮＭＯＳトランジスタＭＮ１０７の基板電位は、接地電圧端子ＶＳＳから接地電圧ＶＳＳが印加される。
オフセット電圧調整回路１５１では、ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のゲート容量を図２のオフセット電圧調整回路１５０の負荷容量Ｃ１０１、Ｃ１０２の代替として用いている。
本構成を用いる場合、図２のオフセット電圧調整回路１５０の構成と比較して、スイッチ回路１５１、１５２を不要とすることができる。そのため、オフセット電圧調整回路１５０よりもオフセット電圧調整回路１５１の方が回路面積を削減できる利点がある。
更に、ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のゲート面積は、例えば、ＳＲＡＭ１００に複数のセンスアンプ回路が搭載されているとすると、その複数のセンスアンプ回路のオフセット電圧の最大の値が、重み付け設定操作を行うことで、５０％まで低減される寸法とする。なお、この寸法は一例であり、５０％という値に制限されない。
図４に、図２とは別のバリエーションのセンスアンプ回路１４０と、オフセット電圧調整回路１５０の接続関係と詳細な構成を示す。図４に示すように、センスアンプ回路１４０は、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＭＮ１０５と、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２と、プリチャージスイッチ回路１４１、１４２とを有する。なお、図４に示された符号のうち、図２と同じ符号を付した構成は、図２と同じか又は類似の構成を示している。図４と図２の構成で異なるのは、ＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０４が削除されており、更に、プリチャージスイッチ回路１４１の一端にセンスアンプ入力信号ＩＮ、プリチャージスイッチ回路１４２の一端にセンスアンプ入力信号ＩＮＢが印加されている点である。なお、負荷容量Ｃ１０１、Ｃ１０２の容量値は図２の回路と同様、例えば、ＳＲＡＭ１００に複数のセンスアンプ回路が搭載される場合、その複数のセンスアンプ回路のオフセット電圧の最大の値が、重み付け設定操作を行うことで、５０％まで低減される容量値とする。なお、この容量値も一例であり、５０％という値に制限されない。
図５に、図４のセンスアンプ回路１４０と、オフセット電圧調整回路１５０の代替構成であるオフセット電圧調整回路１５１とを示す。センスアンプ回路１４０は、図４と同様であるため、説明を省略する。オフセット電圧調整回路１５１は、ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７と、インバータＩＮＶ１０１、ＩＮＶ１０２とを有する。
インバータＩＮＶ１０１は、入力端子に重み付け制御信号Ｚ２を入力する。また、インバータＩＮＶ１０１は、出力端子がノードＮ１０８に接続される。インバータＩＮＶ１０２は、入力端子に重み付け制御信号Ｚ１を入力する。また、インバータＩＮＶ１０２は、出力端子がノードＮ１０９に接続される。
ＮＭＯＳトランジスタＭＮ１０６は、ソースとドレインがノードＮ１０８、ゲートがノードＮ１０１に接続される。また、ＮＭＯＳトランジスタＭＮ１０６の基板電位は、接地電圧端子ＶＳＳから接地電圧ＶＳＳが印加される。ＮＭＯＳトランジスタＭＮ１０７は、ソースとドレインがノードＮ１０９、ゲートがノードＮ１０２に接続される。また、ＮＭＯＳトランジスタＭＮ１０７の基板電位は、接地電圧端子ＶＳＳから接地電圧ＶＳＳが印加される。
オフセット電圧調整回路１５１では、ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のゲート容量を図４のオフセット電圧調整回路１５０の負荷容量Ｃ１０１、Ｃ１０２の代替として用いている。
本構成を用いる場合、図４のオフセット電圧調整回路１５０の構成と比較して、スイッチ回路１５１、１５２を不要とすることができる。そのため、オフセット電圧調整回路１５０よりもオフセット電圧調整回路１５１の方が回路面積を削減できる利点がる。
更に、ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のゲート面積は、例えば、ＳＲＡＭ１００に複数のセンスアンプ回路が搭載されているとすると、その複数のセンスアンプ回路のオフセット電圧の最大の値が、重み付け設定操作を行うことで、５０％まで低減される寸法とする。なお、この寸法は一例であり、５０％という値に制限されない。
図６に、重み付け制御回路１６０の構成を示す。図６に示すように、重み付け制御回路１６０は、遷移検出器１６１、１６２と、ラッチ回路１６３、１６４とを有する。遷移検出器１６１、１６２は、それぞれ出力端子ＯＵＴ、ＯＵＴＢと接続される。ラッチ回路１６３、１６４は、それぞれ遷移検出器１６１、１６２と接続される。また、重み付け制御活性化信号ＬＥとリセット信号ＲＳＢを入力する。また、ラッチ回路１６３、１６４は、それぞれ重み付け制御信号Ｚ１、Ｚ２を出力する。
図７に、重み付け制御回路１６０のさらに詳細な構成を示す。図７示すように遷移検出器１６１、１６２は、それぞれインバータＩＶ１６１、ＩＶ１６２を有する。インバータＩＶ１６１、ＩＶ１６２は、それぞれ通常より論理しきい値が低めに設定されている。インバータＩＶ１６１、ＩＶ１６２の論理しきい値は、例えば、それぞれ電源電圧ＶＤＤの４０％程度に設定される。
ラッチ回路１６３は、ＮＡＮＤ回路ＮＡＮＤ１６３ａ、ＮＡＮＤ１６３ｂ、ＮＡＮＤ１６３ｃを有する。
ＮＡＮＤ回路ＮＡＮＤ１６３ａは、一方の入力端子に重み付け制御活性化信号ＬＥ、他方の入力端子にインバータＩＶ１６１の出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ１６３ａは、ＮＡＮＤ回路ＮＡＮＤ１６３ｃの一方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ１６３ｂは、一方の入力端子にリセット信号ＲＳＢ、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ１６３ｃの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ１６３ｂは、ＮＡＮＤ回路ＮＡＮＤ１６３ｃの他方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ１６３ｃは、一方の入力端子にＮＡＮＤ回路ＮＡＮＤ１６３ａの出力信号、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ１６３ｂの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ１６３ｃは、出力信号として重み付け制御信号Ｚ１を出力する。
ラッチ回路１６４は、ＮＡＮＤ回路ＮＡＮＤ１６４ａ、ＮＡＮＤ１６４ｂ、ＮＡＮＤ１６４ｃを有する。
ＮＡＮＤ回路ＮＡＮＤ１６４ａは、一方の入力端子に重み付け制御活性化信号ＬＥ、他方の入力端子にインバータＩＶ１６２の出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ１６４ａは、ＮＡＮＤ回路ＮＡＮＤ１６４ｃの一方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ１６４ｂは、一方の入力端子にリセット信号ＲＳＢ、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ１６４ｃの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ１６４ｂは、ＮＡＮＤ回路ＮＡＮＤ１６４ｃの他方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ１６４ｃは、一方の入力端子にＮＡＮＤ回路ＮＡＮＤ１６４ａの出力信号、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ１６４ｂの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ１６４ｃは、出力信号として重み付け制御信号Ｚ２を出力する。
このような構成の重み付け制御回路１６０は、図８に示す真理値表に従う論理動作を行う。まず、リセット信号ＲＳＢの値が「０」（ロウレベル）、重み付け制御活性化信号ＬＥの値が「０」、かつ、出力データＯＵＴ、ＯＵＴＢの値がともに「１」の場合は、重み付け制御信号Ｚ１、Ｚ２は、それぞれ値が「０」となる。これを以下では、ラッチ回路のリセット動作と呼ぶ。また、リセット信号ＲＳＢの値が「０」の場合において、上記以外の重み付け制御活性化信号ＬＥと出力データＯＵＴ、ＯＵＴＢのその他の値の組合せを全て禁止入力とする。
リセット信号ＲＳＢの値が「１」（ハイレベル）、かつ、重み付け制御活性化信号ＬＥの値が「１」の場合、出力データＯＵＴ、ＯＵＴＢの値に応じて、図８に示す重み付け制御信号Ｚ１、Ｚ２を出力する。例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」の場合、重み付け制御信号Ｚ１、Ｚ２の値がそれぞれ「１」、「０」となる。また、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」の場合、重み付け制御信号Ｚ１、Ｚ２の値がそれぞれ「０」、「１」となる。同時に、重み付け制御信号Ｚ１、Ｚ２の値がラッチ回路１６３、１６４に記憶される。これを以下では、ラッチ回路のラッチ動作と呼ぶ。なお、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「０」及び「１」、「１」の場合を、後述する理由により禁止入力とする。
リセット信号ＲＳＢの値が「１」、かつ、重み付け制御活性化信号ＬＥの値が「０」の場合、ラッチ回路１６３、１６４は、出力データＯＵＴ、ＯＵＴＢの値によらず現状の重み付け制御信号Ｚ１、Ｚ２の値を保持する。
以上のＳＲＡＭ１００の動作タイミングチャートを図９に示す。この図９に示す動作タイミングチャートを基にＳＲＡＭ１００の動作を説明する。なお、本例ではワード線ＷＬ０及びビット線対ＢＬ０、ＢＬＢ０に接続されているＳＲＡＭセルＣＥＬＬのデータを読み出すものとする。つまり、ワード線ＷＬ０〜ＷＬｎ−１のうちワード線ＷＬ０が選択され、カラム選択信号ＹＳ[ｎ−１：０]に応じて、カラムセレクタ１３０がビット線対ＢＬ０、ＢＬＢ０を選択する。また、プリチャージ信号ＰＣがロウレベルの期間において、カラムセレクタ１３０によって導通し、選択されたセンスアンプの入力端子対ＩＮＢ、ＩＮがビット線とともにそれぞれ電源電圧ＶＤＤにプリチャージされる。
図９に示すように、時刻ｔ１以前において、プリチャージ回路ＰＣＵ０により、ビット線対ＢＬ０、ＢＬＢ０は電源電圧ＶＤＤにプリチャージされている。このとき、重み付け制御活性化信号ＬＥ、リセット信号ＲＳＢの値を「０」とする。このことにより、重み付け制御回路１６０を構成するラッチ回路１６３、１６４のリセット動作が行われ、重み付け制御信号Ｚ１、Ｚ２は、値が共に「０」となる。
次に、時刻ｔ１で、ワード線ＷＬ０のワード信号が活性化される。選択ＳＲＡＭセルＣＥＬＬに保持されているデータに応じて、ビット線ＢＬ０、ＢＬＢ０の一方の電位が徐々に降下し始める。また、カラムセレクタ１３０がカラム選択信号ＹＳ[ｎ−１：０]に応じてビット線対ＢＬ０、ＢＬＢ０を選択する。このため、センスアンプ回路１４０の入力端子対とビット線対ＢＬ０、ＢＬＢ０が接続される。
また、時刻ｔ１において上記ワード信号を活性化すると同時に、リセット信号ＲＳＢ、および、センスアンプ活性化信号ＳＥを立ち上げる。センスアンプ活性化信号ＳＥがハイレベルとなり、センスアンプ回路１４０が活性化する。このとき、ビット線ＢＬ０、ＢＬＢ０の一方の電位は、センスアンプ回路１４０のセンス動作を開始する論理しきい値まで降下していないため、センスアンプ入力端子対ＩＮＢ、ＩＮには、両方とも論理信号としてハイレベルが入力されている。このことより、センスアンプ回路１４０のオフセット電圧の符号に応じ、出力データＯＵＴとして「０」または「１」が出力される。この動作がオフセット電圧判定動作となる。なお、出力データＯＵＴＢには出力データＯＵＴの反転信号が出力される。
また、上記センスアンプ回路の活性化と同時に、重み付け制御活性化信号ＬＥを立ち上げる。このことにより、重み付け制御回路１６０を構成するラッチ回路１６３、１６４においてラッチ動作が行われる。このため、出力データＯＵＴ、ＯＵＴＢがラッチ回路１６３、１６４に記憶されるとともに、重み付け制御信号Ｚ１、Ｚ２を出力する。この論理動作は、上述した図８に示す真理値表に従う。例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（０、１）となる。よって、重み付け制御信号Ｚ２によって駆動されるスイッチ回路１５１が導通し、ノードＮ１０１と負荷容量Ｃ１０１とが電気的に接続される。このため、センスアンプ回路１４０の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力が低下する。以下では必要に応じて、この出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力の低下を「重み付け設定×（−１）」と称す。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
逆に、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（１、０）となる。よって、重み付け制御信号Ｚ１によって駆動されるスイッチ回路１５２が導通し、ノードＮ１０２と負荷容量Ｃ１０２とが電気的に接続される。このため、センスアンプ回路１４０の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力が低下する。以下では必要に応じて、この出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力の低下を「重み付け設定×１」と称す。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
次に、時刻ｔ２において、重み付け制御活性化信号ＬＥ、センスアンプ活性化信号ＳＥを立ち下げる。このことにより、重み付け制御回路１６０を構成するラッチ回路１６３、１６４においてラッチ動作が終了し、センスアンプ回路１４０が再初期化される。以降、ラッチ回路１６３、１６４は、図８の真理値表に示すように出力データＯＵＴ、ＯＵＴＢの値によらず重み付け制御信号Ｚ１、Ｚ２の値を保持する。
なお、オフセット電圧調整回路１５０の代わりにオフセット電圧調整回路１５１を用いた場合の動作でも同様である。以下、オフセット電圧調整回路１５１を用いた場合の時刻ｔ１以降の動作を説明する。
センスアンプ回路１４０の活性化と同時に、重み付け制御活性化信号ＬＥを立ち上げる。このことにより、重み付け制御回路１６０を構成するラッチ回路１６３、１６４が、上述した図８に示す真理値表に従うラッチ動作を行う。例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（０、１）となる。よって、重み付け制御信号Ｚ２が入力されるインバータＩＮＶ１０１が反転信号「０」を出力する。インバータＩＮＶ１０１の出力信号によりＮＭＯＳトランジスタＭＮ１０６のドレイン及びソース電位が制御される。インバータＩＮＶ１０１が「０」を出力する場合、ＮＭＯＳトランジスタＭＮ１０６がオンする。よって、ＮＭＯＳトランジスタＭＮ１０６のゲート容量がセンスアンプ回路１４０の出力端子に接続されたことと等価になる。このため、センスアンプ回路１４０の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力が低下する。以下では必要に応じて、この出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力の低下を「重み付け設定×（−１）」と称す。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
逆に、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（１、０）となる。よって、重み付け制御信号Ｚ１が入力されるインバータＩＮＶ１０２が反転信号「０」を出力する。インバータＩＮＶ１０２の出力信号によりＮＭＯＳトランジスタＭＮ１０７のドレイン及びソース電位が制御される。インバータＩＮＶ１０２が「０」を出力する場合、ＮＭＯＳトランジスタＭＮ１０７がオンする。よって、ＮＭＯＳトランジスタＭＮ１０７のゲート容量がセンスアンプ回路１４０の出力端子に接続されたことと等価になる。このため、センスアンプ回路１４０の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力が低下する。以下では必要に応じて、この出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力の低下を「重み付け設定×１」と称す。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
このように、重み付け制御回路１６０の重み付け制御信号Ｚ１、Ｚ２により、センスアンプ回路１４０のオフセット電圧を低減するように、負荷容量Ｃ１０１、Ｃ１０２またはトランジスタＭＮ１０６、ＭＮ１０７と、ノードＮ１０１、Ｎ１０２との接続が切り替えられる。この動作が本実施の形態１の重み付け設定操作となる。
センスアンプ回路１４０を活性化してから十分な時間の経過後、センスアンプ回路１４０が正常動作している場合、出力データＯＵＴ、ＯＵＴＢは互いに反転信号として確定する。したがって、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「０」あるいは「１」、「１」となる組合せは生じない。
上記オフセット電圧判定および重み付け設定操作の完了後、選択ＳＲＡＭセルＣＥＬＬの実際の読出しデータの判定操作に移行する。つまり、時刻ｔ３で、センスアンプ活性化信号ＳＥを立ち上げると、センスアンプ回路１４０の出力に、選択ＳＲＡＭセルＣＥＬＬが保持しているデータに応じた読出しデータが現れる。
以上より、本実施の形態１のオフセット電圧判定動作及び重み付け設定操作を図１０に示すフローチャートに示す。図１０に示すように、まず、プリチャージ回路ＰＣＵ０〜ＰＣＵｎ−１により、ビット線対ＢＬ０、ＢＬＢ０〜ＢＬｎ−１、ＢＬＢｎ−１が電源電圧ＶＤＤにプリチャージされる（Ｓ１０１）。次に、オフセット電圧判定を行うため、センスアンプ回路１４０を活性化する（Ｓ１０２）。
このとき、重み付け制御回路１６０は、オフセット電圧判定として、出力データＯＵＴの値が「１」もしくは「０」を判定する（Ｓ１０３）。出力データＯＵＴの値が「１」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（０、１）となり、オフセット電圧調整回路１５０を重み付け設定×（−１）とする（Ｓ１０４）。出力データＯＵＴの値が「０」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（１、０）となり、オフセット電圧調整回路１５０を重み付け設定×１とする（Ｓ１０５）。
その後、選択ＳＲＡＭセルＣＥＬＬからの読み出しデータの判定が行われる（Ｓ１０６）。
以上説明した本実施の形態１のオフセット電圧低減効果を説明するための模式図を図１１に示す。図１１の「Ｖｏｓ」はセンスアンプ回路１４０のオフセット電圧を表し、Ｖｏｓ＞０の場合、出力端子ＯＵＴの方が出力端子ＯＵＴＢより高いオフセット電圧を有するものとする。これとは逆にＶｏｓ＜０の場合、出力端子ＯＵＴの方が出力端子ＯＵＴＢより低いオフセット電圧を有するものとする。
まず図１１のパターンＡに示す、Ｖｏｓ＞０（出力端子ＯＵＴの方が出力端子ＯＵＴＢより高いオフセット電圧を有する）で、且つ、オフセット電圧判定時に出力データＯＵＴが「１」であった場合を考える。この場合、重み付け設定×（−１）が行われることで、センスアンプ回路１４０の実効的なオフセット電圧が低下する。そして、読み出しデータ判定時に、この実効的に低下したオフセット電圧でセンスアンプ回路１４０が動作する。
また、図１１のパターンＢに示す、Ｖｏｓ＜０（出力端子ＯＵＴの方が出力端子ＯＵＴＢより低いオフセット電圧を有する）で、且つ、オフセット電圧判定時に出力データＯＵＴが「０」であった場合を考える。この場合、重み付け設定×１が行われることで、センスアンプ回路１４０の実効的なオフセット電圧が低下する。そして、読み出しデータ判定時に、この実効的に低下したオフセット電圧でセンスアンプ回路１４０が動作する。
以上、本実施の形態１のＳＲＡＭ１００では、ＳＲＡＭセルＣＥＬＬの保持データの読み出し判定動作前に、上述したオフセット電圧判定及び重み付け設定操作を行う。このことで、ＳＲＡＭセルＣＥＬＬの保持データの読み出し判定動作時において、センスアンプ回路１４０の実効的なオフセット電圧を低減させている。この結果、ビット線遅延を低減し、ＳＲＡＭ１００の動作速度の低下を回避することができる。
ここで、特許文献１、２の従来技術では、アナログ増幅器を利用しており、半導体製造プロセスの微細化により、トランジスタのゲート長が縮小するとアナログ増幅器において高電圧利得を確保することが困難となっていた。また、ＬＳＩの低電圧化が進むと、アナログ増幅器の信号振幅範囲が減少する。加えて、アナログ増幅器においては、バイアス電流を消費する。そのため、微細プロセスでの実現や低電圧・低消費電力化が困難であるという問題があった。
しかし、本実施の形態１のＳＲＡＭ１００では、オフセット電圧を低減するためにセンスアンプ自身を用いて、オフセット電圧判定操作を行う。このため、増幅操作を必要とせず、その結果、アナログ増幅器を必要としない。そのため、微細プロセスへの適合性や低電圧・低消費電力動作に優れており、従来技術での問題も解決することができる。
なお、本実施の形態１では、オフセット電圧判定・重み付け設定操作を行うと、上述したようにオフセット電圧の大きいセンスアンプに対しては、オフセット電圧を低減する効果がある。
ここで、図１１のパターンＣに示すように、Ｖｏｓ＞０で、且つ、オフセット電圧判定時に出力データＯＵＴが「０」であった場合、Ｖｏｓ＞０であるにもかかわらず、オフセット電圧判定時に出力データＯＵＴが「０」となっている。これは、センスアンプ回路１４０のオフセット電圧が非常に小さいことが想定される。しかし、出力データＯＵＴが「０」となるため、重み付け設定×１が行われてしまう。このため、センスアンプ回路１４０のオフセット電圧が逆に増加してしまう。
同様に、図１１のパターンＤでも、Ｖｏｓ＜０であるにもかかわらず、オフセット電圧判定時に出力データＯＵＴが「１」となる。このため、センスアンプ回路１４０のオフセット電圧が非常に小さいことが想定される。しかし、この場合であっても、出力データＯＵＴが「１」となるため、重み付け設定×（−１）が行われてしまう。このため、センスアンプ回路１４０のオフセット電圧が増加してしまう。
このように、本実施の形態１において、オフセット電圧の小さいセンスアンプ回路に対しては、大きなオフセット電圧を与えてしまう可能性がある。しかし、ここで、ＳＲＡＭ１００の全体の動作速度は、オフセット電圧が最も大きいセンスアンプにより決定される。このため、本実施の形態１のＳＲＡＭ１００では、オフセット電圧の大きいセンスアンプのオフセット電圧を低減し、結果としてＳＲＡＭ１００全体の動作速度を向上させることができるため、ほぼ問題とならない。
（発明の実施の形態２）
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明をＳＲＡＭに適用したものである。図１０に本実施の形態２にかかるＳＲＡＭ２００の構成を示す。図１２に示すように、ＳＲＡＭ２００は、メモリセルアレイ１１０と、プリチャージ回路ＰＣＵ１〜ＰＣＵｎ−１と、カラムセレクタ１３０と、センスアンプ回路１４０と、オフセット電圧調整回路２５０と、重み付け制御回路１６０とを有する。なお、図１２に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１に対して、本実施の形態２の異なる点は、オフセット電圧調整回路２５０の構成及び接続場所である。よって、本実施の形態２では、その相違する箇所を重点的に説明し、実施の形態１と同様の構成は説明を省略する。
図１２に示すように、オフセット電圧調整回路２５０がセンスアンプ回路１４０のセンスアンプ入力端子対ＩＮ、ＩＮＢに接続される。また、オフセット電圧調整回路２５０は、重み付け制御回路１６０が出力する重み付け制御信号Ｚ１、Ｚ２の反転信号であるＺ１Ｂ、Ｚ２Ｂ（以降、重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂと称す）に応じて、後述する重み付け設定操作が行われる。このオフセット電圧調整回路２５０により、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けが設定される。
重み付け制御回路１６０は、実施の形態１と同様センスアンプ回路１４０の出力に接続される。また、重み付け制御活性化信号ＬＥにより活性化される。本実施の形態２の重み付け制御回路１６０は、センスアンプ回路１４０のオフセット電圧判定を行い、その結果に基づいて重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂをオフセット電圧調整回路２５０に出力する。この重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂによりオフセット電圧調整回路２５０を制御し、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けを設定する。
図１３にセンスアンプ回路１４０とオフセット電圧調整回路２５０の接続関係と詳細な構成を示す。なお、センスアンプ回路１４０の構成は図２と同様のため、詳細な説明は省略する。図１３に示すように、オフセット電圧調整回路２５０は、スイッチ回路２５１、２５２と、ＮＭＯＳトランジスタＭＮ２５１、ＭＮ２５２とを有する。スイッチ回路２５１は、一端がノードＮ１０３、他端がノードＮ２０６に接続される。スイッチ回路２５１は、重み付け制御信号Ｚ２Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ２５１はドレインがノードＮ２０６、ソースがノードＮ１０５、ゲートがセンスアンプ入力端子ＩＮＢに接続される。また、ＮＭＯＳトランジスタＭＮ２５１のゲート幅は、例えば、センスアンプ回路１４０のＮＭＯＳトランジスタＭＮ１０３のゲート幅と同じ値に定める。但し、このゲート幅の値は一例であり、特にこれに制限されない。
スイッチ回路２５２は、一端がノードＮ１０４、他端がノードＮ２０７に接続される。スイッチ回路２５２は、重み付け制御信号Ｚ１Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ２５２はドレインがノードＮ２０７、ソースがノードＮ１０５、ゲートがセンスアンプ入力端子ＩＮに接続される。また、ＮＭＯＳトランジスタＭＮ２５２のゲート幅は、例えば、センスアンプ回路１４０のＮＭＯＳトランジスタＭＮ１０４のゲート幅と同じ値に定める。但し、このゲート幅の値は一例であり、特にこれに制限されない。
図１４に、図１３と同様の構成のオフセット電圧調整回路２５０を用い、図１３とは別バリエーションのセンスアンプ回路１４０と接続する構成を示す。なお、センスアンプ回路１４０の構成は図３と同様のため、詳細な説明は省略する。図１４に示すように、オフセット電圧調整回路２５０は、スイッチ回路２５１、２５２と、ＮＭＯＳトランジスタＭＮ２５１、ＭＮ２５２とを有する。
スイッチ回路２５１は、一端がノードＮ１０１、他端がノードＮ２０６に接続される。スイッチ回路２５１は、重み付け制御信号Ｚ２Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ２５１はドレインがノードＮ２０６、ソースがノードＮ１０５、ゲートがノードＮ１０２に接続される。また、ＮＭＯＳトランジスタＭＮ２５１のゲート幅は、例えば、センスアンプ回路１４０のＮＭＯＳトランジスタＭＮ１０３のゲート幅と同じ値に定める。但し、このゲート幅の値は一例であり、特にこれに制限されない。
スイッチ回路２５２は、一端がノードＮ１０２、他端がノードＮ２０７に接続される。スイッチ回路２５２は、重み付け制御信号Ｚ１Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ２５１はドレインがノードＮ２０７、ソースがノードＮ１０５、ゲートがノードＮ１０１に接続される。また、ＮＭＯＳトランジスタＭＮ２５２のゲート幅は、例えば、センスアンプ回路１４０のＮＭＯＳトランジスタＭＮ１０４のゲート幅と同じ値に定める。但し、このゲート幅の値は一例であり、特にこれに制限されない。
本実施の形態２に用いる重み付け制御回路１６０は、実施の形態１の図６、図７に示す回路と基本的に同じである。但し、重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂは、インバータ等を用いて、重み付け制御信号Ｚ１、Ｚ２の反転信号とする。また、本実施の形態２のＳＲＡＭ２００のタイミングチャート、フローチャートもそれぞれ、実施の形態１と同様の図９、図１０で表されため、タイミングチャート、フローチャートは省略する。
以上のＳＲＡＭ２００の動作を説明する。なお、本例でも実施の形態１と同様、ワード線ＷＬ０及びビット線対ＢＬ０、ＢＬＢ０に接続されているＳＲＡＭセルＣＥＬＬのデータを読み出すものとする。つまり、ワード線ＷＬ０〜ＷＬｎ−１のうちワード線ＷＬ０が選択され、カラム選択信号ＹＳ[ｎ−１：０]に応じて、カラムセレクタ１３０がビット線対ＢＬ０、ＢＬＢ０を選択する。また、オフセット電圧調整回路２５０、センスアンプ回路１４０構成は図１１と同様のものとする。また、プリチャージ信号ＰＣがロウレベルの期間において、カラムセレクタ１３０によって導通し、選択されたセンスアンプの入力端子対ＩＮＢ、ＩＮがビット線とともにそれぞれ電源電圧ＶＤＤにプリチャージされる。
図９に示すのと同様、時刻ｔ１以前において、プリチャージ回路ＰＣＵ０により、ビット線対ＢＬ０、ＢＬＢ０は電源電圧ＶＤＤにプリチャージされている。このとき、重み付け制御活性化信号ＬＥ、リセット信号ＲＳＢの値を「０」とする。このことにより、重み付け制御回路１６０を構成するラッチ回路１６３、１６４において、リセット動作が行われ、重み付け制御信号Ｚ１、Ｚ２は値がともに「０」となる。時刻ｔ１で、ワード線ＷＬ０のワード信号が活性化される。選択ＳＲＡＭセルＣＥＬＬに保持されているデータに応じて、ビット線ＢＬ０、ＢＬＢ０の一方の電位が徐々に降下し始める。また、カラムセレクタ１３０がカラム選択信号ＹＳ[ｎ−１：０]に応じてビット線対ＢＬ０、ＢＬＢ０を選択する。このため、センスアンプ回路１４０の入力端子対とビット線対ＢＬ０、ＢＬＢ０が接続される。
また、実施の形態１と同様、上記ワード信号の活性化と同時に、リセット信号ＲＳＢと共にセンスアンプ活性化信号ＳＥを立ち上げる。センスアンプ活性化信号ＳＥがハイレベルとなり、センスアンプ回路１４０が活性化する。このことより、センスアンプ回路１４０のオフセット電圧の符号に応じ、出力データＯＵＴとして「０」または「１」が出力される。この動作がオフセット電圧判定動作となる。
また、上記センスアンプ回路の活性化と同時に、重み付け制御活性化信号ＬＥを立ち上げる。このことにより、重み付け制御回路１６０を構成するラッチ回路１６３、１６４においてラッチ動作が行われる。このため、出力データＯＵＴ、ＯＵＴＢがラッチ回路１６３、１６４に記憶されるとともに、重み付け制御信号Ｚ１、Ｚ２を出力する。この論理動作は、図８に示す真理値表に従う。例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（０、１）となり、その反転信号である重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂは（Ｚ１Ｂ、Ｚ２Ｂ）＝（１、０）となる。よって、重み付け制御信号Ｚ２Ｂによって駆動されるスイッチ回路２５１のみが切断される。このため、センスアンプ回路１４０の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力が低下し、重み付け設定×（−１）が行われる。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
逆に、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（１、０）となり、その反転信号である重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂは（Ｚ１Ｂ、Ｚ２Ｂ）＝（０、１）となる。よって、重み付け制御信号Ｚ１Ｂによって駆動されるスイッチ回路２５２のみが切断される。このため、センスアンプ回路１４０の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力が低下し、重み付け設定×１が行われる。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。この動作が重み付け設定操作となる。
このように、重み付け制御回路１６０の重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂ（重み付け制御信号Ｚ１、Ｚ２の反転信号）により、センスアンプ回路１４０のオフセット電圧を低減するように、スイッチ回路２５１、２５２の導通、遮断が制御される。以上の動作が、本実施の形態２のオフセット電圧判定及び重み付け設定操作である。
時刻ｔ２において、重み付け制御活性化信号ＬＥ、センスアンプ活性化信号ＳＥを立ち下げる。このことにより、重み付け制御回路１６０を構成するラッチ回路１６３、１６４においてラッチ動作が終了し、センスアンプ回路１４０が再初期化される。以降、ラッチ回路１６３、１６４は、図８の真理値表に示すように出力データＯＵＴ、ＯＵＴＢの値によらず重み付け制御信号Ｚ１、Ｚ２の値を保持する。
上記オフセット電圧判定および重み付け設定操作の完了後、選択ＳＲＡＭセルＣＥＬＬの実際の読出しデータの判定操作に移行する。つまり、時刻ｔ３で、センスアンプ活性化信号ＳＥを立ち上げると、センスアンプ回路１４０の出力に、選択ＳＲＡＭセルＣＥＬＬが保持しているデータに応じた読出しデータが現れる。
以上のような構成の本実施の形態２のＳＲＡＭ２００も、実施の形態１の図１１で示したのと同様にセンスアンプ回路１４０のオフセット電圧を低減する効果を有する。
（発明の実施の形態３）
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３も、実施の形態１と同様、本発明をＳＲＡＭに適用したものである。図１５に本実施の形態３にかかるＳＲＡＭ３００の構成を示す。図１５に示すように、ＳＲＡＭ３００は、メモリセルアレイ１１０と、プリチャージ回路ＰＣＵ１〜ＰＣＵｎ−１と、カラムセレクタ１３０と、センスアンプ回路１４０と、オフセット電圧調整回路１５０と、重み付け制御回路１６０と、パルス生成回路３７０とを有する。なお、図１５に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１に対して、本実施の形態３の異なる点は、パルス生成回路３７０が付加されている点である。よって、本実施の形態３では、その相違する箇所を重点的に説明し、実施の形態１と同様の構成は説明を省略する。
図１５に示すように、パルス生成回路３７０は、制御信号ＬＥ０を入力する。パルス生成回路３７０は、制御信号ＬＥ０を入力すると、所定のパルス幅Ｔｄｌｙを持つ重み付け制御活性化信号ＬＥを生成し、重み付け制御回路１６０へ出力する。パルス幅Ｔｄｌｙは、例えば５０ｐｓから４００ｐｓの値に設定する。
重み付け制御回路１６０は、センスアンプ回路１４０の出力に接続される。また、パルス生成回路３７０によりパルス幅Ｔｄｌｙを与えられた重み付け制御活性化信号ＬＥにより活性化される。そして、センスアンプ回路１４０のオフセット電圧判定を行い、その結果に基づいて重み付け制御信号Ｚ１、Ｚ２を出力する。重み付け制御信号Ｚ１、Ｚ２によりオフセット電圧調整回路１５０を制御し、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けを設定する。
パルス生成回路３７０には、微小なパルス幅を持つ重み付け制御活性化信号ＬＥを生成するために、図１６に示す回路を用いる。図１６に示すように、パルス生成回路３７０は、遅延素子ＤＬＹ３７１と、インバータＩＶ３７１、ＩＶ３７２と、ＮＡＮＤ回路ＮＡＮＤ３７１とを有する。
遅延素子ＤＬＹ３７１は、制御信号ＬＥ０を入力し、所定の遅延をもってインバータＩＶ３７１の入力端子に出力する。インバータＩＶ３７１は、遅延素子ＤＬＹ３７１の出力信号を入力する。そして、インバータＩＶ３７１は、その入力した信号の反転信号を、ＮＡＮＤ回路ＮＡＮＤ３７１の一方の入力端子へ出力する。
ＮＡＮＤ回路ＮＡＮＤ３７１は、一方の入力端子にインバータＩＶ３７１の出力信号、他方の入力端子に制御信号ＬＥ０が入力される。また、ＮＡＮＤ回路ＮＡＮＤ３７１は、インバータＩＶ３７２の入力端子に出力信号を出力する。インバータＩＶ３７２は、入力端子にＮＡＮＤ回路ＮＡＮＤ３７１の出力信号を入力し、その反転信号を制御信号ＬＥとして出力する。
なお、重み付け制御活性化信号ＬＥのパルス幅は、制御信号ＬＥ０が遅延素子ＤＬＹ３７１に入力され、インバータＩＶ３７１から出力されまでの伝搬遅延Ｔｄｌｙにより決定される。
重み付け制御回路１６０は、図１７に示す真理値表に従う論理動作を行う。なお、リセット信号ＲＳＢの値が「０」（ロウレベル）の場合は、図８の真理値表で示した動作と同様であるので、説明を省略する。
リセット信号ＲＳＢの値が「１」（ハイレベル）、かつ、重み付け制御活性化信号ＬＥの値が「１」の場合、出力データＯＵＴ、ＯＵＴＢの値に応じて、図１７に示す重み付け制御信号Ｚ１、Ｚ２を出力する。例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」の場合、重み付け制御信号Ｚ１、Ｚ２の値がそれぞれ「０」、「１」となる。また、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」の場合、重み付け制御信号Ｚ１、Ｚ２の値がそれぞれ「１」、「０」となる。また、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「１」の場合、重み付け制御信号Ｚ１、Ｚ２の値がそれぞれ「０」、「０」となる。なお、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「０」の場合を禁止入力とする。
この重み付け制御信号Ｚ１、Ｚ２を入力するオフセット電圧調整回路１５０、及び、センスアンプ回路１４０構成は、実施の形態１の図２もしくは図４と同様のものとする。また、オフセット電圧調整回路１５０を、図３、図５のオフセット電圧調整回路１５１で代替してもよい。
以上のＳＲＡＭ３００の動作タイミングチャートを図１８に示す。この図１８に示す動作タイミングチャートを基にＳＲＡＭ３００の動作を説明する。なお、本例ではワード線ＷＬ０及びビット線対ＢＬ０、ＢＬＢ０に接続されているＳＲＡＭセルＣＥＬＬのデータを読み出すものとする。つまり、ワード線ＷＬ０〜ＷＬｎ−１のうちワード線ＷＬ０が選択され、カラム選択信号ＹＳ[ｎ−１：０]に応じて、カラムセレクタ１３０がビット線対ＢＬ０、ＢＬＢ０を選択する。また、オフセット電圧調整回路１５０、センスアンプ回路１４０構成は図２と同様のものとする。また、プリチャージ信号ＰＣがロウレベルの期間において、カラムセレクタ１３０によって導通し、選択されたセンスアンプの入力端子対ＩＮＢ、ＩＮがビット線とともにそれぞれ電源電圧ＶＤＤにプリチャージされる。
図１８に示すように、時刻ｔ１以前において、プリチャージ回路ＰＣＵ０により、ビット線対ＢＬ０、ＢＬＢ０は電源電圧ＶＤＤにプリチャージされている。このとき、重み付け制御活性化信号ＬＥ、リセット信号ＲＳＢの値を「０」とする。このことにより、重み付け制御回路１６０を構成するラッチ回路１６３、１６４において、リセット動作が行われ、重み付け制御信号Ｚ１、Ｚ２は値がともに「０」となる。
時刻ｔ１で、ワード線ＷＬ０のワード信号が活性化される。選択ＳＲＡＭセルＣＥＬＬに保持されているデータに応じて、ビット線ＢＬ０、ＢＬＢ０の一方の電位が徐々に降下し始める。また、カラムセレクタ１３０がカラム選択信号ＹＳ[ｎ−１：０]に応じてビット線対ＢＬ０、ＢＬＢ０を選択する。このため、センスアンプ回路１４０の入力端子対とビット線対ＢＬ０、ＢＬＢ０が接続される。
また、上記時刻ｔ１のワード信号の活性化と同時に、リセット信号ＲＳＢ、および、センスアンプ活性化信号ＳＥを立ち上げる。センスアンプ活性化信号ＳＥがハイレベルとなり、センスアンプ回路１４０が活性化する。このことより、センスアンプ回路１４０のオフセット電圧の符号に応じ、出力データＯＵＴとして「０」または「１」が出力される。更に、上記時刻ｔ１のワード信号の活性化と同時に、制御信号ＬＥ０を立ち上げる。
制御信号ＬＥ０を立ち上げると、パルス生成回路３７０によりパルス幅Ｔｄｌｙを持つ重み付け制御活性化信号ＬＥが立ち上がり、オフセット電圧判定動作が行われる。重み付け制御活性化信号ＬＥがハイレベルの期間において、もし出力ＯＵＴ、ＯＵＴＢがともに「１」である場合は、重み付け制御信号Ｚ１、Ｚ２が（Ｚ１、Ｚ２）＝（０、０）となる。よって、負荷容量Ｃ１０１、Ｃ１０２は、それぞれノードＮ１０１、Ｎ１０２と電気的に接続せず、読出しデータ判定操作に移行する。もしくは、重み付け制御活性化信号ＬＥがハイレベルの期間内に、出力データＯＵＴが「０」または「１」、出力データＯＵＴＢが出力データＯＵＴの反転値に確定した場合、重み付け制御回路１６０は、実施の形態１と同様の論理動作を行い、重み付け設定操作が行われる。これらの動作が本実施の形態３の重み付け設定操作となる。
重み付け制御活性化信号ＬＥを立ち上げてから、遅延時間Ｔｄｌｙの経過後の時刻ｔ２に、重み付け制御活性化信号ＬＥが立ち下がる。このことにより、重み付け制御回路１６０を構成するラッチ回路１６３、１６４においてラッチ動作が終了し、以降ラッチ回路１６３、１６４は、図１７の真理値表に示すように出力データＯＵＴ、ＯＵＴＢの値によらず重み付け制御信号Ｚ１、Ｚ２の値を保持する。
上記オフセット電圧判定および重み付け設定操作の完了後、選択ＳＲＡＭセルＣＥＬＬの実際の読出しデータの判定操作に移行する。つまり、時刻ｔ３で、センスアンプ活性化信号ＳＥを立ち上げると、センスアンプ回路１４０の出力に、選択ＳＲＡＭセルＣＥＬＬが保持しているデータに応じた読出しデータが現れる。
上述した時刻ｔ１より開始されるオフセット電圧判定動作について、図１９、図２０を用いて更に詳細に説明する。図１９に示すタイミングチャートは、センスアンプ回路１４０のオフセット電圧が大きい場合を示す。また、図２０に示すタイミングチャートは、センスアンプ回路１４０のオフセット電圧が十分小さい場合を示す。
まず、図１９に示すように、センスアンプ回路１４０のオフセット電圧が十分大きい場合、時刻ｔ１にオフセット電圧判定のためにセンスアンプ回路１４０の活性化を行うと、オフセット電圧の符号に応じて、出力データＯＵＴ、ＯＵＴＢのうち一方が電源電圧ＶＤＤから瞬時に降下する。このため、出力データＯＵＴの値が短時間で確定する。
一方、図２０に示すように、オフセット電圧が十分小さく、例えば、オフセット電圧がほぼゼロである場合、時刻ｔ１にセンスアンプ回路１４０の活性化を行うと、出力データＯＵＴ、ＯＵＴＢが電源電圧ＶＤＤから中間電位に向かって緩やかに降下し始める。そして、所定の期間Ｔｄｌｙを過ぎたところで、出力データＯＵＴ、ＯＵＴＢの一方が電源電圧ＶＤＤに、他方がグラウンド電位に向かって遷移し、出力データＯＵＴの値が確定する。
このとき、パルス生成回路３７０の遅延期間Ｔｄｌｙ以内に、重み付け制御回路１６０がオフセット電圧判定動作を行えば、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの電位が共にしきい電圧値Ｖｔｈより高いため、出力データＯＵＴ、ＯＵＴＢが共に「１」となる。
これらのことから、本実施の形態３では、センスアンプ回路１４０を活性化してから遅延期間Ｔｄｌｙ以内に、重み付け制御回路１６０がオフセット電圧判定動作を行い、センスアンプ回路１４０のオフセット電圧が十分小さいかどうかを判別している。そして、センスアンプ回路１４０のオフセット電圧が十分小さい場合では、駆動能力の重み付け設定の変更操作を行わないようにすることで、不必要なオフセット電圧を与えてしまう問題を解決している。
以上より、本実施の形態３のオフセット電圧判定動作及び重み付け設定操作を図２１に示すフローチャートに示す。図２１に示すように、まず、プリチャージ回路ＰＣＵ０〜ＰＣＵｎ−１により、ビット線対ＢＬ０、ＢＬＢ０〜ＢＬｎ−１、ＢＬＢｎ−１が電源電圧ＶＤＤにプリチャージされる（Ｓ３０１）。次に、オフセット電圧判定を行うため、センスアンプ回路１４０を活性化する（Ｓ３０２）。そして、所定の期間Ｔｄｌｙ、重み付け制御回路１６０は、オフセット電圧判定動作を待機する（Ｓ３０３）。
重み付け制御回路１６０のオフセット電圧判定動作により、出力データＯＵＴ、ＯＵＴＢがＯＵＴ＝ＯＵＴＢ＝１かどうかを判定する（Ｓ３０４）。出力データＯＵＴ、ＯＵＴＢの値がＯＵＴ＝ＯＵＴＢ＝１でない場合（Ｓ３０４ＮＯ）、出力データＯＵＴの値が「１」もしくは「０」であるかを判定する（Ｓ３０５）。
出力データＯＵＴの値が「１」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（０、１）となり、オフセット電圧調整回路１５０を重み付け設定×（−１）とする（Ｓ３０６）。出力データＯＵＴの値が「０」である場合、重み付け制御信号Ｚ１、Ｚ２は（Ｚ１、Ｚ２）＝（１、０）となり、オフセット電圧調整回路１５０を重み付け設定×１とする（Ｓ３０７）。
Ｓ３０４において出力データＯＵＴ、ＯＵＴＢの値がＯＵＴ＝ＯＵＴＢ＝１である場合（Ｓ３０４ＹＥＳ）、もしくは、Ｓ３０６、Ｓ３０７においてオフセット電圧調整回路１５０の重み付け設定後、選択ＳＲＡＭセルＣＥＬＬからの読み出しデータの判定が行われる（Ｓ３０８）。
以上説明した本実施の形態３のオフセット電圧低減効果を説明するための模式図を図２２に示す。図２２の「Ｖｏｓ」は、図１１と同様、センスアンプ回路１４０のオフセット電圧を表し、Ｖｏｓ＞０の場合、出力端子ＯＵＴの方が出力端子ＯＵＴＢより高いオフセット電圧を有するものとする。これとは逆にＶｏｓ＜０の場合、出力端子ＯＵＴの方が出力端子ＯＵＴＢより低いオフセット電圧を有するものとする。
まず図２２のパターンＡに示す、Ｖｏｓ＞０（出力端子ＯＵＴの方が出力端子ＯＵＴＢより高いオフセット電圧を有する）で、且つ、オフセット電圧判定時に出力データＯＵＴが「１」であった場合を考える。この場合、実施の形態１と同様、重み付け設定×（−１）が行われることで、センスアンプ回路１４０の実効的なオフセット電圧が低下する。そして、読み出しデータ判定時に、この実効的に低下したオフセット電圧でセンスアンプ回路１４０が動作する。
また、図２２のパターンＢに示す、Ｖｏｓ＜０（出力端子ＯＵＴの方が出力端子ＯＵＴＢより低いオフセット電圧を有する）で、且つ、オフセット電圧判定時に出力データＯＵＴが「０」であった場合を考える。この場合も、実施の形態１と同様、重み付け設定×１が行われることで、センスアンプ回路１４０の実効的なオフセット電圧が低下する。そして、読み出しデータ判定時に、この実効的に低下したオフセット電圧でセンスアンプ回路１４０が動作する。
次に、図２２のパターンＣに示すように、Ｖｏｓ＞０で、且つ、オフセット電圧判定時に出力データＯＵＴ、ＯＵＴＢがともに「１」であった場合を考える。この場合、Ｖｏｓ＞０であるにもかかわらず、オフセット電圧判定時に出力データＯＵＴ、ＯＵＴＢがともに「１」となっている。これは、センスアンプ回路１４０のオフセット電圧が非常に小さいことが想定される。この場合、本実施の形態３では、重み付け制御回路１６０のオフセット電圧判定の結果、重み付け制御信号として（Ｚ１、Ｚ２）＝（０、０）が出力される。このため、実施の形態１とは異なり重み付け設定×１を行わず、センスアンプ回路１４０のオフセット電圧が変化しない。そして、読み出しデータ判定時に、この低いオフセット電圧のままでセンスアンプ回路１４０が動作する。
また、図２２のパターンＤに示すように、Ｖｏｓ＜０で、且つ、オフセット電圧判定時に出力データＯＵＴ、ＯＵＴＢがともに「１」であった場合を考える。この場合、Ｖｏｓ＜０であるにもかかわらず、オフセット電圧判定時に出力データＯＵＴ、ＯＵＴＢがともに「１」となっている。この場合も、センスアンプ回路１４０のオフセット電圧が非常に小さいことが想定される。上記と同様、この場合でも、本実施の形態３では、重み付け制御回路１６０のオフセット電圧判定の結果、重み付け制御信号として（Ｚ１、Ｚ２）＝（０、０）が出力される。このため、実施の形態１とは異なり重み付け設定×（−１）を行わず、センスアンプ回路１４０のオフセット電圧が変化しない。そして、読み出しデータ判定時に、この低いオフセット電圧のままでセンスアンプ回路１４０が動作する。
以上、実施の形態１、２では、オフセット電圧が十分小さいセンスアンプ回路１４０に対して、逆に大きなオフセット電圧を与えてしまうという問題があった。しかし、本実施の形態３では、オフセット電圧判定動作時にセンスアンプ回路１４０のオフセット電圧が十分小さいかどうかを判定することができる。よって、実施の形態１、２で指摘されていた、センスアンプ回路１４０のオフセット電圧が十分小さい場合に、不必要なオフセット電圧を与える問題を解決することができる。
（発明の実施の形態４）
以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。この実施の形態４も、実施の形態３と同様、本発明をＳＲＡＭに適用したものである。図２３に本実施の形態４にかかるＳＲＡＭ４００の構成を示す。図２３に示すように、ＳＲＡＭ４００は、メモリセルアレイ１１０と、プリチャージ回路ＰＣＵ１〜ＰＣＵｎ−１と、カラムセレクタ１３０と、センスアンプ回路１４０と、オフセット電圧調整回路２５０と、重み付け制御回路１６０と、パルス生成回路３７０とを有する。なお、図２３に示された符号のうち、図１２及び図１５と同じ符号を付した構成は、図１２及び図１５と同じか又は類似の構成を示している。実施の形態３に対して、本実施の形態４の異なる点は、オフセット電圧調整回路２５０の構成及び接続場所である。よって、本実施の形態４では、その相違する箇所を重点的に説明し、実施の形態３と同様の構成は説明を省略する。
図２３に示すように、オフセット電圧調整回路２５０がセンスアンプ回路１４０のセンスアンプ入力端子対ＩＮ、ＩＮＢに接続される。また、オフセット電圧調整回路２５０は、重み付け制御回路１６０が出力する重み付け制御信号Ｚ１、Ｚ２の反転信号である重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂに応じて重み付け設定操作が行われる。このオフセット電圧調整回路２５０により、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けが設定される。
パルス生成回路３７０は、重み付け制御活性化信号ＬＥを入力する。そして、実施の形態３と同様、その重み付け制御活性化信号ＬＥに所定の期間Ｔｄｌｙの遅延を与えて、重み付け制御回路１６０へ出力する。
重み付け制御回路１６０は、センスアンプ回路１４０の出力に接続される。また、パルス生成回路３７０により期間Ｔｄｌｙ遅延された重み付け制御活性化信号ＬＥにより活性化される。そして、センスアンプ回路１４０のオフセット電圧判定を行い、その結果に基づいて重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂを出力する。但し、オフセット電圧判定のしきい電圧値Ｖｔｈは電源電圧ＶＤＤの中間電位より低い値とする。重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂによりオフセット電圧調整回路２５０を制御し、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けを設定する。また、重み付け制御回路１６０は、図１７に示す真理値表に従う論理動作を行う。但し、重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂは、図１７の重み付け制御信号Ｚ１、Ｚ２の反転信号であることに注意する。
オフセット電圧調整回路２５０は、スイッチ回路２５１、２５２と、ＮＭＯＳトランジスタＭＮ２５１、ＭＮ２５２とを有する。これは実施の形態２の図１３と同様であり、詳細な説明は省略する。センスアンプ回路１４０とオフセット電圧調整回路２５０の接続関係と詳細な構成も、図１３と同様であるため、ここでは省略する。なお、実施の形態２と同様、センスアンプ回路１４０とオフセット電圧調整回路２５０の接続関係を図１４に示すようにしてもよい。また、本実施の形態４のＳＲＡＭ４００のタイミングチャート、フローチャートもそれぞれ、実施の形態３と同様の図１８〜図２１で表されため、タイミングチャート、フローチャートも省略する。
以上のＳＲＡＭ４００の動作を説明する。なお、本例でも実施の形態３と同様、ワード線ＷＬ０及びビット線対ＢＬ０、ＢＬＢ０に接続されているＳＲＡＭセルＣＥＬＬのデータを読み出すものとする。つまり、ワード線ＷＬ０〜ＷＬｎ−１のうちワード線ＷＬ０が選択され、カラム選択信号ＹＳ[ｎ−１：０]に応じて、カラムセレクタ１３０がビット線対ＢＬ０、ＢＬＢ０を選択する。また、オフセット電圧調整回路２５０、センスアンプ回路１４０構成は図１３と同様のものとする。また、プリチャージ信号ＰＣがロウレベルの期間において、カラムセレクタ１３０によって導通し、選択されたセンスアンプの入力端子対ＩＮＢ、ＩＮがビット線とともにそれぞれ電源電圧ＶＤＤにプリチャージされる。
図１８に示すのと同様、時刻ｔ１以前において、プリチャージ回路ＰＣＵ０により、ビット線対ＢＬ０、ＢＬＢ０は電源電圧ＶＤＤにプリチャージされている。時刻ｔ１で、ワード線ＷＬ０のワード信号が活性化される。選択ＳＲＡＭセルＣＥＬＬに保持されているデータに応じて、ビット線ＢＬ０、ＢＬＢ０の一方の電位が徐々に降下し始める。また、カラムセレクタ１３０がカラム選択信号ＹＳ[ｎ−１：０]に応じてビット線対ＢＬ０、ＢＬＢ０を選択する。このため、センスアンプ回路１４０の入力端子対とビット線対ＢＬ０、ＢＬＢ０が接続される。
また、上記時刻ｔ１のワード信号の活性化と同時に、センスアンプ活性化信号ＳＥを立ち上げ、センスアンプ回路１４０の活性化を行う。このことより、センスアンプ回路１４０のオフセット電圧の符号に応じ、出力データＯＵＴとして「０」または「１」が出力される。なお、出力データＯＵＴＢには出力データＯＵＴの反転信号が出力される。更に、上記時刻ｔ１のワード信号の活性化と同時に、重み付け制御活性化信号ＬＥ０を立ち上げる。
制御信号ＬＥ０を立ち上げると、パルス生成回路３７０により所定のパルス幅Ｔｄｌｙを持つ重み付け制御活性化信号ＬＥが立ち上がり、オフセット電圧判定動作が行われる。このとき、もし出力ＯＵＴ、ＯＵＴＢがともに「１」である場合は、重み付け制御信号Ｚ１、Ｚ２が（Ｚ１、Ｚ２）＝（０、０）となり、その反転信号である重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂは（Ｚ１Ｂ、Ｚ２Ｂ）＝（１、１）となる。よって、重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂによって駆動されるスイッチ回路２５１、２５２どちらも共に切断されない。このため、センスアンプ回路１４０のオフセット電圧が変更されることがなく、読出しデータ判定操作に移行する。もしくは、重み付け制御活性化信号ＬＥがハイレベルの所定の期間内に、出力データＯＵＴが「０」または「１」、出力データＯＵＴＢが出力データＯＵＴの反転値に確定した場合、重み付け制御回路１６０は、実施の形態２と同様の論理動作を行い、重み付け設定操作が行われる。これらの動作が本実施の形態４の重み付け設定操作となる。
上記オフセット電圧判定および重み付け設定操作の完了後、選択ＳＲＡＭセルＣＥＬＬの実際の読出しデータの判定操作に移行する。つまり、時刻ｔ３で、センスアンプ活性化信号ＳＥを立ち上げると、センスアンプ回路１４０の出力に、選択ＳＲＡＭセルＣＥＬＬが保持しているデータに応じた読出しデータが現れる。
なお、上述した時刻ｔ２で行われるオフセット電圧判定動作についても、実施の形態３の図１９、図２０における説明と同様であり、本実施の形態４では省略する。
このように、本実施の形態４では、重み付け制御回路１６０の重み付け制御信号Ｚ１Ｂ、Ｚ２Ｂ（重み付け制御信号Ｚ１、Ｚ２の反転信号）により、センスアンプ回路１４０のオフセット電圧が大きい場合は駆動能力の重み付け設定の変更操作を行い、実効的なオフセット電圧を低減する。逆に、オフセット電圧が十分小さい場合は、駆動能力の重み付け設定の変更操作を行わないようにすることで、実施の形態３と同様、不必要なオフセット電圧を与えてしまう問題を解決している。
（発明の実施の形態５）
以下、本発明を適用した具体的な実施の形態５について、図面を参照しながら詳細に説明する。この実施の形態５も、実施の形態１と同様、本発明をＳＲＡＭに適用したものである。図２４に本実施の形態５にかかるＳＲＡＭ５００の構成を示す。図２４に示すように、ＳＲＡＭ５００は、メモリセルアレイ１１０と、プリチャージ回路ＰＣＵ１〜ＰＣＵｎ−１と、カラムセレクタ１３０と、センスアンプ回路１４０と、オフセット電圧調整回路５５０と、重み付け制御回路５６０とを有する。なお、図２４に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１に対して、本実施の形態５の異なる点は、重み付け制御回路５６０、オフセット電圧調整回路５５０及びセンスアンプ回路１４０の動作である。よって、本実施の形態５では、その相違する箇所を重点的に説明し、実施の形態１と同様の構成は説明を省略する。
オフセット電圧調整回路５５０は、センスアンプ回路１４０の出力に接続される。また、オフセット電圧調整回路５５０は、重み付け制御回路５６０が出力する重み付け制御信号Ｚ１１、Ｚ２１、Ｚ１２、Ｚ２２に応じて、重み付け設定操作が行われる。このオフセット電圧調整回路５５０により、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けが設定される。
図２５にセンスアンプ回路１４０とオフセット電圧調整回路５５０の接続関係と詳細な構成を示す。但し、センスアンプ回路１４０の構成は図２と同様のため、詳細な説明は省略する。図２５に示すように、オフセット電圧調整回路５５０は、スイッチ回路１５１、１５２、５５１、５５２と、負荷容量Ｃ１０１、Ｃ１０２、Ｃ５０１、Ｃ５０２とを有する。スイッチ回路１５１は、一端がノードＮ１０１、他端がノードＮ１０６に接続される。スイッチ回路１５１は、重み付け制御信号Ｚ２１により駆動される。負荷容量Ｃ１０１は、一端がノードＮ１０６、他端が接地電圧端子ＶＳＳに接続される。スイッチ回路１５２は、一端がノードＮ１０２、他端がノードＮ１０７に接続される。スイッチ回路１５２は、重み付け制御信号Ｚ１１により駆動される。負荷容量Ｃ１０２は、一端がノードＮ１０７、他端が接地電圧端子ＶＳＳに接続される。
スイッチ回路５５１は、一端がノードＮ１０１、他端がノードＮ５０６に接続される。スイッチ回路５５１は、重み付け制御信号Ｚ２２により駆動される。負荷容量Ｃ５０１は、一端がノードＮ５０６、他端が接地電圧端子ＶＳＳに接続される。スイッチ回路５５２は、一端がノードＮ１０２、他端がノードＮ５０７に接続される。スイッチ回路５５２は、重み付け制御信号Ｚ１２により駆動される。負荷容量Ｃ５０２は、一端がノードＮ５０７、他端が接地電圧端子ＶＳＳに接続される。
負荷容量Ｃ１０１、Ｃ１０２の容量値は、例えば、ＳＲＡＭ５００に複数のセンスアンプ回路が搭載されるとすると、その複数のセンスアンプ回路のオフセット電圧の最大の値が、重み付け設定操作を行うことで、５０％まで低減される容量値とする。なお、この容量値は一例であり、５０％に制限されない。負荷容量Ｃ５０１、Ｃ５０２の容量値は、例えば、負荷容量Ｃ１０１、Ｃ１０２の容量値の半分の容量値とする。なお、この負荷容量Ｃ５０１、Ｃ５０２の容量値は一例であり、特に制限されない。
図２６に、図２５のセンスアンプ回路１４０と、オフセット電圧調整回路５５０の代替構成であるオフセット電圧調整回路５５１とを示す。センスアンプ回路１４０は、図２と同様であるため、説明を省略する。オフセット電圧調整回路５５１は、ＮＭＯＳトランジスタＭＮ１０６〜ＭＮ１０９と、インバータＩＮＶ１０１〜ＩＮＶ１０４とを有する。
インバータＩＮＶ１０１は、入力端子に重み付け制御信号Ｚ２１を入力する。また、インバータＩＮＶ１０１は、出力端子がノードＮ１０８に接続される。インバータＩＮＶ１０２は、入力端子に重み付け制御信号Ｚ１１を入力する。また、インバータＩＮＶ１０２は、出力端子がノードＮ１０９に接続される。インバータＩＮＶ１０３は、入力端子に重み付け制御信号Ｚ２２を入力する。また、インバータＩＮＶ１０３は、出力端子がノードＮ１１０に接続される。インバータＩＮＶ１０４は、入力端子に重み付け制御信号Ｚ１２を入力する。また、インバータＩＮＶ１０４は、出力端子がノードＮ１１１に接続される。
ＮＭＯＳトランジスタＭＮ１０６は、ソースとドレインがノードＮ１０８、ゲートがノードＮ１０１に接続される。また、ＮＭＯＳトランジスタＭＮ１０６の基板電位は、接地電圧端子ＶＳＳから接地電圧ＶＳＳが印加される。ＮＭＯＳトランジスタＭＮ１０７は、ソースとドレインがノードＮ１０９、ゲートがノードＮ１０２に接続される。また、ＮＭＯＳトランジスタＭＮ１０７の基板電位は、接地電圧端子ＶＳＳから接地電圧ＶＳＳが印加される。ＮＭＯＳトランジスタＭＮ１０８は、ソースとドレインがノードＮ１１０、ゲートがノードＮ１０１に接続される。また、ＮＭＯＳトランジスタＭＮ１０８の基板電位は、接地電圧端子ＶＳＳから接地電圧ＶＳＳが印加される。ＮＭＯＳトランジスタＭＮ１０９は、ソースとドレインがノードＮ１１１、ゲートがノードＮ１０２に接続される。また、ＮＭＯＳトランジスタＭＮ１０９の基板電位は、接地電圧端子ＶＳＳから接地電圧ＶＳＳが印加される。
オフセット電圧調整回路５５１では、ＮＭＯＳトランジスタＭＮ１０６〜ＭＮ１０９のゲート容量を図２５のオフセット電圧調整回路５５０の負荷容量Ｃ１０１、Ｃ１０２、Ｃ５０１、Ｃ５０２の代替として用いている。
本構成を用いる場合、図２５のオフセット電圧調整回路５５０の構成と比較して、スイッチ回路１５１、１５２、５５１、５５２を不要とすることができる。そのため、オフセット電圧調整回路５５０よりもオフセット電圧調整回路５５１の方が回路面積を削減できる利点がる。
更に、ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のゲート面積は、例えば、ＳＲＡＭ５００に複数のセンスアンプ回路が搭載されているとすると、その複数のセンスアンプ回路のオフセット電圧の最大の値が、重み付け設定操作を行うことで、５０％まで低減される寸法とする。なお、この寸法は一例であり、５０％という値に制限されない。また、ＮＭＯＳトランジスタＭＮ１０８、ＭＮ１０９のゲート面積は、ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のゲート面積の半分のゲート面積とする。なお、このＮＭＯＳトランジスタＭＮ１０８、ＭＮ１０９のゲート面積は一例であり、特に制限されない。
図２７に、図２５とは別のバリエーションのセンスアンプ回路１４０と、オフセット電圧調整回路５５０の接続関係と詳細な構成を示す。但し、センスアンプ回路１４０の構成は図４と同様のため、詳細な説明は省略する。また、オフセット電圧調整回路５５０の構成は図２２と同様のため、詳細な説明は省略する。
図２８に、図２７のセンスアンプ回路１４０と、オフセット電圧調整回路５５０の代替構成であるオフセット電圧調整回路５５１とを示す。但し、センスアンプ回路１４０の構成は図４と同様のため、詳細な説明は省略する。また、オフセット電圧調整回路５５１の構成は図２７と同様のため、詳細な説明は省略する。
図２９に、重み付け制御回路５６０の構成を示す。図２９に示すように、重み付け制御回路５６０は、遷移検出器５６１、５６２と、ラッチ回路５６３〜５６６とを有する。遷移検出器５６１、５６２は、それぞれ出力端子ＯＵＴ、ＯＵＴＢと接続される。ラッチ回路５６３、５６４は、それぞれ遷移検出器５６１と接続される。ラッチ回路５６５、５６６は、それぞれ遷移検出器５６２と接続される。ラッチ回路５６３、５６５は、重み付け制御活性化信号ＬＥ１とリセット信号ＲＳＢを入力する。ラッチ回路５６４、５６６は、重み付け制御活性化信号ＬＥ２とリセット信号ＲＳＢを入力する。また、ラッチ回路５６３、５６４、５６５、５６６は、それぞれ重み付け制御信号Ｚ１１、Ｚ１２、Ｚ２１、Ｚ２２を出力する。
図３０に、重み付け制御回路５６０のさらに詳細な構成を示す。図３０示すように遷移検出器５６１、５６２は、それぞれインバータＩＶ５６１、ＩＶ５６２を有する。インバータＩＶ５６１、ＩＶ５６２は、それぞれ通常より論理しきい値が低めに設定されている。インバータＩＶ５６１、ＩＶ５６２の論理しきい値は、例えば、それぞれ電源電圧ＶＤＤの４０％程度に設定される。
ラッチ回路５６３は、ＮＡＮＤ回路ＮＡＮＤ５６３ａ、ＮＡＮＤ５６３ｂ、ＮＡＮＤ５６３ｃを有する。
ＮＡＮＤ回路ＮＡＮＤ５６３ａは、一方の入力端子に重み付け制御活性化信号ＬＥ１、他方の入力端子にインバータＩＶ５６１の出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６３ａは、ＮＡＮＤ回路ＮＡＮＤ５６３ｃの一方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ５６３ｂは、一方の入力端子にリセット信号ＲＳＢ、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６３ｃの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６３ｂは、ＮＡＮＤ回路ＮＡＮＤ５６３ｃの他方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ５６３ｃは、一方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６３ａの出力信号、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６３ｂの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６３ｃは、出力信号として重み付け制御信号Ｚ１１を出力する。
ラッチ回路５６４は、ＮＡＮＤ回路ＮＡＮＤ５６４ａ、ＮＡＮＤ５６４ｂ、ＮＡＮＤ５６４ｃを有する。
ＮＡＮＤ回路ＮＡＮＤ５６４ａは、一方の入力端子に重み付け制御活性化信号ＬＥ２、他方の入力端子にインバータＩＶ５６１の出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６４ａは、ＮＡＮＤ回路ＮＡＮＤ５６４ｃの一方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ５６４ｂは、一方の入力端子にリセット信号ＲＳＢ、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６４ｃの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６４ｂは、ＮＡＮＤ回路ＮＡＮＤ５６４ｃの他方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ５６４ｃは、一方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６４ａの出力信号、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６４ｂの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６４ｃは、出力信号として重み付け制御信号Ｚ１２を出力する。
ラッチ回路５６５は、ＮＡＮＤ回路ＮＡＮＤ５６５ａ、ＮＡＮＤ５６５ｂ、ＮＡＮＤ５６５ｃを有する。
ＮＡＮＤ回路ＮＡＮＤ５６５ａは、一方の入力端子に重み付け制御活性化信号ＬＥ１、他方の入力端子にインバータＩＶ５６２の出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６５ａは、ＮＡＮＤ回路ＮＡＮＤ５６５ｃの一方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ５６５ｂは、一方の入力端子にリセット信号ＲＳＢ、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６５ｃの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６５ｂは、ＮＡＮＤ回路ＮＡＮＤ５６５ｃの他方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ５６５ｃは、一方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６５ａの出力信号、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６５ｂの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６５ｃは、出力信号として重み付け制御信号Ｚ２１を出力する。
ラッチ回路５６６は、ＮＡＮＤ回路ＮＡＮＤ５６６ａ、ＮＡＮＤ５６６ｂ、ＮＡＮＤ５６６ｃを有する。
ＮＡＮＤ回路ＮＡＮＤ５６６ａは、一方の入力端子に重み付け制御活性化信号ＬＥ２、他方の入力端子にインバータＩＶ５６２の出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６６ａは、ＮＡＮＤ回路ＮＡＮＤ５６６ｃの一方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ５６６ｂは、一方の入力端子にリセット信号ＲＳＢ、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６６ｃの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６６ｂは、ＮＡＮＤ回路ＮＡＮＤ５６６ｃの他方の入力端子に出力信号を出力する。
ＮＡＮＤ回路ＮＡＮＤ５６６ｃは、一方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６６ａの出力信号、他方の入力端子にＮＡＮＤ回路ＮＡＮＤ５６６ｂの出力信号が入力される。また、ＮＡＮＤ回路ＮＡＮＤ５６６ｃは、出力信号として重み付け制御信号Ｚ２２を出力する。
このような構成の重み付け制御回路５６０は、図３１に示す真理値表に従う論理動作を行う。まず、リセット信号ＲＳＢの値が「０」（ロウレベル）、重み付け制御活性化信号ＬＥ１およびＬＥ２の値が「０」、出力データＯＵＴ、ＯＵＴＢの値がともに「１」の場合は、重み付け制御信号Ｚ１１、Ｚ１２、Ｚ２１、Ｚ２２は、それぞれ値が「０」となる。これを、ラッチ回路のリセット動作と呼ぶ。また、リセット信号ＲＳＢの値が「０」の場合において、上記以外の重み付け制御活性化信号ＬＥ１、ＬＥ２と出力データＯＵＴ、ＯＵＴＢのその他の値の組合せを全て禁止入力とする。
リセット信号ＲＳＢの値が「１」（ハイレベル）、かつ、重み付け制御活性化信号ＬＥ１の値が「１」、かつ、ＬＥ２の値が「０」の場合、出力データＯＵＴ、ＯＵＴＢの値に応じて、図３１に示す重み付け制御信号Ｚ１１、Ｚ１２、Ｚ２１、Ｚ２２を出力する。例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」の場合、重み付け制御信号Ｚ１１、Ｚ２１の値がそれぞれ「１」、「０」となる。また、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」の場合、重み付け制御信号Ｚ１１、Ｚ２１の値がそれぞれ「０」、「１」となる。同時に、重み付け制御信号Ｚ１１、Ｚ２１の値がラッチ回路５６３、５６５に記憶される。これを以下では、ラッチ回路のラッチ動作と呼ぶ。
リセット信号ＲＳＢの値が「１」（ハイレベル）、かつ、重み付け制御活性化信号ＬＥ１の値が「０」、かつ、ＬＥ２の値が「１」の場合、出力データＯＵＴ、ＯＵＴＢの値に応じて、図３１に示す重み付け制御信号Ｚ１２、Ｚ２２を出力する。例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」の場合、重み付け制御信号Ｚ１２、Ｚ２２の値がそれぞれ「１」、「０」となる。また、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」の場合、重み付け制御信号Ｚ１２、Ｚ２２の値がそれぞれ「０」、「１」となる。同時に、重み付け制御信号Ｚ１２、Ｚ２２の値がラッチ回路に記憶される。これも以下では、ラッチ回路のラッチ動作と呼ぶ。
リセット信号ＲＳＢの値が「１」（ハイレベル）、かつ、重み付け制御活性化信号ＬＥ１、ＬＥ２の値が「０」の場合、ラッチ回路５６３〜５６６は、出力データＯＵＴ、ＯＵＴＢの値によらず現状の重み付け制御信号Ｚ１１、Ｚ１２、Ｚ２１、Ｚ２２の値を保持する。
以上のＳＲＡＭ５００の動作タイミングチャートを図３２に示す。この図３２に示す動作タイミングチャートを基にＳＲＡＭ５００の動作を説明する。なお、本例ではワード線ＷＬ０及びビット線対ＢＬ０、ＢＬＢ０に接続されているＳＲＡＭセルＣＥＬＬのデータを読み出すものとする。つまり、ワード線ＷＬ０〜ＷＬｎ−１のうちワード線ＷＬ０が選択され、カラム選択信号ＹＳ[ｎ−１：０]に応じて、カラムセレクタ１３０がビット線対ＢＬ０、ＢＬＢ０を選択する。また、オフセット電圧調整回路５５０、センスアンプ回路１４０構成は図２５と同様のものとする。また、プリチャージ信号ＰＣがロウレベルの期間において、カラムセレクタ１３０によって導通し、選択されたセンスアンプの入力端子対ＩＮＢ、ＩＮがビット線とともにそれぞれ電源電圧ＶＤＤにプリチャージされる。
図３２に示すように、時刻ｔ１以前において、プリチャージ回路ＰＣＵ０により、ビット線対ＢＬ０、ＢＬＢ０は電源電圧ＶＤＤにプリチャージされている。時刻ｔ１で、ワード線ＷＬ０のワード信号が活性化される。選択ＳＲＡＭセルＣＥＬＬに保持されているデータに応じて、ビット線ＢＬ０、ＢＬＢ０の一方の電位が徐々に降下し始める。また、カラムセレクタ１３０がカラム選択信号ＹＳ[ｎ−１：０]に応じてビット線対ＢＬ０、ＢＬＢ０を選択する。このため、センスアンプ回路１４０の入力端子対とビット線対ＢＬ０、ＢＬＢ０が接続される。
一方、時刻ｔ１以前において、リセット信号ＲＳＢの値を「０」とする。このことにより、重み付け制御回路５５６０構成するラッチ回路５６３〜５６６において、リセット動作が行われ、重み付け制御信号Ｚ１１、Ｚ１２、Ｚ２１、Ｚ２２は値が共に「０」となる。
次に、時刻ｔ１において上記ワード信号を活性化すると同時に、リセット信号ＲＳＢ、およびセンスアンプ活性化信号ＳＥを立ち上げる。センスアンプ活性化信号ＳＥがハイレベルとなり、センスアンプ回路１４０が活性化する。このことより、センスアンプ回路１４０のオフセット電圧の符号に応じ、出力データＯＵＴとして「０」または「１」が出力される。なお、出力データＯＵＴＢには出力データＯＵＴの反転信号が出力される。この動作を以下では、第１のオフセット電圧判定動作と称す。
また、上記センスアンプ回路の活性化と同時に、重み付け制御活性化信号ＬＥ１を立ち上げる。このことにより、重み付け制御回路５６０を構成するラッチ回路５６３、５６４においてラッチ動作が行われる。このため、出力データＯＵＴ、ＯＵＴＢがラッチ回路５６３、５６４に記憶されるとともに、重み付け制御信号Ｚ１１、Ｚ１２を出力する。この論理動作は、上述した図３１に示す真理値表に従う。但し、重み付け制御活性化信号ＬＥ２はロウレベルのままなので、図３１に示す真理値表の（ＬＥ１、ＬＥ２）＝（１、０）の部分に該当する。
このとき、例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」である場合、重み付け制御信号Ｚ１１、Ｚ２１は（Ｚ１１、Ｚ２１）＝（０、１）となる。なお、このとき重み付け制御信号Ｚ１２、Ｚ２２は、（Ｚ１２、Ｚ２２）＝（０、０）である。よって、重み付け制御信号Ｚ２１によって駆動されるスイッチ回路１５１が導通し、ノードＮ１０１と負荷容量Ｃ１０１とが電気的に接続される。このため、センスアンプ回路１４０の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力が低下し、重み付け設定×（−１）が行われる。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
逆に、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」である場合、重み付け制御信号Ｚ１１、Ｚ２１は（Ｚ１１、Ｚ２１）＝（１、０）となる。よって、重み付け制御信号Ｚ１１によって駆動されるスイッチ回路１５２が導通し、ノードＮ１０２と負荷容量Ｃ１０２とが電気的に接続される。このため、センスアンプ回路１４０の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力が低下し、重み付け設定×１が行われる。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。この時刻t1からｔ２までの動作を以下では、第１のオフセット電圧判定・重み付け設定操作と称す。
なお、オフセット電圧調整回路５５０の代わりにオフセット電圧調整回路５５１を用いた場合の動作でも同様である。以下、オフセット電圧調整回路５５１を用いた場合の時刻ｔ１以降の動作を説明する。
時刻ｔ１において、上記センスアンプ回路の活性化と同時に、重み付け制御活性化信号ＬＥ１を立ち上げる。このことにより、重み付け制御回路５６０を構成するラッチ回路５６３、５６４においてラッチ動作が行われる。このため、出力データＯＵＴ、ＯＵＴＢがラッチ回路５６３、５６５に記憶されるとともに、重み付け制御信号Ｚ１１、Ｚ２１を出力する。この論理動作は、図３１に示す真理値表に従う論理動作を行う。但し、重み付け制御活性化信号ＬＥ２はロウレベルのままなので、図３１に示す真理値表の（ＬＥ１、ＬＥ２）＝（１、０）の部分に該当する。
このとき例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」である場合、重み付け制御信号Ｚ１１、Ｚ２１は（Ｚ１１、Ｚ２１）＝（０、１）となる。なお、このとき重み付け制御信号Ｚ１２、Ｚ２２は、（Ｚ１２、Ｚ２２）＝（０、０）である。よって、重み付け制御信号Ｚ２１が入力されるインバータＩＮＶ１０１が反転信号「０」を出力する。インバータＩＮＶ１０１の出力信号によりＮＭＯＳトランジスタＭＮ１０６のドレイン及びソース電位が制御される。インバータＩＮＶ１０１が「０」を出力する場合、ＮＭＯＳトランジスタＭＮ１０６がオンする。よって、ＮＭＯＳトランジスタＭＮ１０６のゲート容量がセンスアンプ回路１４０の出力端子に接続されたことと等価になる。このため、センスアンプ回路１４０の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力が低下する。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
逆に、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」である場合、重み付け制御信号Ｚ１１、Ｚ２１は（Ｚ１１、Ｚ２１）＝（１、０）となる。よって、重み付け制御信号Ｚ１１が入力されるインバータＩＮＶ１０２が反転信号「０」を出力する。インバータＩＮＶ１０２の出力信号によりＮＭＯＳトランジスタＭＮ１０７のドレイン及びソース電位が制御される。インバータＩＮＶ１０２が「０」を出力する場合、ＮＭＯＳトランジスタＭＮ１０７がオンする。よって、ＮＭＯＳトランジスタＭＮ１０７のゲート容量がセンスアンプ回路１４０の出力端子に接続されたことと等価になる。このため、センスアンプ回路１４０の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力が低下する。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
このように、重み付け制御回路５６０の重み付け制御信号Ｚ１１、Ｚ２１により、センスアンプ回路１４０のオフセット電圧を低減するように、負荷容量Ｃ１０１、Ｃ１０２またはトランジスタＭＮ１０６、ＭＮ１０７と、ノードＮ１０１、Ｎ１０２との接続が切り替えられる。この動作が本実施の形態１の重み付け設定操作となる。この時刻t１からｔ２までの動作を以下では、第１のオフセット電圧判定・重み付け設定操作と称す。
次に、時刻ｔ３において再び、センスアンプ活性化信号ＳＥを立ち上げ、センスアンプ回路１４０の活性化を行う。このことより、第１の重み付け設定操作を反映したセンスアンプ回路１４０のオフセット電圧の符号に応じ、出力データＯＵＴとして「０」または「１」が出力される。なお、出力データＯＵＴＢには出力データＯＵＴの反転信号が出力される。この動作を以下では、第２のオフセット電圧判定動作と称す。
また、時刻ｔ３において、上記センスアンプ回路１４０の活性化と同時に、重み付け制御活性化信号ＬＥ２を立ち上げる。このことにより、重み付け制御回路５６０が動作し、上述した図３１に示す真理値表に従う論理動作を行う。但し、重み付け制御活性化信号ＬＥ１はロウレベルであるため、図３１に示す真理値表の（ＬＥ１、ＬＥ２）＝（０、１）の部分に該当する。但し、このとき、図３１からもわかるように、重み付け制御信号Ｚ１１、Ｚ２１の値は、第１の重み付け設定操作の値を保持するものとのする。
このとき、例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」である場合、重み付け制御信号Ｚ１２、Ｚ２２は（Ｚ１２、Ｚ２２）＝（０、１）となる。よって、重み付け制御信号Ｚ２２によって駆動されるスイッチ回路５５１が導通し、ノードＮ１０１と負荷容量Ｃ５０１とが電気的に接続される。このため、センスアンプ回路１４０の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力が低下する。但し、負荷容量Ｃ５０１の容量値が負荷容量Ｃ１０１の半分のため、この駆動能力の低下は、第１の重み付け設定操作の半分程度となる。
以下では必要に応じて、この場合の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力の低下を「重み付け設定×（−１／２）」と称す。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、第１の重み付け設定操作後のオフセット電圧に対して低減される。
逆に、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」である場合、重み付け制御信号（Ｚ１２、Ｚ２２）＝（１、０）となる。よって、重み付け制御信号Ｚ１２によって駆動されるスイッチ回路５５２が導通し、ノードＮ１０２と負荷容量Ｃ５０２とが電気的に接続される。このため、センスアンプ回路１４０の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力が低下する。但し、負荷容量Ｃ５０２の容量値が負荷容量Ｃ１０２の半分のため、この駆動能力の低下も第１の重み付け設定操作の半分程度となる。
以下では必要に応じて、この場合の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力の低下を「重み付け設定×１／２」と称す。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、第１の重み付け設定操作後のオフセット電圧に対して低減される。この時刻ｔ３からｔ４までの動作を以下では、第２のオフセット電圧判定・重み付け設定操作と称す。
なお、オフセット電圧調整回路５５０の代わりにオフセット電圧調整回路５５１を用いた場合の動作でも同様である。以下、オフセット電圧調整回路５５１を用いた場合の時刻ｔ３以降の動作を説明する。時刻ｔ３において、センスアンプ回路１４０の活性化と同時に、重み付け制御活性化信号ＬＥ２を立ち上げる。このことにより、重み付け制御回路５６０が動作し、上述した図３１に示す真理値表に従う論理動作を行う。但し、今回は重み付け制御活性化信号ＬＥ１がロウレベルとなるため、図３１に示す真理値表の（ＬＥ１、ＬＥ２）＝（０、１）の部分に該当する。但し、このとき、図３１からもわかるように、重み付け制御信号Ｚ１１、Ｚ２１の値は、第１の重み付け設定操作の値を保持するものとのする。
このとき、例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」である場合、重み付け制御信号Ｚ１２、Ｚ２２は（Ｚ１２、Ｚ２２）＝（０、１）となる。よって、重み付け制御信号Ｚ２２が入力されるインバータＩＮＶ１０３が反転信号「０」を出力する。インバータＩＮＶ１０３の出力信号によりＮＭＯＳトランジスタＭＮ１０８のドレイン及びソース電位が制御される。インバータＩＮＶ１０３が「０」を出力する場合、ＮＭＯＳトランジスタＭＮ１０８がオンする。よって、ＮＭＯＳトランジスタＭＮ１０８のゲート容量がセンスアンプ回路１４０の出力端子に接続されたことと等価になる。このため、センスアンプ回路１４０の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力が低下する。但し、ＮＭＯＳトランジスタＭＮ１０８のゲート面積がＮＭＯＳトランジスタＭＮ１０６の半分のため、この駆動能力の低下は、第１の重み付け設定操作の半分程度となる。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
逆に、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」である場合、重み付け制御信号Ｚ１２、Ｚ２２は（Ｚ１２、Ｚ２２）＝（１、０）となる。よって、重み付け制御信号Ｚ１２が入力されるインバータＩＮＶ１０４が反転信号「０」を出力する。インバータＩＮＶ１０４の出力信号によりＮＭＯＳトランジスタＭＮ１０９のドレイン及びソース電位が制御される。インバータＩＮＶ１０４が「０」を出力する場合、ＮＭＯＳトランジスタＭＮ１０９がオンする。よって、ＮＭＯＳトランジスタＭＮ１０９のゲート容量がセンスアンプ回路１４０の出力端子に接続されたことと等価になる。このため、センスアンプ回路１４０の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力が低下する。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。但し、ＮＭＯＳトランジスタＭＮ１０９のゲート面積がＮＭＯＳトランジスタＭＮ１０７の半分のため、この駆動能力の低下も第１の重み付け設定操作の半分程度となる。この時刻ｔ３からｔ４までの動作を以下では、第２のオフセット電圧判定・重み付け設定操作と称す。
上記第２のオフセット電圧判定および第２の重み付け設定操作の完了後、選択ＳＲＡＭセルＣＥＬＬの実際の読出しデータの判定操作に移行する。つまり、時刻ｔ５で、センスアンプ活性化信号ＳＥを立ち上げると、センスアンプ回路１４０の出力に、選択ＳＲＡＭセルＣＥＬＬが保持しているデータに応じた読出しデータが現れる。
以上よる本実施の形態５の第１、第２のオフセット電圧判定動作、及び、第１、第２の重み付け設定操作を図３３に示すフローチャートに示す。図３３に示すように、まず、プリチャージ回路ＰＣＵ０〜ＰＣＵｎ−１により、ビット線対ＢＬ０、ＢＬＢ０〜ＢＬｎ−１、ＢＬＢｎ−１が電源電圧ＶＤＤにプリチャージされる（Ｓ５０１）。
次に、第１のオフセット電圧判定を行うため、センスアンプ回路１４０を活性化する（Ｓ５０２）。
次に、重み付け制御回路５６０は、第１のオフセット電圧判定として、出力データＯＵＴの値が「１」もしくは「０」を判定する（Ｓ５０３）。出力データＯＵＴの値が「１」である場合、重み付け制御信号Ｚ１１、Ｚ２１は（Ｚ１１、Ｚ２１）＝（０、１）となり、オフセット電圧調整回路５５０を重み付け設定×（−１）とする（Ｓ５０４）。出力データＯＵＴの値が「０」である場合、重み付け制御信号Ｚ１１、Ｚ２１は（Ｚ１１、Ｚ２１）＝（１、０）となり、オフセット電圧調整回路５５０を重み付け設定×１とする（Ｓ５０５）。
次に、第２のオフセット電圧判定を行うため、センスアンプ回路１４０を活性化する（Ｓ５０６）。
次に、重み付け制御回路５６０は、第２のオフセット電圧判定として、出力データＯＵＴの値が「１」もしくは「０」を判定する（Ｓ５０７）。出力データＯＵＴの値が「１」である場合、重み付け制御信号Ｚ１２、Ｚ２２は（Ｚ１２、Ｚ２２）＝（０、１）となり、オフセット電圧調整回路５５０を重み付け設定×（−１／２）とする（Ｓ５０８）。出力データＯＵＴの値が「０」である場合、重み付け制御信号Ｚ１２、Ｚ２２は（Ｚ１２、Ｚ２２）＝（１、０）となり、オフセット電圧調整回路５５０を重み付け設定×１／２とする（Ｓ５０９）。
その後、選択ＳＲＡＭセルＣＥＬＬからの読み出しデータの判定が行われる（Ｓ５１０）。
以上説明した本実施の形態５のオフセット電圧低減効果を説明するための模式図を図３４に示す。図３４の「Ｖｏｓ」は、図９と同様、センスアンプ回路１４０のオフセット電圧を表し、Ｖｏｓ＞０の場合、出力端子ＯＵＴの方が出力端子ＯＵＴＢより高いオフセット電圧を有するものとする。これとは逆にＶｏｓ＜０の場合、出力端子ＯＵＴの方が出力端子ＯＵＴＢより低いオフセット電圧を有するものとする。
まず図３４のパターンＡに示す、Ｖｏｓ＞０（出力端子ＯＵＴの方が出力端子ＯＵＴＢより高いオフセット電圧を有する）で、且つ、第１のオフセット電圧判定時に出力データＯＵＴが「１」であった場合を考える。この場合、第１の重み付け設定操作により、重み付け設定×（−１）が行われる。このことにより、センスアンプ回路１４０の出力端子ＯＵＴ側の駆動能力が低下する。
しかし、第２のオフセット電圧判定時に出力データＯＵＴが「０」となり、オフセット電圧の極性が反転してしまっている。これは、上記重み付け設定×（−１）により、センスアンプ回路１４０の出力端子ＯＵＴ側の駆動能力が過剰に低下したことを意味する。このため、第２の重み付け設定操作により、重み付け設定×１／２が行われる。このことにより、センスアンプ回路１４０の出力端子ＯＵＴＢ側の駆動能力が低下する。この第１及び第２の重み付け設定操作が行われることで、センスアンプ回路１４０の実効的なオフセット電圧が低下する。そして、読み出しデータ判定時に、この実効的に低下したオフセット電圧でセンスアンプ回路１４０が動作する。
また、図３４のパターンＢに示す、Ｖｏｓ＜０（出力端子ＯＵＴの方が出力端子ＯＵＴＢより低いオフセット電圧を有する）で、且つ、オフセット電圧判定時に出力データＯＵＴが「０」であった場合を考える。この場合、第１の重み付け設定操作により、重み付け設定×１が行われる。このことにより、センスアンプ回路１４０の出力端子ＯＵＴＢ側の駆動能力が低下する。
しかし、第２のオフセット電圧判定時に出力データＯＵＴが「１」となり、オフセット電圧の極性が反転してしまっている。これは、上記重み付け設定×１により、センスアンプ回路１４０の出力端子ＯＵＴＢ側の駆動能力が過剰に低下したことを意味する。このため、第２の重み付け設定操作により、重み付け設定×（−１／２）が行われる。このことにより、センスアンプ回路１４０の出力端子ＯＵＴＢ側の駆動能力が低下する。この第１及び第２の重み付け設定操作が行われることで、センスアンプ回路１４０の実効的なオフセット電圧が低下する。そして、読み出しデータ判定時に、この実効的に低下したオフセット電圧でセンスアンプ回路１４０が動作する。
なお、図３４のパターンＣやＤに示すように、第１の重み付け設定操作により、オフセット電圧の極性が反転しない場合も考えられる。この場合、パターンＣやＤのように第２の重み付け設定操作により、オフセット電圧の極性が反転する可能性もある。しかし、この場合であっても、重み付け設定×１／２、×（−１／２）では、重み付け設定×１、×（−１）よりも出力端子ＯＵＴ、ＯＵＴＢの駆動能力の低下は緩やかであるため、センスアンプ回路１４０の実効的なオフセット電圧が悪くなる可能性が少ない。また、負荷容量Ｃ５０１、Ｃ５０２の容量値を適切な値に調整することで、第２の重み付け設定操作での、出力端子ＯＵＴ、ＯＵＴＢの駆動能力の低下を適切な値に調整することができる。
以上のように、本実施の形態５では、２回のオフセット電圧判定、重み付け変更操作を行うことにより、実施の形態１のような１回のみ行う場合に比べて、さらにオフセット電圧を低減することが可能となる。
（発明の実施の形態６）
以下、本発明を適用した具体的な実施の形態６について、図面を参照しながら詳細に説明する。この実施の形態６も、実施の形態５と同様、本発明をＳＲＡＭに適用したものである。図３５に本実施の形態６にかかるＳＲＡＭ６００の構成を示す。図３５に示すように、ＳＲＡＭ６００は、メモリセルアレイ１１０と、プリチャージ回路ＰＣＵ１〜ＰＣＵｎ−１と、カラムセレクタ１３０と、センスアンプ回路１４０と、オフセット電圧調整回路６５０と、重み付け制御回路５６０とを有する。実施の形態５に対して、本実施の形態６の異なる点は、オフセット電圧調整回路６５０の構成及び接続場所である。よって、本実施の形態６では、その相違する箇所を重点的に説明し、実施の形態５と同様の構成は説明を省略する。
図３５に示すように、オフセット電圧調整回路６５０がセンスアンプ回路１４０のセンスアンプ入力端子対ＩＮ、ＩＮＢに接続される。また、オフセット電圧調整回路６５０は、重み付け制御回路５６０が出力する重み付け制御信号Ｚ１１、Ｚ２１、Ｚ１２、Ｚ２２の反転信号である重み付け制御信号Ｚ１１Ｂ、Ｚ２１Ｂ、Ｚ１２Ｂ、Ｚ２２Ｂに応じて重み付け設定操作が行われる。このオフセット電圧調整回路６５０により、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けが設定される。
重み付け制御回路５６０は、実施の形態５と同様センスアンプ回路１４０の出力に接続される。また、重み付け制御活性化信号ＬＥ１、ＬＥ２により活性化される。本実施の形態６の重み付け制御回路５６０は、センスアンプ回路１４０のオフセット電圧判定を行い、その結果に基づいて重み付け制御信号Ｚ１１Ｂ、Ｚ２１Ｂ、Ｚ１２Ｂ、Ｚ２２Ｂをオフセット電圧調整回路６５０に出力する。この重み付け制御信号Ｚ１１Ｂ、Ｚ２１Ｂ、Ｚ１２Ｂ、Ｚ２２Ｂによりオフセット電圧調整回路６５０を制御し、センスアンプ回路１４０の出力端子ＯＵＴ、ＯＵＴＢの駆動能力の重み付けを設定する。
図３６にセンスアンプ回路１４０とオフセット電圧調整回路６５０の接続関係と詳細な構成を示す。なお、センスアンプ回路１４０の構成は図２と同様のため、詳細な説明は省略する。図３６に示すように、オフセット電圧調整回路６５０は、スイッチ回路２５１、２５２、６５１、６５２と、ＮＭＯＳトランジスタＭＮ２５１、ＭＮ２５２、ＭＮ６５１、ＭＮ６５２とを有する。
スイッチ回路１５１は、一端がノードＮ１０３、他端がノードＮ２０６に接続される。スイッチ回路２５１は、重み付け制御信号Ｚ２１Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ２５１はドレインがノードＮ２０６、ソースがノードＮ１０５、ゲートがセンスアンプ入力端子ＩＮＢに接続される。また、ＮＭＯＳトランジスタＭＮ２５１のゲート幅は、例えば、センスアンプ回路１４０のＮＭＯＳトランジスタＭＮ１０３のゲート幅と同じ値に定める。但し、このゲート幅の値は一例であり、特にこれに制限されない。
スイッチ回路６５１は、一端がノードＮ１０３、他端がノードＮ６０６に接続される。スイッチ回路６５１は、重み付け制御信号Ｚ２２Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ６５１はドレインがノードＮ６０６、ソースがノードＮ１０５、ゲートがセンスアンプ入力端子ＩＮＢに接続される。また、ＮＭＯＳトランジスタＭＮ６５１のゲート幅は、例えば、ＮＭＯＳトランジスタＭＮ２５１のゲート幅の１／２の値とする。但し、このゲート幅の値は一例であり、特にこれに制限されない。
スイッチ回路１５２は、一端がノードＮ１０４、他端がノードＮ２０７に接続される。スイッチ回路２５２は、重み付け制御信号Ｚ１１Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ２５２はドレインがノードＮ２０７、ソースがノードＮ１０５、ゲートがセンスアンプ入力端子ＩＮに接続される。また、ＮＭＯＳトランジスタＭＮ２５２のゲート幅は、例えば、センスアンプ回路１４０のＮＭＯＳトランジスタＭＮ１０４のゲート幅と同じ値に定める。但し、このゲート幅の値は一例であり、特にこれに制限されない。
スイッチ回路６５２は、一端がノードＮ１０４、他端がノードＮ６０７に接続される。スイッチ回路６５２は、重み付け制御信号Ｚ１２Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ６５２はドレインがノードＮ６０７、ソースがノードＮ１０５、ゲートがセンスアンプ入力端子ＩＮに接続される。また、ＮＭＯＳトランジスタＭＮ６５２のゲート幅は、例えば、ＮＭＯＳトランジスタＭＮ２５２のゲート幅の１／２の値とする。但し、このゲート幅の値は一例であり、特にこれに制限されない。
図３７に、図３６と同様の構成のオフセット電圧調整回路６５０を用い、図３６とは別バリエーションのセンスアンプ回路１４０と接続する構成を示す。なお、センスアンプ回路１４０の構成は図４と同様のため、詳細な説明は省略する。図３２に示すように、オフセット電圧調整回路６５０は、スイッチ回路２５１、２５２、６５１、６５２と、ＮＭＯＳトランジスタＭＮ２５１、ＭＮ２５２、ＭＮ６５１、ＭＮ６５２とを有する。
スイッチ回路２５１は、一端がノードＮ１０１、他端がノードＮ２０６に接続される。スイッチ回路２５１は、重み付け制御信号Ｚ２１Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ２５１はドレインがノードＮ２０６、ソースがノードＮ１０５、ゲートがノードＮ１０２に接続される。また、ＮＭＯＳトランジスタＭＮ２５１のゲート幅は、例えば、センスアンプ回路１４０のＮＭＯＳトランジスタＭＮ１０３のゲート幅と同じ値に定める。但し、このゲート幅の値は一例であり、特にこれに制限されない。
スイッチ回路６５１は、一端がノードＮ１０１、他端がノードＮ６０６に接続される。スイッチ回路６５１は、重み付け制御信号Ｚ２２Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ６５１はドレインがノードＮ６０６、ソースがノードＮ１０５、ゲートがノードＮ１０２に接続される。また、ＮＭＯＳトランジスタＭＮ６５１のゲート幅は、例えば、ＮＭＯＳトランジスタＭＮ２５１のゲート幅の１／２の値とする。但し、このゲート幅の値は一例であり、特にこれに制限されない。
スイッチ回路２５２は、一端がノードＮ１０２、他端がノードＮ２０７に接続される。スイッチ回路２５２は、重み付け制御信号Ｚ１１Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ２５１はドレインがノードＮ２０７、ソースがノードＮ１０５、ゲートがノードＮ１０１に接続される。また、ＮＭＯＳトランジスタＭＮ２５２のゲート幅は、例えば、センスアンプ回路１４０のＮＭＯＳトランジスタＭＮ１０４のゲート幅と同じ値に定める。但し、このゲート幅の値は一例であり、特にこれに制限されない。
スイッチ回路６５２は、一端がノードＮ１０２、他端がノードＮ６０７に接続される。スイッチ回路６５２は、重み付け制御信号Ｚ１２Ｂにより駆動される。ＮＭＯＳトランジスタＭＮ６５１はドレインがノードＮ６０７、ソースがノードＮ１０５、ゲートがノードＮ１０１に接続される。また、ＮＭＯＳトランジスタＭＮ６５２のゲート幅は、例えば、ＮＭＯＳトランジスタＭＮ２５２のゲート幅の１／２の値とする。但し、このゲート幅の値は一例であり、特にこれに制限されない。
本実施の形態６に用いる重み付け制御回路５６０は、実施の形態５と同様に、図３１の表に従う論理回路である。但し、重み付け制御信号Ｚ１１Ｂ、Ｚ２１Ｂ、Ｚ１２Ｂ、Ｚ２２Ｂは、図３１の重み付け制御信号Ｚ１１、Ｚ２１、Ｚ１２、Ｚ２２の反転信号となっている。また、本実施の形態６のＳＲＡＭ６００のタイミングチャート、フローチャートもそれぞれ、実施の形態５と同様の図３２、図３３で表されため、タイミングチャート、フローチャートは省略する。
以上のＳＲＡＭ６００の動作を説明する。なお、本例でも実施の形態１と同様、ワード線ＷＬ０及びビット線対ＢＬ０、ＢＬＢ０に接続されているＳＲＡＭセルＣＥＬＬのデータを読み出すものとする。つまり、ワード線ＷＬ０〜ＷＬｎ−１のうちワード線ＷＬ０が選択され、カラム選択信号ＹＳ[ｎ−１：０]に応じて、カラムセレクタ１３０がビット線対ＢＬ０、ＢＬＢ０を選択する。また、オフセット電圧調整回路６５０、センスアンプ回路１４０構成は図３１と同様のものとする。また、プリチャージ信号ＰＣがロウレベルの期間において、カラムセレクタ１３０によって導通し、選択されたセンスアンプの入力端子対ＩＮＢ、ＩＮがビット線とともにそれぞれ電源電圧ＶＤＤにプリチャージされる。
図３２に示すように、時刻ｔ１以前において、プリチャージ回路ＰＣＵ０により、ビット線対ＢＬ０、ＢＬＢ０は電源電圧ＶＤＤにプリチャージされている。時刻ｔ１で、ワード線ＷＬ０のワード信号が活性化される。選択ＳＲＡＭセルＣＥＬＬに保持されているデータに応じて、ビット線ＢＬ０、ＢＬＢ０の一方の電位が徐々に降下し始める。また、カラムセレクタ１３０がカラム選択信号ＹＳ[ｎ−１：０]に応じてビット線対ＢＬ０、ＢＬＢ０を選択する。このため、センスアンプ回路１４０の入力端子対とビット線対ＢＬ０、ＢＬＢ０が接続される。
また、上記ワード信号の活性化と同時に、センスアンプ活性化信号ＳＥを立ち上げ、センスアンプ回路１４０の活性化を行う。このことより、センスアンプ回路１４０のオフセット電圧の符号に応じ、出力データＯＵＴとして「０」または「１」が出力される。なお、出力データＯＵＴＢには出力データＯＵＴの反転信号が出力される。この動作を以下では、第１のオフセット電圧判定動作と称す。
時刻ｔ１において、上記センスアンプ回路１４０の活性化と同時に、重み付け制御活性化信号ＬＥ１を立ち上げる。このことにより、重み付け制御回路５６０を構成するラッチ回路５６３、５６５においてラッチ動作が行われる。このため、出力データＯＵＴ、ＯＵＴＢがラッチ回路５６３、５６５に記憶されるとともに、重み付け制御信号Ｚ１１、Ｚ２１を出力する。この論理動作は、上述した図３１に示す真理値表に従う。但し、重み付け制御活性化信号ＬＥ２はロウレベルのままなので、図３１に示す真理値表の（ＬＥ１、ＬＥ２）＝（１、０）の部分に該当する。
このとき、例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」である場合、重み付け制御信号Ｚ１１、Ｚ２１は（Ｚ１１、Ｚ２１）＝（０、１）となり、重み付け制御信号Ｚ１１Ｂ、Ｚ２１Ｂは（Ｚ１１Ｂ、Ｚ２１Ｂ）＝（１、０）となる。なお、このとき重み付け制御信号Ｚ１２、Ｚ２２は、（Ｚ１２、Ｚ２２）＝（０、０）であり、重み付け制御信号Ｚ１２Ｂ、Ｚ２２Ｂは、（Ｚ１２Ｂ、Ｚ２２Ｂ）＝（１、１）となる。
よって、重み付け制御信号Ｚ２１Ｂによって駆動されるスイッチ回路２５１のみが切断される。このため、センスアンプ回路１４０の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力が低下し、重み付け設定×（−１）が行われる。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。
逆に、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」である場合、重み付け制御信号Ｚ１１、Ｚ２１は（Ｚ１１、Ｚ２１）＝（１、０）となり、重み付け制御信号Ｚ１１Ｂ、Ｚ２１Ｂは（Ｚ１１Ｂ、Ｚ２１Ｂ）＝（０、１）となる。
よって、重み付け制御信号Ｚ１１Ｂによって駆動されるスイッチ回路２５２のみが切断される。このため、センスアンプ回路１４０の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力が低下し、重み付け設定×１が行われる。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、元のオフセット電圧に対して低減される。この時刻ｔ１からt２までの動作を以下では、第１の重み付け設定操作と称す。
次に、時刻ｔ３において再び、センスアンプ活性化信号ＳＥを立ち上げ、センスアンプ回路１４０の活性化を行う。このことより、第１の重み付け設定操作を反映したセンスアンプ回路１４０のオフセット電圧の符号に応じ、出力データＯＵＴとして「０」または「１」が出力される。なお、出力データＯＵＴＢには出力データＯＵＴの反転信号が出力される。この動作を以下では、第２のオフセット電圧判定動作と称す。
また、時刻ｔ３において、上記センスアンプ回路１４０の活性化と同時に、重み付け制御活性化信号ＬＥ２を立ち上げる。このことにより、重み付け制御回路５６０が動作し、図３１に示す真理値表に従う論理動作を行う。但し、重み付け制御活性化信号ＬＥ１はロウレベルのままなので、図３１に示す真理値表の（ＬＥ１、ＬＥ２）＝（０、１）の部分に該当する。また、このとき、図３１からもわかるように、重み付け制御信号Ｚ１１、Ｚ２１の値は、第１の重み付け設定操作の値を保持するものとする。
このとき、例えば、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「１」、「０」である場合、重み付け制御信号Ｚ１２、Ｚ２２は（Ｚ１２、Ｚ２２）＝（０、１）となり、重み付け制御信号Ｚ１２Ｂ、Ｚ２２Ｂは（Ｚ１２Ｂ、Ｚ２２Ｂ）＝（１、０）となる。よって、重み付け制御信号Ｚ２２Ｂによって駆動されるスイッチ回路６５１のみが切断される。このため、センスアンプ回路１４０の出力端子ＯＵＴ側（ノードＮ１０１側）の駆動能力が低下し、重み付け設定×（−１／２）が行われる。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、第１の重み付け設定操作後のオフセット電圧に対して低減される。
逆に、出力データＯＵＴ、ＯＵＴＢの値がそれぞれ「０」、「１」である場合、重み付け制御信号（Ｚ１２、Ｚ２２）＝（１、０）となり、重み付け制御信号Ｚ１２Ｂ、Ｚ２２Ｂは（Ｚ１２Ｂ、Ｚ２２Ｂ）＝（０、１）となる。よって、重み付け制御信号Ｚ１２Ｂによって駆動されるスイッチ回路６５２のみが切断される。このため、センスアンプ回路１４０の出力端子ＯＵＴＢ側（ノードＮ１０２側）の駆動能力が低下し、重み付け設定×１／２が行われる。以上により、センスアンプ回路１４０の実効的なオフセット電圧が、第１の重み付け設定操作後のオフセット電圧に対して低減される。この時刻ｔ３からｔ４までの動作を以下では、第２の重み付け設定操作と称す。
上記第２のオフセット電圧判定および第２の重み付け設定操作の完了後、選択ＳＲＡＭセルＣＥＬＬの実際の読出しデータの判定操作に移行する。つまり、時刻ｔ５で、センスアンプ活性化信号ＳＥを立ち上げると、センスアンプ回路１４０の出力に、選択ＳＲＡＭセルＣＥＬＬが保持しているデータに応じた読出しデータが現れる。
以上のような構成の本実施の形態６のオフセット電圧低減効果も、実施の形態５の図３４で示したのと同様となる。このように、本実施の形態６でも、２回のオフセット電圧判定、重み付け変更操作を行うことにより、実施の形態２のような１回のみ行う場合に比べて、さらにオフセット電圧を低減することが可能となる。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態５では、第１、第２の重み付け設定操作により、オフセット電圧を低減しているが、更に複数回の重み付け設定操作を行ってもよい。但し、負荷容量Ｃ５０１、Ｃ５０２の容量値よりも更に小さい容量値の負荷容量を出力端子ＯＵＴ、ＯＵＴＢに接続するスイッチ回路が必要となる。この構成により、オフセット電圧が更に低減させることができる。
１００、２００、３００、４００、５００、６００ ＳＲＡＭ
１１０ セルアレイ
ＷＬ０〜ＷＬｍ−１
ＢＬ０、ＢＬＢ０〜ＢＬｎ−１、ＢＬＢ０ｎ−１ ビット線対
ＰＣＵ０〜ＰＣＵｎ−１ プリチャージ回路
１３０ カラムセレクタ
１４０ センスアンプ回路
１５０、２５０、５５０、６５０ オフセット電圧調整回路
１６０、５６０ 重み付け制御回路
３７０ パルス生成回路
ＩＮＶ１０１〜ＩＮＶ１０４ インバータ
ＩＶ１６１、ＩＶ１６２、ＩＶ５６１、ＩＶ５６２ インバータ（低論理しきい値）
１６１、１６２、５６１、５６２ 遷移検出器
１６３、１６４、５６３〜５６６ ラッチ回路
ＮＡＮＤ１６３ａ〜ＮＡＮＤ１６３ｃ ＮＡＮＤ回路
ＮＡＮＤ１６４ａ〜ＮＡＮＤ１６４ｃ ＮＡＮＤ回路
ＮＡＮＤ５６３ａ〜ＮＡＮＤ５６３ｃ ＮＡＮＤ回路
ＮＡＮＤ５６４ａ〜ＮＡＮＤ５６４ｃ ＮＡＮＤ回路
ＮＡＮＤ５６５ａ〜ＮＡＮＤ５６５ｃ ＮＡＮＤ回路
ＮＡＮＤ５６６ａ〜ＮＡＮＤ５６６ｃ ＮＡＮＤ回路

Claims (17)

  1. ワード線に接続され、データの読出しを行う複数のメモリセルと、
    前記複数のメモリセルのそれぞれに接続された複数のビット線対と、
    プリチャージ信号に応じて、前記複数のビット線対をプリチャージするプリチャージ回路と、
    カラム選択信号に応じて、前記複数のビット線対の１つを選択するカラムセレクタと、
    入力端子対が前記カラムセレクタに接続され、センスアンプ活性化信号に応じて活性化するセンスアンプ回路と、を有する半導体記憶装置であって、
    前記センスアンプ回路の出力端子対に接続され、活性化した前記センスアンプ回路の出力に応じた値の重み付け制御信号を出力する重み付け制御回路と、
    前記センスアンプ回路に接続され、前記重み付け制御信号に応じて、前記センスアンプ回路のオフセット電圧を調整するオフセット電圧調整回路と、を有し、
    前記オフセット電圧調整回路は、前記センスアンプ回路の出力端子対に接続され、
    前記オフセット電圧調整回路は、
    前記重み付け制御信号が入力される第１、第２のインバータと、
    それぞれゲート端子が前記センスアンプ回路の出力端子対に接続され、ドレイン端子およびソース端子がそれぞれ前記第１、第２のインバータの出力端子に接続され、前記第１、第２のインバータの出力信号によってオン、オフが制御される第１、第２のＭＯＳトランジスタと、を有する半導体記憶装置。
  2. ワード線に接続され、データの読出しを行う複数のメモリセルと、
    前記複数のメモリセルのそれぞれに接続された複数のビット線対と、
    プリチャージ信号に応じて、前記複数のビット線対をプリチャージするプリチャージ回路と、
    カラム選択信号に応じて、前記複数のビット線対の１つを選択するカラムセレクタと、
    入力端子対が前記カラムセレクタに接続され、センスアンプ活性化信号に応じて活性化するセンスアンプ回路と、を有する半導体記憶装置であって、
    前記センスアンプ回路の出力端子対に接続され、活性化した前記センスアンプ回路の出力に応じた値の重み付け制御信号を出力する重み付け制御回路と、
    前記センスアンプ回路に接続され、前記重み付け制御信号に応じて、前記センスアンプ回路のオフセット電圧を調整するオフセット電圧調整回路と、を有し、
    前記オフセット電圧調整回路は、前記センスアンプ回路の出力端子対に接続され、
    前記オフセット電圧調整回路は、
    第１の電源端子と前記センスアンプ回路の出力端子対の一方との間に接続され、制御端子が前記センスアンプ回路の出力端子対の他方に接続される第１のトランジスタと、
    前記第１の電源端子と前記センスアンプ回路の出力端子対の他方との間に接続され、制御端子が前記センスアンプ回路の出力端子対の一方に接続される第２のトランジスタと、
    前記第１のトランジスタと前記センスアンプ回路の出力端子対の一方との間に接続され、
    前記重み付け制御信号に応じてオン、オフが制御される第１のスイッチ回路と、
    前記第２のトランジスタと前記センスアンプ回路の出力端子対の他方との間に接続され、
    前記重み付け制御信号に応じてオン、オフが制御される第２のスイッチ回路と、
    を有する半導体記憶装置。
  3. ワード線に接続され、データの読出しを行う複数のメモリセルと、
    前記複数のメモリセルのそれぞれに接続された複数のビット線対と、
    プリチャージ信号に応じて、前記複数のビット線対をプリチャージするプリチャージ回路と、
    カラム選択信号に応じて、前記複数のビット線対の１つを選択するカラムセレクタと、
    入力端子対が前記カラムセレクタに接続され、センスアンプ活性化信号に応じて活性化するセンスアンプ回路と、を有する半導体記憶装置であって、
    前記センスアンプ回路の出力端子対に接続され、活性化した前記センスアンプ回路の出力に応じた値の重み付け制御信号を出力する重み付け制御回路と、
    前記センスアンプ回路に接続され、前記重み付け制御信号に応じて、前記センスアンプ回路のオフセット電圧を調整するオフセット電圧調整回路と、を有し、
    前記オフセット電圧調整回路は、前記センスアンプ回路の入力端子対に接続され、
    前記センスアンプ回路は、
    前記入力端子対のそれぞれの電位レベルに応じて駆動状態が制御され、その駆動状態に応じた電流を第１、第２のノードへ出力する第３、第４のトランジスタと、
    互いの出力を入力に接続され、前記第１、第２のノードからそれぞれ駆動電流が供給される第１、第２のインバータ回路からなるラッチ回路と、を有し、
    前記オフセット電圧調整回路は、
    前記第３のトランジスタに並列に接続されており、前記入力端子対の一方の電位レベルに応じて駆動状態が制御され、その駆動状態に応じた電流を第１のノードへ出力する第５のトランジスタと、
    前記第４のトランジスタに並列に接続されており、前記入力端子対の一方の電位レベルに応じて駆動状態が制御され、その駆動状態に応じた電流を第２のノードへ出力する第６のトランジスタと、
    前記第５のトランジスタと前記第１のノードとの間に接続される第１のスイッチ回路と、
    前記第６のトランジスタと前記第２のノードとの間に接続される第２のスイッチ回路と、を有する半導体記憶装置。
  4. 前記重み付け制御回路は、前記ワード線のワード信号活性化と実質的に同じタイミングで活性化した前記センスアンプ回路の出力に応じて、前記第１、第２のスイッチ回路の一方をオン、他方をオフ、もしくは、両方を現状のスイッチ状態とする重み付け制御信号を出力する
    請求項２または請求項３に記載の半導体記憶装置。
  5. 前記重み付け制御回路は、前記ワード線のワード信号活性化と実質的に同じタイミングで活性化した前記センスアンプ回路の活性化タイミングから所定の期間遅延した時間内に、前記センスアンプ回路からの出力に応じて、前記第１、第２のスイッチ回路の一方をオン、他方をオフ、もしくは、両方をオフとする重み付け制御信号を出力する
    請求項２または請求項３に記載の半導体記憶装置。
  6. 前記重み付け制御回路は、
    重み付け制御活性化信号、リセット信号、及び、前記センスアンプ回路の出力に応じて、前記重み付け制御信号を出力する第１、第２のラッチ回路を有し、
    前記第１、第２のラッチ回路は、
    前記重み付け制御活性化信号と前記リセット信号が第１の値の組み合わせのとき、前記センスアンプ回路の出力に応じた値をラッチし、前記重み付け制御信号として出力し、
    前記重み付け制御活性化信号と前記リセット信号が第２の値の組み合わせのとき、活性化した前記センスアンプ回路の出力値によらず、前記重み付け制御信号を保持し、
    前記重み付け制御活性化信号と前記リセット信号が第３の値の組み合わせのとき、活性化した前記センスアンプ回路の出力値によらず、前記重み付け制御信号をリセット状態とする
    請求項１〜請求項５のいずれか１項に記載の半導体記憶装置。
  7. 前記重み付け制御回路は、
    前記センスアンプ回路の出力端子対の一方と前記第１のラッチ回路との間に接続される第１の遷移検出器と、
    前記センスアンプ回路の出力端子対の他方と前記第２のラッチ回路との間に接続される第２の遷移検出器と、を有し、
    前記第１、第２の遷移検出器は、論理しきい値電圧を、電源電圧の１／２より小さく設定したインバータ回路より構成される
    請求項６に記載の半導体記憶装置。
  8. 前記第１、第２のラッチ回路は、それぞれ第１〜第３のＮＡＮＤ回路を有し、
    前記第１のＮＡＮＤ回路は、一方の入力端子に前記第１もしくは第２の遷移検出器の出力信号が入力され、他方の入力端子に前記重み付け制御活性化信号が入力され、演算結果を前記第３のＮＡＮＤ回路の一方の入力端子に出力し、
    前記第２のＮＡＮＤ回路は、一方の入力端子に前記リセット信号が入力され、他方の入力端子に前記第３のＮＡＮＤ回路の出力信号が入力され、演算結果を前記第３のＮＡＮＤ回路の他方の入力端子に出力し、
    前記第３のＮＡＮＤ回路は、一方の入力端子に前記第１のＮＡＮＤ回路の出力信号が入力され、他方の入力端子に前記第２のＮＡＮＤ回路の出力信号が入力され、演算結果を前記重み付け制御信号として出力する
    請求項７に記載の半導体記憶装置。
  9. ワード線に接続され、データの読出しを行う複数のメモリセルと、
    前記複数のメモリセルのそれぞれに接続された複数のビット線対と、
    プリチャージ信号に応じて、前記複数のビット線対をプリチャージするプリチャージ回路と、
    カラム選択信号に応じて、前記複数のビット線対の１つを選択するカラムセレクタと、
    入力端子対が前記カラムセレクタに接続され、センスアンプ活性化信号に応じて活性化するセンスアンプ回路と、を有する半導体記憶装置であって、
    前記センスアンプ回路の出力端子対に接続され、活性化した前記センスアンプ回路の出力に応じた値の重み付け制御信号を出力する重み付け制御回路と、
    前記センスアンプ回路に接続され、前記重み付け制御信号に応じて、前記センスアンプ回路のオフセット電圧を調整するオフセット電圧調整回路と、を有し、
    前記オフセット電圧調整回路は、前記センスアンプ回路の出力端子対に接続され、
    前記オフセット電圧調整回路は、
    第１、第２の負荷容量と、
    それぞれ前記第１、第２の負荷容量と前記センスアンプ回路の出力端子対との間に接続され、前記重み付け制御信号に応じてオン、オフが制御される第１、第２のスイッチ回路と、を有し、
    前記オフセット電圧調整回路は、
    それぞれ前記第１、第２の負荷容量より小さい容量値の第３、第４の負荷容量と、
    それぞれ前記第３、第４の負荷容量と前記センスアンプ回路の出力端子対との間に接続され、前記重み付け制御信号に応じてオン、オフが制御される第３、第４のスイッチ回路と、を更に有する半導体記憶装置。
  10. 前記オフセット電圧調整回路は、
    前記重み付け制御信号が入力される第３、第４のインバータと、
    それぞれゲート面積が第１、第２のＭＯＳトランジスタより小さく、ゲート端子が前記センスアンプ回路の出力端子対に接続され、ドレイン端子およびソース端子が前記第３、第４のインバータの出力端子に接続され、前記第３、第４のインバータの出力信号によってオン、オフが制御される第３、第４のＭＯＳトランジスタと、を更に有する
    請求項１に記載の半導体記憶装置。
  11. 前記オフセット電圧調整回路は、
    駆動能力が前記第１のトランジスタより小さく、前記第１の電源端子と前記センスアンプ回路の出力端子対の一方との間に接続され、制御端子が前記センスアンプ回路の出力端子対の他方に接続される第７のトランジスタと、
    駆動能力が前記第２のトランジスタより小さく、前記第１の電源端子と前記センスアンプ回路の出力端子対の他方との間に接続され、制御端子が前記センスアンプ回路の出力端子対の一方に接続される第８のトランジスタと、
    前記第７のトランジスタと前記センスアンプ回路の出力端子対の一方との間に接続され、
    前記重み付け制御信号に応じてオン、オフが制御される第３のスイッチ回路と、
    前記第８のトランジスタと前記センスアンプ回路の出力端子対の他方との間に接続され、
    前記重み付け制御信号に応じてオン、オフが制御される第４のスイッチ回路と、
    を更に有する
    請求項２に記載の半導体記憶装置。
  12. 前記オフセット電圧調整回路は、
    駆動能力が前記第５のトランジスタより小さく、前記第３のトランジスタに並列に接続されており、前記入力端子対の一方の電位レベルに応じて駆動状態が制御され、その駆動状態に応じた電流を第１のノードへ出力する第７のトランジスタと、
    駆動能力が前記第６のトランジスタより小さく、前記第４のトランジスタに並列に接続されており、前記入力端子対の一方の電位レベルに応じて駆動状態が制御され、その駆動状態に応じた電流を第２のノードへ出力する第８のトランジスタと、
    前記第７のトランジスタと前記第１のノードとの間に接続される第３のスイッチ回路と、
    前記第８のトランジスタと前記第２のノードとの間に接続される第４のスイッチ回路と、を有する
    請求項３に記載の半導体記憶装置。
  13. 前記重み付け制御回路は、前記ワード線のワード信号活性化と実質的に同じタイミングで活性化した第１の期間で前記センスアンプ回路の出力に応じて、前記第１、第２のスイッチ回路の一方をオン、他方をオフ、もしくは、両方を現状のスイッチ状態とする重み付け制御信号を出力し、その後の第２の期間で活性化した前記センスアンプ回路の出力に応じて、前記第３、第４のスイッチ回路の一方をオン、他方をオフ、もしくは、両方を現状のスイッチ状態とする重み付け制御信号を出力する
    請求項９に記載の半導体記憶装置。
  14. 前記重み付け制御回路は、
    第１、第２の重み付け制御活性化信号、リセット信号、及び、前記センスアンプ回路の出力に応じて、前記重み付け制御信号を出力する第１〜第４のラッチ回路を有し、
    前記第１のラッチ回路は、前記第１、第２の重み付け制御活性化信号と前記リセット信号が第１の値の組み合わせのとき、前記センスアンプ回路の一方の出力に応じた値をラッチし、
    前記第２のラッチ回路は、前記第１、第２の重み付け制御活性化信号と前記リセット信号が第２の値の組み合わせのとき、前記センスアンプ回路の一方の出力に応じた値をラッチし、
    前記第３のラッチ回路は、前記第１、第２の重み付け制御活性化信号と前記リセット信号が前記第１の値の組み合わせのとき、前記センスアンプ回路の他方の出力に応じた値をラッチし、
    前記第４のラッチ回路は、前記第１、第２の重み付け制御活性化信号と前記リセット信号が前記第２の値の組み合わせのとき、前記センスアンプ回路の他方の出力に応じた値をラッチし、前記重み付け制御信号として出力し、
    前記第１〜第４のラッチ回路は、
    前記第１、第２の重み付け制御活性化信号と前記リセット信号とが第３の値の組み合わせのとき、活性化した前記センスアンプ回路の出力値によらず、前記重み付け制御信号を保持し、
    前記第１、第２の重み付け制御活性化信号と前記リセット信号とが第４の値の組み合わせのとき、活性化した前記センスアンプ回路の出力値によらず、前記重み付け制御信号をリセット状態とする
    請求項９〜請求項１３のいずれか１項に記載の半導体記憶装置。
  15. 前記重み付け制御回路は、
    前記センスアンプ回路の出力端子対の一方と、前記第１及び第２のラッチ回路との間に接続される第１の遷移検出器と、
    前記センスアンプ回路の出力端子対の他方と、前記第３及び第４のラッチ回路との間に接続される第２の遷移検出器と、を有し、
    前記第１、第２の遷移検出器は、論理しきい値電圧を、電源電圧の１／２より小さく設定したインバータ回路より構成される
    請求項１４に記載の半導体記憶装置。
  16. 前記第１〜第４のラッチ回路は、それぞれ第１〜第３のＮＡＮＤ回路を有し、
    前記第１のＮＡＮＤ回路は、一方の入力端子に前記第１もしくは第２の遷移検出器の出力信号が入力され、他方の入力端子に前記第１もしくは第２の重み付け制御活性化信号が入力され、演算結果を前記第３のＮＡＮＤ回路の一方の入力端子に出力し、
    前記第２のＮＡＮＤ回路は、一方の入力端子に前記リセット信号が入力され、他方の入力端子に前記第３のＮＡＮＤ回路の出力信号が入力され、演算結果を前記第３のＮＡＮＤ回路の他方の入力端子に出力し、
    前記第３のＮＡＮＤ回路は、一方の入力端子に前記第１のＮＡＮＤ回路の出力信号が入力され、他方の入力端子に前記第２のＮＡＮＤ回路の出力信号が入力され、演算結果を前記重み付け制御信号として出力する
    請求項１５に記載の半導体記憶装置。
  17. 前記センスアンプ回路のオフセット電圧を調整後に、前記カラムセレクタが選択したビット線対のデータの読み出しを行う
    請求項１〜請求項１６のいずれか１項に記載の半導体記憶装置。
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