JP3366457B2 - 半導体記憶装置のデータ読み出し方法及び半導体記憶装置 - Google Patents
半導体記憶装置のデータ読み出し方法及び半導体記憶装置Info
- Publication number
- JP3366457B2 JP3366457B2 JP20746994A JP20746994A JP3366457B2 JP 3366457 B2 JP3366457 B2 JP 3366457B2 JP 20746994 A JP20746994 A JP 20746994A JP 20746994 A JP20746994 A JP 20746994A JP 3366457 B2 JP3366457 B2 JP 3366457B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- level
- circuit
- semiconductor memory
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置のデー
タ読み出し方法及び半導体記憶装置に係り、詳しくはセ
ンスアンプから出力されるデータの高速化を図った半導
体記憶装置のデータ読み出し方法及び半導体記憶装置に
関するものである。
タ読み出し方法及び半導体記憶装置に係り、詳しくはセ
ンスアンプから出力されるデータの高速化を図った半導
体記憶装置のデータ読み出し方法及び半導体記憶装置に
関するものである。
【０００２】近年、半導体記憶装置の高密度・高速化が
求められている。そのなかでもセンスアンプから読み出
されるデータの高速化は重要である。又、一方で高速読
み出しのために設けられたイコライズ回路の複雑化に伴
う読み出しタイミングも精度が要求されている。従っ
て、簡単な回路構成で高速読み出しができ、しかも、精
度の高い読み出しが可能な半導体記憶装置が要求されて
いる。
求められている。そのなかでもセンスアンプから読み出
されるデータの高速化は重要である。又、一方で高速読
み出しのために設けられたイコライズ回路の複雑化に伴
う読み出しタイミングも精度が要求されている。従っ
て、簡単な回路構成で高速読み出しができ、しかも、精
度の高い読み出しが可能な半導体記憶装置が要求されて
いる。
【０００３】
【従来の技術】従来、半導体記憶装置、例えばスタティ
ック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと
いう）において、メモリセルから読み出されデータは、
相補信号となってセンスアンプに出力される。センスア
ンプは、その相補信号を増幅しその増幅された相補信号
（読み出しデータ）を共通データバス線対を介して出力
バッファに出力される。
ック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと
いう）において、メモリセルから読み出されデータは、
相補信号となってセンスアンプに出力される。センスア
ンプは、その相補信号を増幅しその増幅された相補信号
（読み出しデータ）を共通データバス線対を介して出力
バッファに出力される。
【０００４】ところで、読み出し速度の高速化を図るた
めに、センスアンプと出力バッファとの間の共通データ
バス線対にイコライズ回路を設けている。イコライズ回
路は、データ読み出し動作後で次のデータ読み出しの前
に、共通バス線対をショートさせて同電位にさせ次のデ
ータ読み出しの高速化を図っている。このイコライズ回
路のショート動作は、イコライズパルスによって行われ
る。
めに、センスアンプと出力バッファとの間の共通データ
バス線対にイコライズ回路を設けている。イコライズ回
路は、データ読み出し動作後で次のデータ読み出しの前
に、共通バス線対をショートさせて同電位にさせ次のデ
ータ読み出しの高速化を図っている。このイコライズ回
路のショート動作は、イコライズパルスによって行われ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、前記イ
コライズ回路を制御するイコライズパルスは、メモリセ
ルアレイ、各種デコーダ、等と共に１チップ内で生成さ
れる。その結果、イコライズパルスを生成する回路を１
チップ内に形成しなければならないことから、その分だ
け面積増につながっているとともに消費電力の増大につ
ながっていた。
コライズ回路を制御するイコライズパルスは、メモリセ
ルアレイ、各種デコーダ、等と共に１チップ内で生成さ
れる。その結果、イコライズパルスを生成する回路を１
チップ内に形成しなければならないことから、その分だ
け面積増につながっているとともに消費電力の増大につ
ながっていた。
【０００６】又、高速化が進むにつれてイコライズパル
スの幅及び周期も短くなりより精度の高いものが要求さ
れ、その要求に応えるパルス生成回路を形成することが
困難になってきている。
スの幅及び周期も短くなりより精度の高いものが要求さ
れ、その要求に応えるパルス生成回路を形成することが
困難になってきている。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的はイコライズ回路を用いる
ことなく読み出し速度の高速化を図ることができるとと
もに、イコライズ回路及びイコライズパルスを生成する
回路がなくなる分だけ面積増及び消費電力増を抑えるこ
とができる半導体記憶装置のデータ読み出し方法及び半
導体記憶装置を提供することにある。
れたものであって、その目的はイコライズ回路を用いる
ことなく読み出し速度の高速化を図ることができるとと
もに、イコライズ回路及びイコライズパルスを生成する
回路がなくなる分だけ面積増及び消費電力増を抑えるこ
とができる半導体記憶装置のデータ読み出し方法及び半
導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。センスアンプ１はビット線ＢＬ，バーＢＬを
介してメモリセルから読み出されたデータを相補信号と
して入力し、その相補信号を増幅してデータバス線Ｄ
Ｂ，バーＤＢに出力する。レベル調整回路２は、データ
バス線ＤＢ，バーＤＢに設けられ、該データバス線Ｄ
Ｂ，バーＤＢの一方が高電位の時には、その電位を低下
させ、低電位の時にはその電位を上昇させる。駆動回路
３は、センスアンプ１に基づく該データバス線ＤＢ，バ
ーＤＢの電位が高電位か低電位かどうか判定する。又、
駆動回路３は、判定した結果に基づいて該データバス線
ＤＢ，バーＤＢが高電位の時には、その電位を低下さ
せ、低電位の時にはその電位を上昇させるようにレベル
調整回路２を動作させるための制御信号を該レベル調整
回路２に出力する。
図である。センスアンプ１はビット線ＢＬ，バーＢＬを
介してメモリセルから読み出されたデータを相補信号と
して入力し、その相補信号を増幅してデータバス線Ｄ
Ｂ，バーＤＢに出力する。レベル調整回路２は、データ
バス線ＤＢ，バーＤＢに設けられ、該データバス線Ｄ
Ｂ，バーＤＢの一方が高電位の時には、その電位を低下
させ、低電位の時にはその電位を上昇させる。駆動回路
３は、センスアンプ１に基づく該データバス線ＤＢ，バ
ーＤＢの電位が高電位か低電位かどうか判定する。又、
駆動回路３は、判定した結果に基づいて該データバス線
ＤＢ，バーＤＢが高電位の時には、その電位を低下さ
せ、低電位の時にはその電位を上昇させるようにレベル
調整回路２を動作させるための制御信号を該レベル調整
回路２に出力する。
【０００９】
【作用】従って、本発明によれば、駆動回路３が、例え
ばデータバス線ＤＢが高電位、データバス線バーＤＢが
低電位と判定すると、レベル調整回路２に対してデータ
バス線ＤＢの電位を低下させるとともに、データバス線
バーＤＢの電位を上昇させるための制御信号を出力す
る。レベル調整回路２は、この制御信号に基づいてデー
タバス線ＤＢの電位を低下させるとともに、データバス
線バーＤＢの電位を上昇させる。その結果、センスアン
プ１から出力される相補信号は、最初は振幅の大きい信
号で、後に振幅の小さい信号で出力されることになる。
ばデータバス線ＤＢが高電位、データバス線バーＤＢが
低電位と判定すると、レベル調整回路２に対してデータ
バス線ＤＢの電位を低下させるとともに、データバス線
バーＤＢの電位を上昇させるための制御信号を出力す
る。レベル調整回路２は、この制御信号に基づいてデー
タバス線ＤＢの電位を低下させるとともに、データバス
線バーＤＢの電位を上昇させる。その結果、センスアン
プ１から出力される相補信号は、最初は振幅の大きい信
号で、後に振幅の小さい信号で出力されることになる。
【００１０】
【実施例】以下、本発明をＳＲＡＭに具体化した一実施
例を図２及び図３に従って説明する。図２は、ＳＲＡＭ
のセンスアンプの出力側の回路の一部を示す。センスア
ンプ１１は、メモリセルアレイに形成されたビット線対
ＢＬ，バーＢＬに接続されている。そして、図示しな
い、ビット線対ＢＬ，バーＢＬ上のメモリセルであっ
て、アドレスデータに基づいて選択されたメモリセルの
データが該ビット線対ＢＬ，バーＢＬに相補信号となっ
て出力される。センスアンプ１１は、データを増幅し、
他のビット線対と共有する共通データバス線対ＤＢ，バ
ーＤＢに出力する。データバス線対ＤＢ，バーＤＢは、
図示しない公知のメインセンスアンプを介して同じく公
知の出力バッファ回路に接続され、該出力バッファ回路
から前記選択されたメモリセルのデータが出力される。
例を図２及び図３に従って説明する。図２は、ＳＲＡＭ
のセンスアンプの出力側の回路の一部を示す。センスア
ンプ１１は、メモリセルアレイに形成されたビット線対
ＢＬ，バーＢＬに接続されている。そして、図示しな
い、ビット線対ＢＬ，バーＢＬ上のメモリセルであっ
て、アドレスデータに基づいて選択されたメモリセルの
データが該ビット線対ＢＬ，バーＢＬに相補信号となっ
て出力される。センスアンプ１１は、データを増幅し、
他のビット線対と共有する共通データバス線対ＤＢ，バ
ーＤＢに出力する。データバス線対ＤＢ，バーＤＢは、
図示しない公知のメインセンスアンプを介して同じく公
知の出力バッファ回路に接続され、該出力バッファ回路
から前記選択されたメモリセルのデータが出力される。
【００１１】データバス線対ＤＢ，バーＤＢには、レベ
ル調整回路１２と、該調整回路１２を駆動する駆動回路
１３とが設けられている。レベル調整回路１２は、デー
タバス線ＤＢに接続されるＰチャネルＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタという）Ｑ１及びＮチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タという）Ｑ２と、データバス線バーＤＢに接続される
ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ
４とから構成されている。
ル調整回路１２と、該調整回路１２を駆動する駆動回路
１３とが設けられている。レベル調整回路１２は、デー
タバス線ＤＢに接続されるＰチャネルＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタという）Ｑ１及びＮチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タという）Ｑ２と、データバス線バーＤＢに接続される
ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ
４とから構成されている。
【００１２】ＰＭＯＳトランジスタＱ１，Ｑ３は、ドレ
インが対応するデータバス線ＤＢ，バーＤＢにそれぞれ
接続され、ソースが高電位ＶCCの電源線にそれぞれ接続
されている。ＮＭＯＳトランジスタＱ２，Ｑ４は、ドレ
インが対応するデータバス線ＤＢ，バーＤＢにそれぞれ
接続され、ソースが低電位ＶSS（＝０ボルト）の電源線
にそれぞれ接続されている。各ＭＯＳトランジスタＱ１
〜Ｑ４のゲートは、駆動回路１３に接続され、駆動回路
１３から出力される制御信号に基づいて各ＭＯＳトラン
ジスタＱ１〜Ｑ４は、オン・オフ制御されるようになっ
ている。
インが対応するデータバス線ＤＢ，バーＤＢにそれぞれ
接続され、ソースが高電位ＶCCの電源線にそれぞれ接続
されている。ＮＭＯＳトランジスタＱ２，Ｑ４は、ドレ
インが対応するデータバス線ＤＢ，バーＤＢにそれぞれ
接続され、ソースが低電位ＶSS（＝０ボルト）の電源線
にそれぞれ接続されている。各ＭＯＳトランジスタＱ１
〜Ｑ４のゲートは、駆動回路１３に接続され、駆動回路
１３から出力される制御信号に基づいて各ＭＯＳトラン
ジスタＱ１〜Ｑ４は、オン・オフ制御されるようになっ
ている。
【００１３】センスアンプ１１から出力される相補信
号、即ちデータバス線ＤＢの電位Ｖaが高電位ＶCC（以
下、Ｈレベルという）、データバス線バーＤＢの電位Ｖ
b が低電位ＶSS（以下、Ｌレベルという）の時には、Ｐ
ＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ４
はオフ、ＮＭＯＳトランジスタＱ２及びＰＭＯＳトラン
ジスタＱ３はオンとなるように制御される。反対に、デ
ータバス線ＤＢの電位Ｖa がＬレベル、データバス線バ
ーＤＢの電位Ｖb がＨレベルの時には、ＰＭＯＳトラン
ジスタＱ１及びＮＭＯＳトランジスタＱ４はオン、ＮＭ
ＯＳトランジスタＱ２及びＰＭＯＳトランジスタＱ３は
オフとなるように制御される。
号、即ちデータバス線ＤＢの電位Ｖaが高電位ＶCC（以
下、Ｈレベルという）、データバス線バーＤＢの電位Ｖ
b が低電位ＶSS（以下、Ｌレベルという）の時には、Ｐ
ＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ４
はオフ、ＮＭＯＳトランジスタＱ２及びＰＭＯＳトラン
ジスタＱ３はオンとなるように制御される。反対に、デ
ータバス線ＤＢの電位Ｖa がＬレベル、データバス線バ
ーＤＢの電位Ｖb がＨレベルの時には、ＰＭＯＳトラン
ジスタＱ１及びＮＭＯＳトランジスタＱ４はオン、ＮＭ
ＯＳトランジスタＱ２及びＰＭＯＳトランジスタＱ３は
オフとなるように制御される。
【００１４】つまり、図３に示すように、データバス線
ＤＢの電位Ｖa がＨレベル、データバス線バーＤＢの電
位Ｖb がＬレベルの時には、Ｈレベルであるデータバス
線ＤＢの電位Ｖa は、ＮＭＯＳトランジスタＱ２のオン
によって電位が下がり、Ｌレベルであるデータバス線バ
ーＤＢの電位Ｖb は、ＰＭＯＳトランジスタＱ３のオン
によって電位が上がる。そして、データバス線ＤＢの電
位Ｖa の低下は、ＮＭＯＳトランジスタＱ２のオン抵抗
によって決まり、データバス線バーＤＢの電位Ｖb の上
昇は、ＰＭＯＳトランジスタＱ３のオン抵抗によって決
まる。
ＤＢの電位Ｖa がＨレベル、データバス線バーＤＢの電
位Ｖb がＬレベルの時には、Ｈレベルであるデータバス
線ＤＢの電位Ｖa は、ＮＭＯＳトランジスタＱ２のオン
によって電位が下がり、Ｌレベルであるデータバス線バ
ーＤＢの電位Ｖb は、ＰＭＯＳトランジスタＱ３のオン
によって電位が上がる。そして、データバス線ＤＢの電
位Ｖa の低下は、ＮＭＯＳトランジスタＱ２のオン抵抗
によって決まり、データバス線バーＤＢの電位Ｖb の上
昇は、ＰＭＯＳトランジスタＱ３のオン抵抗によって決
まる。
【００１５】反対に、データバス線ＤＢの電位Ｖa がＬ
レベル、データバス線バーＤＢの電位Ｖb がＨレベルの
時には、Ｌレベルであるデータバス線ＤＢの電位Ｖa
は、ＰＭＯＳトランジスタＱ１のオンによって電位が上
がり、Ｈレベルであるデータバス線バーＤＢの電位Ｖb
は、ＮＭＯＳトランジスタＱ３のオンによって電位が下
がる。そして、データバス線ＤＢの電位Ｖa の上昇は、
ＰＭＯＳトランジスタＱ１のオン抵抗によって決まり、
データバス線バーＤＢの電位Ｖb の低下は、ＮＭＯＳト
ランジスタＱ４のオン抵抗によって決まる。
レベル、データバス線バーＤＢの電位Ｖb がＨレベルの
時には、Ｌレベルであるデータバス線ＤＢの電位Ｖa
は、ＰＭＯＳトランジスタＱ１のオンによって電位が上
がり、Ｈレベルであるデータバス線バーＤＢの電位Ｖb
は、ＮＭＯＳトランジスタＱ３のオンによって電位が下
がる。そして、データバス線ＤＢの電位Ｖa の上昇は、
ＰＭＯＳトランジスタＱ１のオン抵抗によって決まり、
データバス線バーＤＢの電位Ｖb の低下は、ＮＭＯＳト
ランジスタＱ４のオン抵抗によって決まる。
【００１６】両ＰＭＯＳトランジスタＱ１，Ｑ３のオン
抵抗は、共に同じであって予め設定されている。ＰＭＯ
ＳトランジスタＱ１，Ｑ３がオンすることによって上昇
するデータバス線ＤＢ又はバーＤＢの電位Ｖa 又はＶb
の上昇分は、電位Ｖβとなるように設定している。この
電位Ｖβは、データバス線ＤＢ又はバーＤＢの電位Ｖa
又はＶb （＝ＶSS＋Ｖβ）を次段のメインセンスアンプ
が、Ｌレベルのデータであるとして動作することができ
る電位である。
抵抗は、共に同じであって予め設定されている。ＰＭＯ
ＳトランジスタＱ１，Ｑ３がオンすることによって上昇
するデータバス線ＤＢ又はバーＤＢの電位Ｖa 又はＶb
の上昇分は、電位Ｖβとなるように設定している。この
電位Ｖβは、データバス線ＤＢ又はバーＤＢの電位Ｖa
又はＶb （＝ＶSS＋Ｖβ）を次段のメインセンスアンプ
が、Ｌレベルのデータであるとして動作することができ
る電位である。
【００１７】両ＮＭＯＳトランジスタＱ２，Ｑ４のオン
抵抗は、共に同じであって予め設定されている。ＮＭＯ
ＳトランジスタＱ２，Ｑ４がオンすることによって低下
するデータバス線ＤＢ又はバーＤＢの電位Ｖa 又はＶb
の低下分は、電位Ｖαとなるように設定している。この
電位Ｖαは、データバス線ＤＢ又はバーＤＢの電位Ｖa
又はＶb （＝ＶCC−Ｖα）を次段のメインセンスアンプ
が、Ｈレベルのデータであるとして動作することができ
る電位である。
抵抗は、共に同じであって予め設定されている。ＮＭＯ
ＳトランジスタＱ２，Ｑ４がオンすることによって低下
するデータバス線ＤＢ又はバーＤＢの電位Ｖa 又はＶb
の低下分は、電位Ｖαとなるように設定している。この
電位Ｖαは、データバス線ＤＢ又はバーＤＢの電位Ｖa
又はＶb （＝ＶCC−Ｖα）を次段のメインセンスアンプ
が、Ｈレベルのデータであるとして動作することができ
る電位である。
【００１８】そして、各ＭＯＳトランジスタＱ１〜Ｑ４
のオン抵抗の調整は、該トランジスタＱ１〜Ｑ４のサイ
ズ（例えば、ゲート幅）を予め設定した大きさで形成す
ることによって行われる。
のオン抵抗の調整は、該トランジスタＱ１〜Ｑ４のサイ
ズ（例えば、ゲート幅）を予め設定した大きさで形成す
ることによって行われる。
【００１９】従って、駆動回路１３によってレベル調整
回路１２の各ＭＯＳトランジスタＱ１〜Ｑ４がオン・オ
フ制御されているとき、電位Ｖa と電位Ｖb の差（振
幅）Ｖ１は、 Ｖ１＝ＶCC−Ｖα−Ｖβ となる。又、駆動回路１３によってレベル調整回路１２
の各ＭＯＳトランジスタＱ１〜Ｑ４がオン・オフ制御さ
れず、全てオフのとき、電位Ｖa と電位Ｖb の差（振
幅）Ｖ２は、 Ｖ２＝ＶCC となり、Ｖ１＜Ｖ２となる。
回路１２の各ＭＯＳトランジスタＱ１〜Ｑ４がオン・オ
フ制御されているとき、電位Ｖa と電位Ｖb の差（振
幅）Ｖ１は、 Ｖ１＝ＶCC−Ｖα−Ｖβ となる。又、駆動回路１３によってレベル調整回路１２
の各ＭＯＳトランジスタＱ１〜Ｑ４がオン・オフ制御さ
れず、全てオフのとき、電位Ｖa と電位Ｖb の差（振
幅）Ｖ２は、 Ｖ２＝ＶCC となり、Ｖ１＜Ｖ２となる。
【００２０】次に、レベル調整回路１２の各ＭＯＳトラ
ンジスタＱ１〜Ｑ４を制御する駆動回路１３について説
明する。駆動回路１３は、レベル判定部１３ａと出力部
１３ｂとから構成されている。レベル判定部１３ａは、
２個のナンド回路１４，１５及び４個のインバータ回路
１６〜１９とから構成されている。ナンド回路１４は、
２入力ナンド回路であって、一方の入力端子がデータバ
ス線ＤＢの電位Ｖa を入力し、他方の入力端子がインバ
ータ回路１６を介してデータバス線バーＤＢの電位Ｖb
を入力する。従って、電位Ｖa がＨレベル、電位Ｖb が
Ｌレベルの時、ナンド回路１４の出力は、Ｌレベルとな
る。又、電位Ｖa がＬレベル、電位Ｖb がＨレベルの
時、ナンド回路１４の出力は、Ｈレベルとなる。そし
て、このナンド回路１４の出力は、インバータ回路１８
を介して出力部１３ｂに出力される。
ンジスタＱ１〜Ｑ４を制御する駆動回路１３について説
明する。駆動回路１３は、レベル判定部１３ａと出力部
１３ｂとから構成されている。レベル判定部１３ａは、
２個のナンド回路１４，１５及び４個のインバータ回路
１６〜１９とから構成されている。ナンド回路１４は、
２入力ナンド回路であって、一方の入力端子がデータバ
ス線ＤＢの電位Ｖa を入力し、他方の入力端子がインバ
ータ回路１６を介してデータバス線バーＤＢの電位Ｖb
を入力する。従って、電位Ｖa がＨレベル、電位Ｖb が
Ｌレベルの時、ナンド回路１４の出力は、Ｌレベルとな
る。又、電位Ｖa がＬレベル、電位Ｖb がＨレベルの
時、ナンド回路１４の出力は、Ｈレベルとなる。そし
て、このナンド回路１４の出力は、インバータ回路１８
を介して出力部１３ｂに出力される。
【００２１】ナンド回路１５は、２入力ナンド回路であ
って、一方の入力端子がデータバス線バーＤＢの電位Ｖ
b を入力し、他方の入力端子がインバータ回路１７を介
してデータバス線ＤＢの電位Ｖa を入力する。従って、
電位Ｖa がＨレベル、電位Ｖb がＬレベルの時、ナンド
回路１５の出力は、Ｈレベルとなる。又、電位Ｖa がＬ
レベル、電位Ｖb がＨレベルの時、ナンド回路１５の出
力は、Ｌレベルとなる。即ち、上記条件において、ナン
ド回路１５の出力は、前記ナンド回路１４と反対のレベ
ルの出力する。そして、このナンド回路１５の出力は、
インバータ回路１９を介して出力部１３ｂに出力され
る。
って、一方の入力端子がデータバス線バーＤＢの電位Ｖ
b を入力し、他方の入力端子がインバータ回路１７を介
してデータバス線ＤＢの電位Ｖa を入力する。従って、
電位Ｖa がＨレベル、電位Ｖb がＬレベルの時、ナンド
回路１５の出力は、Ｈレベルとなる。又、電位Ｖa がＬ
レベル、電位Ｖb がＨレベルの時、ナンド回路１５の出
力は、Ｌレベルとなる。即ち、上記条件において、ナン
ド回路１５の出力は、前記ナンド回路１４と反対のレベ
ルの出力する。そして、このナンド回路１５の出力は、
インバータ回路１９を介して出力部１３ｂに出力され
る。
【００２２】出力部１３ｂは、４個のナンド回路２０〜
２３及び４個のインバータ回路２４〜２７とから構成さ
れている。ナンド２Ｏは、２入力ナンド回路であって、
一方の入力端子が選択信号ＳＥを入力し、他方の入力端
子がインバータ回路２４及びインバータ１８を介して前
記ナンド回路１４の出力信号を入力する。ナンド回路２
０の出力端子は、前記ＰＭＯＳトランジスタＱ１のゲー
トに接続されている。選択信号ＳＥは、ＳＲＡＭが非選
択状態の時にはＬレベル、選択状態にある時にはＨレベ
ルとなる信号である。
２３及び４個のインバータ回路２４〜２７とから構成さ
れている。ナンド２Ｏは、２入力ナンド回路であって、
一方の入力端子が選択信号ＳＥを入力し、他方の入力端
子がインバータ回路２４及びインバータ１８を介して前
記ナンド回路１４の出力信号を入力する。ナンド回路２
０の出力端子は、前記ＰＭＯＳトランジスタＱ１のゲー
トに接続されている。選択信号ＳＥは、ＳＲＡＭが非選
択状態の時にはＬレベル、選択状態にある時にはＨレベ
ルとなる信号である。
【００２３】選択信号ＳＥがＬレベルの時、又は、選択
信号ＳＥがＨレベルであってナンド回路１４の出力がＬ
レベル（データバス線ＤＢの電位Ｖa がＨレベル）の時
には、ナンド回路２０はＨレベルの信号をＰＭＯＳトラ
ンジスタＱ１のゲートに出力する。従って、ＰＭＯＳト
ランジスタＱ１は、ＳＲＡＭが非選択時、又は、データ
バス線ＤＢの電位Ｖa がＨレベルの時にはオフ状態に制
御される。
信号ＳＥがＨレベルであってナンド回路１４の出力がＬ
レベル（データバス線ＤＢの電位Ｖa がＨレベル）の時
には、ナンド回路２０はＨレベルの信号をＰＭＯＳトラ
ンジスタＱ１のゲートに出力する。従って、ＰＭＯＳト
ランジスタＱ１は、ＳＲＡＭが非選択時、又は、データ
バス線ＤＢの電位Ｖa がＨレベルの時にはオフ状態に制
御される。
【００２４】又、選択信号ＳＥがＨレベルの時であって
ナンド回路１４の出力がＨレベル（データバス線ＤＢの
電位Ｖa がＬレベル）の時には、ナンド回路２０はＬレ
ベルの信号をＰＭＯＳトランジスタＱ１のゲートに出力
する。従って、ＰＭＯＳトランジスタＱ１は、データバ
ス線ＤＢの電位Ｖa がＬレベルの時にはオン状態に制御
される。
ナンド回路１４の出力がＨレベル（データバス線ＤＢの
電位Ｖa がＬレベル）の時には、ナンド回路２０はＬレ
ベルの信号をＰＭＯＳトランジスタＱ１のゲートに出力
する。従って、ＰＭＯＳトランジスタＱ１は、データバ
ス線ＤＢの電位Ｖa がＬレベルの時にはオン状態に制御
される。
【００２５】ナンド回路２１は、２入力ナンド回路であ
って、一方の入力端子が選択信号ＳＥを入力し、他方の
入力端子が前記インバータ１８を介して前記ナンド回路
１４の出力信号を入力する。ナンド回路２１の出力端子
は、インバータ回路２６を介して前記ＮＭＯＳトランジ
スタＱ２のゲートに接続されている。そして、選択信号
ＳＥがＬレベルの時、又は、選択信号ＳＥがＨレベルで
あってナンド回路１４の出力がＨレベル（データバス線
ＤＢの電位Ｖa がＬレベル）の時には、ナンド回路２１
はインバータ回路２６を介してＬレベルの信号をＮＭＯ
ＳトランジスタＱ２のゲートに出力する。従って、ＮＭ
ＯＳトランジスタＱ２は、ＳＲＡＭが非選択時、又は、
データバス線ＤＢの電位Ｖa がＬレベルの時にはオフ状
態に制御される。
って、一方の入力端子が選択信号ＳＥを入力し、他方の
入力端子が前記インバータ１８を介して前記ナンド回路
１４の出力信号を入力する。ナンド回路２１の出力端子
は、インバータ回路２６を介して前記ＮＭＯＳトランジ
スタＱ２のゲートに接続されている。そして、選択信号
ＳＥがＬレベルの時、又は、選択信号ＳＥがＨレベルで
あってナンド回路１４の出力がＨレベル（データバス線
ＤＢの電位Ｖa がＬレベル）の時には、ナンド回路２１
はインバータ回路２６を介してＬレベルの信号をＮＭＯ
ＳトランジスタＱ２のゲートに出力する。従って、ＮＭ
ＯＳトランジスタＱ２は、ＳＲＡＭが非選択時、又は、
データバス線ＤＢの電位Ｖa がＬレベルの時にはオフ状
態に制御される。
【００２６】又、選択信号ＳＥがＨレベルの時であって
ナンド回路１４の出力がＬレベル（電位Ｖa がＨレベ
ル）の時には、ナンド回路２０はインバータ回路２６を
介してＨレベルの信号をＮＭＯＳトランジスタＱ２のゲ
ートに出力する。従って、ＮＭＯＳトランジスタＱ２
は、電位レベルＶa がＨレベルの時にはオン状態に制御
される。
ナンド回路１４の出力がＬレベル（電位Ｖa がＨレベ
ル）の時には、ナンド回路２０はインバータ回路２６を
介してＨレベルの信号をＮＭＯＳトランジスタＱ２のゲ
ートに出力する。従って、ＮＭＯＳトランジスタＱ２
は、電位レベルＶa がＨレベルの時にはオン状態に制御
される。
【００２７】ナンド回路２２は、２入力ナンド回路であ
って、一方の入力端子が選択信号ＳＥを入力し、他方の
入力端子がインバータ回路２５及びインバータ１９を介
して前記ナンド回路１５の出力信号を入力する。ナンド
回路２２の出力端子は、前記ＰＭＯＳトランジスタＱ３
のゲートに接続されている。そして、選択信号ＳＥがＬ
レベルの時、又は、選択信号ＳＥがＨレベルであってナ
ンド回路１５の出力がＬレベル（電位Ｖb がＨレベル）
の時には、ナンド回路２２はＨレベルの信号をＰＭＯＳ
トランジスタＱ３のゲートに出力する。従って、ＰＭＯ
ＳトランジスタＱ３は、ＳＲＡＭが非選択時、又は、電
位Ｖb がＨレベルの時にはオフ状態に制御される。
って、一方の入力端子が選択信号ＳＥを入力し、他方の
入力端子がインバータ回路２５及びインバータ１９を介
して前記ナンド回路１５の出力信号を入力する。ナンド
回路２２の出力端子は、前記ＰＭＯＳトランジスタＱ３
のゲートに接続されている。そして、選択信号ＳＥがＬ
レベルの時、又は、選択信号ＳＥがＨレベルであってナ
ンド回路１５の出力がＬレベル（電位Ｖb がＨレベル）
の時には、ナンド回路２２はＨレベルの信号をＰＭＯＳ
トランジスタＱ３のゲートに出力する。従って、ＰＭＯ
ＳトランジスタＱ３は、ＳＲＡＭが非選択時、又は、電
位Ｖb がＨレベルの時にはオフ状態に制御される。
【００２８】又、選択信号ＳＥがＨレベルの時であって
ナンド回路１５の出力がＨレベル（電位Ｖb がＬレベ
ル）の時には、ナンド回路２２はＬレベルの信号をＰＭ
ＯＳトランジスタＱ３のゲートに出力する。従って、Ｐ
ＭＯＳトランジスタＱ３は、データバス線バーＤＢの電
位Ｖb がＬレベルの時にはオン状態に制御される。
ナンド回路１５の出力がＨレベル（電位Ｖb がＬレベ
ル）の時には、ナンド回路２２はＬレベルの信号をＰＭ
ＯＳトランジスタＱ３のゲートに出力する。従って、Ｐ
ＭＯＳトランジスタＱ３は、データバス線バーＤＢの電
位Ｖb がＬレベルの時にはオン状態に制御される。
【００２９】ナンド回路２３は、２入力ナンド回路であ
って、一方の入力端子が選択信号ＳＥを入力し、他方の
入力端子が前記インバータ１９を介してナンド回路１５
の出力信号を入力する。ナンド回路２３の出力端子は、
インバータ回路２７を介して前記ＮＭＯＳトランジスタ
Ｑ４のゲートに接続されている。そして、選択信号ＳＥ
がＬレベルの時、又は、選択信号ＳＥがＨレベルであっ
てナンド回路１５の出力がＨレベル（電位Ｖb がＬレベ
ル）の時には、ナンド回路２３はインバータ回路２７を
介してＬレベルの信号をＮＭＯＳトランジスタＱ４のゲ
ートに出力する。従って、ＮＭＯＳトランジスタＱ４
は、ＳＲＡＭが非選択時、又は、データバス線バーＤＢ
の電位Ｖb がＬレベルの時にはオフ状態に制御される。
って、一方の入力端子が選択信号ＳＥを入力し、他方の
入力端子が前記インバータ１９を介してナンド回路１５
の出力信号を入力する。ナンド回路２３の出力端子は、
インバータ回路２７を介して前記ＮＭＯＳトランジスタ
Ｑ４のゲートに接続されている。そして、選択信号ＳＥ
がＬレベルの時、又は、選択信号ＳＥがＨレベルであっ
てナンド回路１５の出力がＨレベル（電位Ｖb がＬレベ
ル）の時には、ナンド回路２３はインバータ回路２７を
介してＬレベルの信号をＮＭＯＳトランジスタＱ４のゲ
ートに出力する。従って、ＮＭＯＳトランジスタＱ４
は、ＳＲＡＭが非選択時、又は、データバス線バーＤＢ
の電位Ｖb がＬレベルの時にはオフ状態に制御される。
【００３０】又、選択信号ＳＥがＨレベルの時であって
ナンド回路１５の出力がＬレベル（電位Ｖb がＨレベ
ル）の時には、ナンド回路２３はインバータ回路２７を
介してＨレベルの信号をＮＭＯＳトランジスタＱ４のゲ
ートに出力する。従って、ＮＭＯＳトランジスタＱ４
は、電位Ｖb がＨレベルの時にオン状態に制御される。
ナンド回路１５の出力がＬレベル（電位Ｖb がＨレベ
ル）の時には、ナンド回路２３はインバータ回路２７を
介してＨレベルの信号をＮＭＯＳトランジスタＱ４のゲ
ートに出力する。従って、ＮＭＯＳトランジスタＱ４
は、電位Ｖb がＨレベルの時にオン状態に制御される。
【００３１】次に、上記のように構成したＳＲＡＭに設
けたレベル調整回路１２と駆動回路１３の作用を説明す
る。ＳＲＡＭが非選択時、センスアンプ１１は、データ
バス線対ＤＢ，バーＤＢの電位Ｖa ，Ｖb を共にＨレベ
ル（＝ＶCC）にしている。この時、選択信号ＳＥはＬレ
ベルなので、各ＭＯＳトランジスタＱ１〜Ｑ４はオフ状
態に制御されている。従って、電位Ｖa ，Ｖb は、共に
Ｈレベルに保持されている。
けたレベル調整回路１２と駆動回路１３の作用を説明す
る。ＳＲＡＭが非選択時、センスアンプ１１は、データ
バス線対ＤＢ，バーＤＢの電位Ｖa ，Ｖb を共にＨレベ
ル（＝ＶCC）にしている。この時、選択信号ＳＥはＬレ
ベルなので、各ＭＯＳトランジスタＱ１〜Ｑ４はオフ状
態に制御されている。従って、電位Ｖa ，Ｖb は、共に
Ｈレベルに保持されている。
【００３２】ＳＲＡＭが選択され、選択信号ＳＥがＨレ
ベルとなった時において、センスアンプ１１が、ビット
線対ＢＬ，バーＢＬを介してメモリセルのデータを読み
出し増幅しデータバス線対ＤＢ，バーＤＢを介してメイ
ンアンプに出力する。この時、電位Ｖa がＨレベル（＝
ＶCC）、電位Ｖb がＬレベル（＝ＶSS＝０ボルト）とす
る。
ベルとなった時において、センスアンプ１１が、ビット
線対ＢＬ，バーＢＬを介してメモリセルのデータを読み
出し増幅しデータバス線対ＤＢ，バーＤＢを介してメイ
ンアンプに出力する。この時、電位Ｖa がＨレベル（＝
ＶCC）、電位Ｖb がＬレベル（＝ＶSS＝０ボルト）とす
る。
【００３３】判定部１３ａのナンド回路１４は、Ｌレベ
ルとなるとともに、ナンド回路１５はＨレベルとなる。
従って、出力部１３ｂのナンド回路２０，２３はＨレベ
ルの信号を出力するとともに、ナンド回路２１，２２
は、Ｌレベルの信号を出力する。従って、データバス線
ＤＢに接続されたＰＭＯＳトランジスタＱ１はオフし、
ＮＭＯＳトランジスタＱ２はオンする。又、データバス
線バーＤＢに接続されたＰＭＯＳトランジスタＱ３はオ
ンし、ＮＭＯＳトランジスタＱ４はオフする。
ルとなるとともに、ナンド回路１５はＨレベルとなる。
従って、出力部１３ｂのナンド回路２０，２３はＨレベ
ルの信号を出力するとともに、ナンド回路２１，２２
は、Ｌレベルの信号を出力する。従って、データバス線
ＤＢに接続されたＰＭＯＳトランジスタＱ１はオフし、
ＮＭＯＳトランジスタＱ２はオンする。又、データバス
線バーＤＢに接続されたＰＭＯＳトランジスタＱ３はオ
ンし、ＮＭＯＳトランジスタＱ４はオフする。
【００３４】各ＭＯＳトランジスタＱ１〜Ｑ４のオン・
オフ動作は、駆動回路１３を介して制御されるため、セ
ンスアンプ１１が信号を出力してから該駆動回路１３の
動作時間だけ遅れてオン・オフ動作する。
オフ動作は、駆動回路１３を介して制御されるため、セ
ンスアンプ１１が信号を出力してから該駆動回路１３の
動作時間だけ遅れてオン・オフ動作する。
【００３５】Ｈレベルであるデータバス線ＤＢの電位Ｖ
a は、ＮＭＯＳトランジスタＱ２のオンによって電位が
Ｈレベル（＝ＶCC）から電位Ｖαだけ下がる。又、Ｌレ
ベルであるデータバス線バーＤＢの電位Ｖb は、ＰＭＯ
ＳトランジスタＱ３のオンによってＬレベル（＝ＶSS）
から電位Ｖβだけ上がる。
a は、ＮＭＯＳトランジスタＱ２のオンによって電位が
Ｈレベル（＝ＶCC）から電位Ｖαだけ下がる。又、Ｌレ
ベルであるデータバス線バーＤＢの電位Ｖb は、ＰＭＯ
ＳトランジスタＱ３のオンによってＬレベル（＝ＶSS）
から電位Ｖβだけ上がる。
【００３６】従って、電位Ｖa と電位Ｖb の差（振幅）
Ｖ１（＝ＶCC−Ｖα−Ｖβ）は、オン・オフ制御される
前の差（振幅）Ｖ２（＝ＶCC）より、Ｖα＋Ｖβ分だけ
小さくなる。この時、メインアンプは、最初の振幅Ｖ２
（＝ＶCC）のデータによって駆動され安定した状態にあ
るので、小さくなった振幅Ｖ１のデータを入力しても、
反転動作等の誤動作はしない。
Ｖ１（＝ＶCC−Ｖα−Ｖβ）は、オン・オフ制御される
前の差（振幅）Ｖ２（＝ＶCC）より、Ｖα＋Ｖβ分だけ
小さくなる。この時、メインアンプは、最初の振幅Ｖ２
（＝ＶCC）のデータによって駆動され安定した状態にあ
るので、小さくなった振幅Ｖ１のデータを入力しても、
反転動作等の誤動作はしない。
【００３７】この状態から、次に読み出されたメモリセ
ルのデータに基づいてセンスアンプ１１が、データバス
線ＤＢの電位Ｖa がＬレベル（ＶCC）、データバス線バ
ーＤＢの電位Ｖb がＨレベル（ＶSS）となるデータを出
力すると、電位Ｖa は、ＶCC−ＶαからＬレベル（＝Ｖ
SS）に反転する。又、電位Ｖb は、ＶβからＨレベル
（＝ＶCC）に反転する。従って、Ｈレベル（＝ＶCC）と
Ｌレベル（＝ＶSS）との間で反転動作をするのに比べ反
転時間が短くなり、その分だけ読み出し時間が速くな
る。
ルのデータに基づいてセンスアンプ１１が、データバス
線ＤＢの電位Ｖa がＬレベル（ＶCC）、データバス線バ
ーＤＢの電位Ｖb がＨレベル（ＶSS）となるデータを出
力すると、電位Ｖa は、ＶCC−ＶαからＬレベル（＝Ｖ
SS）に反転する。又、電位Ｖb は、ＶβからＨレベル
（＝ＶCC）に反転する。従って、Ｈレベル（＝ＶCC）と
Ｌレベル（＝ＶSS）との間で反転動作をするのに比べ反
転時間が短くなり、その分だけ読み出し時間が速くな
る。
【００３８】一方、ナンド回路１４は、Ｈレベルとなる
とともに、ナンド回路１５はＬレベルとなる。従って、
ナンド回路２０，２３はＬレベルの信号を出力するとと
もに、ナンド回路２１，２２はＨレベルの信号を出力す
る。従って、データバス線ＤＢに接続されたＰＭＯＳト
ランジスタＱ１はオンし、ＮＭＯＳトランジスタＱ２は
オフする。又、データバス線バーＤＢに接続されたＰＭ
ＯＳトランジスタＱ３はオフし、ＮＭＯＳトランジスタ
Ｑ４はオンする。
とともに、ナンド回路１５はＬレベルとなる。従って、
ナンド回路２０，２３はＬレベルの信号を出力するとと
もに、ナンド回路２１，２２はＨレベルの信号を出力す
る。従って、データバス線ＤＢに接続されたＰＭＯＳト
ランジスタＱ１はオンし、ＮＭＯＳトランジスタＱ２は
オフする。又、データバス線バーＤＢに接続されたＰＭ
ＯＳトランジスタＱ３はオフし、ＮＭＯＳトランジスタ
Ｑ４はオンする。
【００３９】先にＬレベルとなったデータバス線ＤＢの
電位Ｖa は、ＰＭＯＳトランジスタＱ１のオンによって
Ｌレベル（＝ＶSS）から電位Ｖβだけ上がる。又、先に
Ｈレベルとなったデータバス線バーＤＢの電位Ｖb は、
ＮＭＯＳトランジスタＱ３のオンによってＨレベル（＝
ＶCC）から電位Ｖαだけ下がる。
電位Ｖa は、ＰＭＯＳトランジスタＱ１のオンによって
Ｌレベル（＝ＶSS）から電位Ｖβだけ上がる。又、先に
Ｈレベルとなったデータバス線バーＤＢの電位Ｖb は、
ＮＭＯＳトランジスタＱ３のオンによってＨレベル（＝
ＶCC）から電位Ｖαだけ下がる。
【００４０】従って、電位Ｖa と電位Ｖb の差（振幅）
Ｖ１は、オン・オフ制御される前の差（振幅）Ｖ２（＝
ＶCC）より、Ｖα＋Ｖβ分だけ前記と同様に小さくな
る。この状態で次のデータ読み出しを待つ。
Ｖ１は、オン・オフ制御される前の差（振幅）Ｖ２（＝
ＶCC）より、Ｖα＋Ｖβ分だけ前記と同様に小さくな
る。この状態で次のデータ読み出しを待つ。
【００４１】このように本実施例において、データバス
線対ＤＢ，バーＤＢにレベル調整回路１２と駆動回路１
３を設けた。そして、駆動回路１３の判定部１３ａに
て、データバス線対ＤＢ，バーＤＢの電位Ｖa ，Ｖb を
判定し、レベル調整回路１２にて、データバス線対Ｄ
Ｂ，バーＤＢの電位Ｖa ，Ｖb がＨレベルの時にはその
電位をＶαだけ下げ、電位Ｖa ，Ｖb がＬレベルの時に
はその電位をＶβだけ上げるようにした。即ち、最初は
振幅の大きいレベルのデータを次段のメインアンプに出
力した後に該データを振幅の小さいものにした。
線対ＤＢ，バーＤＢにレベル調整回路１２と駆動回路１
３を設けた。そして、駆動回路１３の判定部１３ａに
て、データバス線対ＤＢ，バーＤＢの電位Ｖa ，Ｖb を
判定し、レベル調整回路１２にて、データバス線対Ｄ
Ｂ，バーＤＢの電位Ｖa ，Ｖb がＨレベルの時にはその
電位をＶαだけ下げ、電位Ｖa ，Ｖb がＬレベルの時に
はその電位をＶβだけ上げるようにした。即ち、最初は
振幅の大きいレベルのデータを次段のメインアンプに出
力した後に該データを振幅の小さいものにした。
【００４２】従って、次のデータに基づく反転動作が短
くなり読み出し時間がその分だけ短縮される。しかも、
反転動作が短くなるため、従来のようにイコライズ回路
を用いてデータバス線対ＤＢ，バーＤＢをショートさせ
て図３に示すように電位Ｖa，Ｖb を一定期間Ｔ等しく
して読み出し速度を上げる必要がない。従って、従来の
イコライズ回路及びイコライズパルスを生成する回路等
が不要となるため、その分だけ回路設計が容易となると
ともに回路面積を小さくすることができる。しかも、イ
コライズ回路及びイコライズ信号を生成する回路等が不
要となるため、その分の消費電力が低減される。
くなり読み出し時間がその分だけ短縮される。しかも、
反転動作が短くなるため、従来のようにイコライズ回路
を用いてデータバス線対ＤＢ，バーＤＢをショートさせ
て図３に示すように電位Ｖa，Ｖb を一定期間Ｔ等しく
して読み出し速度を上げる必要がない。従って、従来の
イコライズ回路及びイコライズパルスを生成する回路等
が不要となるため、その分だけ回路設計が容易となると
ともに回路面積を小さくすることができる。しかも、イ
コライズ回路及びイコライズ信号を生成する回路等が不
要となるため、その分の消費電力が低減される。
【００４３】又、本実施例では、レベル調整回路１２
は、ＭＯＳトランジスタＱ１〜Ｑ４で構成し、それをそ
れぞれのデータバス線対ＤＢ，バーＤＢに接続させた。
従って、非常に簡単な構成でレベル調整を行うことがで
きる。しかも、電位Ｖa Ｖb の調整は、ＭＯＳトランジ
スタＱ１〜Ｑ４のサイズを調整するたけで簡単に変更す
ることができる。
は、ＭＯＳトランジスタＱ１〜Ｑ４で構成し、それをそ
れぞれのデータバス線対ＤＢ，バーＤＢに接続させた。
従って、非常に簡単な構成でレベル調整を行うことがで
きる。しかも、電位Ｖa Ｖb の調整は、ＭＯＳトランジ
スタＱ１〜Ｑ４のサイズを調整するたけで簡単に変更す
ることができる。
【００４４】なお、本発明は前記実施例に限定されるも
のではなく以下の態様で実施してもよい。 （１）前記実施例において、判定部１３ａのインバータ
回路１８，１９のサイズを適宜変更したり、偶数個にし
たりして判定部１３ａで判定した出力信号を適宜時間遅
延させてもよい。この場合、振幅を小さするタイミング
時間を容易に調整することができる。
のではなく以下の態様で実施してもよい。 （１）前記実施例において、判定部１３ａのインバータ
回路１８，１９のサイズを適宜変更したり、偶数個にし
たりして判定部１３ａで判定した出力信号を適宜時間遅
延させてもよい。この場合、振幅を小さするタイミング
時間を容易に調整することができる。
【００４５】（２）図４に示すように、判定部１３ａに
おいて、ナンド回路１４，１５とインバータ回路１８，
１９の間にそれぞれラッチ回路３１とインバータ回路３
２からなるシュミットトリガー回路を設けて実施しても
よい。シュミットトリガー回路を設けたことにより、デ
ータバス線ＤＢ，バーＤＢにノイズ等が入り電位Ｖa，
Ｖb が変動しナンド回路１４，１５を誤動作しても、シ
ュミットトリガー回路は、ある程度これを吸収するた
め、レベル調整回路１２を安定動作させることができ
る。
おいて、ナンド回路１４，１５とインバータ回路１８，
１９の間にそれぞれラッチ回路３１とインバータ回路３
２からなるシュミットトリガー回路を設けて実施しても
よい。シュミットトリガー回路を設けたことにより、デ
ータバス線ＤＢ，バーＤＢにノイズ等が入り電位Ｖa，
Ｖb が変動しナンド回路１４，１５を誤動作しても、シ
ュミットトリガー回路は、ある程度これを吸収するた
め、レベル調整回路１２を安定動作させることができ
る。
【００４６】（３）前記実施例の判定部１３ａは、それ
ぞれデータバス線ＤＢ，バーＤＢの電位Ｖa ，Ｖb を入
力して判定を行うようにしたが、これを一方のデータバ
ス線の電位に基づいて判定してもよい。例えば、図５に
示すように、図４で示した前記シュミットトリガー回路
とそれぞれのデータバス線ＤＢ，バーＤＢとの間にイン
バータ回路３３を接続するようにして実施してもよい。
この場合、上記実施例と同様にレベルを判定することが
できるとともに、ナンド回路１４，１５がなくなる分だ
け回路面積を小さくすることができる。
ぞれデータバス線ＤＢ，バーＤＢの電位Ｖa ，Ｖb を入
力して判定を行うようにしたが、これを一方のデータバ
ス線の電位に基づいて判定してもよい。例えば、図５に
示すように、図４で示した前記シュミットトリガー回路
とそれぞれのデータバス線ＤＢ，バーＤＢとの間にイン
バータ回路３３を接続するようにして実施してもよい。
この場合、上記実施例と同様にレベルを判定することが
できるとともに、ナンド回路１４，１５がなくなる分だ
け回路面積を小さくすることができる。
【００４７】（４）図６に示すように、判定部１３ａに
おいて２個のナンド回路３４，３５にてＲＳフリップフ
ロップ回路を形成し、そのセット入力端子をデータバス
線ＤＢに接続し、リセット入力端子をデータバス線バー
ＤＢに接続する。又、セット側出力端子を図４に示した
データバス線ＤＢ側のシュミットトリガー回路に接続
し、リセット側出力端子をデータバス線バーＤＢ側のシ
ュミットトリガー回路に接続する。従って、データバス
線ＤＢ又はデータバス線バーＤＢがＬレベルに立ち下が
ると、セット及びリセット出力端子からの出力は、反転
し、その反転レベルはＬレベルになった側の出力端子が
Ｈレベルとなる。
おいて２個のナンド回路３４，３５にてＲＳフリップフ
ロップ回路を形成し、そのセット入力端子をデータバス
線ＤＢに接続し、リセット入力端子をデータバス線バー
ＤＢに接続する。又、セット側出力端子を図４に示した
データバス線ＤＢ側のシュミットトリガー回路に接続
し、リセット側出力端子をデータバス線バーＤＢ側のシ
ュミットトリガー回路に接続する。従って、データバス
線ＤＢ又はデータバス線バーＤＢがＬレベルに立ち下が
ると、セット及びリセット出力端子からの出力は、反転
し、その反転レベルはＬレベルになった側の出力端子が
Ｈレベルとなる。
【００４８】又、インバータ回路１８，１９の出力端子
は、それぞれ図２に示すナンド回路２１，２３にのみ接
続されている。即ち、この場合には、図２に示す出力部
１３ｂのナンド回路２０，２２及びインバータ回路２
４，２５を設けていない。そして、レベル調整回路１２
のＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ
２のゲートを共にインバータ回路２６に接続させてい
る。又、ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジ
スタＱ４のゲートを共にインバータ回路２７に接続させ
ている。
は、それぞれ図２に示すナンド回路２１，２３にのみ接
続されている。即ち、この場合には、図２に示す出力部
１３ｂのナンド回路２０，２２及びインバータ回路２
４，２５を設けていない。そして、レベル調整回路１２
のＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ
２のゲートを共にインバータ回路２６に接続させてい
る。又、ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジ
スタＱ４のゲートを共にインバータ回路２７に接続させ
ている。
【００４９】従って、図６に示す判定部１３ａにおいて
は、ＲＳフリップフロップ回路を用いたので、Ｌレベル
になった側のデータバス線ＤＢ又はバーＤＢにノイズが
入っても反転動作しないので安定した判定を行うことが
できる。又、この場合、出力部１３ｂのナンド回路２
１，２３に出力信号に基づいて各ＭＯＳトランジスタＱ
１〜Ｑ４がオン・オフ制御されるようにした。従って、
非選択時には、ＰＭＯＳトランジスタＱ１，Ｑ３が共に
オンする。その結果、非選択時には、データバス線ＤＢ
及びバーＤＢは、共にＨレベルに保持され、従来必要で
あった非選択時にセンスアンプ１１の出力をプルアップ
する回路が不要となる。
は、ＲＳフリップフロップ回路を用いたので、Ｌレベル
になった側のデータバス線ＤＢ又はバーＤＢにノイズが
入っても反転動作しないので安定した判定を行うことが
できる。又、この場合、出力部１３ｂのナンド回路２
１，２３に出力信号に基づいて各ＭＯＳトランジスタＱ
１〜Ｑ４がオン・オフ制御されるようにした。従って、
非選択時には、ＰＭＯＳトランジスタＱ１，Ｑ３が共に
オンする。その結果、非選択時には、データバス線ＤＢ
及びバーＤＢは、共にＨレベルに保持され、従来必要で
あった非選択時にセンスアンプ１１の出力をプルアップ
する回路が不要となる。
【００５０】（５）前記実施例では、データバス線Ｄ
Ｂ，バーＤＢの電位Ｖa ，Ｖb がＨレベルのとき、電位
を下げ、電位Ｖa ，Ｖb がＬレベルのとき、電位を上げ
るようにした。これを一方だけにして実施してもよい。
例えば、図２においてＮＭＯＳトランジスタＱ２，Ｑ４
を設けない。従って、ナンド回路２１，２３及びインバ
ータ回路２６，２７も設けない。従って、この場合、デ
ータバス線ＤＢ，バーＤＢの電位Ｖa ，Ｖb がＬレベル
になった時のみ、電位が上げられ、電位Ｖa ，Ｖb がＨ
レベルになった時には、電位Ｖa ，Ｖb はＨレベルのま
まとなる。この場合でも従来に比べて反転動作は速く高
速にデータを読み出すことができる。
Ｂ，バーＤＢの電位Ｖa ，Ｖb がＨレベルのとき、電位
を下げ、電位Ｖa ，Ｖb がＬレベルのとき、電位を上げ
るようにした。これを一方だけにして実施してもよい。
例えば、図２においてＮＭＯＳトランジスタＱ２，Ｑ４
を設けない。従って、ナンド回路２１，２３及びインバ
ータ回路２６，２７も設けない。従って、この場合、デ
ータバス線ＤＢ，バーＤＢの電位Ｖa ，Ｖb がＬレベル
になった時のみ、電位が上げられ、電位Ｖa ，Ｖb がＨ
レベルになった時には、電位Ｖa ，Ｖb はＨレベルのま
まとなる。この場合でも従来に比べて反転動作は速く高
速にデータを読み出すことができる。
【００５１】ちなみに、図２においてＰＭＯＳトランジ
スタＱ１，Ｑ３、ナンド回路２０，２２及びインバータ
回路２４，２５を設けない場合には、データバス線Ｄ
Ｂ，バーＤＢの電位Ｖa ，Ｖb がＨレベルになった時の
み、電位が下げられ、従来に比べて反転動作は速く高速
にデータを読み出すことができる。
スタＱ１，Ｑ３、ナンド回路２０，２２及びインバータ
回路２４，２５を設けない場合には、データバス線Ｄ
Ｂ，バーＤＢの電位Ｖa ，Ｖb がＨレベルになった時の
み、電位が下げられ、従来に比べて反転動作は速く高速
にデータを読み出すことができる。
【００５２】（６）前記実施例では、信号線をデータバ
ス線とし、そのデータバス線にレベル調整回路１２及び
駆動回路１３を設けたが、ビット線ＢＬ，バーＢＬにレ
ベル調整回路１２及び駆動回路１３を設けてもよい。
ス線とし、そのデータバス線にレベル調整回路１２及び
駆動回路１３を設けたが、ビット線ＢＬ，バーＢＬにレ
ベル調整回路１２及び駆動回路１３を設けてもよい。
【００５３】（７）前記実施例ではＳＲＡＭの半導体記
憶装置に具体化したがＤＲＡＭ等、読み出しデータが相
補信号となって信号線対に出力されるその他の半導体記
憶装置に具体化してもよい。
憶装置に具体化したがＤＲＡＭ等、読み出しデータが相
補信号となって信号線対に出力されるその他の半導体記
憶装置に具体化してもよい。
【００５４】
【発明の効果】以上詳述したように、本発明の半導体記
憶装置のデータ読み出し方法及び半導体記憶装置によれ
ば、イコライズ回路を用いることなく読み出し速度の高
速化を図ることができるとともに、イコライズ回路及び
イコライズパルスを生成する回路をなくしその分だけ面
積増及び消費電力増を抑えることができる優れた効果を
有する。
憶装置のデータ読み出し方法及び半導体記憶装置によれ
ば、イコライズ回路を用いることなく読み出し速度の高
速化を図ることができるとともに、イコライズ回路及び
イコライズパルスを生成する回路をなくしその分だけ面
積増及び消費電力増を抑えることができる優れた効果を
有する。
【図１】 本発明の原理説明図である。
【図２】 本発明の一実施例を説明するためのＳＲＡＭ
におけるレベル調整回路と駆動回路の回路図である。
におけるレベル調整回路と駆動回路の回路図である。
【図３】 本実施例と従来の読み出されたデータ波形を
説明する波形図である。
説明する波形図である。
【図４】 その他のレベル調整回路と駆動回路を説明す
る回路図である。
る回路図である。
【図５】 その他のレベル調整回路と駆動回路を説明す
る回路図である。
る回路図である。
【図６】 その他のレベル調整回路と駆動回路を説明す
る回路図である。
る回路図である。
１ センスアンプ
２ レベル調整回路
３ 駆動回路
ＢＬ，バーＢＬ ビット線
ＤＢ，バーＤＢ データバス線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山口 修平
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
(72)発明者 鵜飼 裕明
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
(56)参考文献 特開 平５−90938（ＪＰ，Ａ)
特開 平２−246093（ＪＰ，Ａ)
特開 平４−211515（ＪＰ，Ａ)
特開 平４−353698（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/417
Claims (8)
- 【請求項１】 メモリセルから読み出したデータを一対
の信号線対に相補信号として出力するようにした半導体
記憶装置のデータ読み出し方法において、前記信号線対の電位を判定し、該判定した結果に基づい
て前記 信号線に出力された相補信号の一方が高電位の時
には、一定時間後にその電位を低下させ、低電位の時に
は一定時間後にその電位を上昇させるようにして該相補
信号の振幅を一定時間後に小さくして該データを読み出
すようにしたことを特徴とする半導体記憶装置のデータ
読み出し方法。 - 【請求項２】 メモリセルから読み出されたデータが相
補信号となって出力される一対の信号線対に設けられ、
該信号線対の電位を判定し、該判定した結果に基づいて
前記信号線の一方が高電位の時には、その電位を低下さ
せ、低電位の時にはその電位を上昇させるためのレベル
調整回路と、 該信号線の電位に基づいて前記レベル調整回路を駆動さ
せる駆動回路とを設けたことを特徴とする半導体記憶装
置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、レベル調整回路は、各信号線に対してそれぞれＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタから構成さ
れ、前記ＰＭＯＳトランジスタは、ドレインが信号線に
接続され、ソースが高電圧の電源線に接続され、前記Ｎ
ＭＯＳトランジスタは、ドレインが信号線に接続され、
ソースが低電圧の電源線に接続されたものであり、該Ｐ
ＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート
に入力される駆動回路からの制御信号に基づいてオン・
オフ制御されることを特徴とする半導体記憶装置。 - 【請求項４】 請求項２又は３に記載の半導体記憶装置
において、前記駆動回路は、信号線のレベルを検出する
ための判定部と、判定結果に基づいてレベル調整回路を
前記信号線の一方が高電位の時には、その電位を低下さ
せ、低電位の時にはその電位を上昇させる動作をさせる
信号を該レベル調整回路に出力する出力部とからなるこ
とを特徴とする半導体記憶装置。 - 【請求項５】 メモリセルから読み出されたデータが相
補信号となって出力される一対の信号線対に設けられ、
該信号線対の電位を判定し、該信号線が高電位の時に
は、その電位を低下させるためのレベル調整回路と、 該信号線の電位に基づいて前記レベル調整回路を駆動さ
せる駆動回路とを設けたことを特徴とする半導体記憶装
置。 - 【請求項６】 メモリセルから読み出されたデータが相
補信号となって出力される一対の信号線対に設けられ、
該信号線対の電位を判定し、該信号線が低電位の時には
その電位を上昇させるためのレベル調整回路と、 該信号線の電位に基づいて前記レベル調整回路を駆動さ
せる駆動回路とを設けたことを特徴とする半導体記憶装
置。 - 【請求項７】 請求項２乃至６に記載の半導体記憶装置
において、前記駆動回路内には、ラッチ回路を含むこと
を特徴とする半導体記憶装置。 - 【請求項８】 請求項２乃至６に記載の半導体記憶装置
において、前記駆動回路には選択信号が入力されてお
り、該選択信号の電位が、該選択信号が入力されている
前記半導体記憶装置が非選択状態となっていることを示
す電位である場合、前記レベル調整回路により前記信号
線対を高電位で保持することを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20746994A JP3366457B2 (ja) | 1994-08-31 | 1994-08-31 | 半導体記憶装置のデータ読み出し方法及び半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20746994A JP3366457B2 (ja) | 1994-08-31 | 1994-08-31 | 半導体記憶装置のデータ読み出し方法及び半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877778A JPH0877778A (ja) | 1996-03-22 |
| JP3366457B2 true JP3366457B2 (ja) | 2003-01-14 |
Family
ID=16540285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20746994A Expired - Fee Related JP3366457B2 (ja) | 1994-08-31 | 1994-08-31 | 半導体記憶装置のデータ読み出し方法及び半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3366457B2 (ja) |
-
1994
- 1994-08-31 JP JP20746994A patent/JP3366457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0877778A (ja) | 1996-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0608967A2 (en) | Memory devices | |
| US5844845A (en) | Data read circuit for use in semiconductor storage apparatus of CMOS memory | |
| US10897248B2 (en) | Semiconductor device | |
| US6785184B2 (en) | Self-timed activation logic for memory | |
| US7038962B2 (en) | Semiconductor integrated circuit | |
| US5070482A (en) | Static random access memory | |
| US6130846A (en) | Semiconductor memory device | |
| US5570316A (en) | Apparatus and method for enabling a bus driver when a data signal is valid | |
| US5646892A (en) | Data reading circuit | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| JP3366457B2 (ja) | 半導体記憶装置のデータ読み出し方法及び半導体記憶装置 | |
| US6242940B1 (en) | Data input buffer circuit | |
| EP0313748A2 (en) | Sense amplifier control circuit | |
| JP2638046B2 (ja) | Ｉ／ｏ線負荷回路 | |
| US6331959B1 (en) | Semiconductor memory device and control method thereof | |
| JPH06349276A (ja) | 半導体記憶装置 | |
| JPH06132747A (ja) | 半導体装置 | |
| KR940005692B1 (ko) | 반도체 메모리장치의 데이타 출력 드라이버 | |
| KR0146171B1 (ko) | 감지 증폭기용 구동전압 발생기 | |
| JP3238481B2 (ja) | 半導体読み出し専用記憶装置 | |
| JP2590696B2 (ja) | 半導体スタティックメモリ用ワード線駆動回路 | |
| US6269044B1 (en) | Semiconductor memory device employing an abnormal current consumption detection scheme | |
| KR100228532B1 (ko) | 스태틱램의 센스앰프회로 | |
| JP3162783B2 (ja) | 半導体記憶装置 | |
| KR0149587B1 (ko) | 노이즈에 안정한 반도체 메모리 장치의 라이트 드라이브 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021022 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091101 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |