JP3162783B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3162783B2 JP3162783B2 JP06371292A JP6371292A JP3162783B2 JP 3162783 B2 JP3162783 B2 JP 3162783B2 JP 06371292 A JP06371292 A JP 06371292A JP 6371292 A JP6371292 A JP 6371292A JP 3162783 B2 JP3162783 B2 JP 3162783B2
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- Japan
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- test
- potential
- word line
- power supply
- potential power
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、スタティック・ランダム・アクセスメモリ
（ＳＲＡＭ）のディスターブ試験技術に関する。
し、特に、スタティック・ランダム・アクセスメモリ
（ＳＲＡＭ）のディスターブ試験技術に関する。
【０００２】
【従来の技術】メモリセルをフリップフロップで構成し
たＳＲＡＭは、使いやすさや低消費電力性、高速性の面
で優れており、例えばコンピュータのメインメモリやキ
ャッシュメモリなどに多用される。ところで、フリップ
フロップの双安定性（データの保持性能）を高めるに
は、メモリセルのドライバトランジスタとトランスファ
ゲートのベータレシオをできるだけ大きくとるのがよ
く、例えばドライバトランジスタのＷを大きくしたり、
トランスファゲートのＬを大きくしたりするのが効果的
である。しかし、こうした設計手法は何れもセル面積を
増大させるので限度があり、ＳＲＡＭのデータ保持性能
試験、すなわち非選択セルのデータが反転する不具合
（いわゆるディスターブ現象）の確認試験が欠かせな
い。
たＳＲＡＭは、使いやすさや低消費電力性、高速性の面
で優れており、例えばコンピュータのメインメモリやキ
ャッシュメモリなどに多用される。ところで、フリップ
フロップの双安定性（データの保持性能）を高めるに
は、メモリセルのドライバトランジスタとトランスファ
ゲートのベータレシオをできるだけ大きくとるのがよ
く、例えばドライバトランジスタのＷを大きくしたり、
トランスファゲートのＬを大きくしたりするのが効果的
である。しかし、こうした設計手法は何れもセル面積を
増大させるので限度があり、ＳＲＡＭのデータ保持性能
試験、すなわち非選択セルのデータが反転する不具合
（いわゆるディスターブ現象）の確認試験が欠かせな
い。
【０００３】図７はフリップフロップ型メモリセルの構
成図であり、ＷＬはワードライン、ＢＬ、ＢＬX はビッ
ト線、Ｔ1 、Ｔ2 はトランスファゲートとしてのＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ）、Ｔ3 、
Ｔ4 はドライバトランジスタとしてのＮＭＯＳ、Ｒ1 、
Ｒ2 は負荷抵抗、ＶCCは高電位電源（例えば＋５Ｖ）、
ＶSSは低電位電源（例えば０Ｖ）、Ｍ1 、Ｍ2 はデータ
保持ノードである。
成図であり、ＷＬはワードライン、ＢＬ、ＢＬX はビッ
ト線、Ｔ1 、Ｔ2 はトランスファゲートとしてのＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ）、Ｔ3 、
Ｔ4 はドライバトランジスタとしてのＮＭＯＳ、Ｒ1 、
Ｒ2 は負荷抵抗、ＶCCは高電位電源（例えば＋５Ｖ）、
ＶSSは低電位電源（例えば０Ｖ）、Ｍ1 、Ｍ2 はデータ
保持ノードである。
【０００４】従来のディスターブ試験は、メモリセルに
データを書き込んだ後、ワード線を短い周期で所定の回
数（数百回）連続的に活性化し、その後、データを読み
出して反転していれば試験不良とするものであった。す
なわち、図８はＭ1 ＝Ｈレベル、Ｍ2 ＝Ｌレベルとなる
ようなデータを書き込んだときの各部波形図である。ワ
ード線ＷＬを選択（換言すればワード線ＷＬをＶCCで活
性化）すると、Ｍ1 の電位が下降、Ｍ2 の電位が上昇す
るが、この電位は所定の時定数で元に復帰しようとす
る。しかし、ＷＬの活性化動作を短い周期で連続させた
ときには、特に、Ｍ1 の電位復帰が間に合わなくなり、
Ｍ1 の保持レベルが徐々に下がり続けてフリップフロッ
プが不安定状態に陥ることになる。従って、データの反
転を調べることにより、ディスターブに対するメモリセ
ルの余裕を評価することができる。
データを書き込んだ後、ワード線を短い周期で所定の回
数（数百回）連続的に活性化し、その後、データを読み
出して反転していれば試験不良とするものであった。す
なわち、図８はＭ1 ＝Ｈレベル、Ｍ2 ＝Ｌレベルとなる
ようなデータを書き込んだときの各部波形図である。ワ
ード線ＷＬを選択（換言すればワード線ＷＬをＶCCで活
性化）すると、Ｍ1 の電位が下降、Ｍ2 の電位が上昇す
るが、この電位は所定の時定数で元に復帰しようとす
る。しかし、ＷＬの活性化動作を短い周期で連続させた
ときには、特に、Ｍ1 の電位復帰が間に合わなくなり、
Ｍ1 の保持レベルが徐々に下がり続けてフリップフロッ
プが不安定状態に陥ることになる。従って、データの反
転を調べることにより、ディスターブに対するメモリセ
ルの余裕を評価することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体記憶装置にあっては、ワード線を繰り返し
活性化することにより、メモリセル（フリップフロッ
プ）を不安定状態にしてディスターブ試験を行うもので
あるが、１度に不安定化できるメモリセルが選択ワード
線に繋がる特定のセルに限定されるため、ワード線の数
だけテストを繰り返して行わなければならず、試験時間
が相当に長くなって効率がきわめて悪いといった問題点
があった。 ［目的］そこで、本発明は、多量のメモリセルを一度に
不安定化でき、試験効率の格段の向上を図ることを目的
とする。
従来の半導体記憶装置にあっては、ワード線を繰り返し
活性化することにより、メモリセル（フリップフロッ
プ）を不安定状態にしてディスターブ試験を行うもので
あるが、１度に不安定化できるメモリセルが選択ワード
線に繋がる特定のセルに限定されるため、ワード線の数
だけテストを繰り返して行わなければならず、試験時間
が相当に長くなって効率がきわめて悪いといった問題点
があった。 ［目的］そこで、本発明は、多量のメモリセルを一度に
不安定化でき、試験効率の格段の向上を図ることを目的
とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、選択ワード
線を高電位電源に接続する一方、非選択ワード線を低電
位電源に接続する接続手段を備えた半導体記憶装置にお
いて、前記接続手段は、所定のテスト期間中、低電位電
源よりも高く、且つ、高電位電源よりも低い中間電位電
源に非選択ワード線を接続することを特徴とすることを
特徴とする。
成するためその原理図を図１に示すように、選択ワード
線を高電位電源に接続する一方、非選択ワード線を低電
位電源に接続する接続手段を備えた半導体記憶装置にお
いて、前記接続手段は、所定のテスト期間中、低電位電
源よりも高く、且つ、高電位電源よりも低い中間電位電
源に非選択ワード線を接続することを特徴とすることを
特徴とする。
【０００７】
【作用】本発明では、全ての非選択ワード線が中間電位
に持ち上げられ、非選択ワード線に繋がる全ての非選択
セルのデータ保持ノードの電位がリークされる。従っ
て、例えば選択ワード線をゼロとすれば、全てのメモリ
セルを一度にまとめて不安定状態とすることができ、試
験効率を格段に向上できる。
に持ち上げられ、非選択ワード線に繋がる全ての非選択
セルのデータ保持ノードの電位がリークされる。従っ
て、例えば選択ワード線をゼロとすれば、全てのメモリ
セルを一度にまとめて不安定状態とすることができ、試
験効率を格段に向上できる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図５は本発明に係る半導体記憶装置の一実
施例を示す図である。まず、構成を説明する。図２にお
いて、１０はアドレス信号Ａ0 、Ａ1 、……Ａ12を取り
込むアドレスバッファ、１１は下位のアドレス信号Ａ0
〜Ａ8 をデコードしてワード線を選択するロウデコー
ダ、１２は上位のアドレス信号Ａ9 〜Ａ 12をデコードし
てビット線を選択するコラムデコーダ＆Ｉ／Ｏゲート、
１３はデータＩ／Ｏ0 〜Ｉ／Ｏ7 を入出力するＩ／Ｏバ
ッファ、１４は各種制御信号（例えばアウトプット・イ
ネーブル信号／ＯＥやライト・イネーブル信号／ＷＥ）
を取り込む入力バッファ、１５は多数のワード線とビッ
ト線の交差点にフリップフロップ型のメモリセル（図７
を参照する）を接続するメモリセルアレイである。
する。図２〜図５は本発明に係る半導体記憶装置の一実
施例を示す図である。まず、構成を説明する。図２にお
いて、１０はアドレス信号Ａ0 、Ａ1 、……Ａ12を取り
込むアドレスバッファ、１１は下位のアドレス信号Ａ0
〜Ａ8 をデコードしてワード線を選択するロウデコー
ダ、１２は上位のアドレス信号Ａ9 〜Ａ 12をデコードし
てビット線を選択するコラムデコーダ＆Ｉ／Ｏゲート、
１３はデータＩ／Ｏ0 〜Ｉ／Ｏ7 を入出力するＩ／Ｏバ
ッファ、１４は各種制御信号（例えばアウトプット・イ
ネーブル信号／ＯＥやライト・イネーブル信号／ＷＥ）
を取り込む入力バッファ、１５は多数のワード線とビッ
ト線の交差点にフリップフロップ型のメモリセル（図７
を参照する）を接続するメモリセルアレイである。
【０００９】図３はロウデコーダ１１の要部の概念構成
図である。２重線で囲まれた四角形はワード線を駆動す
るバッファを模式的に表している。複数のバッファ
Ｂ0 、Ｂ 1 、Ｂ2 、……のうちの１つのバッファ（例え
ばＢ0 ）が図示を略したデコーダによって指定される
と、当該１つのバッファＢ0 は、自己に繋がる１つのワ
ード線ＷＬ0 （選択ワード線）を高電位電源ＶCCに接続
し、また、その他のバッファＢ1 、Ｂ2 、……はそれぞ
れに繋がる残りのワード線ＷＬ1 、ＷＬ2 、……（非選
択ワード線）を通常は低電位電源ＶSSに接続する。従っ
て、ロウデコーダ１１は発明の要旨に記載の接続手段と
して機能する。
図である。２重線で囲まれた四角形はワード線を駆動す
るバッファを模式的に表している。複数のバッファ
Ｂ0 、Ｂ 1 、Ｂ2 、……のうちの１つのバッファ（例え
ばＢ0 ）が図示を略したデコーダによって指定される
と、当該１つのバッファＢ0 は、自己に繋がる１つのワ
ード線ＷＬ0 （選択ワード線）を高電位電源ＶCCに接続
し、また、その他のバッファＢ1 、Ｂ2 、……はそれぞ
れに繋がる残りのワード線ＷＬ1 、ＷＬ2 、……（非選
択ワード線）を通常は低電位電源ＶSSに接続する。従っ
て、ロウデコーダ１１は発明の要旨に記載の接続手段と
して機能する。
【００１０】ここに、１１ａは中間電位電源を発生する
ための回路である。この回路１１ａは、全てのバッファ
Ｂ0 、Ｂ1 、Ｂ2 、……とＶSSの間をＮＭＯＳ１１ｂで
接続すると共に、このＮＭＯＳ１１ｂのゲートとＶCCの
間を１個のＰＭＯＳ１１ｃ及び２個のＮＭＯＳ１１ｄ、
１１ｅで接続し、さらに、これらのＰＭＯＳ１１ｃ、Ｎ
ＭＯＳ１１ｄ、１１ｅの各ゲートとテスト端子１１ｆの
間を接続して構成する。
ための回路である。この回路１１ａは、全てのバッファ
Ｂ0 、Ｂ1 、Ｂ2 、……とＶSSの間をＮＭＯＳ１１ｂで
接続すると共に、このＮＭＯＳ１１ｂのゲートとＶCCの
間を１個のＰＭＯＳ１１ｃ及び２個のＮＭＯＳ１１ｄ、
１１ｅで接続し、さらに、これらのＰＭＯＳ１１ｃ、Ｎ
ＭＯＳ１１ｄ、１１ｅの各ゲートとテスト端子１１ｆの
間を接続して構成する。
【００１１】このような構成において、テスト端子１１
ｆの信号ＴＳＴをＬレベル（通常モード）にすると、Ｐ
ＭＯＳ１１ｃがオンとなって、このＰＭＯＳ１１ｃを通
して与えられるＶCCにより、ＮＭＯＳ１１ｂがオンす
る。従って、この場合（通常モード）は、全てのバッフ
ァＢ0 、Ｂ1 、Ｂ2 、……にＶSSが与えられるから、非
選択ワード線ＷＬ1 、ＷＬ2 、……の電位がＶSS相当に
設定される。
ｆの信号ＴＳＴをＬレベル（通常モード）にすると、Ｐ
ＭＯＳ１１ｃがオンとなって、このＰＭＯＳ１１ｃを通
して与えられるＶCCにより、ＮＭＯＳ１１ｂがオンす
る。従って、この場合（通常モード）は、全てのバッフ
ァＢ0 、Ｂ1 、Ｂ2 、……にＶSSが与えられるから、非
選択ワード線ＷＬ1 、ＷＬ2 、……の電位がＶSS相当に
設定される。
【００１２】一方、信号ＴＳＴをＨレベル（テストモー
ド）にすると、ＰＭＯＳ１１ｃがオフになる代わりに２
個のＮＭＯＳ１１ｄ、１１ｅがオンになり、これらを通
して与えられるＶCCによってＮＭＯＳ１１ｂもオンする
が、このＮＭＯＳ１１ｂのドレインには、ＶCCよりも低
く、且つＶSSよりも高い中間電位ＶM （ＶM ＝ＶSS＋Ｖ
th11b 、但しＶth11b はＮＭＯＳ１１ｂのしきい値電
圧）が現れる。従って、この場合（テストモード）は、
全てのバッファＢ0 、Ｂ1 、Ｂ2 、……にＶM が与えら
れるから、非選択ワード線ＷＬ1 、ＷＬ2 、……の電位
がＶSSよりも高いＶM 相当に設定される。
ド）にすると、ＰＭＯＳ１１ｃがオフになる代わりに２
個のＮＭＯＳ１１ｄ、１１ｅがオンになり、これらを通
して与えられるＶCCによってＮＭＯＳ１１ｂもオンする
が、このＮＭＯＳ１１ｂのドレインには、ＶCCよりも低
く、且つＶSSよりも高い中間電位ＶM （ＶM ＝ＶSS＋Ｖ
th11b 、但しＶth11b はＮＭＯＳ１１ｂのしきい値電
圧）が現れる。従って、この場合（テストモード）は、
全てのバッファＢ0 、Ｂ1 、Ｂ2 、……にＶM が与えら
れるから、非選択ワード線ＷＬ1 、ＷＬ2 、……の電位
がＶSSよりも高いＶM 相当に設定される。
【００１３】図４は、テスト期間中における非選択ワー
ド線の電位変化、及び非選択メモリセルのノード
（Ｍ1 、Ｍ2 ）電位の変化を示す図である。図からも認
められるように、ワード線の電位が継続的にＶM へと上
昇すると、Ｍ2 の電位が上昇、Ｍ1の電位が連続的に下
降するから、フリップフロップを不安定状態にすること
ができ、以降のデータ読み出しによってディスターブ現
象の有無を評価できる。
ド線の電位変化、及び非選択メモリセルのノード
（Ｍ1 、Ｍ2 ）電位の変化を示す図である。図からも認
められるように、ワード線の電位が継続的にＶM へと上
昇すると、Ｍ2 の電位が上昇、Ｍ1の電位が連続的に下
降するから、フリップフロップを不安定状態にすること
ができ、以降のデータ読み出しによってディスターブ現
象の有無を評価できる。
【００１４】なお、Ｍ1 の最大下降電位は、ワード線電
位の上昇継続時間に依存し、これは信号ＴＳＴのＨレベ
ル期間（テストモード期間）を加減することによって調
節できる。以上のように、本実施例では、所定のテスト
モード期間中に、全ての非選択ワード線の電位を、中間
電位電源ＶM に設定したので、非選択ワード線に繋がる
“全ての非選択セル”を一度に不安定状態にできる。従
って、例えば、選択ワード線をゼロとすれば、ワード線
が全て非選択ワード線となるから、たった１回のテスト
期間で全てのメモリセルを不安定状態にでき、試験時間
を大幅に短縮化して試験効率を格段に向上できる。
位の上昇継続時間に依存し、これは信号ＴＳＴのＨレベ
ル期間（テストモード期間）を加減することによって調
節できる。以上のように、本実施例では、所定のテスト
モード期間中に、全ての非選択ワード線の電位を、中間
電位電源ＶM に設定したので、非選択ワード線に繋がる
“全ての非選択セル”を一度に不安定状態にできる。従
って、例えば、選択ワード線をゼロとすれば、ワード線
が全て非選択ワード線となるから、たった１回のテスト
期間で全てのメモリセルを不安定状態にでき、試験時間
を大幅に短縮化して試験効率を格段に向上できる。
【００１５】なお、中間電位電源ＶM の発生は、上記の
例示に限るものではなく、例えば、図５に示すように、
専用のパッド（ＰＡＤ）を設け、このパッドに所定の中
間電位電源を印加するようにしてもよい。図５におい
て、２０はＮＭＯＳであり、ＮＭＯＳ２０は、テスト端
子２０ａに与えられた信号ＴＳＴ’がＨレベル（通常モ
ード）のときにオンとなってバッファＢ0 、Ｂ1 、
Ｂ2 、……にＶSSを与えるが、ＴＳＴ’がＬレベル（テ
ストモード）のときにはオフとなってパッドの電位をバ
ッファＢ0 、Ｂ1 、Ｂ2 、……に与えるためのスイッチ
素子である。
例示に限るものではなく、例えば、図５に示すように、
専用のパッド（ＰＡＤ）を設け、このパッドに所定の中
間電位電源を印加するようにしてもよい。図５におい
て、２０はＮＭＯＳであり、ＮＭＯＳ２０は、テスト端
子２０ａに与えられた信号ＴＳＴ’がＨレベル（通常モ
ード）のときにオンとなってバッファＢ0 、Ｂ1 、
Ｂ2 、……にＶSSを与えるが、ＴＳＴ’がＬレベル（テ
ストモード）のときにはオフとなってパッドの電位をバ
ッファＢ0 、Ｂ1 、Ｂ2 、……に与えるためのスイッチ
素子である。
【００１６】図６（ａ）（ｂ）は、中間電位ＶM を発生
するための回路の他の構成図である。図６（ａ）では、
ＶGS（ゲート−ドレイン間電圧）を０Ｖにした２個のＰ
ＭＯＳ３０ａ、３０ｂを直列に接続すると共に、これら
のトランジスタに直列接続するＰＭＯＳ３０ｃのゲート
に所定のテスト信号ＴＳＴL （但し、Ｌレベルでテスト
モード）を与え、さらに、ＰＭＯＳ３０ｃのソースとＰ
ＭＯＳ３０ｂのドレイン（すなわちＶSS）間にＮＭＯＳ
３０ｄを接続して構成する。信号ＴＳＴL がＨレベルの
とき（通常モード）には、ＮＭＯＳ３０ｄがオン状態で
あるから、このＮＭＯＳ３０ｄを通してＶout ＝ＶSSに
なる。従って、この場合（通常モード）は、全てのバッ
ファＢ0 、Ｂ1 、Ｂ2 、……にＶSSが与えられるから、
非選択ワード線ＷＬ1 、ＷＬ2 、……の電位がＶSS相当
に設定される。
するための回路の他の構成図である。図６（ａ）では、
ＶGS（ゲート−ドレイン間電圧）を０Ｖにした２個のＰ
ＭＯＳ３０ａ、３０ｂを直列に接続すると共に、これら
のトランジスタに直列接続するＰＭＯＳ３０ｃのゲート
に所定のテスト信号ＴＳＴL （但し、Ｌレベルでテスト
モード）を与え、さらに、ＰＭＯＳ３０ｃのソースとＰ
ＭＯＳ３０ｂのドレイン（すなわちＶSS）間にＮＭＯＳ
３０ｄを接続して構成する。信号ＴＳＴL がＨレベルの
とき（通常モード）には、ＮＭＯＳ３０ｄがオン状態で
あるから、このＮＭＯＳ３０ｄを通してＶout ＝ＶSSに
なる。従って、この場合（通常モード）は、全てのバッ
ファＢ0 、Ｂ1 、Ｂ2 、……にＶSSが与えられるから、
非選択ワード線ＷＬ1 、ＷＬ2 、……の電位がＶSS相当
に設定される。
【００１７】一方、信号ＴＳＴL をＬレベル（テストモ
ード）にすると、ＰＭＯＳ３０ｃがオン状態となり、Ｖ
out ＝ＶM が与えられる。ここで、ＶM はＶSSよりも２
個のＰＭＯＳ３０ａ、３０ｂのしきい値電圧だけ高い電
圧、すなわちＶCCとＶSSの中間電圧である。従って、こ
の場合（テストモード）は、全てのバッファＢ0 、
Ｂ 1 、Ｂ2 、……にＶM が与えられるから、非選択ワー
ド線ＷＬ1 、ＷＬ2 、……の電位がＶSSよりも高いＶM
相当に設定される。
ード）にすると、ＰＭＯＳ３０ｃがオン状態となり、Ｖ
out ＝ＶM が与えられる。ここで、ＶM はＶSSよりも２
個のＰＭＯＳ３０ａ、３０ｂのしきい値電圧だけ高い電
圧、すなわちＶCCとＶSSの中間電圧である。従って、こ
の場合（テストモード）は、全てのバッファＢ0 、
Ｂ 1 、Ｂ2 、……にＶM が与えられるから、非選択ワー
ド線ＷＬ1 、ＷＬ2 、……の電位がＶSSよりも高いＶM
相当に設定される。
【００１８】図６（ｂ）は、図７のリアルセルと同一プ
ロセスで作られたダミーセル４０を有し、このダミーセ
ル４０のノード電位Ｎ40をＮＭＯＳ４１のゲートで受け
てＶ out を出力するようにしている。図において、４２
〜４４はＰＭＯＳ、４５〜５０はＮＭＯＳ、５１はイン
バータゲートであり、また、ＴＳＴH は、テストモード
時にＨレベルとなるテスト信号である。
ロセスで作られたダミーセル４０を有し、このダミーセ
ル４０のノード電位Ｎ40をＮＭＯＳ４１のゲートで受け
てＶ out を出力するようにしている。図において、４２
〜４４はＰＭＯＳ、４５〜５０はＮＭＯＳ、５１はイン
バータゲートであり、また、ＴＳＴH は、テストモード
時にＨレベルとなるテスト信号である。
【００１９】なお、ダミーセル４０は、リアルセル（図
７のセル）の転送用トランジスタ（Ｔ1 、Ｔ2 参照）に
相当するトランジスタのゲートをＶCCに繋ぐ点でリアル
セルと相違している（リアルセルではワード線に繋
ぐ）。このような構成によっても、テスト信号ＴＳＴH
の論理に応じてＶout の電位を、ＶSSまたはＶM に切り
換えることができる他、プロセスフラクチュエーション
の影響を受けることなく、所定の条件で試験を行うこと
ができるという特有の効果がある。すなわち、ダミーセ
ル４０はリアルセルと同一のプロセス中で作られるた
め、リアルセルと同一のプロセスフラクチュエーション
がダミーセル４０にも形成される。例えば、リアルセル
が所望値よりも大きく形成されれば、同様にダミーセル
４０も大きく形成される。従って、プロセスフラクチュ
エーションによってセルサイズに変化があったとして
も、その変化に合わせた条件で動作するから、プロセス
中の影響に左右されることのないテスト動作、すなわち
一定レベルの不安定化を行い得るというメリットがあ
る。
７のセル）の転送用トランジスタ（Ｔ1 、Ｔ2 参照）に
相当するトランジスタのゲートをＶCCに繋ぐ点でリアル
セルと相違している（リアルセルではワード線に繋
ぐ）。このような構成によっても、テスト信号ＴＳＴH
の論理に応じてＶout の電位を、ＶSSまたはＶM に切り
換えることができる他、プロセスフラクチュエーション
の影響を受けることなく、所定の条件で試験を行うこと
ができるという特有の効果がある。すなわち、ダミーセ
ル４０はリアルセルと同一のプロセス中で作られるた
め、リアルセルと同一のプロセスフラクチュエーション
がダミーセル４０にも形成される。例えば、リアルセル
が所望値よりも大きく形成されれば、同様にダミーセル
４０も大きく形成される。従って、プロセスフラクチュ
エーションによってセルサイズに変化があったとして
も、その変化に合わせた条件で動作するから、プロセス
中の影響に左右されることのないテスト動作、すなわち
一定レベルの不安定化を行い得るというメリットがあ
る。
【００２０】
【発明の効果】本発明によれば、多量のメモリセルを一
度に不安定化でき、試験効率の格段の向上を図ることが
できる。
度に不安定化でき、試験効率の格段の向上を図ることが
できる。
【図１】本発明の原理図である。
【図２】一実施例のブロック図である。
【図３】一実施例のロウデコーダの要部概念構成図であ
る。
る。
【図４】一実施例のテスト期間中における非選択ワード
線の電位変化及び非選択メモリセルのノード電位の変化
を示す図である。
線の電位変化及び非選択メモリセルのノード電位の変化
を示す図である。
【図５】一実施例のロウデコーダの他の要部概念構成図
である。
である。
【図６】中間電位ＶM を発生するための回路の他の構成
図である。
図である。
【図７】フリップフロップ型メモリセルの構成図であ
る。
る。
【図８】従来のディスターブ試験波形図である。
ＷＬ0 ：選択ワード線 ＶCC：高電位電源 ＷＬ1 、ＷＬ2 、……：非選択ワード線 ＶSS：低電位電源 ＶM ：中間電位電源 １１：ロウデコーダ（接続手段）
フロントページの続き (56)参考文献 特開 昭61−265792（ＪＰ，Ａ) 特開 昭61−104394（ＪＰ，Ａ) 特開 昭57−78695（ＪＰ，Ａ) 特開 昭51−14238（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/413 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (1)
- 【請求項１】選択ワード線を高電位電源に接続する一
方、非選択ワード線を低電位電源に接続する接続手段を
備えた半導体記憶装置において、 前記接続手段は、所定のテスト期間中、低電位電源より
も高く、且つ、高電位電源よりも低い中間電位電源に非
選択ワード線を接続することを特徴とすることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06371292A JP3162783B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06371292A JP3162783B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05266697A JPH05266697A (ja) | 1993-10-15 |
| JP3162783B2 true JP3162783B2 (ja) | 2001-05-08 |
Family
ID=13237271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06371292A Expired - Lifetime JP3162783B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3162783B2 (ja) |
-
1992
- 1992-03-19 JP JP06371292A patent/JP3162783B2/ja not_active Expired - Lifetime
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| JPH05266697A (ja) | 1993-10-15 |
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