JPH07302497A

JPH07302497A - 半導体記憶装置のセンスアンプ回路

Info

Publication number: JPH07302497A
Application number: JP6094278A
Authority: JP
Inventors: Jun Takahashi; 潤高橋; Tomohisa Wada; 知久和田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-05-06
Filing date: 1994-05-06
Publication date: 1995-11-14

Abstract

(57)【要約】【目的】オフセットを取除いてメモリセルからの読出
し時間の低下を防止し得る半導体記憶装置のセンスアン
プ回路を提供する。【構成】データの読出し前にスイッチＳＷ１，ＳＷ２
を開いて差動回路６をデータ出力線から切離し、スイッ
チＳＷ３〜ＳＷ６を閉じて差動回路６の出力に現れるオ
フセット電圧をコンデンサＣ１，Ｃ２に蓄積し、データ
の読出時にスイッチＳＷ３〜ＳＷ６を開き、ＳＷ１，Ｓ
Ｗ２を閉じてコンデンサＣ１，Ｃ２に蓄積されたオフセ
ット電圧を入力信号から相殺することによってオフセッ
ト電圧をキャンセルする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置のセン
スアンプ回路に関し、たとえば、ＳＲＡＭ（スタティッ
クＲＡＭ）などに用いられ、オフセット電圧あるいはオ
フセット電流をキャンセルするような半導体記憶装置の
センスアンプ回路に関する。

【０００２】

【従来の技術】図２０は従来のＳＲＡＭの一例を示すブ
ロック図である。図２０において、アドレスバッファ１
には外部からアドレス信号が与えられ、そのアドレス信
号に応じてＸアドレス信号とＹアドレス信号とが出力さ
れる。Ｘアドレス信号はロウデコーダ２に与えられ、ロ
ウデコーダ２はＸアドレス信号に応じて、ワード線ＷＬ
１…ＷＬｎを駆動する。Ｙアドレス信号はコラムデコー
ダ３に与えられてデコードされ、ビット線対ＢＬ１，／
ＢＬ１…ＢＬｎ，／ＢＬｎを選択するためのコラム選択
信号ＣＳＬ１…ＣＳＬｎが出力される。書込信号／ＷＥ
はＷＥバッファ４を介して制御回路５に与えられ、制御
回路５から制御信号φ₀ が出力される。

【０００３】各ワード線ＷＬ１…ＷＬ１ｎとビット線対
ＢＬ１，／ＢＬ１…ＢＬｎ，／ＢＬｎの交点には、メモ
リセルＭＣ１…ＭＣ４が接続される。メモリセルＭＣ１
は２個のトランスファーゲートＱ１，Ｑ２と、ドライバ
トランジスタＱ３，Ｑ４と負荷Ｒ１，Ｒ２とを含む。ト
ランスファーゲートＱ１，Ｑ２のそれぞれのゲートはワ
ード線ＷＬ１に接続され、トランスファーゲートＱ１の
ドレインはビット線ＢＬ１に接続され、トランスファー
ゲートＱ２のドレインは反転ビット線／ＢＬ１に接続さ
れる。ドライバトランジスタＱ３，Ｑ４と負荷Ｒ１，Ｒ
２とによって２個のインバータが構成され、これらのイ
ンバータがクロスカップリングされ、１個のフリップフ
ロップとして機能する。他のメモリセルＭＣ２…ＭＣ４
も同様にして構成される。

【０００４】ビット線対ＢＬ１，／ＢＬ１の一端側には
ｐチャネルトランジスタＱ５，Ｑ６のドレインが接続さ
れ、ｐチャネルトランジスタＱ５，Ｑ６のゲートには制
御回路５から制御信号φ₀ が与えられる。ｐチャネルト
ランジスタＱ５，Ｑ６はビット線対ＢＬ１，／ＢＬ１の
負荷となる。ビット線対ＢＬ１，／ＢＬ１の他端にはゲ
ートトランジスタＱ７，Ｑ８のドレインが接続され、ゲ
ートトランジスタＱ７，Ｑ８のゲートにはコラムデコー
ダ３からコラム選択信号ＣＳＬ１が与えられる。ゲート
トランジスタＱ７，Ｑ８のソースはデータ出力線を介し
てセンスアンプを構成する差動回路６の入力端に接続さ
れる。

【０００５】差動回路６はビット線対ＢＬ１，／ＢＬ１
に読出された微弱な電圧差を増幅するものであって、相
補入力，相補出力が取出されるように構成されている。
そして、差動回路６はｎチャネルトランジスタＱ１３〜
Ｑ１６と定電流源ＣＩとを含む。すなわち、ｎチャネル
トランジスタＱ１５，Ｑ１６の各ゲートにはデータ出力
線が接続され、各ソースには定電流源ＣＩが接続され
る。トランジスタＱ１５のドレインはトランジスタＱ１
３のソースとトランジスタＱ１４のゲートに接続され、
トランジスタＱ１６のドレインはトランジスタＱ１３の
ゲートとトランジスタＱ１４のソースに接続される。ト
ランジスタＱ１３とＱ１４の各ドレインは電源電圧Ｖｃ
ｃのラインに接続される。トランジスタＱ１５，Ｑ１６
の各ドレインから出力が取出され、出力アンプ８に与え
られ、出力アンプ８から読出データＲＤが出力される。
なお、図２０において書込回路は省略されている。

【０００６】次に、図２０に示したＳＲＡＭの読出動作
について説明する。アドレス信号がアドレスバッファ１
に与えられると、Ｘアドレス信号がロウデコーダ２に与
えられ、たとえばワード線ＷＬ１が駆動されて「Ｈ」レ
ベルになる。また、アドレスバッファ１からＹアドレス
信号が出力され、コラムデコーダ３に与えられてデコー
ドされ、たとえばコラム選択信号ＣＳＬ１が「Ｈ」レベ
ルになると、転送ゲートＱ７，Ｑ８が導通し、ビット線
対ＢＬ１，／ＢＬ１がデータ線に接続される。ワード線
ＷＬ１が「Ｈ」レベルになっていることによってトラン
スファーゲートＱ１，Ｑ２が導通し、ドライバトランジ
スタＱ３，Ｑ４からなるフリップフロップに記憶された
データがビット線対ＢＬ１，／ＢＬ１に読出される。こ
のとき、ビット線対ＢＬ１，／ＢＬ１のうち、メモリセ
ルＭＣ１が「Ｌ」レベルを記憶しているノードに接続さ
れているほうが、（セルによって引抜かれる電流値）×
（負荷となるトランジスタＱ５，Ｑ６の抵抗値）の電圧
分だけ振幅する。このデータは、転送ゲートＱ７，Ｑ８
を介してデータ線に出力され、差動回路６に入力され
る。差動回路６はデータの振幅を増幅し、出力アンプ８
を介して外部に出力する。

【０００７】図２０はビット線対ＢＬ１，／ＢＬ１に読
出されたデータの電圧差を増幅する例について説明した
が、図２１は電流差を増幅する例を示し、図２０のトラ
ンジスタＱ５，Ｑ６，メモリセルＭＣ１，ＭＣ２，差動
回路６に相当するデータ読出経路のみを示したものであ
り、その他の回路は省略されている。この図２１では、
図２０に示した差動回路６に代えて電流転送回路７が設
けられている。電流転送回路７はビット線対ＢＬ１，／
ＢＬ１に生じた電流の差、すなわちメモリセルＭＣ１…
ＭＣ２の電流値を小さい遅延時間で出力するものであ
り、ｐチャネルトランジスタＱ２１〜Ｑ２４を含む。ト
ランジスタＱ２１，Ｑ２２のソースには図示しない転送
ゲートを介してビット線対ＢＬ１，／ＢＬ１からデータ
が与えられる。トランジスタＱ２１，Ｑ２２はそのゲー
トとドレインとがクロスカップル接続され、トランジス
タＱ２３，Ｑ２４のソースに接続されている。トランジ
スタＱ２３，Ｑ２４のゲートは接地され、それぞれのド
レインはトランジスタＱ２５，Ｑ２６のそれぞれのゲー
トとドレインとに接続され、トランジスタＱ２５，Ｑ２
６のソースは接地される。

【０００８】トランジスタＱ２５，Ｑ２６はトランジス
タＱ２７，Ｑ２８とともにカレントミラー回路を構成す
る。トランジスタＱ２７，Ｑ２８のドレインにはトラン
ジスタＱ２９，Ｑ３０からなるカレントミラー回路９が
接続されている。そして、トランジスタＱ２５，Ｑ２６
は電流転送回路７から与えられた電流値を、トランジス
タＱ２７，Ｑ２８を介してカレントミラー回路９に与え
る。そして、トランジスタＱ３０のソースとトランジス
タＱ２８のドレインとの接続点から出力信号が出力され
る。

【０００９】図２１に示した電流を用いてデータの読出
しを行なう電流センス回路は、図２０に示したようにビ
ット線対ＢＬ１，／ＢＬ１のように容量が大きいノード
を差動回路６によって振幅させないため、高速読出しが
可能であるという利点がある。

【００１０】

【発明が解決しようとする課題】ところで、実際のデバ
イスでは、半導体集積回路を構成する素子は製造プロセ
スのばらつきなどによって特性がばらついてしまうのが
普通である。つまり、半導体素子の寸法が設定した値と
異なってしまうことで、たとえば抵抗の値やトランジス
タの駆動能力がずれてしまったり、トランジスタのしき
い値電圧などの電気的特性がやはり設定した値から外れ
ることが起こり得る。このため、センスアンプ回路にオ
フセット電圧値や電流値に相当する大きさを持つ電圧
源，電流源が接続された場合と等価となり、入力信号が
入力されなくても、ある一方方向に偏った出力が得られ
てしまう。

【００１１】図２２は図２０に示した差動回路６におい
て出力にオフセットを生じることを説明するための図で
ある。図２０に示した電圧センス方式の場合、差動回路
６をゲートに電流が流れないＭＯＳトランジスタで構成
されたものを考えているので、図２２に示すように、理
想的な差動回路６の入力端子の片側にオフセット電圧値
に相当する大きさを持つ電圧源（オフセット電圧源）１
０，１１が接続されているのと等価な状態になる。した
がって、オフセット電圧と逆の極性の信号に対しては、
このオフセット電圧の分だけ感度が低下していることと
等価となる。これは１個のセンスアンプについて考えて
も、センス時間（微弱な信号が増幅されて出力されるま
での時間）の増大を招くことがわかる。また、実際のメ
モリＩＣでは複数個のセンスアンプが用いられているた
め、センスアンプごとにセンス時間がばらついてしま
う。その結果、上述の感度不足とばらつきのためのセン
スアンプの入力信号の大きさ（具体的にはメモリＩＣの
データ線振幅）を必要以上に大きくしなければならなく
なり、トータルのメモリの読出し時間を遅くする要因と
なっている。

【００１２】図２３は図２１に示した電流転送回路にお
いて出力にオフセット電流を生じることを説明するため
の図である。図２１に示した電流センス方式の回路にお
いても上述と同様の原因でオフセット電流が流れる。こ
の電流センス方式の回路にオフセット電流が発生した場
合、原則的に電流転送回路７の入力端子の間には電圧差
が発生しないため、図２３に示したように理想的な電流
転送回路１２の入力端子の間にオフセット電流値に相当
する大きさを持つ電流源（オフセット電流源）１３が接
続されているのと等価な状態になる。そして、上述の場
合と同様にして、入力信号が入力されなくても（理想的
な場合にはメモリセルがビット線対から電流を引くこと
で、始めてビット線対の電流の差が生じて電流差が転送
される。）、ある一方方向に偏った出力が得られてしま
う。そして、メモリの読出し時間を遅くする要因となる
のも前述と同じである。

【００１３】それゆえに、この発明の主たる目的はオフ
セットを取除いてメモリセルからの読出し時間の低下を
防止し得る半導体記憶装置のセンスアンプ回路を提供す
ることである。

【００１４】この発明の他の目的は、電圧をセンスする
センスアンプ回路において、オフセット電圧をキャンセ
ルできるような半導体記憶装置のセンスアンプ回路を提
供することである。

【００１５】この発明のさらに他の目的は、電流センス
するセンスアンプ回路においてオフセット電流をキャン
セルできるような半導体記憶装置のセンスアンプ回路を
提供することである。

【００１６】

【課題を解決するための手段】請求項１に係る発明は、
メモリセルからビット線対に読出された電位差を増幅す
るための差動回路を含み、差動回路の出力に現れるオフ
セット電圧をキャンセルする半導体記憶装置のセンスア
ンプ回路であって、差動回路の出力に現れるオフセット
電圧を蓄積するためのコンデンサと、メモリセルからの
信号の読出し前に差動回路の入力を切離し、オフセット
電圧をコンデンサに蓄積し、読出し後に差動回路の入力
を接続し、メモリセルからの入力電圧とコンデンサに蓄
積された電圧とを相殺するように切換制御する切換制御
手段とを備えて構成される。

【００１７】請求項２に係る発明では、請求項１の切換
制御手段は、差動回路の入力にメモリセルからの信号が
与えられないように切離す第１の切換素子と、コンデン
サにオフセット電圧が与えられるように切換えられる第
２の切換素子と、メモリセルからの信号読出し前に、第
１の切換素子を非導通にして差動回路の入力を切離し、
第２の切換素子を導通させてコンデンサにオフセット電
圧を蓄積し、信号読出し後に第１の切換素子を導通させ
かつ第２の切換素子を非導通にして、メモリセルからの
入力電圧とコンデンサに蓄積された電圧を相殺するよう
に制御する制御手段とを含む。

【００１８】請求項３に係る発明では、請求項２のコン
デンサは、差動回路の入力端に直列接続され、第１の切
換素子は、コンデンサとビット線対側との間に接続さ
れ、第２の切換素子は、第１の切換素子とコンデンサと
の接続点と基準電位との間に接続される第３の切換素子
と、差動回路の入力端と出力端との間に接続される第４
の切換素子を含む。

【００１９】請求項４に係る発明では、請求項３のコン
デンサは、その一端が差動回路の出力端に直列接続さ
れ、第１の切換素子は、差動回路の入力端とビット線対
側との間に接続され、第２の切換素子は、差動回路の入
力端と基準電位との間に接続される第５の切換素子と、
コンデンサの他端と基準電位との間に接続される第６の
切換素子とを含む。

【００２０】請求項５に係る発明では、請求項１ないし
４の差動回路とコンデンサと切換制御手段が少なくとも
２組設けられ、さらに少なくとも２組の差動回路の出力
を切換えるための出力切換手段を含み、切換制御手段
は、少なくとも２つのコンデンサのいずれか一方にオフ
セット電圧を蓄積しているときに、他方の差動回路から
信号が出力されるように出力切換手段を制御する。

【００２１】請求項６に係る発明では、請求項１ないし
４の切換制御手段は、コンデンサにオフセット電圧を蓄
積した後、アドレス信号が変化しかつビット線対が選択
されたことに応じて、差動回路にメモリセルからの信号
を与えるように制御する。

【００２２】請求項７に係る発明は、メモリセルからビ
ット線対に読出された電流差を転送するための電流転送
回路を含み、電流転送回路の出力に現れるオフセット電
流をキャンセルする半導体記憶装置のセンスアンプ回路
であって、電流転送回路の出力端に接続されるダイナミ
ックカレントミラー回路と、ダイナミックカレントミラ
ー回路に接続されるコンデンサと、メモリセルからの信
号読出し前にオフセット電流に相当する電圧をコンデン
サに蓄積し、読出し後にコンデンサの充電電圧を放電さ
せて、ダイナミックカレントミラー回路に電流を流し、
電流転送回路の出力に現れるオフセット電流を相殺させ
る制御手段を備えて構成される。

【００２３】請求項８に係る発明では、請求項７のダイ
ナミックカレントミラー回路は、電流転送回路の出力端
に接続されるカレントミラー回路と、その第１の電極と
第２の電極とがカレントミラー回路と基準電位との間に
接続されるトランジスタとを含み、コンデンサは、トラ
ンジスタの入力電極と基準電位との間に接続され、制御
手段は、トランジスタの第２の電極と入力電極との間に
接続される切換素子と、メモリセルからの信号読出し前
に切換素子を導通させて、コンデンサを充電し、読出し
後に切換素子を非導通となるように制御する切換制御手
段を含む。

【００２４】請求項９に係る発明では、請求項８の切換
制御手段は、切換素子を導通させた後、アドレス信号が
変化しかつビット線対が選択されたことに応じて切換素
子を非導通にする。

【００２５】

【作用】請求項１に係る発明は、メモリセルからの信号
の読出し前に差動回路の入力をビット線対側から切離し
て、差動回路の出力に現れるオフセット電圧をコンデン
サに蓄積し、読出し後に差動回路の入力を接続し、メモ
リセルからの入力電圧とコンデンサに蓄積された電圧と
を相殺することにより、オフセット電圧を気にすること
なく電圧センスでき、センスアンプに入力される信号の
大きさを必要以上に大きくする必要はなくなり、高速で
動作できる。

【００２６】請求項２に係る発明は、メモリセルからの
信号読出し前に、差動回路の入力に接続されている第１
の切換素子を非導通にして差動回路の入力を切離し、第
２の切換素子を導通させてオフセット電圧をコンデンサ
に蓄積し、信号読出し後に第１の切換素子を導通させか
つ第２の切換素子を非導通にすることによって、メモリ
セルからの入力電圧とコンデンサに蓄積された電圧を相
殺することにより、オフセット電圧をキャンセルする。

【００２７】請求項３に係る発明では、差動回路の入力
端にコンデンサを直列接続し、信号読出し前にこのコン
デンサとビット線対側との間に接続された第１の切換素
子を非導通にするとともに、第１の切換素子とコンデン
サとの接続点と基準電位との間に接続される第３の切換
素子と差動回路の入力端と出力端との間に接続される第
４の切換素子を導通させ、信号読出し後に第１の切換素
子を導通させるとともに第３および第４の切換素子を非
導通にしてオフセット電圧をキャンセルする。

【００２８】請求項４に係る発明では、差動回路の出力
端にコンデンサを直列接続し、信号読出し前に差動回路
の入力端とビット線対側との間に接続された第１の切換
素子を非導通にし、かつ差動回路の入力端と基準電位と
の間に接続される第５の切換素子と、コンデンサの他端
と基準電位との間に接続される第６の切換素子を導通さ
せてコンデンサを充電し、信号読出し後に第１の切換素
子を導通にするとともに第５および第６の切換素子を非
導通にしてオフセット電圧をキャンセルする。

【００２９】請求項５に係る発明では、差動回路とコン
デンサと切換制御手段を少なくとも２組設け、２組の差
動回路の出力を、いずれか一方のコンデンサにオフセッ
ト電圧を蓄積しているときに他方の差動回路から信号が
出力されるように切換制御することにより、コンデンサ
を再充電するための余計なタイミングを作る必要がな
く、より高速な電圧センサが可能となる。

【００３０】請求項６に係る発明は、コンデンサにオフ
セット電圧を蓄積した後、アドレス信号が変化しかつビ
ット線対が選択されたことに応じて差動回路にメモリセ
ルからの信号を与えてオフセット電圧をキャンセルす
る。

【００３１】請求項７に係る発明は、電流センス回路で
あって、メモリセルからの信号読出し前にオフセット電
流に相当する電圧をコンデンサに蓄積しておき、読出し
後コンデンサの充電電圧を放電して、ダイナミックカレ
ントミラー回路に電流を流し、電流転送回路の出力に現
れるオフセット電流を相殺し、オフセット電流をキャン
セルする。

【００３２】請求項８に係る発明では、ダイナミックカ
レントミラー回路に含まれるカレントミラー回路にトラ
ンジスタを接続し、信号読出し前に切換素子を導通させ
てトランジスタの第２の電極と入力電極を接続してコン
デンサを充電し、信号読出し後は切換素子を非導通にし
てコンデンサに充電された電圧に応じた電流をトランジ
スタからカレントミラー回路に流し、この電流で電流転
送回路のオフセット電流を相殺する。

【００３３】請求項９に係る発明では、アドレス信号が
変化し、かつビット線対が選択されたことに応じて切換
素子を非導通にし、トランジスタからカレントミラー回
路に電流を流してオフセット電流をキャンセルし、電流
をセンスする。

【００３４】

【実施例】図１はこの発明の一実施例のブロック図であ
る。この実施例では、オフセットキャンセル機能付セン
スアンプ１４が設けられる。オフセットキャンセル機能
付センスアンプ１４は、差動回路６の入力に直列接続さ
れるコンデンサＣ１，Ｃ２と、コンデンサＣ１，Ｃ２と
データ線との間に接続されるスイッチＳＷ１，ＳＷ２
と、コンデンサＣ１，Ｃ２に電荷を蓄えるためのスイッ
チＳＷ３，ＳＷ４と、差動回路６の入出力間に接続され
るスイッチＳＷ５，ＳＷ６とを含む。この実施例におけ
るデータの読出動作は、従来例の図２０と同じであるた
め、以下の説明ではオフセットキャンセル機能付センス
アンプ１４による差動回路６のオフセットキャンセル動
作について説明する。図２〜図４はオフセットキャンセ
ル機能付センスアンプの動作を説明するための図であ
る。スイッチＳＷ１〜ＳＷ６が開かれているときには、
図２に示すように、差動回路６の入力側にオフセット電
圧Ｖ _OS1 ，Ｖ_OS2 を有するオフセット電圧源１０，１１
が接続されているものと等価となる。

【００３５】このとき、差動回路６の入力端の電圧
Ｖ_i1，Ｖ_i2と出力端の電圧Ｖ_O1，Ｖ_O2は、増幅度をＡと
すると、次の第（１）式で表わされる。

【００３６】

【数１】

【００３７】オフセット電圧Ｖ_OS1 ，Ｖ_OS2 をコンデン
サＣ１，Ｃ２に蓄えるために、スイッチＳＷ１，ＳＷ２
を開き、スイッチＳＷ３〜ＳＷ６を閉じると、図３に示
す回路となり、コンデンサＣ１の両端電圧はＶ_CC−
Ｖ_C1，となり、コンデンサＣ２の両端電圧はＶ_CC−Ｖ_C2
となる。Ｖ_C1−Ｖ_C2は次の第（２）式で表される。

【００３８】

【数２】

【００３９】コンデンサＣ１，Ｃ２にオフセット電圧Ｖ
_OS1 ，Ｖ_OS2 が蓄えられた状態で、スイッチＳＷ３〜Ｓ
Ｗ６を開き、スイッチＳＷ１，ＳＷ２を閉じると、図４
に示す状態となり、センス電圧Ｖ_INa，Ｖ_INbが入力さ
れると、差動回路６の出力電圧Ｖ_Oa，Ｖ_Obの差は第
（３）式で表される。

【００４０】

【数３】

【００４１】上述の第（３）式から明らかなように、コ
ンデンサＣ１，Ｃ２に蓄積されたオフセット電圧によっ
て差動回路６から出力されるオフセット電圧を相殺でき
るため、差動回路６のオフセットに影響されずに、メモ
リセルからのデータをセンスできる。

【００４２】したがって、この実施例によれば、センス
アンプのオフセットのばらつきを考えなくてもよいの
で、センスアンプの入力信号の大きさを、すなわちビッ
ト線対ＢＬ１，／ＢＬ１に現れる電圧の振幅を必要以上
に大きくする必要はなくなり、高速で動作が可能とな
る。

【００４３】図５はオフセットキャンセル機能付センス
アンプ回路の他の例を示す図である。この例は、差動回
路６の相補出力にそれぞれコンデンサＣ３，Ｃ４の一端
を接続し、コンデンサＣ３，Ｃ４の他端と電源電圧Ｖｃ
ｃとの間にスイッチＳＷ５，ＳＷ６を接続したものであ
る。この例では、スイッチＳＷ１，ＳＷ２を開き、スイ
ッチＳＷ３〜ＳＷ６と閉じてコンデンサＣ３，Ｃ４にオ
フセット電圧を蓄積し、スイッチＳＷ３〜ＳＷ６の開
き、スイッチＳＷ１，ＳＷ２を閉じると、コンデンサＣ
３，Ｃ４に蓄積されたオフセット電圧と差動回路６から
出力されるオフセット電圧を相殺できる。

【００４４】図６は図１に示したオフセット電圧キャン
セル機能付センスアンプの具体的な電気回路図である。
差動回路６は従来例の図２０に示したものと同様にし
て、ｎチャネルトランジスタＱ１３〜Ｑ１６を含み、さ
らにｎチャネルトランジスタＱ１５とＱ１６のソースは
ｎチャネルトランジスタＱ１７のドレインに接続され、
ｎチャネルトランジスタＱ１７のソースは接地され、そ
のゲートにセンスアンプ駆動信号ＳＡＥが与えられる。
スイッチＳＷ１〜ＳＷ４はそれぞれｎチャネルトランジ
スタで構成されていて、スイッチＳＷ１，ＳＷ２は制御
信号φ₁ が「Ｈ」レベルになると導通し、スイッチＳＷ
３，ＳＷ４は制御信号φ₂ が「Ｈ」レベルになると導通
する。スイッチＳＷ５，ＳＷ６はそれぞれｎチャネルト
ランジスタとｐチャネルトランジスタとそれぞれのドレ
インとソース同士が接続されて構成され、ｎチャネルト
ランジスタのゲートには制御信号φ₃ が与えられ、ｐチ
ャネルトランジスタのゲートには制御信号φ₃ がインバ
ータ１４で反転されて与えられる。差動回路６の相補出
力には出力アンプ１５が接続される。

【００４５】図７および図８は図６に示した制御信号φ
₁ 〜φ₃ を発生するための回路図である。

【００４６】図７はアドレス信号の変化に応じてＡＴＤ
信号を発生し、図８はＡＴＤ信号に応じて制御信号φ₀
〜φ₃ を発生する。すなわち、図７に示すように、アド
レス信号がインバータ２１〜２４で遅延され、ｎチャネ
ルトランジスタＱ３１とｐチャネルトランジスタＱ３４
のゲートに与えられるとともに、インバータ２５で反転
されてｎチャネルトランジスタＱ３２とｐチャネルトラ
ンジスタＱ３３の各ゲートに与えられる。ｎチャネルト
ランジスタＱ３１とｐチャネルトランジスタＱ３３はそ
れぞれのドレインとソース，ソースとドレインが接続さ
れ、ｎチャネルトランジスタＱ３２とｐチャネルトラン
ジスタＱ３４はそれぞれのドレインとソース，ソースと
ドレインが接続されている。ｎチャネルトランジスタＱ
３１のドレインにはアドレス信号が与えられ、ｎチャネ
ルトランジスタＱ３２のドレインにはアドレス信号がイ
ンバータ２６で反転されて与えられる。

【００４７】アドレス信号が「Ｌ」レベルのとき、イン
バータ２４の出力は「Ｌ」レベルになり、インバータ２
５の出力は「Ｈ」レベルになるため、ｎチャネルトラン
ジスタＱ３２とｐチャネルトランジスタＱ３４が導通
し、インバータ２６で反転された「Ｈ」レベルのアドレ
ス信号が出力され、インバータ２７で反転されて、ＡＴ
Ｄ信号が「Ｌ」レベルとなっている。アドレス信号が
「Ｌ」レベルから「Ｈ」レベルに立上ると、その時点で
はインバータ２４の出力が「Ｌ」レベルであり、インバ
ータ２５の出力が「Ｈ」レベルであるため、ｎチャネル
トランジスタＱ３２とｐチャネルトランジスタＱ３４は
導通しており、インバータ２６で反転された「Ｌ」レベ
ルのアドレス信号が出力され、さらにインバータ２７で
反転されてＡＴＤ信号が「Ｈ」レベルに立上る。

【００４８】アドレス信号がインバータ２１〜２４で遅
延され、インバータ２４の出力が「Ｈ」レベルになり、
インバータ２５の出力が「Ｌ」レベルになると、ｎチャ
ネルトランジスタＱ３２とｐチャネルトランジスタＱ３
４が非導通となり、ｎチャネルトランジスタＱ３１とｐ
チャネルトランジスタＱ３３が導通し、「Ｈ」レベル信
号がインバータ２７に出力され、インバータ２７の出力
が「Ｌ」レベルになって、ＡＴＤ信号が「Ｌ」レベルに
立下る。すなわち、ＡＴＤ信号は、アドレス信号が
「Ｌ」レベルから「Ｈ」レベルに立下ると、「Ｈ」レベ
ルに立下り、インバータ２１〜２４で決まる遅延時間後
に「Ｌ」レベルに立下る。

【００４９】このＡＴＤ信号は図８に示すＮＯＲゲート
３１，３２の一方入力端に与えられるとともに、遅延回
路３３，３４に与えられる。遅延回路３３，３４の出力
はＮＯＲゲート３１，３２の他方入力端に与えられる。
ＮＯＲゲート３１の出力はインバータ３５で反転され、
さらにインバータ３７で反転されて制御信号φ₀ として
出力される。なお、センスアンプ駆動信号ＳＡＥはコラ
ム選択信号と同一のタイミングで与えられる。

【００５０】ＮＯＲゲート３２の出力はインバータ３６
で反転され、制御信号φ₁ として出力されるとともに、
インバータ３６の出力はインバータ３８，３９で反転さ
れて、制御信号φ₂ ，φ₃ が出力される。

【００５１】図９は図６〜図８の動作を説明するための
タイムチャートである。図９（ａ）に示すアドレス信号
が「Ｌ」レベルから「Ｈ」レベルになると、図７に示し
たＡＴＤ発生回路が図９（ｂ）に示すＡＴＤ信号を発生
する。このＡＴＤ信号は図８に示したＮＯＲゲート３
１，３２と遅延回路３３，３４に与えられる。ＮＯＲゲ
ート３１，３２の出力は、ＡＴＤ信号が「Ｈ」レベルに
立上ってから、遅延回路３３，３４で決まる遅延時間だ
けＡＴＤ信号が遅延されて出力される。センスアンプ駆
動信号ＳＡＥによって図６に示した差動回路６が駆動さ
れる。インバータ３５の出力はインバータ３７で反転さ
れ、図９（ｆ）に示す制御信号φ₀ が出力され、図１に
示したｎチャネルトランジスタＱ５，Ｑ６が導通し、ビ
ット線ＢＬ１，／ＢＬ１がプリチャージされる。

【００５２】ＮＯＲゲート３２の出力はインバータ３６
で反転され、図９（ｇ）に示す制御信号φ₁ が出力さ
れ、さらにインバータ３８，３９で反転され、図９
（ｈ），（ｉ）に示す制御信号φ₂ ，φ₃ が出力され
る。メモリセルＭＣ１，ＭＣ２からデータが読出される
以前は、制御信号φ₁ が「Ｌ」になっており、図６に示
したスイッチＳＷ１，ＳＷ２が開かれている。また、制
御信号φ₂ ，φ₃ が「Ｈ」レベルであるため、スイッチ
ＳＷ３〜ＳＷ６が導通しているため、コンデンサＣ１，
Ｃ２に差動回路６のオフセット電圧が蓄えられる。

【００５３】アドレス信号が変化してＡＴＤ信号が立上
ると、制御信号φ₁ が「Ｈ」レベルになり、制御信号φ
₂ ，φ₃ が「Ｌ」レベルになって、スイッチＳＷ３〜Ｓ
Ｗ６が非導通になり、スイッチＳＷ１，ＳＷ２が導通
し、差動回路６の入力がデータ出力線に接続される。そ
して、差動回路６から図９（ｊ）に示す読出データＲＤ
が出力される。

【００５４】図１０はこの発明の他の実施例を示す回路
図である。この実施例は、電流転送回路にこの発明を適
用したものである。すなわち、図２１に示した電流転送
回路７にダイナミックカレントミラー回路４１が設けら
れ、このダイナミックカレントミラー回路４１にオフセ
ット電流を蓄積し、電流転送回路７からのオフセット電
流をキャンセルするようにしたものである。すなわち、
図２１に示した従来例のｎチャネルトランジスタＱ２７
のドレインはｐチャネルトランジスタＱ４１のドレイン
に接続されるとともに、ｎチャネルトランジスタとｐチ
ャネルトランジスタを組合わせたスイッチＳＷ７の入力
に接続され、スイッチＳＷ７の出力はｐチャネルトラン
ジスタＱ４１のゲートとコンデンサＣ５の一端に接続さ
れる。コンデンサＣ５の他端とｐチャネルトランジスタ
Ｑ４１のソースは電源電圧Ｖｃｃのラインに接続され
る。ｎチャネルトランジスタＱ２８のドレインはｐチャ
ネルトランジスタＱ４２のドレインとｎチャネルトラン
ジスタおよびｐチャネルトランジスタを組合わせたスイ
ッチＳＷ８の入力に接続される。スイッチＳＷ８の出力
はｐチャネルトランジスタＱ４２のゲートとコンデンサ
Ｃ６の一端とに接続され、コンデンサＣ６の他端とｐチ
ャネルトランジスタＱ４２のソースには電源電圧Ｖｃｃ
が与えられる。スイッチＳＷ７，ＳＷ８を構成するｐチ
ャネルトランジスタのゲートには制御信号φ₄ が与えら
れ、ｎチャネルトランジスタのゲートには制御信号φ₄
がインバータ４４で反転されて与えられる。

【００５５】図１１は図１０に示したスイッチを切換え
るための制御信号φ₄ を発生する回路の電気回路図であ
る。

【００５６】図７に示したＡＴＤ発生回路からＡＴＤ信
号がＮＯＲゲート５２の一端と遅延回路５３とに与えら
れる。遅延回路５３の出力はＮＯＲゲート５２の他方入
力端に与えられる。ＮＯＲゲート５２の出力はインバー
タ５６で反転されて、制御信号φ₄ として出力される。

【００５７】図１２〜図１４はダイナミックカレントミ
ラー回路４１の動作を説明するための図であり、図１５
は図１０の動作を説明するためのタイムチャートであ
る。

【００５８】次に、図１０〜図１５を参照して、この発
明の他の実施例の動作について説明する。図１５（ａ）
に示すようにアドレス信号が変化すると、図１５（ｂ）
に示すＡＴＤ信号が発生される。センスアンプ駆動信号
ＳＡＥはコラム選択信号ＣＳＬと同一タイシングで与え
られる。このセンスアンプ駆動信号ＳＡＥによって電流
転送回路７が駆動される。ＡＴＤ信号がＮＯＲゲート５
２と遅延回路５３とに与えられると、ＮＯＲゲート５２
の出力がインバータ５６で反転され、「Ｈ」レベルの制
御信号φ₄ が出力される。ここで、ＡＴＤ信号が入力さ
れるまでは、制御信号φ₄ は図１５（ｅ）に示すように
「Ｌ」レベルとなっている。このため、スイッチＳＷ７
とＳＷ８が導通しており、ｐチャネルトランジスタＱ４
１とＱ４２のドレインとゲートはそれぞれ接続されるの
で、同電位となり、ｐチャネルトランジスタＱ４１，Ｑ
４２は図１２に示すようにＭＯＳダイオードとして動作
している。このため、コンデンサＣ５，Ｃ６にはｐチャ
ネルトランジスタＱ４１，Ｑ４２のゲート電圧が蓄積さ
れる。なお、図１２〜図１４において、説明のためにノ
ードＢ側の電流値がデータ読出し前であっても大きい値
を取っているものと想定し、図１２の矢印の数が電流の
大きさをシンボルとして示している。

【００５９】ＡＴＤ信号がＮＯＲゲート５２と遅延回路
５３とに入力されると、制御信号φ ₄ は図１５（ｅ）に
示すように「Ｈ」レベルに立上る。このため、スイッチ
ＳＷ７，ＳＷ８が非導通になり、ｐチャネルトランジス
タＱ４１，Ｑ４２のそれぞれのゲートとドレインが離さ
れるが、ｐチャネルトランジスタＱ４１とＱ４２はスイ
ッチＳＷ７，ＳＷ８が導通していたとき流れていた電流
を流し続け、図１３に示すように定電流源として動作す
る。すなわち、ダイナミックカレントミラー回路４１は
前述の図２３に示したように電流転送回路の入力端子の
間にオフセット電流値に相当する大きさを持つオフセッ
ト電流源１３が接続されているのと等価な状態になる。

【００６０】この状態でメモリセルからのデータが電流
転送回路７に与えられると、コンデンサＣ５，Ｃ６に記
憶されている電流からの変化分をセンスでき、図１４に
示すように、ノードＢから電流が取出される。また、取
出し時のノードＡ，Ｂは高インピーダンスであるため、
ゲインが大きく、この点でも高速な信号読出しが可能と
なる。

【００６１】したがって、この実施例においても、電流
転送回路７にオフセットキャンセル機能を有するダイナ
ミックカレントミラー回路４１を接続したことによっ
て、センスアンプのオフセットを気にせず高速にセンス
でき、さらに読出時のノードＡ，Ｂは高インピーダンス
であるため、ゲインが大きく、高速な信号読出しが可能
となる。

【００６２】図１６はこの発明のさらに他の実施例を示
す図である。この実施例は、１つのデータ線に対して２
つのオフセットキャンセル機能付センスアンプを設けた
ものである。すなわち、図１に示した実施例では、コン
デンサＣ１，Ｃ２にオフセット電圧を蓄積するようにし
たので、ある一定時間を経過すると、コンデンサＣ１，
Ｃ２に蓄積されたオフセット電圧が放電してしまい、情
報が失われてしまう。このため、頃合を見計らってコン
デンサＣ１，Ｃ２を再充電しなければならず、余分なタ
イミングを作らなければならず、高速動作について不利
である。そこで、この実施例では、１つのデータ出力線
に複数のオフセットキャンセル機能付センスアンプ１４
ａ，１４ｂが接続され、これらのオフセットキャンセル
機能付センスアンプ１４ａ，１４ｂを交代で使用し、一
方のセンスアンプが使用中のときに、使用してない他方
のセンスアンプのオフセットをキャンセルすることによ
り、キャンセルする時間を稼いでいる。

【００６３】オフセットキャンセル機能付センスアンプ
１４ａは、差動回路６ａとスイッチＳＷ１ａ〜ＳＷ６ａ
とコンデンサＣ１ａ，Ｃ１ｂを含み、オフセットキャン
セル機能付センスアンプ１４ｂは、差動回路６ｂとスイ
ッチＳＷ１ｂ〜ＳＷ６ｂとコンデンサＣ２ｂ，Ｃ２ｂを
含み、図１の実施例と同様にして接続される。さらに、
差動回路６ａ，６ｂの相補出力は、それぞれスイッチＳ
Ｗ９ａとＳＷ１０ａ，ＳＷ９ｂとＳＷ１０ｂに接続さ
れ、それぞれのスイッチの出力側に図示しないが図６に
示した出力アンプ１５が接続される。

【００６４】この実施例におけるスイッチＳＷ１ａ〜Ｓ
Ｗ６ａ，ＳＷ１ｂ〜ＳＷ６ｂのキーシーケンスは図１と
同じであるため省略するが、差動回路６ａで信号を読出
している間はスイッチＳＷ９ａとＳＷ１０ａを導通さ
せ、スイッチＳＷ９ｂとＳＷ１０ｂを非導通にし、この
間に差動回路６ｂのオフセットをキャンセルし、逆に差
動回路６ｂで信号を読出している間はスイッチＳＷ９ｂ
とＳＷ１０ｂを導通させ、スイッチＳＷ９ａとＳＷ１０
ａを非導通にして差動回路６ａのオフセットをキャンセ
ルすればよい。

【００６５】上述のごとく、この実施例によれば、スイ
ッチＳＷ９ａとＳＷ１０ａ，ＳＷ９ｂとＳＷ１０ｂを適
当なタイミングで切換えれば、特別にオフセットをキャ
ンセルする時間を作らなくても、オフセットをキャンセ
ルでき、図１に示した実施例の効果をすべて含んだま
ま、より高速なセンス回路を得ることができる。

【００６６】図１７は図１６に示した実施例のより具体
的な電気回路図である。主な構成は、前述の図６と同様
であるので省略するが、図１６に示したスイッチＳＷ９
ａ，ＳＷ１０ａ，ＳＷ９ｂ，ＳＷ１０ｂはそれぞれｎチ
ャネルトランジスタによって構成されており、スイッチ
ＳＷ９ａ，ＳＷ１０ａのゲートには制御信号φ_Aが与え
れ、スイッチＳＷ９ｂとＳＷ１０ｂのゲートには制御信
号φ_Bが与えられる。

【００６７】図１８は制御信号φ_A，φ_Bを発生する回
路の回路図である。図１８において、ＡＴＤ信号はＮＯ
Ｒゲート６１の一方入力端と遅延回路６２とに与えられ
る。遅延回路６２の出力はＮＯＲゲート６１の他方入力
端に与えられる。ＮＯＲゲート６１の出力はインバータ
６３で反転され、ＡＮＤゲート６４とゲート６７の一方
入力端に与えられる。ＡＮＤゲート６４の出力からは制
御信号φ_Aが出力され、ゲート６７の出力からは制御信
号φ_Bが与えられる。これらの制御信号φ_A，φ_BはＯ
Ｒゲート６５に与えられる。ＯＲゲート６５の出力はフ
リップフロップ６６に入力され、フリップフロップ６６
のＱ出力はＡＮＤゲート６４の他方入力端とゲート６７
の他方入力端とに与えられる。

【００６８】図１９は図１７に示した例の動作を説明す
るためのタイムチャートである。図１９（ａ）に示すよ
うにアドレス信号が変化すると、図１９（ｂ）に示すよ
うにＡＴＤ信号が発生される。フリップフロップ６６が
リセットされていると、そのＱ出力は図１９（ｃ）に示
すように「Ｌ」レベルになっている。ＡＴＤ信号が遅延
回路６２によって遅延され、ＮＯＲゲート６１の出力か
ら「Ｌ」レベル信号が出力され、これがインバータ６３
で反転されて「Ｈ」レベルになる。このため、ゲート６
７の出力から図１９（ｆ）に示すように「Ｈ」レベルと
なる制御信号φ _Bが出力される。この制御信号φ_Bに応
じて、図１７のスイッチＳＷ９ｂとＳＷ１０ｂとが導通
し、差動回路６ｂからの信号が読出される。制御信号φ
_Bが「Ｈ」レベルになるとフリップフロップ６６がセッ
トされ、そのＱ出力が「Ｈ」レベルになってＡＮＤゲー
ト６４に与えられる。次に、ＡＴＤ信号が出力される
と、ＡＮＤゲート６４が開かれているため、このＡＮＤ
ゲート６４から制御信号φ_Aが出力され、この制御信号
φ_AによってスイッチＳＷ９ａとＳＷ１０ａとが導通
し、差動回路６ａから信号が読出される。なお、制御信
号φ₁ 〜φ₃ のタイミングは図９と同じであり、センス
アンプ活性化信号ＳＡＥ_A，ＳＡＥ_BはＳＡＥと同じタ
イミングである。

【００６９】

【発明の効果】請求項１に係る発明によれば、信号の読
出し前に差動回路の出力に現れるオフセット電圧をコン
デンサに蓄積しておき、信号の読出時に入力信号からオ
フセット電圧を差し引いて差動回路に入力することによ
り、オフセット電圧をキャンセルすることができ、入力
信号の大きさを必要以上に大きくする必要がなくなり、
高速で動作させることができる。

【００７０】請求項５に係る発明では、請求項１のオフ
セットキャンセル機能付センスアンプをデータ線に対し
て少なくとも２つ並列に設けて、一方で信号を増幅して
いる間に他方のコンデンサにオフセット電圧を蓄積する
ことによって、コンデンサを再充電するために余計なタ
イミングを作る必要がなく、より高速なセンス動作を実
現できる。

【００７１】請求項７に係る発明では、信号読出し前に
電流転送回路の出力に生じるオフセット電流に相当する
電圧をコンデンサに蓄積し、信号の読出時にコンデンサ
に蓄積された電圧によって電流源から電流を流し、転送
回路の出力に現れるオフセット電流を相殺することによ
って、オフセット電流をキャンセルでき、高速な信号読
出しが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示す図である。

【図２】図１に示したオフセットキャンセル機能付セ
ンスアンプの動作原理を説明するための図である。

【図３】オフセットキャンセル機能付センスアンプに
おいてコンデンサにオフセット電圧を蓄積する動作を説
明するための図である。

【図４】オフセットキャンセル機能付センスアンプに
おいてオフセット電圧をキャンセルする動作を説明する
ための図である。

【図５】オフセットキャンセル機能付センスアンプの
他の例を示す図である。

【図６】オフセットキャンセル機能付センスアンプの
具体的な電気回路図である。

【図７】ＡＴＤ信号を発生するための制御回路を示す
回路図である。

【図８】制御信号φ₀ 〜φ₃ を発生するための制御回
路の回路図である。

【図９】図６に示したオフセットキャンセル機能付セ
ンスアンプの動作を説明するためのタイムチャートであ
る。

【図１０】この発明の他の実施例のオフセットキャン
セル機能付電流センス回路の回路図である。

【図１１】図１０に示した制御信号φ₄ を発生するた
めの制御回路の回路図である。

【図１２】図１０に示したダイナミックカレントミラ
ー回路においてオフセット電流を蓄積する動作を説明す
るための図である。

【図１３】ダイナミックカレントミラー回路が電流源
として動作する機能を説明するための図である。

【図１４】ダイナミックカレントミラー回路でオフセ
ット電流をキャンセルする動作を説明するための図であ
る。

【図１５】図１０に示したオフセットキャンセル機能
付電流センス回路の動作を説明するためのタイムチャー
トである。

【図１６】この発明の他の実施例におけるオフセット
キャンセル機能付センスアンプを複数設けた例を示す図
である。

【図１７】図１６に示した複数のオフセットキャンセ
ル機能付センスアンプの具体的な回路図である。

【図１８】図１７に示した制御信号φ_A，φ_Bを発生
するための制御回路を示す回路図である。

【図１９】図１７に示した例の動作を説明するための
タイムチャートである。

【図２０】従来のＳＲＡＭの構成を示す図である。

【図２１】従来の電流センス回路を示す図である。

【図２２】従来のセンスアンプにおけるオフセット電
圧を説明するための図である。

【図２３】従来の電流転送回路においてオフセット電
流が生じる動作を説明するための図である。

【符号の説明】

１アドレスバッファ、２ロウデコーダ、３コラム
デコーダ、４ＷＥバッファ、５制御回路、６差動
回路、７電流転送回路、１４，１４ａ，１４ｂオフ
セットキャンセル機能付センスアンプ、１５出力アン
プ、１７，１７ａ，１７ｂ，２１〜２７，３５〜３９，
５６インバータ、３１，３２，５１，６１ＮＯＲゲ
ート、３３，３４，５３，６２遅延回路、６４ＡＮ
Ｄゲート、６５ＯＲゲート、６６フリップフロッ
プ、４１ダイナミックカレントミラー回路、Ｑ１〜Ｑ
１２，Ｑ１３〜Ｑ１７，Ｑ１３ａ〜Ｑ１７ａ，Ｑ１３ｂ
〜Ｑ１７ｂ，Ｑ２１〜Ｑ２８，Ｑ３１〜Ｑ３４，Ｑ４
１，Ｑ４２トランジスタ、ＳＷ１〜ＳＷ８スイッ
チ、ＭＣ１〜ＭＣ４メモリセル、Ｃ１，Ｃ１ａ，Ｃ１
ｂ，Ｃ２，Ｃ２ａ，Ｃ２ｂ，Ｃ３，Ｃ４，Ｃ５，Ｃ６
コンデンサ

Claims

【特許請求の範囲】

【請求項１】メモリセルからビット線対に読出された
電位差を増幅するための差動回路を含み、前記差動回路
の出力に現れるオフセット電圧をキャンセルする半導体
記憶装置のセンスアンプ回路であって、前記差動回路の出力に現れるオフセット電圧を蓄積する
ためのコンデンサ、および前記メモリセルからの信号の
読出し前に前記差動回路の入力を切離して前記オフセッ
ト電圧を前記コンデンサに蓄積し、読出し後に前記差動
回路の入力を接続して前記メモリセルからの入力電圧と
前記コンデンサに蓄積された電圧とを相殺するように切
換制御する切換制御手段を備えた、半導体記憶装置のセ
ンスアンプ回路。
【請求項２】前記切換制御手段は、前記差動回路の入力に前記メモリセルからの信号が与え
られないように切離す第１の切換素子と、前記コンデンサに前記オフセット電圧が与えられるよう
に切換えられる第２の切換素子と、前記メモリセルからの信号読出し前に、前記第１の切換
素子を非導通にして前記差動回路の入力を切離し、かつ
前記第２の切換素子を導通させて前記コンデンサに前記
オフセット電圧を蓄積し、信号読出し後に前記第１の切
換素子を導通させかつ前記第２の切換素子を非導通にし
て、前記メモリセルからの入力電圧と前記コンデンサに
蓄積された電圧を相殺するように制御する制御手段を含
む、請求項１の半導体記憶装置のセンスアンプ回路。
【請求項３】前記コンデンサは、前記差動回路の入力
端に直列接続され、前記第１の切換素子は、前記コンデンサと前記ビット線
対側との間に接続され、前記第２の切換素子は、前記第１の切換素子と前記コンデンサとの接続点と基準
電位との間に接続される第３の切換素子と、前記差動回路の入力端と出力端との間に接続される第４
の切換素子を含む、請求項２の半導体記憶装置のセンス
アンプ回路。
【請求項４】前記コンデンサは、その一端が前記差動
回路の出力端に直列接続され、前記第１の切換素子は、前記差動回路の入力端と前記ビ
ット線対側との間に接続され、前記第２の切換素子は、前記差動回路の入力端と基準電位との間に接続される第
５の切換素子と、前記コンデンサの他端と前記基準電位との間に接続され
る第６の切換素子とを含む、請求項２の半導体記憶装置
のセンスアンプ回路。
【請求項５】前記差動回路と前記コンデンサと前記切
換制御手段は少なくとも２組設けられ、さらに前記少な
くとも２組の差動回路の出力を切換えるための出力切換
手段を含み、前記切換制御手段は、前記少なくとも２つのコンデンサ
のいずれか一方にオフセット電圧を蓄積しているとき
に、他方の差動回路から信号が出力されるように前記出
力切換手段を制御する、請求項１〜４のいずれかに記載
の半導体記憶装置のセンスアンプ回路。
【請求項６】前記切換制御手段は、前記コンデンサに
前記オフセット電圧を蓄積した後、アドレス信号が変化
しかつ前記ビット線対が選択されたことに応じて、前記
差動回路に前記メモリセルからの信号を与えるように制
御する、請求項１ないし５の半導体記憶装置のセンスア
ンプ回路。
【請求項７】メモリセルからビット線対に読出された
電位差を転送するための電流転送回路を含み、前記電流
転送回路の出力に現れるオフセット電流をキャンセルす
るようにした半導体記憶装置のセンスアンプ回路であっ
て、前記電流転送回路の出力端に接続されるダイナミックカ
レントミラー回路、前記ダイナミックカレントミラー回路に接続されるコン
デンサ、および前記メモリセルからの信号読出し前に前
記オフセット電流に相当する電圧を前記コンデンサに蓄
積し、読出し後に前記コンデンサの充電電圧を放電させ
て、前記ダイナミックカレントミラー回路に電流を流
し、前記電流転送回路の出力に現れるオフセット電流を
相殺させる制御手段を備えた、半導体記憶装置のセンス
アンプ回路。
【請求項８】前記カレントミラー回路は、前記電流転送回路の出力端に接続されるカレントミラー
回路と、その第１の電極と第２の電極とが前記カレントミラー回
路と基準電位との間に接続されるトランジスタとを含
み、前記コンデンサは、前記トランジスタの入力電極と前記
基準電位との間に接続され、前記制御手段は、前記トランジスタの第２の電極と入力電極との間に接続
される切換素子と、前記メモリセルからの信号読出し前に前記切換素子を導
通させて、前記コンデンサを充電し、読出し後に前記切
換素子を非導通となるように制御する切換制御手段を含
む、請求項７の半導体記憶装置のセンスアンプ回路。
【請求項９】前記切換制御手段は、前記切換素子を導
通させた後、アドレス信号が変化しかつ前記ビット線対
が選択されたことに応じて前記切換素子を非導通にす
る、請求項８の半導体記憶装置のセンスアンプ回路。