JPS594788B2 - 感知増幅装置 - Google Patents

感知増幅装置

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JPS594788B2
JPS594788B2 JP56031446A JP3144681A JPS594788B2 JP S594788 B2 JPS594788 B2 JP S594788B2 JP 56031446 A JP56031446 A JP 56031446A JP 3144681 A JP3144681 A JP 3144681A JP S594788 B2 JPS594788 B2 JP S594788B2
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ウイルバ−・デ−ビツド・プライサ−
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    • G11—INFORMATION STORAGE
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    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は、集積半導体記憶回路、特に２進デシ ３０ツ
トの情報を記憶するための小型セルを非常に高密度で含
む記憶回路用の感知増幅システムに関するものである。
集積半導体メモリ回路、特に主として記憶コンデンサお
よびスイッチを含むセルを用いたものによつて、高い記
憶セル密度が実現された。
小型記５ 憶セルを実現するための最も簡単な回路の１
つが、米国特許第３３８７２８６号公報に記載されてい
る。これらのセルは、各々基本的には唯１個の記憶コン
デンサおよび、このコンデンサをビット／センス回線に
選択的に接続するためのスイッチとｏ して働く１個の
電界効果形トランジスタを使用している。米国特許第３
８１１０７６号公報および米国特許第３８４１９２６号
公報には、上記米国特許第３３８７２８６号公報に記載
されているものと同じ型式の１装置式（ｏｎｅ−ｄｅｖ
ｉｃｅ）電解５ 効果形トランジスタ記憶セルが記述さ
れているが、これは半導体基板表面に付着された誘電性
媒体によつて分離された、ドープされた多結晶シリコン
層を使用して記憶コンデンサを形成することにより、小
さな寸法のものになつている。フ 米国特許第３９７９
７３４号公報には、記憶コンデンサおよびバイポーラ・
トランジスタを用いた小型セルからならメモリ列が記載
されている。
このメモリ列中で、これらのセルの各記憶コンデンサは
、別個のビット／センス回線に接続された一・１個のコ
ンデンサ端子なιルプレートを有するのみであり、ある
ワードを記憶コンデンサの他の端子ないしプレートに連
結するたやのワード・パルスを用いることにより、その
ワードを形成する選択されたセルが同時にアクセスされ
る。冫 米国特許第４０８０５９０号公報には、コンデ
ンサの１端子に接続されたビット／センス回線およびコ
ンデンサの他の端子への連結を実現するワード回線を備
えた、基本的に唯１個の小型記憶コンデンサを各々が含
む、非常に小さなコンデンサ・； セルを備えた、単極
（ｕｎｉｐｏｌａｒ）技術で製造された組合せチャージ
・メモリが記述されている。
その発明の実施例では、光電直流電流が半導体基板の表
面に作られ、複数の逆転記憶コンデンサがやはり半導体
基板の表面に、充電電源から一定の距離だけ離して形成
される。２進デジツトを表わす電圧パルスがコンデンサ
の１端子にかけられ、コンデンサの他の端子は、ワード
・パルスをワード回線にかけることにより充電直流電源
に連結されている。
米国特許第４０４００１７号公報には、上記の米国特許
第４０８０５９０号公報に記述されているものと類似の
コンデンサ・メモリが記述されているが、この場合、充
電は充電直流電源を利用するものではなく、充電電源か
ら記憶コンデンサ中にパルスが印加される形で生成され
る。
半導体メモリは、一般的に２次元アクセス配置として知
られているものの中でアタセスされてきたが、この配置
は、各セルが入出力回路構成または制御回路構成に接続
されたビツト／センス回線を備えており、単一ワード回
線が多数のメモリ・セルを制御するものである。
しかしながら、入出力回路構成または制御回路構成を複
数のビツト／センス回線に連結して、上述の型式の非常
に小さなセルを使用する場合には、感知増幅器にとつて
必要となるスペースを幾分節約するという利点をもたら
すことが、先行技術で知られている。このようなアクセ
ス配置は、２１／２次元操作と呼ばれることがある。米
国特許第４１６０２７５号公報には、１度にバイトのよ
うな書込みまたは読取り用ワード回線に関連する少数個
のセルだけを選択することによつて、感知増幅器の最小
ピツチを組合せ充電メモリ列の所望のないし最適のピツ
ト回線ピツチの寸法の数倍にすることができる、アクセ
ス配置が記述されいる。
半導体チツプの表面積をより有効に利用することのでき
る、改良された感知増幅システムをもたらすことが、本
発明の目的である。
本発明の他の目的は、感知増幅システムの寸法またはピ
ツチによつて制限されない、高密度でセルを含むメモリ
・システム用の改良されよ感知増幅システムをもたらす
ことである。
また本発明の目的は、小さな信号を検出することが可能
な、ビツト／センス回線の間に最小の間隔を用いたメモ
リ用の、改良された感知増幅システムをもたらすことで
ある。
フ ′．０ 本発明の他の目的は、非常に高密度でセルを含む、１装
置セル型または組合せ充電メモリ型メモリ用の、改良さ
れた感知増幅システムをもたらすことである。
さらに本発明の目的は、あるワード回線の各セルによつ
て共用される増幅器を使用して２１／２次元で働くメモ
リの複雑な回路構成を必要としない、高密度でセルを含
むメモリ用の改良された感知増幅システムをもたらすこ
とである。
本発明の他の目的は、感知増幅システムのピツチによつ
て制限されず２次元操作のために配置された、非常に高
密度でセルを含むメモリ用の、改良された感知増幅シス
テムをもたらすことである。
そして本発明の目的は、所与のビツト回線に接続された
各感知増幅器のピツチをメモリの４本のピツト回線のピ
ツチに等しくすることができる、２次元で働くメモリ用
の改良された感知増幅システムをもたらすことである。
本発明の教示によれば、増幅およびラツチ装置、この増
幅ラツチ装置用の分離装置、および別個のプル・アツプ
装置を備えた感知増幅装置がもたらされる。
さらに具体的にいえば、この感知増幅システムは、第１
および第２のアクセス回線即ちピツト回線、増幅器をア
クセス回線に選択的に連結するための分離手段を備えた
、第１および第２の差動増幅器、およびアクセス回線上
に基準電位を確立するための手段を含んでいる。第１の
増幅器は、第２ビツト回線から引出された基準電圧を使
用して第１ビツト回線上の信号を感知するために使用さ
れ、第１の増幅器とタンテムに配列された第２の増幅器
は、第１ビツト回線から引出した基準電圧を用いて第２
ビツト回線上の信号を感知するのに使用される。第１お
よび第２の増幅器は、できればアレイの第１および第２
ビツト回線を含む側に配置するのがよく、第１および第
２増幅器回線と同様の第３および第４の増幅器はアレイ
の反対側に配置し、やはりこのアレイの１部である第３
および第４ビツト回線に連結する。本発明の上記の、お
よびその他の目的、特徴および利点を明らかにするため
、次に添付の図面に示される本発明の有利な実施例につ
いてより詳しく説明する。
図面第１図をより詳細に参照すると、本発明の感知増幅
システムを含むメモリが示してある。
このメモリは、また第１ビツト回線ＢＬｌに接続された
メモリ・セル１２Ａおよび１２Ｂ、第２ビツト回線ＢＬ
２に接続されたセル１２Ｃおよび１２Ｄ１第３ビツト回
線ＢＬ３に接続されたセル１２Ｅおよび１２Ｆ、ならび
に第４ビツト回線ＢＬ４に接続されたセル１２Ｇおよび
１２Ｈからなるアレイ１０を含んでいる。各セルは、上
記米国特許第３３８７２８６号公報に記述されている形
式の、１個の電界効果形トランジスタおよび１個の記憶
コンデンサを備えた、１装置セルとして図示してあるが
、当然のことながら、他の型式の小型セルもアレイ１０
中に使用することができる。セル１２Ａ，１２Ｃ，１２
Ｅおよび１２Ｇは、また第１のワード回線Ｗ１に連結さ
れ、セル１２Ｂ，１２Ｄ，１２Ｆおよび１２Ｈは第２の
ワード回線Ｗ２に連結されている。ワード回線Ｗ１およ
びＷ２は、ワード解読励振器１４に接続されているが、
これは既知の適当などの型式のものでもよい。第１のビ
ツト回線デコーダ１６は、第１および第３ビツト回線Ｂ
ＬｌおよびＢＬ３に接続されていて、入出力端子１／Ｏ
を備えており、第２のビツト回線デコーダ１６′は第２
および第４ビツト回線ＢＬ２およびＢＬ４に接続されて
いて入出力端子／０′を備えている。ビツト回線デコー
ダ１６および１６′は、既知の適当などの形式のもので
もよく、それぞれが異なるアドレンを受取るという点だ
けが違つていてよい。デコーダ１６および１６′の各各
は、場合に応じて１つの入出力端子またはデコーダに接
続されたビツト回線の数と同数の端子のどちらか有利な
方を備えることができる。交差結合された第１の電界効
果形トランジスタ対２０および２２を備えた第１の感知
増幅ソステム１８が第１および第２の分離装置ないしト
ランジスタ２４および２６を介してそれぞれ第１および
第３ビツト回線ＢＬｌおよびＢＬ３に連結されている。
第１感知増幅システム１８は、また交差結合された第１
の装置対２０および２２に対してタンデムに配列された
、第３および第４の分離装置即ちトランジスタ３２およ
び３４を介して、第１および第３ビツト回線ＢＬｌおよ
びＢＬ３に連 つ結され交差結合された第２の電解効果
形トランジスタ対２６及び３０を含む。予充電即ちプル
・アツプ回路３６は第１ビツト回線ＢＬｌと電圧電源端
末ＶＨとの間に接続された第１の電界効果形卜フランジ
スタ３８、電圧電源端子Ｈと第３ビツト回線の間に接続
された第２の電界効果形トランジスタ４０、ならびに第
１ビツト回線ＢＬｌと第３ビツト回線ＢＬ３の間に連結
された、均圧トランジスタとして働く第３の電界効果形
トランジスタ４２を含んでいる。
端子Ｈでの篭圧は、＋１０ボルトにすることができる。
既知の適当な任意の型式のクロツク回路４４から、第１
感知増幅７ステム１８を作動させるためのパルスが送ら
れる。
これらのパルスは、分離トランジスタ２６および３２の
ゲート電極にかかる制御パルスＡ１分離トランジスタ２
４および３４のゲート電極にかかる制御パルスＢ１タン
デムに配列された第１および第２の交差連結されたトラ
ンジスタ装置対２０，２２および２８，３０の間の共通
ノードにかかるストロープ・パルスＳ１ならびに予充電
回路、３６の３つのトランジスタのゲート電極にかかる
予充電パルスＰを含んでいる。第２の感知増幅システム
４６は、第１のシステムと同様で、交差連結された第１
の電界効果形トランジスタ装置対４８および５０を備え
ており、第１および第２の分離装置即ちトランジスタ５
２および５４を介してそれぞれ第２および第４ビツト回
線ＢＬ２およびＢＬ４に連結されている。第２感知増幅
システム４６は、第３および第４の分離装置即ちトラン
ジスタ６０および６２を介してそれぞれ第２および第４
ビツト回線ＢＬ２およびＢＬ４に連結された、また第２
の交差連結された電界効果形トランジスタ装置対５６お
よび５８を含むが、各分離装置はできれば電界効果形ト
ランジスタとするのがよい。第１および第２の交差連結
された装置対４８，５０および５６，５８は、互いにタ
ンデムに配列されている。予充電回路６４即ちプル・ア
ツプ回線６４は、電圧電源端子ＶＨと第２ビツト回線Ｂ
Ｌ２の間に接続された、第１の電界効果形トランジスタ
６６、電圧電源端子ＶＨと第４ビツト回線ＢＬ４の間に
接続された第２の電界効果形トランジスタ６８並びに第
２ビツト回線ＬＢ２と第４ビツト回線ＬＢ４の間に連結
された、均圧トランジスタとして働く第３の電界効果形
トランジスタ７０を備えている。刻時回路４４からの制
御パルスＡが分離トランジスタ５４および６０のゲート
電極にかかり、制御パルスＢが分離トランジスタ５２お
よび６２のゲート電極にかかり、ストロープ・パルスＳ
がタンデムに配置された第１および第２の交差連結され
たトランジスタ装置４８，５０と５６，５８の間の共通
ノードにかかり、予充電パルスＰは、予充電回路６４の
３個のトランジスタのゲート電極にかかる。
第１図のメモリを作動させるのに使用することのできる
パルス・プログラムを第２図に示してある。
第２図に示されているパルスには、制御パルスＡおよび
Ｂ、ストロープ・パルスＳならびに予充電パルスＰが、
ワード回線Ｗ１およびＷ２に選択的にかけられるワード
回線パルスＷおよび読取りないし信号感知操作中にビツ
ト回線ＢＬｌ、ＢＬ２、ＢＬ３、ＢＬ４上で生成される
信号電圧ＢＬと共に含まれる。例えばアレイ１０中の第
１ビツト回線Ｂ．Ｌｌに連結されたセル１２Ｂおよび第
３ビツト回線ＢＬ３に連結されたセル１２Ｆからの情報
を読取るには、ビツト回線ＢＬｌおよびＢＬ３を＋１０
ボルトの電圧にまで予充電するために、時間ＴＯのとき
予充電回路３６に予充電パルスＰがかけられる。
同時に、やはりノードＥおよびＦを＋１０ボルトに充電
するためにトランジスタ２６および３２に制御パルスＡ
がかけられ、同様にノードＧおよびＨを１０ボルトに充
電させるためにトランジスタ２４および３４に制御パル
スＢがかけられ、ノードＤにかかるストロープ・パルス
Ｓは＋１０ボルトに保持される。こうして第１ビツト回
線ＢＬｌおよび第３ビツト回線ＢＬ３ならびにノードＤ
，Ｅ，Ｆ，Ｇ，Ｈは、全て＋１０ボルトに充電される。
時間ｔ１のとき、予充電パルスＰがオフに切換つて、第
１および第３ビツト回線ＢＬｌおよびＢＬ３を電圧電源
端子ＶＨならびにお互いから分離させる。時間Ｔ２のと
き、制御パルスＢがオフとなつて、ノードＧを第１ビツ
ト回線ＢＬｌから、またノードＨを第３ビツト回線ＢＬ
３から分離し、ノードＧの所で第１の交差連結されたト
ランジスタ対２０，２２に対する基準電圧をもたらし、
またノードＨの所で第２の交差連結トランジスタ対２８
，３０に対する基準電圧をもたらす。時間Ｔ３のとき、
既知のやり方で、ワード回線Ｗ２から１装置セル１２Ｂ
および１２Ｆにワード・パルスＷがかかつて、これらの
セル１２Ｂおよび１２Ｆ中に記憶されている信号をそれ
ぞれ充電されたビツト回線ＢＬｌおよびＢＬ３に送る。
よく知られているように、ビツト回線から電荷が取去ら
れた場合、実線ＢＬで示されるようにそのビツト回線に
かかる電圧は時間Ｔ４のとき減少して、記憶されている
２進情報が「０」デジツトであることを表わすが、ビツ
ト回線から電荷が取除かれない場合は、点線ＢＬで示さ
れるように、電圧は時間Ｔ４で上昇して、記憶されてい
る２進情報が「１］デジツトであることを表わす。基準
レベルはビツト回線かられかるので、点線ＢＬで示され
るように電圧は時間Ｔ４で上昇して、記憶されている２
進情報が「１」デジツトであることを表わす。よく知ら
れているように、ビツト回線上の基準レベルは、例えげ
選択されたワード回線を各ビツト回線に容量連結するこ
とによるなど様々な方法で確立することができ、また増
幅ラツチを非対称的に調節して、ラツチを「Ｏ」ならび
に「１」の信号電圧に対して適当に応答するようにさせ
ることができる。ビツト回線ＢＬｌおよびＢＬ３上の電
圧は、「０」デジツトまたは［１」デジツトを表わすが
、それが第１ビツト回線ＢＬｌからトランジスタ３２を
介して第２の交差連結トランジスタ装置２８および３０
のノードＦに、また第３ビツト回線ＢＬ３からトランジ
スタ２６を介して第１の交差連結トランジスタ装置対２
０および２２のノードＥにかかる。従つて、このとき第
１の交差連結トランジスタ装置対２０及び２２は第３ビ
ツト回線ＢＬ３からノードＥにかかる信号電圧に対する
増幅ラツチないし差動増幅器として働くことができ、ノ
ードＧの電圧がその基準電圧として働くことがわかる。
同様に、第２の交差連結トランジスタ装置対２８および
３０は、このとき第１ビツト回線ＢＬｌからノードＦに
かかる信号電圧に対する増幅ラツチないし差動増幅器と
して働き、ノードＨの電圧がその基準電圧として働く。
・現在ノードＥおよびＦに記憶されている信号を増幅す
るため、制御信号Ａを時間Ｔ５のときオフに切換えて、
トランジスタ２６および３２がオフになり、ノードＥお
よびＦがそれぞれ相対的にキヤパシタンスの高いビツト
回線ＢＬ３およびＢＬｌから分離される。
また時間Ｔ５で、ストロープ・パルスＳが徐々ｌこオフ
に切換つて、ノードＤが電圧降下し、増幅器２０，２２
および２８，３０中で信号の増幅が完了する。時間Ｔ６
のとき、制御パルスＡが再びオンになつて、ノードＥ上
の増幅された信号が第３ビツト回線ＢＬ３に連結され、
またノードＦ上の増幅された信号が第１ビツト回線ＢＬ
ｌに連結される。このとき、ビツト回線ＢＬｌおよびＢ
Ｌ３上の増幅された信号をビツト回線デコーダ１６を介
して入出力端子１／０に送ることができ、またこの信号
を利用してセル１２Ｂおよび１２Ｆ中に情報を復元する
こともできる。第２図の曲線ＢＬかられかるように、時
間Ｔ６のとき、感知されたセル中に「Ｏ」が記憶されて
いると、そのセルが連結されているビツト回線の電圧は
急速に降下して、交差連結されたトランジスタ装置対の
伝導性トランジスタ装置が放電される。時間Ｔ７のとき
、感知されたセル中に情報が復元されると、ワード・パ
ルスＷはオフになり、時間Ｔ８で制御パルスＡがオフに
またストローブ・パルスがオンになつて読取り操作が完
了する。よく知られているように、新しい情報をセル１
２Ｂおよび１２Ｆ中に書込むには、データは、これらの
セルに記憶される前に、入出力端子／Ｏからビツト回線
デコーダ１６を介して適当な増幅ラツチ２８，３０およ
び２０，２２に送られる。当然のことながらワード・パ
ルスＷがワード回線Ｗ２ではなくてワード回線Ｗ１にか
かる点以外は、セル１２Ｂおよび１２Ｆの感知について
上記に説明したのと同じやり方で、感知増幅システム１
８によつてセル１２Ａおよび１２Ｅから読取ることもで
きる。同様にして、第２ビツト回線ＢＬ２に連結された
セル１２Ｃおよび１２Ｄは、第２の感知増幅システムの
増幅ラツチ５６，５８によつて感知され、第４ビツト回
線ＢＬ４に連結されたセル１２Ｇおよび１２Ｈは、増幅
ラツチ４８，５０によつて感知されることがわかる。
１本のビツト回線に２個のセルだけが接続されているよ
うに図示してあるが、当然のことながら、各ビツト回線
にもつと多くのセル、例えば１２８個のセルを関連づけ
ることができる。
その上、それが望まれる場合には、アレイ１０に１２８
本ないしそれ以上のワード回線を備えることもできる。
従つて２本のビツト回線に連結された１つのシステムを
メモリ・アレイの片側に配置し、アレイの別の２本のビ
ツト回線に連結された第２のシステムをその反対側に配
置することによつて各感知増幅システムのピツチをメモ
リの４本のビツト回線のピツチと等しくすることができ
る、密接充填された非常に小さなセルを含む２次元で作
動するメモリ用の感知増幅ソステムが実現されたことを
指摘しておく。また、感知増幅システムをアレイの中央
に配置する代りに、その外側ないし端部に接続すること
により、ビツト回線が書込みのために直接アクセス可能
となり、スイツチ切換えノイズが緩和ないし除去され、
読取り修正書込み操作サイクルがより容易に実行される
ことを指摘しておく。
【図面の簡単な説明】
第１図は、本発明にもとづく感度増幅システムの１実施
例の回路図である。

Claims (1)

    【特許請求の範囲】
  1. １ 基準電位確立手段に結合された第１及び第２のアク
    セス線に接続される感知増幅装置において、第１及び第
    ２の差動増幅器と、前記第１差動増幅器を前記第１及び
    第２のアクセス線に選択的に結合する第１手段と、前記
    第２差動増幅器を前記第１及び第２のアクセス線に選択
    的に結合する第２手段とを設け、前記第１及び第２の手
    段により前記第１及び第２のアクセス線における信号の
    うち一方を前記第１差動増幅器でそして他方を前記第２
    差動増幅器で同時に感知するようにしたことを特徴とす
    る前記装置。
JP56031446A 1980-03-26 1981-03-06 感知増幅装置 Expired JPS594788B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US134259 1980-03-26
US06/134,259 US4287576A (en) 1980-03-26 1980-03-26 Sense amplifying system for memories with small cells

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Publication Number Publication Date
JPS56140589A JPS56140589A (en) 1981-11-02
JPS594788B2 true JPS594788B2 (ja) 1984-01-31

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ID=22462513

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JP56031446A Expired JPS594788B2 (ja) 1980-03-26 1981-03-06 感知増幅装置

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US (1) US4287576A (ja)
EP (1) EP0036932B1 (ja)
JP (1) JPS594788B2 (ja)
DE (1) DE3161720D1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
US4445201A (en) * 1981-11-30 1984-04-24 International Business Machines Corporation Simple amplifying system for a dense memory array
JPS58147884A (ja) * 1982-02-26 1983-09-02 Toshiba Corp ダイナミック型半導体記憶装置
JPS6150284A (ja) * 1984-08-17 1986-03-12 Mitsubishi Electric Corp シエアドセンスアンプ回路の駆動方法
US4730280A (en) * 1984-11-20 1988-03-08 Fujitsu Limited Semiconductor memory device having sense amplifiers with different driving abilities
US4791616A (en) * 1985-07-10 1988-12-13 Fujitsu Limited Semiconductor memory device
US4807195A (en) * 1987-05-18 1989-02-21 International Business Machines Corporation Apparatus and method for providing a dual sense amplifier with divided bit line isolation
US4829476A (en) * 1987-07-28 1989-05-09 Honeywell Inc. Differential magnetoresistive memory sensing
KR910009444B1 (ko) * 1988-12-20 1991-11-16 삼성전자 주식회사 반도체 메모리 장치
EP0479170B1 (en) * 1990-09-29 1996-08-21 Nec Corporation Semiconductor memory device having low-noise sense structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3387286A (en) * 1967-07-14 1968-06-04 Ibm Field-effect transistor memory
US3841926A (en) * 1973-01-02 1974-10-15 Ibm Integrated circuit fabrication process
US3811076A (en) * 1973-01-02 1974-05-14 Ibm Field effect transistor integrated circuit and memory
US3909808A (en) * 1974-12-23 1975-09-30 Ibm Minimum pitch mosfet decoder circuit configuration
JPS5539073B2 (ja) * 1974-12-25 1980-10-08
JPS51113545A (en) * 1975-03-31 1976-10-06 Hitachi Ltd Memory
US3979734A (en) * 1975-06-16 1976-09-07 International Business Machines Corporation Multiple element charge storage memory cell
US4025907A (en) * 1975-07-10 1977-05-24 Burroughs Corporation Interlaced memory matrix array having single transistor cells
DE2557165C3 (de) * 1975-12-18 1979-01-18 Siemens Ag, 1000 Berlin Und 8000 Muenchen Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein
US4061999A (en) * 1975-12-29 1977-12-06 Mostek Corporation Dynamic random access memory system
US4156938A (en) * 1975-12-29 1979-05-29 Mostek Corporation MOSFET Memory chip with single decoder and bi-level interconnect lines
US4080590A (en) * 1976-03-31 1978-03-21 International Business Machines Corporation Capacitor storage memory
US4040017A (en) * 1976-03-31 1977-08-02 International Business Machines Corporation Injected charge capacitor memory
US4045783A (en) * 1976-04-12 1977-08-30 Standard Microsystems Corporation Mos one transistor cell ram having divided and balanced bit lines, coupled by regenerative flip-flop sense amplifiers, and balanced access circuitry
DE2647394C2 (de) * 1976-10-20 1978-11-16 Siemens Ag, 1000 Berlin Und 8000 Muenchen MOS-Halbleiterspeicherbaustein
JPS53144232A (en) * 1977-04-28 1978-12-15 Toshiba Corp Sensor circuit for multi-value signal charge transfer device
DE2746336A1 (de) * 1977-10-14 1979-04-19 Siemens Ag Dynamischer halbleiterspeicher mit einer matrix aus ein-transistor-speicherzellen
US4160275A (en) * 1978-04-03 1979-07-03 International Business Machines Corporation Accessing arrangement for memories with small cells
DE2919166C2 (de) * 1978-05-12 1986-01-02 Nippon Electric Co., Ltd., Tokio/Tokyo Speichervorrichtung

Also Published As

Publication number Publication date
JPS56140589A (en) 1981-11-02
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US4287576A (en) 1981-09-01
EP0036932B1 (en) 1983-12-28
DE3161720D1 (en) 1984-02-02

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