JPS6150284A - シエアドセンスアンプ回路の駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野］ この発明は、１トランジスタメモリセル型のＭＯＳダイ
ナミックメモリに関し、特に１つのセンスアンプを２対
の折返し型ビットラインもしくは２対のオープン型ビッ
トラインで共有する、いわゆるシェアドセンスアンプ回
路の蔽迷化に１！］万るものである。

、　　　　Ｌ　：；Ｅ　Ｒ’ｄｉ　； ここでは、主に２対の折返し型ビットラインを共有する
シェアドセンスアンプ回路について説明する。

第１図はこの発明の背景となるシェアドセンスアンプ回
路の構成を示す図である。図において、１および２は、
フリップフロップ・センスアンプを構成するトランジス
タ、３ｍ、４ｍおよび３Ｌ１４Ｌはそれぞれ隣接し平行
して延びる２対の折返し型ビットラインである。以下、
Ｒ６よびＬは、それぞれ、右（ＲＩＧＨＴ＞および左（
ＬＥＦＴ）を表わす添字とする。ＭＯ，ｆｆｉ　　（Ｍ
Ｏ，Ｌ　）はワードラインＷＬ＋　＊　　（ＷＬ＋　Ｌ
　）が選択された場合に折返し型ビットライン３１（３
Ｌ）に情報が読出されるメモリセルであり、ＭＣＮＩ（
ＭＣＩＩＬ）はワードラインＷＬＮ　＊　　（ＷＬ−Ｌ
　）が選択された場合に折返し型ビットライン４Ｒ（４
Ｌ）に情報が読出されるメモリセルである。ＤＣ４絆（
ＤＣ，Ｌ）はダミーワードラインＤＷＬ、＊（ＤＷＬ、
Ｌ）により、ＤＣｔ　ｔ　　（００２Ｌ　）はダミーワ
ードラインＤＷＬ２　＊　　（ＤＷＬｔ　Ｌ　）により
、それぞれ折返し型ビットライン３糞　（３Ｌ）および
４家　（４，）に情報「０」かｒｌＪの続出電位と情報
ｒＯＪと「１」の続出電位の中間電位が続出されるグミ
−メモリセルである。５．（５、）６がび６＝（６Ｌ）
はトランジスタで、それぞれソースが折返し型ビットラ
イン３１（３Ｌ）および４．（４Ｌ　）に接続され、γ
−トがブリチＶ−ジ・クロックΦ１．〈ΦＩＬ）に接続
され、ドｌノーｒン、２プリチャージ？ａｂ’ＺＶｇ　
ｅ　Ｆ　Ｒ（ＶＲＥＦＬ）に接続され、折返し型ビット
ライン３゜（３Ｌ）および４１（４Ｌ）をプリチャージ
電位　４ｖ５εｒに充電するものである。センスノード
９は、フリップフロップを構成するトランジスタ１のド
レインおよびフリップフロップを構成するトランジスタ
２のグー１〜に接続され、トランスファ・トランジスタ
７１（７Ｌ）を介して折返し型ビットライン３Ｒ（３Ｌ
）に接０されている。センス・ノード１０はトランジス
タ２のドレインおよびトランジスタ１のゲートに接続さ
れ、トランスフ？・トランジスタ７、（７Ｌ）および８
．（８、）はそれぞれゲートがクロックの２．（Φ２Ｌ
）に接続されている。クロックΦ、は、トランジスタ１
および２のソースに接続されている。また左側の折返し
型ビットライン３，６よび４Ｌはトランスファ・トラン
ジスタ１１および１２を介してそれぞれ読出Ｎ込ｆａｔ
１０．およびＩ　、／　０２に接ＦＡされている。トラ
ンスファ・トランジスタ１１および１２はそれぞれゲー
トがクロックの４に接続されている。なお、図にはＷＬ
　、＊　、　ＷＬ＋＋　２およびＷＬ　１Ｌ　、ＷＬＮ
Ｌの４本のワードラインのみ示しであるが、実際は各Ｎ
本（Ｎは任意の偶数）のワードラインが存在し、それに
付随したＮ１Ｃ４Ｒ（ＭＣ７Ｌ）からＭ　ＣＮ　ｅ　（
Ｍ　Ｃド、）までの各Ｎ　ｆｉｌのメモリセルがＮ／２
個ずつ折返し型ビットライン３１（３Ｌ）および４ｔ（
４１，）に接続されバランスしている。

なお第１図では、１個のフリップフロップ・センスアン
プのみ示しているが、実際には複数個のセンスアンプが
縦に並びメモリセルのアレイを開成するのが通常のメモ
リセルである。以後、説明の簡単化のために、１個のセ
ンスアンプ、２本のワードラインのみで動作説明を行な
う。また、添字ＲもしくはＬのどちらか一方の側のみが
選択され、選択された側のワードラインＷ　Ｌ　＋〜Ｗ
　Ｌ　Ｎの１本とダミーワードラインＤＷＬ、かＤ　Ｗ
　Ｌ　＋＋の電位のみが上昇する。選択されない側のワ
ードラインＷＬ、〜Ｗ　Ｌ　Ｎおよびダミーワードライ
ンＤＷＬ、、ＯＷＬ、はローレベルのままである。

以下、第２図のりＯツク・タイミングチャートに従いＮ
ＭＯ３を仮定して動作を簡単に説明する。

時刻Ｔ、までの待顆状態ではりＯツクΦ、Ｌがハイレベ
ルであり、トランジスタ５．および６Ｌを介してビット
ライン３ＬＪ５よび４Ｌはプリチャージ電位Ｖ、εｒ、
に充電され、またクロックの。

、もハイレベルであるため、トランジスタ５．および６
．を介して折返し型ビットライン３．および４．もプリ
チャージ電位■、εＦ、に充電される。この間、クロッ
クの。はハイレベルであるため、センスアンプは待ｎ状
悪に保たれる。ここで１　　　添字Ｒの側が選択された
と仮定する。添字りの側のワードラインＷ　Ｌ　、Ｌか
らワードラインＷ　Ｌ　Ｎ、までと、ダミーワードライ
ンＯＷＬ、Ｌ　、ＤＷＬ２Ｌの２木は時刻Ｔ３になって
もローレベルを保つ。一方、添字Ｈの側においてはワー
ドラインＷ　Ｌ　＋　ｚからワードラインＷＬＮｔのＮ
本のワードラインの１木と、ダミーワードラインＯＷＬ
。

Ｒ、ＤＷＬ２Ｒの２本のうちの１本が選択されて電位は
上昇する。

一例として、ワードラインＷＬ、Ｒとダミーワードライ
ンＤＷＬｚｉが選択された場合の説明を行なう。時刻下
２にクロックΦ２．がローレベルになり、トランスファ
・トランジスタ７Ｌ、８Ｌは非導通になり、センス・ノ
ード９，１０は折返し型ビットライン３Ｌ、４Ｌと電気
的に切り離される。時刻「、に第２図のワードラインＷ
Ｌ、ダミーワードラインＤＷＬの波形でワードラインＷ
Ｌ＋ｔとダミーワードラインＤＷＬ２−の電位が上昇し
、メモリセルＰｖｌＣ＋ｍに蓄えられていた情報が折返
し型ビットライン３責に、ダミーメモリセルに蓄えられ
ていた電荷が折返し型ビットライン４大にそれぞれ続出
される。読出された情報はクロックの２．がハイレベル
である時刻Ｔ４までの期間にトランスファ・トランジス
タ７ワ、８えを介してセンス・ノードへ伝えられる。時
刻Ｔ４でクロックΦ２Ｒのレベルがヤヤ下がり、トラン
スファ・トランジスタ７Ｒ１８Ｒのインピーダンスが高
くなる。時刻ＴｓでクロックΦ、がＯ−レベルになりセ
ンスアンプが活性化され、センス・ノード９，１０に伝
えられた情報は増幅される。

増幅された情報はトランスファ・トランジスタ７８．８
．を介して、折返し型ビットライン３．。

４Ｒへ逆戻りし、選択され続けているメモリセルへ増◆
２された情報が再Ｂ込みされる。時Ｃ’Ｊ　１’　ｔで
クロックΦ２Ｌが再びハイレベルになり、１４幅された
情報がトランスファ・トランジスタ７Ｌ、８、を介して
折返し型ビットライン３Ｌ　、４Ｌへ伝えられる。

時刻Ｔ７でりＯツクΦ４がハイレベルになり、増幅され
た情報がトランスフッ７・トランジスタ１１．１２を介
シＴ　ｉｊｆ出ａ込Ｊａ１１０．、＋１０２に伝えられ
る。時刻Ｔ６で選択されたワードラインおよびダミーワ
ードラインおよびクロックΦ４がローレベルに戻り、時
刻Ｔ９でクロックΦ。

２．ΦＩＬ＋　Φ１．Φ２．がハイレベルになり、折返
し型ビットラインはＶ、εｒ＊ｒＶ＊ｒｒＬに充電され
、センスアンプは待樟状態に戻る。以上が一連の続出・
再書込動作である。

なオ、トランスフ？・トランジスタ７＋＝　、８−のイ
ンピーダンスをセンスアンプ増幅時に高くするのは、セ
ンス・ノード９．１０の容量負荷を低減させて、増幅感
度を増大させるのが目的である。

また、添字りの側が選択されたときには、クロックΦ２
ＬとΦ２．の波形が入替わる。このように、シェアドセ
ンスアンプを用いれば、ワードラインが選択されるｎｄ
に、選択されない側の折返し型ビットラインがセンスア
ンプと電気的に切り離され、選択されたメモリセルの情
報がセンスアンプで増幅された後に再び接続されるので
、１つのセンスアンプを２対の折返し型ビットラインで
共有することができる。

以上の説明から明らかなように、シェアドセンスアンプ
にＪ３いてはクロックの２歳およびΦ２Ｌの波形が！ｒ
！ＴＩｊｃな働きをしている。特に、非選択側（上記の
例ではΦ２Ｌ）はワードラインが立上がる前にローレベ
ルになる必要があるので、この波形の立下がりが遅いと
高速なｚｃ出しができない。

またこの波形の立上がりが遅いと、センスアンプで増幅
された情報が読出書込線に伝わるのが遅れるので高速な
読出しができない。

［発明の概要コ この発明は、上記のような問題を解決するためになされ
たもので、ワードラインが選択される前に、選択されな
い側の折返し型ピットラインを高速にカットオフし、ま
た再接続を自動的に高速に行なうことができるシェアド
センスアンプ回路の駆動方法を提供することを目的とす
る。

この発明は、要約すれば、第１のビットライン対が選択
されたときには第２のビットライン対とセンスアンプと
を結合するトランスフ７トランジ１　　　　スタのゲー
ト電位を第２のビットライン対のプリチャージ電位に等
しくすることによって第２のビットライン対をセンスア
ンプより一時的に切り随し、かつセンスアンプの増幅動
作によって自動的に再接続し、逆に第２のビットライン
対が選択されたときには第１のビットライン対とセンス
アンプとを粘合す“るトランスファトランジスタのゲー
ト電位を第１のビットライン対のブリｙ−ヤージ？δ位
に等しくすることよって第１のビットライン対をセンス
アンプより一時的に切り離し、かつセンスアンプの増幅
動作によって自動的に再接続するようにしたものである
。

この発明の上述の目的およびその弛の目的と特徴は、図
面を参照して行なう以下の詳細な説明から一層明らかと
なろう。

［発明の実施例］ 第３図はこの発明の一実施例のシェアドセンスアンプに
おけるクロック・タイミングチャートである。なお、シ
ェアドセンスアンプの基本回路（４成は第１図に示すも
のと同様であってよい、！４す状態においては、クロッ
クΦ、によってピン１−ライン３よ、４．および３Ｌ　
、４Ｌはそれぞれプリチャージ電位■、εｒ　＊　＋　
Ｖｅε・、に充電されるが、通常これらの電位は等しく
設定されるので、以俊■よＥｒで表わす。このときクロ
ックΦ２Ｌのレベルを適当に設定すれば、センス・ノー
ド９゜１０もＶＲＥＦにプリチャージされる。この回路
の特徴は、ワードラインが選択される前に非選択側のク
ロックΦ２゛、のレベルをローレベルにするのでなく、
ピットラインの１リチヤ一ジ電位■。

εＦにクランプすることである。すなわち、ピットライ
ンおよびセンス・ノードの電位が■ｌｌＥｒであるので
ゲート電位をＶ、εＦにクランプすればトランスファ・
トランジスタ７Ｌ　、８Ｌはドレイン、ソースおよびゲ
ートが同一レベルとなりカット・オフする。当然のこと
ながら、クロックの２、のレベルをローレベルにするよ
りもＶｔＥｒにする方が高速に１テなえる。

一例として、メモリセルＭ　Ｃ、＋＋にローレベルの電
荷が蓄積されている場合について、第３図を用いて説明
する。図において、ＶＪ　Ｒ＋　ＶＪ　Ｌはそれぞれピ
ントライン３ｍ　、３Ｌの電位を示している。また、ｖ
９はセンス・ノード９の電位を示している。時刻Ｔ、に
クロックΦ、がローレベルになるがＶ＋改＋”ν３Ｌは
Ｖｔｔｒのままである。

時刻Ｔ２にクロックΦ２．が■、ε「に下がると、ピッ
トライン３Ｌはセンス・ノード９と電気的に切り離され
る。一方、タロツクΦ２．は高レベルのままなので、ピ
ットライン３えはセンス・ノード９と接続されたままで
ある。時刻Ｔ、にワードラインＷＬ、Ｒの電位が上昇し
、メモリセルＭＣ７罠の情報がピットライン３．に読出
される。この際、ＶＪ　ＲＩＪＭｃ＋　Ｒと３．の容は
比で決まる値だけわずかに低下する。通常この値はトラ
ンジスタのしきいｌ１ｉｆ　Ｔ４圧■ｒ）ｌよりも小さ
いのでトランスファ・トランジスタはオンしない。時刻
ＴｓにクロックΦ、がローレベルになりセンスアンプが
活性化されると、センス・ノードの電位Ｖ９は低下し始
める。一方この際、クロックΦ２＃がＶ、Ｅｒに低下し
でピットラインン３．も一時的にセンス・ノード９から
切り離されるので容百負荷が低減ざｔして増幅感度が向
上する。時刻下、かうΔＴだけ侵に：　Ｖ　９が（ＶＲ
ＥＦ　　ＶＴＲ）まで低下すると、トランスファ・トラ
ンジスタ７Ｌおよび７．がオンし始めビットライン３Ｌ
および３．は自動的にセンス・ノード９と再接続される
。その後時刻Ｔ６にクロックΦ、の反転遅延信号クロッ
クΦ、′がハイレベルになると、クロックΦ２Ｒｒ０２
Ｌはこれによって昇圧され、■、εｒより高いレベルに
なり、読出時にレベルが十分伝わるようにすることもで
きる。なぜならば、トランスファトランジスタのオン抵
抗が低くなるからである。

このように、上記実ｊ１例では、ワードラインが選択さ
れる前に非選択側のトランスファ・トランジスタのゲー
ト電位をビットラインのプリチャージ電位にクランプす
るので、高速なカッ１−オフが実現でき、またセンスア
ンプの増幅作用によって自動的に再接続されるので、高
速な読出しができるという効果がある。また、その際ト
ランスファ１　　°ｈ５）９″′″９１７）′−″ｈ？
ｔｌｔＬ’ｙ　ｈ５−？＞（１）７リチヤ一ジ電位とト
ランジスタのしきい値電圧の和より高くすることによっ
て、十分な読出レベルを１０ることができるという効果
もある。

次に、上記実施例のシェアドセンスアンプ回路を駆動す
るのに必要な回路の何成例を説明する。

なあ、ここではごットラインのプリチャージ電位Ｖ、ε
「が電源電圧Ｖｃｃに等しい堝含について説明する。

第４図は第３図に示すクロックΦ２Ｌ＋Φ２ジの発生回
路を示している。図において、Ｑ、〜Ｑ８はトランジス
タ、Ｃ１〜Ｃ５はバンブ朋キャパシタである。トランジ
スタＱ１のドレインは電源ラインＶ。Ｃに接続されてお
り、ゲートはプリチャージクロックΦ、に、またソース
は内部ノードＮ２に接続されている。トランジスタＱ２
のドレインはクロックΦ、の反転信号Φ１に、ゲートは
Ｖｃｃに、ソースは内部ノードＮ、に接続されている。

トランジスタＱ、のドレインはＶｃｃに、グー１〜Ｉよ
ノードさＪｌに、ソースはノードＮ２に接続されている
。トランジスタＱ４のドレインは■０．に、ゲートはＮ
　２に、ソースはクロックの出力ノードΦ２Ｌ（Φ２１
）に接続されている。トランジスタＱ６のドレインはＶ
ｃｅに、ゲートはノードＮ３にソースはクロックの出力
ノードΦ２、（Φ２よ）に接続されている。トランジス
タＱ、のドレインはＶ。Ｃに、ゲートはノードＮ４に、
ソースはノードＮｓに接続されてる。トランジスタＱ７
のドレインはクロックΦ、の反転信号Φ１に、ゲートは
Ｖｃｃに、ソースはノードＮ４に接続されている。トラ
ンジスタＱ♂のドレインはＶｃｃに接続されており、ゲ
ートはクロックの１に、またソースはノードＮ、に接続
されている。また、キャパシタＣ７の一端はノードＮ、
に、他端はりＯツクΦ、の反転遅延信号Φ、′にＩＤ統
されχいる。キャパシタＣ２の一端はノードＮ２に、他
端は後に説明するクランプクロックΦｓＬ　（ΦｓＲ）
に接続されている。キャパシタＣ３の一端はクロックの
出力ノードΦ２Ｌ（Φｚｘ）に、１ｌｊｌ仝ｉ１はこれ
も後）ホするクロックΦＧＬ（Φ６．）に接続されてい
る。キャパシタＣ４の一端はノードＮ４に、他端はりＯ
ツクΦ、の反転信号Φ、に接続されている。キャパシタ
Ｃ３の一端はノードＮ、に、他端はタロツクΦ、の反転
遅延信号Φ、′に接続されている。ここでΦ２Ｌ２Ｌ回
路との２２発生回路は同一の（閏成をしており、Ｒ側が
選択された場合とＬ側が選択された場合でそれぞれお互
いの波形が入替わるようになっている。

以下には、便宜上Ｒ側が選択され、Φ２Ｌのクランプク
ロックΦ６Ｌがハイレベルになり、Φ２、のクランプク
ロックの３．がローレベルである場合について、第５図
のクロック・タイミングチャートを用いて第４図の回路
の８作を説明する。

時刻丁、までの待傭状態では、クロックΦ、６よびΦ、
がハイレベルであり、出力ノードの２Ｌは後で述べるよ
うにキャパシタＣ，の容量結合によって、ＴＩＷＡ’Ｋ
Ｉ圧Ｖｃｃ以上のハイレベルにプリチャージされている
。ノードＮ２．Ｎ−はＱｌ。

Ｑδによってハイレベルにプリチャージされているが、
Ｑｌ　＊　Ｑｌはソースの電位がゲートの電位よりも高
いのでオフしている。また、Φ、がローレベルなのでノ
ードＮ、およびＮ、はそれぞれトランジスタＱ２．Ｑｔ
を通してローレベルになつている。そのため、トランジ
スタＱ＝、ＱＧはオフしている。

次に、時刻Ｔ、にΦ、がローレベルになりΦ１がハイレ
ベルになると、トランジスタＱ２　、Ｑ。

を通してＮ＋、Ｎ−はハイレベルになる。次に、時刻Ｔ
２にΦＳＬがハイレベルになるとキャパシタＣ２の￥：
ｒ１１１　整合によってノードＮ２がＶｃｃより十分高
にレベルにバンブされる。そのため、トランジスタＱ４
が強くオンし、出力ノードΦ２゜をＶｃｃ以上のハイレ
ベルからｖｃｅレベルにクランプする。一方、ΦＧＬも
ローレベルになるのでキャパシタＣ，の容量結合によっ
てもΦ２Ｌのレベルはローに引かれより一１７２′Ｂ３
８にＶｃ、レベルにクランプされることになる。次に、
時刻下。

にクロックΦ、がローレベルになり、Φ、がハイレベル
になるとキャパシタＣ４の容量結合によってノードＮ３
がＶ（（より十分高いレベルにパン＋　　　　７２”　
（’　８・＋ｏ′−″・″衿パ９Ｑｓ　＄＊＜；オンす
るが、この場合既にΦ２ＬはＶｃｃレベルにクランプさ
れているので変化はない。次に、時刻Ｔ８′にΦ、の反
転！！延信号Φ、′がハイレベルになると、キャパシタ
Ｃ１およびＣ３の容曇晧合によつ−ＣノードＮ、、Ｎ、
がＶｏ、上り十分コいレベルにバンズされる。そのため
、トランジスタＱ　ｓ　、　Ｑ　ｇ　カ’ａ　クオ＞　
Ｌ／　／　−）’　Ｎ　２　Ｂ３　、ｔ：　ヒＮ　）が
■、。レベルにクランプされ、それによってトランジス
タＱ、、Ｑ、はオフする。次に、時刻Ｔ６になってΦ５
．が可びハイレベルになると、Φ２５はキャパシタＣ，
の容ｆｆｉ結合によってＶｃｃ以上のハ・ｆレベルにな
る。

一方、Φ２２発生回路の方は時刻Ｔ２になってもの３．
がローレベルのままΦ６．がハイレベルのままなので、
ノードＮ２はＶｃｃレベルのままであり、Φ２．は■、
、）；／上のハイレベルのままである。そして４時刻Ｔ
、になってΦ、がハイレベルになり、Φ６．がローレベ
ルになると、キャパシタＣ，によってトランジスタＱ、
が強くオンし、出力ノードΦ２１をＶＣＣレベルにクラ
ンプする。この際、キャパシタＣ１によってより一層高
速にクランプされる。その後の動作はΦ７１の場合と全
く同一である。

このように第４図の回路によれば、この発明のシェアド
センスアンプ回路を実現するためのクロックΦ２ＬｌΦ
２よを冑ることができる。

次に、第４図におけるクランプクロックΦ、Ｌ（Φ、ｉ
）発生回路の構成例について説明する。

以下に示すクランプクロック発生回路は、Ｒ側り側のい
ずれが選択されてもワードライン選択信号（一般にはア
ドレス信号）が入力されたら直ちに出力を発生′ｆる高
速な発生回路と、その信号を選択されたアドレスに応じ
てΦＳ、あるいはΦ、宵のどちらかのみを発生させるデ
コード回路の２つの部分で構成ざτしている。

第６因は上記ΦｓＬ　＜Φ３．）発生回路の具体的な構
成例を示したものである。図において、Ｍ、〜］〜１，
１はトランジスタ、ｃｂはブーストキＶバシン、Ｎ　ｓ
〜Ｎ、は内部ノードである。またΦ１およびΦ、はプリ
チャージクロックおよびその反転信号である。この例で
は説明のｌ１ｉｌ中のためにΦ電を用いでいるが、一般
的にはアドレスストロ−７信号を用いることができる。

ΦＡおよびΦえはワードライン選択信号（アドレス信号
）およびその補数信号（この場合のえがハイレベルのと
きはΦ８はローレベルのまま）である。そして、Φ、′
はセンス開始信号Φ、の反転遅延信号である。

トランジスタＭ、のドレインは電源ラインＶｃｃに、ゲ
ートはクロックの、に、ソースはノードＮＳに接続され
ている。トランジスタＭ２のドレインはノードＮｓ、ゲ
ートはクロックΦ８に接続され、ソースは接地されてい
る。Ｉ・ランジスタ〜１゜のドレインはノードＮ＋、ゲ
ートはクロックΦ、に接続され、ソースは接地されてい
る。１〜ランジスタＭ４のドレインはクロックΦ、に、
ゲートはノードへ、に、ソースはノードＮ、に接続され
ている。トランジスタＭ、のドレインはノードＮＧ＋グ
ー１〜はクロックΦ、′に接続され、ソースは接地され
ている。トランジスタＭ５のドレインはＶｃｃに、ゲー
トはノードＮ６に、ソースはノードＮ７に接抗されてい
る。１−ランジスクＭ　、のドレインはノーｌト１．．
クロック６、′に接続され、ソースは接地されている。

トランジスタＭδのドレインはノードＮ７．ゲートはＮ
、に接続され、ソースは接地されている。トランジスタ
Ｍ９のドレインはＶｃｃに、ゲートはノードＮ７に、ソ
ースはΦ、の出力ノードに接続されている。トランジス
タ〜ｌ　＋ａ　（’戸しインはΦ、の出力ノードに、ゲ
ートはノードＮ、に接続され、ソースは接地されている
。トランジスタＭ、ｌのドレインはΦ５の出力ノードに
、ゲートはクロックΦ、′に接続され、ソースは接地さ
れている。キャパシタＣ６の一端はノードＮ、に接続さ
れ、もう端はノードＮ？に接続されている。

次に、第７囚のクロック・タイミングチャートを用いて
第６図の回路の動作を説明する。時刻Ｔ、までの待薇状
態では、クロックの、がハイレベルであり、トランジス
タＭ、を介してノードＮ。

はハイレベルにプリチャージされる。そのため、１　　
　　トランジスタＭ・・Ｍ・・Ｍ・・１よオンしてＪ５
す・ノードＮ−，、Ｎ１．およびΦ、の出力ノードはロ
ーレベルである。次に、時刻下、にクロックΦ。

がローレベルになりその反転信号の１がハイレベルにな
ると、トランジスタ〜１．はオフするが、／−ドＮｉｌ
ユハイしノベルのままであるのでトランジスタＩｖ１．
を／１．　ｌ、　７−／−ドｐ４６がハイレベルになる
。

そのため、トランジスタＭ、がオンするが、ノードＮ、
がハイレベルのままなのでトランジスタ〜１εもオン１
−１跣けている。トランジスタＭＳと〜１８の（ナイズ
ヲ）イ当に選べばノードＮ、をローレベルに保つことが
できる。時刻Ｔ２にΦえあるいはΦ８のどららか一方が
ハイレベルになるとトランジスタＭ２必るいはＭ、のど
ちらか一方がオンしてノードＮ、をローレベルに落とす
。そのため、トランジスタＭ４がオフしノードＮ、はハ
イフローティン・グとなる。一方、トランジスタＭ＾、
Ｍ、。

もオフするのでノードＮ７のレベルが上昇し始める。す
ると、キャパシタＣＧの＠百結合によって７−ドＮ６は
一層ハイレベルにブーストされ、トランジスタＺ　Ｌ＝
１□が強くオンしてノードＮｑを電源ｍ　、ＦＩＥ　Ｖ
　ｃ　ｃのレベルまで上昇させる。これにより、トラン
ジスタＭ９がオンして出力ノードの、を高速にハイレベ
ルにする。その後時刻Ｔ１にΦ３′がハイレベルになる
と、トランジスタＭｓ１Ｍｔ＋Ｍ＋＋がオンしてノード
Ｎｓ、Ｎ、ｄ５よび出力ノードΦ、をローレベルに藩と
す、この例では、Φ。

′を用いているがその他のリセット用クロックを用いる
ことらできる。このように、第６因の回路偶成によれば
、ワードライン選択信書が出れば直ちに発生するクラン
プクロックを得ることができる。

次に、前記デコード回路の構成についてその一例を説明
する。第８因はデコード回路の一例を示した図である。

図において、Ｍｌ、〜＞＋’ｌ　＋ｔはトランジスタ、
Φ、はプリチャージクロック、ＯＡ（ＯＡ）はワードラ
イン遍択ｆユ丹であり、Φ、は第６図の回路で１９られ
るクランプクロツタ、Φ、Ｌ（Φ１．）はそのデコード
された信号であり、Ｎ６、Ｎ９は内部ノードである。ト
ランジスタＭ、ユのドレインは電源ラインＶｃｃに、ゲ
ートはクロックΦ、に、ソースはノードＮ６に接続され
ている。トランジスタＭ＋７のドレインはノードＮ６に
、ゲートはクロックのＡ　（ＯＡ）に接続されており、
ソースは接地されている。トランジスタＭ鏝のトレイン
はクロックΦ、に、ゲートはノードＮ８に、ソースはΦ
ＩＬ（Φ１１１）の出力ノードに接ｖ−されている。ト
ランジスタＩＶＩ＋ｒのドレインはΦ、Ｌ（Φ６．）の
出力ノードに、ゲートはノードＮ９に接続されており、
ソースは接地されている。トランジスタ〜１，６のドレ
インはＶｅＣに、ゲートはクロックΦ、に、ソースはノ
ードＮ９に接続されている。１−ランジスタＮ４，７の
ドレインはノードＮ９に、ゲート（：ＬΦｓＬ　（ΦＳ
費）の出力ノードに接続されてＪ′ｊす、ソースは接地
されている。トランジスタＭ　、、のドレインはΦ５．
（Φ１．）のはシカノードに１ｎ続されており、ゲート
は反対側の出力Φ１．（Φ１．）に接続されて６す、ソ
ースは接地されている。なΔｊ、第８図に示ずデコード
回路はΦｓＬに対応するものとΦ１．に対応するものの
２組がある。

次に、第９図のクロック・タイミングチャートを用いて
、第８図の回路の動作を説明する。時刻Ｔ、までの特別
状態ではクロックΦ１がハイレベルであり、トランジス
タＭ＋ｚ、Ｍ＋６を介してノードＮａ、Ｎｓはハイレベ
ルにプリチャージされている。そのため、トランジスタ
Ｍ　１４＋　Ｍ　ｉｔがオンし、Φ３．（Φ、Ｒ）の出
力ノードはローレベルになっている。次に、時刻Ｔ２に
Ｒ側が選択されてクロックΦ、がハイレベルになったと
すると、その補数１３号Φ８はローレベルのままなので
、時刻Ｔ２になってもノードＮδばハイレベルを保ち、
トランジスタ〜１，４を介してΦ５のレベルがそのまま
Φ＆Ｌの出力ノードに伝えられる。この際、トランジス
タＭ、ワがオンしてノードＮ９をローレベルに落とすの
で、トランジスタＭ＋ｔはオフする。

一方、トランジスタＭ１ヨのゲートにΦ６が接続されて
いるΦ、５側では、時刻Ｔ２にＭ＋ｉがオンするのでノ
ードＰｚｌ　ａがローレベルになり、トランジスタＭ、
＋がカットオフする。そのため、Φ、のし１　　　　　
Ｌ　ｉｔ　（Ｄ　ｓ　Ｒ（１’）　ｍ　ｂ　／づには（
ｉ″″″″″１″９２２９Ｍ＋７がオンしないのでトラ
ンジスタ〜Ｉ＋ｒがオンし続けΦｓｇはローレベルのま
まである。さらに、トランジスタＭ＋ｒがオンするので
確実にローレベルのままとなる。このように第８図の回
路を用いれば、第６図の回路によって発生した高速なり
ランプクロックを第４図にしたりＯツクΦ２Ｌ　（Φ２
．）発生回路に確実にデコードして伝えることができる
。

次に、第４図におけるクロックΦ６．（Φ６．）発生回
路の椙成例について説明する。第１０図はΦｓＬ　（Φ
、Ｒ）発生回路を示している。図において、Ｍ＋１〜Ｍ
２７はトランジスタ、Φ、はプリチャージクロック、Φ
、はセンス開始信号Φ、の反転信号、Φ、′はその遅延
信号であり、Φ、″はさらにその遅延信号である。Φ１
．（Φ６．）は第６因および第８図の回路で発生された
クランプクロックである。トランジスタＭ１９のドレイ
ンはＶｃｃに、ゲートはりＯツクΦ１に、ソースは内部
ノードＮｌｏに接続されている。トランジスタＭ２゜の
ドレインはノードＮ、。に、ゲートはクロックΦ、′に
接続され、ソースは接地されている。トランジスタＭｚ
＋のドレインはクロックΦ、に、ゲートはノードＮｅｏ
に、ソースはノードＮｎにＦ！ｉ統されている。トラン
ジスタＭｚｚのドレインはノードＮ＋１に、ゲートはク
ロックの、′に接続され、ソースは接地されている。ト
ランジスタＭ　ｚ３のドレインはノードＮＢに、ゲート
はクロックΦ、に接続され、ソースは接地されている。

トランジスタＭ２４のドレインはＶ６．に、ゲートはク
ロックの１に、ソースは出力ノードΦｉＬ　（Φｓｉ）
に接続されている。トランジスタＭ２．のドレインはＶ
ｃｃに、ゲートはクロック６３Ｈに、ソースは出力ノー
ドΦＧＬ（Φ６．）に接続されている。

トランジスタＭ２Ｇのドレインは出力ノードΦ８Ｌ（Φ
ｉｔ’）に、ゲートはノードＮ＋＋に接続されており、
ソースは接地されている。トランジスタＭｚ７のドレイ
ンは出力ノードΦＧＬ（Φ６Ｒ）に、ゲートはクロック
ΦＩＬ（Φｓｉ）に接続されており、ソースは接地され
ている。

次に、第１１図のクロック・タイミングチャートを用い
て、第１０図の回路の動作を説明する。

時刻Ｔ、までのｖＩＢ３１状態ではブリチー−ジクロツ
クの、がハイレベルであり、トランジスタＭ、９゜Ｍ　
２３１　Ｍ　２＋はオンしており、内部ノードＮ、。は
ハイレベル＋　Ｎ　ｕはローレベルであり、出力ノード
の６Ｌはハイレベルである。時刻Ｔ、にΦ、はローレベ
ルになり、トランジスタＭ＋１＊　Ｍ　ｚ３　＋　Ｍ　
２４はオフするが、Ｎ、。および出力ノードΦ６Ｌはハ
イレベルのまま、ＮＮはローレベルのままである。

時刻Ｔ２にΦｌＬがハイレベルになるとトランジスタＭ
２Ｔがオンし、出力ノードΦ６．を０−レベルに落とす
。次に、時刻ＴｓにΦ、がローレベルになりΦ、がハイ
レベルになるとＮ、。がハイレベルなのでトランジスタ
Ｍ２１を通してＮａがハイレベルになる。そのため、ト
ランジスタＭ２６がオンするが出力ノードΦ６．は既に
ローレベルになっているので変化はない。時刻Ｔｓ′に
クロック６、′がハイレベルになり、Φ１．がローレベ
ルになると、トランジスタＭ　２０　、　Ｍ　２１がオ
ンし、Ｍ２７がオフする。そのため、ノードＮ、。およ
びＮｌ’ｌはローレベルになる。したがって、トランジ
スタＩＭ２１１Ｍ２６もオフする。時刻Ｔｓにクロック
６、″がハイレベルになるとトランジスタＭｚｓがオン
して出力ノードΦ６Ｌを再びハイレベルにする。一方、
Φ５．側の回路については時刻Ｔ２になってもΦ、Ｒは
ローレベルのままなのでの６．はハイレベルのままであ
る。時刻ＴｓにΦ、がハイレベルになるとトランジスタ
Ｍ２６がオンして出力ノードΦ６．をローレベルに落と
す。その後の動作はΦ、Ｌと全く同一である。

以上のように第１０図の回路を用いると第４図における
クロックΦ６Ｌ　（Φ６綺）を得ることができる。

このようにして第４図、第６図、第８図および第１０図
の回路を用いれば、この発明の一実筋例のシェアドセン
スアンプ回路に必要なりロックΦ２Ｌ（Φ２１＋）発生
回路を得る供とができる。

なお、以上の説明では、１つのセンスアンプを２対の折
返し型ビットラインで共有する場合につ１　　　いての
み説明したが、これを２対のオープン型ビットラインで
共有することものできる。この場合は第１図にあける３
Ｌ、３１を１対、４Ｌ、４−をもう１対のオープン型ビ
ットライン、あるいは３Ｌ、４Ｒを１対、３２．４Ｌを
もう１対のオープン型ビットラインとみなし、前者の場
合は、トランスファ・トランジスタ７Ｌおよび７．のゲ
ートにクロックΦ２Ｌに相当するクロックを入力し、ト
ランスファ・トランジスタ８１−および８．のゲートに
クロックΦ２．に相当するクロック・３人力すればよく
、後者の場合は、トランスファ・トランジスタ７Ｌおよ
び８（のゲートにクロックΦ２、に相当するクロックを
入力し、トランスファ・トランジスタ８１．および７．
のゲートにクロックΦ２．に相当するクロックを入力す
ればよい。

［発明の効！Ｔ！］ 以上のように、この発明によれば、ワードラインが選択
される前に非選択側のトランスファ・１〜ランジスタの
ゲート電位をピントラインのプリチャージ電位にクラン
プするようにしたので、０速なカットオフが実現でき、
またセンスアンプの層幅作用によって自動的に再接続さ
れるので、高速な読出しが行なえる。

【図面の簡単な説明】

第１図はこの発明の背景となるシェアドセンスアンプ回
路の（８成を示す回路図である。第２図は第１図に示′
すシェアドセンスアンプ回路の従来におけるクロック・
タイミングチャートである。第３図はこの発明の一実施
例のシェアドセンスアンプ回路におけるクロック・タイ
ミングチャートである。第４図は第３図におけるクロッ
クΦ２Ｌ（Φ２．）を発生するための回路の一構成例を
示す図である。第５図は第４図の回路のクロック・タイ
ミングチャートである。第６図および第８図は第５図に
示すクランプクロックのＳＬ（Φ３．）を発生するため
の回路の一拾成例を示す図である。 第７図および第９図は、それぞれ、第６図および第８図
のクロック・タイミングチャートである。 第１０図は第５図におけるクロックΦＧＬ（Φ５、）を
発生するための回路の一椙成例を示す図である。第１１
図は第１０図の回路のクロック・タイミングチャートで
ある。 図において、１および２はフリップフロップ・センス７
ンブを措成するトランジスタ、３５，４、および３Ｌ、
４Ｌはそれぞれ折返し型ビットライン、５．（５Ｌ）お
よび６＊（６Ｌ）はビットラインをプリチャージするた
めのトランジスタ、７＊（７Ｌ）ｔ＞よび８叉　（８Ｌ
）はトランスファ・トランジスタ、９および１０はセン
スノード、ＭＣ＋　ｔ　　（ＭＣ＋　Ｌ＞およびＭＣＮ
Ｒ（ＭＣｓ　Ｌ　）はヌモリセル、ＤＣ＋　Ｒ（ＤＣ，
Ｌ　）およびＤＣ２ｚ　　（ＤＣ２Ｌ　）　’＝よプミ
ーメモリセルを示り゛。 代　　理　　人　　　　　大　　岩　　増　　惟第２図 ＴｌＴｓ　　Ｔタ　７７　　　　　　　　　　　　　　
ＴｑＴｉ　　　Ｔｓ　　　　　　Ｔ６ 第５図 ｉ　　士！ 第７０ ＩＴｚ　　　　　ＴＧ

Claims (4)

【特許請求の範囲】
1. （１）センスアンプと、 第１のビット線と第２のビット線よりなる第１のビツラ
   イン対と、 前記第１のビット線を前記センスアンプに結合させるた
   めの第１のトランスファトランジスタと、前記第２のビ
   ット線を前記センスアンプに結合させるための第２のト
   ランスファトランジスタと、第３のビット線と第４のビ
   ット線よりなる第２のビットライン対と、 前記第３のビット線を前記センスアンプに結合させるた
   めの第３のトランスファトランジスタと、前記第４のビ
   ット線を前記センスアンプに結合させるための第４のト
   ランスファトランジスタとを有するシエアドセンスアン
   プ回路を駆動する方法であつて、 前記第１のビットライン対が選択されたときには、前記
   第３および第４のトランスファトランジスタのゲート電
   位を前記第２のビットライン対のプリチャージ電位に等
   しくすることによつて第２のビットライン対を前記セン
   スアンプより一時的に切り離し、かつセンスアンプの増
   幅動作によつて自動的に再接続し、 前記第２のビットライン組が選択されたときには、前記
   第１および第２のトランスファトランジスタのゲート電
   位を前記第１のビットライン組のプリチャージ電位に等
   しくすることによつて前記第１のビットライン組を前記
   センスアンプより一時的に切り離し、かつセンスアンプ
   の増幅動作によつて自動的に再接続することを特徴とす
   るシエアドセンスアンプ回路の駆動方法。
2. （２）読出動作の前には、前記第１、第２および第３、
   第４のトランスファトランジスタのゲート電位をそれぞ
   れ第１および第２のビットライン組のプリチャージ電位
   とそれらのトランジスタのしきい値電圧の和よりも高く
   することを特徴とする、特許請求の範囲第１項記載のシ
   エアドセンスアンプ回路の駆動方法。
3. （３）前記第１および第２のビットライン対は、それぞ
   れ折返し型ビットラインである、特許請求の範囲第１項
   または第２項記載のシエアドセンスアンプ回路の駆動方
   法。
4. （４）前記第１および第２のビットライン対は、それぞ
   れオープン型ビットラインである、特許請求の範囲第１
   項または第２項記載のシエアドセンスアンプ回路の駆動
   方法。