JPH04353693A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04353693A JPH04353693A JP3127567A JP12756791A JPH04353693A JP H04353693 A JPH04353693 A JP H04353693A JP 3127567 A JP3127567 A JP 3127567A JP 12756791 A JP12756791 A JP 12756791A JP H04353693 A JPH04353693 A JP H04353693A
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- 230000015654 memory Effects 0.000 claims abstract description 33
- 230000004044 response Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関し
、特にメモリセルにキャパシタが用いられるダイナミッ
ク型半導体記憶装置（ＤＲＡＭ）の高速化に関する。
、特にメモリセルにキャパシタが用いられるダイナミッ
ク型半導体記憶装置（ＤＲＡＭ）の高速化に関する。
【０００２】
【従来の技術】近年ＤＲＡＭにおいては高集積化及び大
容量化が進み、４ＭビットＤＲＡＭ、１６ＭビットＤＲ
ＡＭのような大容量メモリが出現している。更に、アク
セスタイムの短縮化が図られ、４０ｎｓ程度の高速ＤＲ
ＡＭが開発されている。
容量化が進み、４ＭビットＤＲＡＭ、１６ＭビットＤＲ
ＡＭのような大容量メモリが出現している。更に、アク
セスタイムの短縮化が図られ、４０ｎｓ程度の高速ＤＲ
ＡＭが開発されている。
【０００３】この種のＤＲＡＭにおいては、メモリセル
が１個のキャパシタと１個のセルトランジスタで構成さ
れ、キャパシタ内に蓄積された電荷の有無によってデー
タ記憶を行い、読み出し及びリストア動作は選択された
メモリセルのセルトランジスタが導通状態となり、ビッ
ト線との電荷の授受により生じた一対のビット線間の微
少な差電圧（通常１００ｍＶ〜２００ｍＶ）が差動増幅
器よりなるセンスアンプにより増幅されることにより行
われる。
が１個のキャパシタと１個のセルトランジスタで構成さ
れ、キャパシタ内に蓄積された電荷の有無によってデー
タ記憶を行い、読み出し及びリストア動作は選択された
メモリセルのセルトランジスタが導通状態となり、ビッ
ト線との電荷の授受により生じた一対のビット線間の微
少な差電圧（通常１００ｍＶ〜２００ｍＶ）が差動増幅
器よりなるセンスアンプにより増幅されることにより行
われる。
【０００４】そして、メモリセルへのリストア動作が終
了するとビット線上に読み出された「Ｈ」と「Ｌ」の電
圧をその中間電圧である １／２ Ｖｃｃにプリチャー
ジするいわゆる１／２ Ｖｃｃプリチャージ方式が一般
に行なわれている。
了するとビット線上に読み出された「Ｈ」と「Ｌ」の電
圧をその中間電圧である １／２ Ｖｃｃにプリチャー
ジするいわゆる１／２ Ｖｃｃプリチャージ方式が一般
に行なわれている。
【０００５】したがって、アクセスタイムを短縮するた
めには、センスアンプのセンス動作及びプリチャージ動
作を短時間で行なう必要がある。
めには、センスアンプのセンス動作及びプリチャージ動
作を短時間で行なう必要がある。
【０００６】以下、この種の高速ＤＲＡＭに用いられて
いる回路方式を説明する。
いる回路方式を説明する。
【０００７】図３は従来例に係る半導体記憶装置を示す
回路図、図４はこの回路の動作波形図である。
回路図、図４はこの回路の動作波形図である。
【０００８】図３において、ＢＬ及び＊ＢＬはビット線
、ＭＣｉ及びＭＣｉ＋１はビット線ＢＬｊ及びＢＬｊ＋
１に接続されたメモリセル、ＷＬｉ及びＷＬｉ＋１はメ
モリセルＭＣｉ及びＭＣｉ＋１を選択するワード線、Ｓ
Ａは選択されたメモリセルＭＣｉの電荷の有無によって
ビット線ＢＬｊ及びＢＬｊ＋１に生じた微少電位差を拡
大するためのセンスアンプ、ＱＴｊ及びＱＴｊ＋１はセ
ンスアンプＳＡのセンスノードＳ及び＊Ｓとビット線Ｂ
Ｌｊ及びＢＬｊ＋１の間に設けられたＭＯＳトランジス
タ、ＲＡＳＣＫはローアドレス制御信号＊ＲＡＳの信号
変化を遅延することによって、センスアンプＳＡの動作
を制御する制御クロックφＮ及びφＰとＭＯＳトランジ
スタＱＴｊ及びＱＴｊ＋１を制御する制御クロックφＴ
等を発生出力する制御回路、ＰＧはビット線ＢＬｊ及び
ＢＬｊ＋１に１／２ＶＣＣの電圧を発生出力するプリチ
ャージ回路、ＱＰｊ及びＱＰｊ＋１はプリチャージ回路
ＰＧとビット線ＢＬｊ及びＢＬｊ＋１の間に設けられた
ＭＯＳトランジスタ、Ｉ／Ｏ及び＊Ｉ／Ｏは入力線であ
ってカラム選択信号ＣＹｉによって制御されたＭＯＳト
ランジスタＱＹｊ及びＱＹｊ＋１を介してセンスアンプ
ＳＡのセンスノードＳ及び＊Ｓに接続されている。、次
にこの回路の動作を図３を参照して説明する。
、ＭＣｉ及びＭＣｉ＋１はビット線ＢＬｊ及びＢＬｊ＋
１に接続されたメモリセル、ＷＬｉ及びＷＬｉ＋１はメ
モリセルＭＣｉ及びＭＣｉ＋１を選択するワード線、Ｓ
Ａは選択されたメモリセルＭＣｉの電荷の有無によって
ビット線ＢＬｊ及びＢＬｊ＋１に生じた微少電位差を拡
大するためのセンスアンプ、ＱＴｊ及びＱＴｊ＋１はセ
ンスアンプＳＡのセンスノードＳ及び＊Ｓとビット線Ｂ
Ｌｊ及びＢＬｊ＋１の間に設けられたＭＯＳトランジス
タ、ＲＡＳＣＫはローアドレス制御信号＊ＲＡＳの信号
変化を遅延することによって、センスアンプＳＡの動作
を制御する制御クロックφＮ及びφＰとＭＯＳトランジ
スタＱＴｊ及びＱＴｊ＋１を制御する制御クロックφＴ
等を発生出力する制御回路、ＰＧはビット線ＢＬｊ及び
ＢＬｊ＋１に１／２ＶＣＣの電圧を発生出力するプリチ
ャージ回路、ＱＰｊ及びＱＰｊ＋１はプリチャージ回路
ＰＧとビット線ＢＬｊ及びＢＬｊ＋１の間に設けられた
ＭＯＳトランジスタ、Ｉ／Ｏ及び＊Ｉ／Ｏは入力線であ
ってカラム選択信号ＣＹｉによって制御されたＭＯＳト
ランジスタＱＹｊ及びＱＹｊ＋１を介してセンスアンプ
ＳＡのセンスノードＳ及び＊Ｓに接続されている。、次
にこの回路の動作を図３を参照して説明する。
【０００９】まず、制御クロックφＴはＶＣＣ＋Ｖｔ（
ＶＣＣは電源電圧、ＶｔはＭＯＳトランジスタＱＴｊ及
びＱＴｊ＋１のスレッショルド電圧）以上の８Ｖにあり
、ＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１はオン状態
となる。
ＶＣＣは電源電圧、ＶｔはＭＯＳトランジスタＱＴｊ及
びＱＴｊ＋１のスレッショルド電圧）以上の８Ｖにあり
、ＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１はオン状態
となる。
【００１０】ここでビット線ＢＬｊ及びＢＬｊ＋１は前
サイクルにおいて電圧１／２ＶＣＣにプリチャージされ
ている。
サイクルにおいて電圧１／２ＶＣＣにプリチャージされ
ている。
【００１１】次に、ローアドレス制御信号＊ＲＡＳの立
ち下がりに従って、選択されたワード線ＷＬｉがＶＣＣ
＋Ｖｔ（ＶｔはメモリセルＭＣｉのスレッショルド電圧
）以上の８Ｖに上昇する。これにより、メモリセルＭＣ
ｉに蓄積された電荷の有無に従って、ビット線ＢＬｊ及
びＢＬｊ＋１に電位差が生じる。
ち下がりに従って、選択されたワード線ＷＬｉがＶＣＣ
＋Ｖｔ（ＶｔはメモリセルＭＣｉのスレッショルド電圧
）以上の８Ｖに上昇する。これにより、メモリセルＭＣ
ｉに蓄積された電荷の有無に従って、ビット線ＢＬｊ及
びＢＬｊ＋１に電位差が生じる。
【００１２】次に、制御クロックφＴが接地電圧まで降
下しＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１がオフす
る。
下しＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１がオフす
る。
【００１３】その後、センスアンプＳＡが活性化するこ
とにより、センスアンプＳＡのセンスノードＳ及び＊Ｓ
に生じた電位差が高速に拡大する。
とにより、センスアンプＳＡのセンスノードＳ及び＊Ｓ
に生じた電位差が高速に拡大する。
【００１４】そして、再び制御信号φＴが８Ｖに上昇す
ることによりＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１
がオンし、センスアンプＳＡによって拡大された電圧Ｖ
ＣＣあるいは接地電圧がビット線ＢＬｊあるいはＢＬｊ
＋１に伝達される。このとき、メモリセルＭＣｉ内の電
荷は読み出し前の状態にもどり、リフレッシュされたこ
とになる。
ることによりＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１
がオンし、センスアンプＳＡによって拡大された電圧Ｖ
ＣＣあるいは接地電圧がビット線ＢＬｊあるいはＢＬｊ
＋１に伝達される。このとき、メモリセルＭＣｉ内の電
荷は読み出し前の状態にもどり、リフレッシュされたこ
とになる。
【００１５】その後、カラムアドレス制御信号＊ＣＡＳ
（図示せず）の立ち下がりに基づいて選択されたカラム
選択信号ＣＹｉが上昇し、ビット線ＢＬｊ及びＢＬｊ＋
１のデータが入出力線Ｉ／Ｏ及び＊Ｉ／Ｏに転送される
。ローアドレス制御信号＊ＲＡＳが上昇すると、カラム
選択信号ＣＹｉが立ち下がり、ワード線ＷＬｉが立ち下
がる。 そしてプリチャージクロックφＰＧの立ち上がりを
受けて、ＭＯＳトランジスタＱＰｊ及びＱＰｊ＋１がオ
ンし、プリチャージ回路ＰＧの出力によってビット線Ｂ
Ｌｊ及びＢＬｊ＋１が中間電圧の１／２ＶＣＣにプリチ
ャージされる。
（図示せず）の立ち下がりに基づいて選択されたカラム
選択信号ＣＹｉが上昇し、ビット線ＢＬｊ及びＢＬｊ＋
１のデータが入出力線Ｉ／Ｏ及び＊Ｉ／Ｏに転送される
。ローアドレス制御信号＊ＲＡＳが上昇すると、カラム
選択信号ＣＹｉが立ち下がり、ワード線ＷＬｉが立ち下
がる。 そしてプリチャージクロックφＰＧの立ち上がりを
受けて、ＭＯＳトランジスタＱＰｊ及びＱＰｊ＋１がオ
ンし、プリチャージ回路ＰＧの出力によってビット線Ｂ
Ｌｊ及びＢＬｊ＋１が中間電圧の１／２ＶＣＣにプリチ
ャージされる。
【００１６】このように、ＭＯＳトランジスタのＱＴｊ
及びＱＴｊ＋１をセンス動作時にオフするように制御す
ることにより、センスアンプＳＡの高速化が図れ、読み
出し及びリストア動作終了後にビット線ＢＬｊ及びＢＬ
ｊ＋１を１／２ＶＣＣにプリチャージすることによって
ビット線ＢＬｊ及びＢＬｊ＋１の充放電時間を短縮化し
、アクセスタイムの短縮化を図っていた。
及びＱＴｊ＋１をセンス動作時にオフするように制御す
ることにより、センスアンプＳＡの高速化が図れ、読み
出し及びリストア動作終了後にビット線ＢＬｊ及びＢＬ
ｊ＋１を１／２ＶＣＣにプリチャージすることによって
ビット線ＢＬｊ及びＢＬｊ＋１の充放電時間を短縮化し
、アクセスタイムの短縮化を図っていた。
【００１７】
【発明が解決しようとする課題】しかしながら、上述し
た方式によると、リストア時においてセンスアンプＳＡ
はビット線ＢＬｊ及びＢＬｊ＋１の両方に拡大された電
圧を伝達しているのでリストア時間が長くかかり、また
プリチャージ時においてはプリチャージ回路はビット線
ＢＬｊ及びＢＬｊ＋１の両方を同時にプリチャージして
いるのでプリチャージ時間が長くなる。
た方式によると、リストア時においてセンスアンプＳＡ
はビット線ＢＬｊ及びＢＬｊ＋１の両方に拡大された電
圧を伝達しているのでリストア時間が長くかかり、また
プリチャージ時においてはプリチャージ回路はビット線
ＢＬｊ及びＢＬｊ＋１の両方を同時にプリチャージして
いるのでプリチャージ時間が長くなる。
【００１８】このため、アクセスタイムを短縮すること
ができなかった。
ができなかった。
【００１９】
【課題を解決するための手段】本発明は、上述した従来
の問題点に鑑みてなされたものであり、その特徴とする
点は、センスアンプＳＡがセンス動作を開始した後に非
選択側のビット線ＢＬｊ＋１をセンスアンプＳＡから切
り離してメモリセルＭＣｉをリストアし、その後プリチ
ャージクロックφＰＧの立ち上がりに基づいて該ビット
線ＢＬｊ＋１のプリチャージを選択されたメモリセルＭ
Ｃｉ側のビット線ＢＬｊのプリチャージに先行して開始
するようにしたことにある。
の問題点に鑑みてなされたものであり、その特徴とする
点は、センスアンプＳＡがセンス動作を開始した後に非
選択側のビット線ＢＬｊ＋１をセンスアンプＳＡから切
り離してメモリセルＭＣｉをリストアし、その後プリチ
ャージクロックφＰＧの立ち上がりに基づいて該ビット
線ＢＬｊ＋１のプリチャージを選択されたメモリセルＭ
Ｃｉ側のビット線ＢＬｊのプリチャージに先行して開始
するようにしたことにある。
【００２０】すなわち、本発明は複数のメモリセルＭＣ
ｉ及びＭＣｉ＋１が接続されたビット線対ＢＬｊ及びＢ
Ｌｊ＋１と、該ビット線対ＢＬｊ及びＢＬｊ＋１の一端
に接続されたセンスアンプＳＡと、前記ビット線対の他
の端に接続されたプリチャージ回路ＰＧと、前記センス
アンプＳＡと前記ビット線対ＢＬｊ及びＢＬｊ＋１との
間に接続された第１のＭＯＳトランジスタ対Ｑ１ｊ及び
Ｑ１ｊ＋１と、前記プリチャージ回路ＰＧと前記ビット
線対ＢＬｊ及びＢＬｊ＋１との間に接続された第２のＭ
ＯＳトランジスタ対Ｑ２ｊ及びＱ２ｊ＋１とを備え、前
記メモリセルＭＣｉのデータが前記ビット線ＢＬｊに読
み出され、前記センスアンプＳＡがセンス動作を開始し
た後に、前記第１のＭＯＳトランジスタ対Ｑ１ｊ及びＱ
１ｊ＋１のうち非選択のメモリセルＭＣｊ＋１側のビッ
ト線ＢＬｊ＋１に接続されたＭＯＳトランジスタＱ１ｊ
＋１がオフし、かつ前記第２のＭＯＳトランジスタ対Ｑ
２ｊ及びＱ２ｊ＋１のうち選択されたメモリセルＭＣｉ
側のビット線ＢＬｊに接続されたＭＯＳトランジスタＱ
２ｊがオフし、その後プリチャージクロックφＰＧの変
化を受けて前記プリチャージ回路ＰＧは前記非選択のメ
モリセルＭＣｊ＋１側のビット線ＢＬｊ＋１のプリチャ
ージを前記ビット線ＢＬｊのプリチャージに先行して開
始することを特徴としている。
ｉ及びＭＣｉ＋１が接続されたビット線対ＢＬｊ及びＢ
Ｌｊ＋１と、該ビット線対ＢＬｊ及びＢＬｊ＋１の一端
に接続されたセンスアンプＳＡと、前記ビット線対の他
の端に接続されたプリチャージ回路ＰＧと、前記センス
アンプＳＡと前記ビット線対ＢＬｊ及びＢＬｊ＋１との
間に接続された第１のＭＯＳトランジスタ対Ｑ１ｊ及び
Ｑ１ｊ＋１と、前記プリチャージ回路ＰＧと前記ビット
線対ＢＬｊ及びＢＬｊ＋１との間に接続された第２のＭ
ＯＳトランジスタ対Ｑ２ｊ及びＱ２ｊ＋１とを備え、前
記メモリセルＭＣｉのデータが前記ビット線ＢＬｊに読
み出され、前記センスアンプＳＡがセンス動作を開始し
た後に、前記第１のＭＯＳトランジスタ対Ｑ１ｊ及びＱ
１ｊ＋１のうち非選択のメモリセルＭＣｊ＋１側のビッ
ト線ＢＬｊ＋１に接続されたＭＯＳトランジスタＱ１ｊ
＋１がオフし、かつ前記第２のＭＯＳトランジスタ対Ｑ
２ｊ及びＱ２ｊ＋１のうち選択されたメモリセルＭＣｉ
側のビット線ＢＬｊに接続されたＭＯＳトランジスタＱ
２ｊがオフし、その後プリチャージクロックφＰＧの変
化を受けて前記プリチャージ回路ＰＧは前記非選択のメ
モリセルＭＣｊ＋１側のビット線ＢＬｊ＋１のプリチャ
ージを前記ビット線ＢＬｊのプリチャージに先行して開
始することを特徴としている。
【００２１】
【作用】上述の手段によれば、第１のＭＯＳトランジス
タ対Ｑ１ｊ及びＱ１ｊ＋１のうち非選択のメモリセルＭ
Ｃｉ＋１側のビット線ＢＬｊ＋１に接続されたＭＯＳト
ランジスタＱ１ｊ＋１は、メモリセルＭＣｉのデータが
前記ビット線ＢＬｊに読み出された後にオフになって前
記ビット線ＢＬｊ＋１はセンスアンプＳＡから切り離さ
れ、センスアンプＳＡにかかる負荷容量は半減するので
、センスアンプＳＡのセンス動作が高速に行えるように
作用する。
タ対Ｑ１ｊ及びＱ１ｊ＋１のうち非選択のメモリセルＭ
Ｃｉ＋１側のビット線ＢＬｊ＋１に接続されたＭＯＳト
ランジスタＱ１ｊ＋１は、メモリセルＭＣｉのデータが
前記ビット線ＢＬｊに読み出された後にオフになって前
記ビット線ＢＬｊ＋１はセンスアンプＳＡから切り離さ
れ、センスアンプＳＡにかかる負荷容量は半減するので
、センスアンプＳＡのセンス動作が高速に行えるように
作用する。
【００２２】そしてこの時第２のＭＯＳトランジスタ対
Ｑ２ｊ及びＱ２ｊ＋１のうち選択されたメモリセルＭＣ
ｉ側のビット線ＢＬｊに接続されたＭＯＳトランジスタ
Ｑ２ｊがオフし、前記ビット線ＢＬｊはプリチャージ回
路ＰＧから切り離され、その後プリチャージクロックφ
ＰＧの立ち上がりを受けて前記プリチャージ回路ＰＧは
前記ビット線ＢＬｊ＋１のプリチャージを先行して開始
し、しかる後にＭＯＳトランジスタＱ２ｊがオンし前記
ビット線ＢＬｊを高速にプリチャージするように作用す
る。
Ｑ２ｊ及びＱ２ｊ＋１のうち選択されたメモリセルＭＣ
ｉ側のビット線ＢＬｊに接続されたＭＯＳトランジスタ
Ｑ２ｊがオフし、前記ビット線ＢＬｊはプリチャージ回
路ＰＧから切り離され、その後プリチャージクロックφ
ＰＧの立ち上がりを受けて前記プリチャージ回路ＰＧは
前記ビット線ＢＬｊ＋１のプリチャージを先行して開始
し、しかる後にＭＯＳトランジスタＱ２ｊがオンし前記
ビット線ＢＬｊを高速にプリチャージするように作用す
る。
【００２３】これにより、リストア時間及びプリチャー
ジ時間を短縮することができるのである。
ジ時間を短縮することができるのである。
【００２４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２５】図１は本発明の実施例を説明するための回
路図、図２はこの動作波形図を示す。図３，図４と共通
の構成部分は共通の記号が与えてあり、回路図上の相違
点はプリチャージ回路ＰＧとビット線ＢＬｊ及びＢＬｊ
＋１との間に第２のＭＯＳトランジスタ対Ｑ２ｊ及びＱ
２ｊ＋１を設け、かつＭＯＳトランジスタＱ１ｊ及びＱ
２ｊ＋１を制御クロックφＴ１で制御し、ＭＯＳトラン
ジスタＱ１ｊ＋１とＱ２ｊを制御クロックφＴ２で制御
するようにした点である。
路図、図２はこの動作波形図を示す。図３，図４と共通
の構成部分は共通の記号が与えてあり、回路図上の相違
点はプリチャージ回路ＰＧとビット線ＢＬｊ及びＢＬｊ
＋１との間に第２のＭＯＳトランジスタ対Ｑ２ｊ及びＱ
２ｊ＋１を設け、かつＭＯＳトランジスタＱ１ｊ及びＱ
２ｊ＋１を制御クロックφＴ１で制御し、ＭＯＳトラン
ジスタＱ１ｊ＋１とＱ２ｊを制御クロックφＴ２で制御
するようにした点である。
【００２６】そして、この制御クロックφＴ１及びφＴ
２を以下に説明するようなタイミングで変化させること
により、アクセスタイムの短縮を図るものである。最初
制御クロックはφＴ１及びφＴ２はＶＣＣ＋Ｖｔ以上の
８Ｖにあり、第１のＭＯＳトランジスタ対Ｑ１ｊ及びＱ
１ｊ＋１と第２のＭＯＳトランジスタＱ２ｊ及びＱ２ｊ
＋１はいずれもオン状態にある。
２を以下に説明するようなタイミングで変化させること
により、アクセスタイムの短縮を図るものである。最初
制御クロックはφＴ１及びφＴ２はＶＣＣ＋Ｖｔ以上の
８Ｖにあり、第１のＭＯＳトランジスタ対Ｑ１ｊ及びＱ
１ｊ＋１と第２のＭＯＳトランジスタＱ２ｊ及びＱ２ｊ
＋１はいずれもオン状態にある。
【００２７】次に、ローアドレス制御信号＊ＲＡＳの立
ち下がりに従って、選択されたワード線ＷＬｉがＶＣＣ
＋Ｖｔ以上の８Ｖに上昇する。これにより、メモリセル
ＭＣｉに蓄積された電荷の有無に従って、ビット線ＢＬ
ｊ及びＢＬｊ＋１に差電圧が生じる。
ち下がりに従って、選択されたワード線ＷＬｉがＶＣＣ
＋Ｖｔ以上の８Ｖに上昇する。これにより、メモリセル
ＭＣｉに蓄積された電荷の有無に従って、ビット線ＢＬ
ｊ及びＢＬｊ＋１に差電圧が生じる。
【００２８】その後、制御クロックφＰが立ち下がり、
φＮが立ち上がり、これを受けてＭＯＳトランジスタＱ
ＳＰ及びＱＳＮがオンすることによりセンスアンプＳＡ
が活性化され、センス動作が開始し、差電圧を徐々に拡
大する。
φＮが立ち上がり、これを受けてＭＯＳトランジスタＱ
ＳＰ及びＱＳＮがオンすることによりセンスアンプＳＡ
が活性化され、センス動作が開始し、差電圧を徐々に拡
大する。
【００２９】そして、この差電圧がビット線ＢＬｊ及び
ＢＬｊ＋１の負荷容量等の影響で反転しない程度に拡大
した時点で、制御クロックφＴ２が立ち下がりＭＯＳト
ランジスタＱ１ｊ＋１及びＱ２ｊがオフする。
ＢＬｊ＋１の負荷容量等の影響で反転しない程度に拡大
した時点で、制御クロックφＴ２が立ち下がりＭＯＳト
ランジスタＱ１ｊ＋１及びＱ２ｊがオフする。
【００３０】これにより、非選択メモリセルＭＣｊ＋１
側のビット線ＢＬｊ＋１はセンスアンプＳＡから切り離
され、センスアンプＳＡにかかる負荷容量は半減するの
でセンス動作が高速化され、ビット線ＢＬｊを介してメ
モリセルＭＣｊには電圧ＶＣＣあるいは接地電圧が短時
間にリストアされる。
側のビット線ＢＬｊ＋１はセンスアンプＳＡから切り離
され、センスアンプＳＡにかかる負荷容量は半減するの
でセンス動作が高速化され、ビット線ＢＬｊを介してメ
モリセルＭＣｊには電圧ＶＣＣあるいは接地電圧が短時
間にリストアされる。
【００３１】そして、プリチャージクロックφＰＧの立
ち上がりを受けてＭＯＳトランジスタＱＰｊ及びＱＰｊ
＋１がオンし、ビット線ＢＬｊ＋１のプリチャージを開
始する。このとき、ＭＯＳトランジスタＱ２ｊはオフし
ているのでビット線ＢＬｊはまだプリチャージされず、
ＭＯＳトランジスタＱ１ｊ＋１はオフしているので、ビ
ット線ＢＬｊ＋１をプリチャージしても、センスアンプ
ＳＡのセンスノード＊Ｓには影響を与えることはない。
ち上がりを受けてＭＯＳトランジスタＱＰｊ及びＱＰｊ
＋１がオンし、ビット線ＢＬｊ＋１のプリチャージを開
始する。このとき、ＭＯＳトランジスタＱ２ｊはオフし
ているのでビット線ＢＬｊはまだプリチャージされず、
ＭＯＳトランジスタＱ１ｊ＋１はオフしているので、ビ
ット線ＢＬｊ＋１をプリチャージしても、センスアンプ
ＳＡのセンスノード＊Ｓには影響を与えることはない。
【００３２】その後、カラムアドレス制御信号ＣＡＳ（
図示せず）の立ち下がりに基づいて選択されたカラム選
択信号ＣＹｉが上昇し、センスアンプＳＡによって拡大
されたセンスノードＳ及び＊Ｓの電圧が入出力線Ｉ／Ｏ
及び＊Ｉ／Ｏに転送される。
図示せず）の立ち下がりに基づいて選択されたカラム選
択信号ＣＹｉが上昇し、センスアンプＳＡによって拡大
されたセンスノードＳ及び＊Ｓの電圧が入出力線Ｉ／Ｏ
及び＊Ｉ／Ｏに転送される。
【００３３】ローアドレス制御信号＊ＲＡＳが上昇する
と、カラム選択信号ＣＹｉが立ち下がり、ワード線ＷＬ
ｉが立ち下がる。
と、カラム選択信号ＣＹｉが立ち下がり、ワード線ＷＬ
ｉが立ち下がる。
【００３４】そして制御クロックφＴ２の立ち上がりを
受けて、ＭＯＳトランジスタＱ１ｊ＋１及びＱ２ｊがオ
ンし、ビット線ＢＬｊのプリチャージを開始する。この
時点では、ビット線ＢＬｊ＋１のプリチャージはすでに
完了しているのでプリチャージ回路ＰＧはビット線ＢＬ
ｊだけプリチャージすれば足りるので短時間でプリチャ
ージが行えるのである。
受けて、ＭＯＳトランジスタＱ１ｊ＋１及びＱ２ｊがオ
ンし、ビット線ＢＬｊのプリチャージを開始する。この
時点では、ビット線ＢＬｊ＋１のプリチャージはすでに
完了しているのでプリチャージ回路ＰＧはビット線ＢＬ
ｊだけプリチャージすれば足りるので短時間でプリチャ
ージが行えるのである。
【００３５】このように、本発明は、ビット線ＢＬｊ及
びＢＬｊ＋１に第１のＭＯＳトランジスタＱ１ｊ及びＱ
１ｊ＋１と第２のＭＯＳトランジスタＱ２ｊ及びＱ２ｊ
＋１とを受け、上述したタイミングで制御クロックφＴ
１及びφＴ２を変化させることにより、従来はビット線
ＢＬｊ及びＢＬｊ＋１の両方を一括して充放電していた
のに対して、非選択のメモリセルＭＣｉ＋１側のビット
線ＢＬｊ＋１についてはセンスアンプＳＡのセンス動作
が開始した後にセンスアンプＳＡから切り離してリスト
ア動作を行ない、その後かかるビット線ＢＬｊ＋１のプ
リチャージをビット線ＢＬｊのプリチャージに先行して
開始するように回路を構成したものであり、これにより
リストア時間及びプリチャージ時間を短縮することが可
能となる。
びＢＬｊ＋１に第１のＭＯＳトランジスタＱ１ｊ及びＱ
１ｊ＋１と第２のＭＯＳトランジスタＱ２ｊ及びＱ２ｊ
＋１とを受け、上述したタイミングで制御クロックφＴ
１及びφＴ２を変化させることにより、従来はビット線
ＢＬｊ及びＢＬｊ＋１の両方を一括して充放電していた
のに対して、非選択のメモリセルＭＣｉ＋１側のビット
線ＢＬｊ＋１についてはセンスアンプＳＡのセンス動作
が開始した後にセンスアンプＳＡから切り離してリスト
ア動作を行ない、その後かかるビット線ＢＬｊ＋１のプ
リチャージをビット線ＢＬｊのプリチャージに先行して
開始するように回路を構成したものであり、これにより
リストア時間及びプリチャージ時間を短縮することが可
能となる。
【００３６】
【発明の効果】上述の説明の如く、本発明によれば、メ
モリセルへのリストア時間及びビット線のプリチャージ
時間が短縮されるので、アクセスタイムの短かい高速の
ダイナミック型半導体記憶装置を実現することが可能と
なる。
モリセルへのリストア時間及びビット線のプリチャージ
時間が短縮されるので、アクセスタイムの短かい高速の
ダイナミック型半導体記憶装置を実現することが可能と
なる。
【図１】本発明の実施例に係る半導体記憶装置の回路図
である。
である。
【図２】本発明の実施例を示す動作波形図である。
【図３】従来例に係る半導体記憶装置の回路図である。
【図４】従来例の動作を示す動作波形図である。
ＢＬｊ，ＢＬｊ＋１ ビット線
ＭＣｉ，ＭＣｉ＋１ メモリセル
ＷＬｉ，ＷＬｉ＋１ ワード線
Ｑ１ｊ，Ｑ１ｊ＋１ 第１のＭＯＳトランジスタ
対Ｑ２ｊ，Ｑ２ｊ＋１ 第２のＭＯＳトランジス
タ対ＳＡ センスアンプＰＧ
プリチャージ回路φＴ１，φＴ
２，φＮ，φＰ 制御クロックφＰＧ
プリチャージクロックＲＡＳＣＫ
制御回路
対Ｑ２ｊ，Ｑ２ｊ＋１ 第２のＭＯＳトランジス
タ対ＳＡ センスアンプＰＧ
プリチャージ回路φＴ１，φＴ
２，φＮ，φＰ 制御クロックφＰＧ
プリチャージクロックＲＡＳＣＫ
制御回路
Claims (1)
- 【請求項１】 複数のメモリセルＭＣｉ及びＭＣｉ＋
１が接続されたビット線対ＢＬｊ及びＢＬｊ＋１と、該
ビット線対ＢＬｊ及びＢＬｊ＋１の一端に接続されたセ
ンスアンプＳＡと、前記ビット線対の他の端に接続され
たプリチャージ回路ＰＧと、前記センスアンプＳＡと前
記ビット線対ＢＬｊ及びＢＬｊ＋１との間に接続された
第１のＭＯＳトランジスタ対Ｑ１ｊ及びＱ１ｊ＋１と、
前記プリチャージ回路ＰＧと前記ビット線対ＢＬｊ及び
ＢＬｊ＋１との間に接続された第２のＭＯＳトランジス
タ対Ｑ２ｊ及びＱ２ｊ＋１とを備え、前記メモリセルＭ
Ｃｉのデータが前記ビット線ＢＬｊに読み出され、前記
センスアンプＳＡがセンス動作を開始した後に、前記第
１のＭＯＳトランジスタ対Ｑ１ｊ及びＱ１ｊ＋１のうち
非選択のメモリセルＭＣｊ＋１側のビット線ＢＬｊ＋１
に接続されたＭＯＳトランジスタＱ１ｊ＋１がオフし、
かつ前記第２のＭＯＳトランジスタ対Ｑ２ｊ及びＱ２ｊ
＋１のうち選択されたメモリセルＭＣｉ側のビット線Ｂ
Ｌｊに接続されたＭＯＳトランジスタＱ２ｊがオフし、
その後プリチャージクロックφＰＧの変化を受けて前記
プリチャージ回路ＰＧは前記非選択のメモリセルＭＣｊ
＋１側のビット線ＢＬｊ＋１のプリチャージを前記ビッ
ト線ＢＬｊのプリチャージに先行して開始することを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127567A JP2698232B2 (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127567A JP2698232B2 (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04353693A true JPH04353693A (ja) | 1992-12-08 |
| JP2698232B2 JP2698232B2 (ja) | 1998-01-19 |
Family
ID=14963239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127567A Expired - Lifetime JP2698232B2 (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698232B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124381A (ja) * | 1994-10-24 | 1996-05-17 | Nec Corp | 半導体記憶装置 |
| US5608675A (en) * | 1994-07-07 | 1997-03-04 | Hyundai Electronics Industries Co. Ltd. | Current control circuit for sense amplifier |
| JP2008010135A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法 |
| JP2008021410A (ja) * | 1996-12-25 | 2008-01-31 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008052903A (ja) * | 1996-12-25 | 2008-03-06 | Fujitsu Ltd | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04388A (ja) * | 1990-04-17 | 1992-01-06 | Seiko Instr Inc | 露光装置の位置合せ方法 |
-
1991
- 1991-05-30 JP JP3127567A patent/JP2698232B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04388A (ja) * | 1990-04-17 | 1992-01-06 | Seiko Instr Inc | 露光装置の位置合せ方法 |
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| JP2008052903A (ja) * | 1996-12-25 | 2008-03-06 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008010135A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2698232B2 (ja) | 1998-01-19 |
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