JPH081749B2 - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
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- JPH081749B2 JPH081749B2 JP61234723A JP23472386A JPH081749B2 JP H081749 B2 JPH081749 B2 JP H081749B2 JP 61234723 A JP61234723 A JP 61234723A JP 23472386 A JP23472386 A JP 23472386A JP H081749 B2 JPH081749 B2 JP H081749B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はダイナミックランダムアクセスメモリに関
し、特にダイナミックランダムアクセスメモリのメモリ
セル内にデータをリストアするシステムに関する。
し、特にダイナミックランダムアクセスメモリのメモリ
セル内にデータをリストアするシステムに関する。
（従来の技術） ダイナミックランダムアクセスメモリ（DRAM）におい
ては、メモリセルは周期的にリストア（リフレッシュと
も言う）される必要がある。このリストアはセンシング
動作の一部として達成される。DRAMは典型的には多重化
アドレスを有している。ロウアドレスが最初に生じそし
てエネーブルされるべきワードラインを選択する。エネ
ーブル化ワードラインに結合されている各メモリセル
は、そのメモリセル内に格納されているデータを、その
メモリセルが結合されている、つまるところセンス増幅
器に結合されているビットラインに出力する。実際には
２本のビットラインが各々のセンス増幅器に結合されて
いる。一方のビットラインはエネーブル化メモリセルに
結合されている。他方のビットラインは基準として使用
されている。基準として使用されているこのビットライ
ンは、それに接続されている基準すなわちダミーセルを
多くの場合有していた。別の手法ではこの基準ビットラ
インを浮動状態に設定していた。いずれの場合において
も、エネーブル化セルを有するビットラインと基準ビッ
トラインとの間に電圧差が生じ、この電圧差はセンス増
幅器で増幅される。センス増幅器はこの両ビットライン
の電圧隔離を増大させる。センス増幅器はエネーブル化
メモリセルのリフレッシュを実際的に行なっている。リ
フレッシュされるべきメモリセルに関しては、ワードラ
インはエネーブルされなければならずかつエネーブル化
メモリセルに結合されているビットラインは、リストア
されるべきロジック状態に従って、可能な限り電源電圧
に近い電圧すなわち５ボルトまたはグランドに設定され
るべきである。
ては、メモリセルは周期的にリストア（リフレッシュと
も言う）される必要がある。このリストアはセンシング
動作の一部として達成される。DRAMは典型的には多重化
アドレスを有している。ロウアドレスが最初に生じそし
てエネーブルされるべきワードラインを選択する。エネ
ーブル化ワードラインに結合されている各メモリセル
は、そのメモリセル内に格納されているデータを、その
メモリセルが結合されている、つまるところセンス増幅
器に結合されているビットラインに出力する。実際には
２本のビットラインが各々のセンス増幅器に結合されて
いる。一方のビットラインはエネーブル化メモリセルに
結合されている。他方のビットラインは基準として使用
されている。基準として使用されているこのビットライ
ンは、それに接続されている基準すなわちダミーセルを
多くの場合有していた。別の手法ではこの基準ビットラ
インを浮動状態に設定していた。いずれの場合において
も、エネーブル化セルを有するビットラインと基準ビッ
トラインとの間に電圧差が生じ、この電圧差はセンス増
幅器で増幅される。センス増幅器はこの両ビットライン
の電圧隔離を増大させる。センス増幅器はエネーブル化
メモリセルのリフレッシュを実際的に行なっている。リ
フレッシュされるべきメモリセルに関しては、ワードラ
インはエネーブルされなければならずかつエネーブル化
メモリセルに結合されているビットラインは、リストア
されるべきロジック状態に従って、可能な限り電源電圧
に近い電圧すなわち５ボルトまたはグランドに設定され
るべきである。
両ビットラインが十分に隔離状態になるために要する
時間は、メモリが格納しているロジックの状態を単に判
断するに要する時間よりも長い。その上、選択ビットラ
インは、コラムデコーダがこのビットラインを２次増幅
器に結合している間には十分電源電圧に持込まれない。
従って、読取られるべく選択されたメモリセルに対して
の十分なリストアは起らない。選択ビットラインに対す
る負荷を軽減するため、ビットラインを２次増幅器に結
合しているコラムデコーダカップリングトランジスタの
導電率を減少させていた。この手法は、センス増幅器が
選択メモリセルを有するビットラインを電源電圧に一層
近く持込むことを可能ならしめる点で有利な効果を有し
ていた。
時間は、メモリが格納しているロジックの状態を単に判
断するに要する時間よりも長い。その上、選択ビットラ
インは、コラムデコーダがこのビットラインを２次増幅
器に結合している間には十分電源電圧に持込まれない。
従って、読取られるべく選択されたメモリセルに対して
の十分なリストアは起らない。選択ビットラインに対す
る負荷を軽減するため、ビットラインを２次増幅器に結
合しているコラムデコーダカップリングトランジスタの
導電率を減少させていた。この手法は、センス増幅器が
選択メモリセルを有するビットラインを電源電圧に一層
近く持込むことを可能ならしめる点で有利な効果を有し
ていた。
（発明が解決しようとする問題点） しかしながら、この手法には不利な点があった。コラ
ムデコーダカップリングトランジスタの抵抗増大によっ
て、読取りまたは書込みを実施すべき速度が減少した。
この結果、速度またはリストアのいずれを選ぶかを決め
なければならなかった。
ムデコーダカップリングトランジスタの抵抗増大によっ
て、読取りまたは書込みを実施すべき速度が減少した。
この結果、速度またはリストアのいずれを選ぶかを決め
なければならなかった。
本発明の目的は、ダイナミックランダムアクセスメモ
リに対して改良されたリストア手法を提供することであ
る。
リに対して改良されたリストア手法を提供することであ
る。
本発明の他の目的は、改良されたアクティブサイクル
を有するDRAMを提供することである。
を有するDRAMを提供することである。
本発明のさらに目的とするところは、DRAMに対する改
良れたリストアタイミングスキームを提供することであ
る。
良れたリストアタイミングスキームを提供することであ
る。
（問題点を解決するための手段） 本発明の前記及びそれ以外の目的は、複数のビットラ
イン、この複数のビットラインに交差する複数のワード
ライン、これらビットラインとワードラインとの交差点
に位置する複数のリフレッシュ可能なメモリセル、ロウ
デコーダ回路、それぞれのビットラインに結合された複
数のセンス増幅器、コラムデコーダ回路、共通データラ
インに結合された２次センス増幅器、及びタイミング制
御回路を有するダイナミックランダムアクセスメモリに
おいて達成される。各メモリセルは、エネーブルにされ
るそのそれぞれのワードラインに応答してメモリ内に格
納されたデータを表わす信号をそのそれぞれのビットラ
インに供給する。ロウデコーダ回路は、ロウアドレスの
取り込みに応答して選択ワードラインをエネーブル状態
に設定し、ロウディスエーブル信号の取り込みに応答し
てワードラインのすべてをディスエーブル状態に設定す
る。各センス増幅器はそれぞれのビットラインとエネー
ブル化ワードラインに結合されたメモリセルによって供
給されたそれぞれのビットライン上の信号を増幅する。
センス増幅器のエネーブル後のコラムデコーダ回路は、
センス増幅器のエネーブル後にコラムアドレスの受信に
応答して共通データラインに選択されたビットラインを
供給し、当該メモリ装置のアクティブ／インアクティブ
・サイクルを制御するクロック信号がインアクティブへ
の移行を指示したことに応答して共通データラインから
選択ビットラインをディカップルする。２次センス増幅
器は、選択ビットラインから共通データラインに結合さ
れた信号を増幅する。タイミング制御回路は、クロック
信号のインアクティブへの移行の指示から十分な期間経
過後にロウディスエーブル信号を発生し、コラムデコー
ダ回路がロウディスエーブル信号の発生前にディスエー
ブルされることを保証する。これにより、リフレッシュ
可能なメモリセルは、クロック信号に応答したコラムデ
コーダ回路のディスエーブル後にリフレッシュ動作を行
う。
イン、この複数のビットラインに交差する複数のワード
ライン、これらビットラインとワードラインとの交差点
に位置する複数のリフレッシュ可能なメモリセル、ロウ
デコーダ回路、それぞれのビットラインに結合された複
数のセンス増幅器、コラムデコーダ回路、共通データラ
インに結合された２次センス増幅器、及びタイミング制
御回路を有するダイナミックランダムアクセスメモリに
おいて達成される。各メモリセルは、エネーブルにされ
るそのそれぞれのワードラインに応答してメモリ内に格
納されたデータを表わす信号をそのそれぞれのビットラ
インに供給する。ロウデコーダ回路は、ロウアドレスの
取り込みに応答して選択ワードラインをエネーブル状態
に設定し、ロウディスエーブル信号の取り込みに応答し
てワードラインのすべてをディスエーブル状態に設定す
る。各センス増幅器はそれぞれのビットラインとエネー
ブル化ワードラインに結合されたメモリセルによって供
給されたそれぞれのビットライン上の信号を増幅する。
センス増幅器のエネーブル後のコラムデコーダ回路は、
センス増幅器のエネーブル後にコラムアドレスの受信に
応答して共通データラインに選択されたビットラインを
供給し、当該メモリ装置のアクティブ／インアクティブ
・サイクルを制御するクロック信号がインアクティブへ
の移行を指示したことに応答して共通データラインから
選択ビットラインをディカップルする。２次センス増幅
器は、選択ビットラインから共通データラインに結合さ
れた信号を増幅する。タイミング制御回路は、クロック
信号のインアクティブへの移行の指示から十分な期間経
過後にロウディスエーブル信号を発生し、コラムデコー
ダ回路がロウディスエーブル信号の発生前にディスエー
ブルされることを保証する。これにより、リフレッシュ
可能なメモリセルは、クロック信号に応答したコラムデ
コーダ回路のディスエーブル後にリフレッシュ動作を行
う。
（実施例） 第１図は、通常の場合アドレスバッファ回路11、アレ
イ12、ロウデコーダ13、コラムデコーダ14、クロック回
路16、データライン対17、データラインバイアス回路1
8、２次増幅器19、センス増幅器クロック回路21、コラ
ムエネーブルジェネレータ22、及び出力バッファ23を具
備するメモリ10を示す。アレイ12は、ビットラインとワ
ードラインとの各々の交差部に設けられたダイナミック
ランダムアクセスメモリセルを有する複数の交差するワ
ードラインとビットライン及びビットラインの各対に対
するセンス増幅器を具備している。第１図に示すアレイ
12は、メモリセル25,26,27,28,29,30,31,32と、センス
増幅器33,34と、結合トランジスタ36,37,38,39と、ワー
ドライン41,42,43,44と、ビットライン46,47,48,49で構
成されている。データライン対17はデータライン51,52
で構成されている。メモリアレイセル25〜32は記憶容量
を有するＰチャンネルトランジスタである。Ｐチャンネ
ルトランジスタのこのような使用法は、Ｎチャンネルト
ランジスタの使用のように一般的ではないにしても、こ
の技術分野では良く知られているものである。各メモリ
セル25〜32は、制御入力、データ入／出力（I/O）、及
び基準端子を有している。すべてのメモリセル25〜32の
基準端子は、５ボルト電源電圧を取り込むための正の電
源供給端子であるVDDに接続されている。
イ12、ロウデコーダ13、コラムデコーダ14、クロック回
路16、データライン対17、データラインバイアス回路1
8、２次増幅器19、センス増幅器クロック回路21、コラ
ムエネーブルジェネレータ22、及び出力バッファ23を具
備するメモリ10を示す。アレイ12は、ビットラインとワ
ードラインとの各々の交差部に設けられたダイナミック
ランダムアクセスメモリセルを有する複数の交差するワ
ードラインとビットライン及びビットラインの各対に対
するセンス増幅器を具備している。第１図に示すアレイ
12は、メモリセル25,26,27,28,29,30,31,32と、センス
増幅器33,34と、結合トランジスタ36,37,38,39と、ワー
ドライン41,42,43,44と、ビットライン46,47,48,49で構
成されている。データライン対17はデータライン51,52
で構成されている。メモリアレイセル25〜32は記憶容量
を有するＰチャンネルトランジスタである。Ｐチャンネ
ルトランジスタのこのような使用法は、Ｎチャンネルト
ランジスタの使用のように一般的ではないにしても、こ
の技術分野では良く知られているものである。各メモリ
セル25〜32は、制御入力、データ入／出力（I/O）、及
び基準端子を有している。すべてのメモリセル25〜32の
基準端子は、５ボルト電源電圧を取り込むための正の電
源供給端子であるVDDに接続されている。
アドレスバッファ回路11は、アドレス信号A0,A1,A2,A
3,A4,A5,A6,A7,及びA8を取り込む。クロック16は、ロウ
アドレスストローブ信号＊RASを取り込む。アスタリス
ク（＊）は、信号がロジックロウのときアクティブであ
ることを表わすために使用されている。アドレス信号A0
〜A8はまず９本のロウアドレス信号次に９本のコラムア
ドレス信号として多重化される。これは262144箇所のメ
モリロケーションをアドレスする手段を提供する。これ
は、256K DRAMとして公知の従来的なものである。アド
レス信号A0〜A8は、ロウデコーダ13とコラムデコーダ14
とに結合されているアドレスバス53上に多重化される。
アドレスバッファ回路11は、アドレス信号A0〜A8に応答
して、ロウアドレスとコラムアドレスとをバス48に供給
する代表的なNMOS DRAMにおいては、ロウアドレスはロ
ウアドレスストローブ信号＊RASによってクロックさ
れ、コラムアドレスはコラムアドレスストローブ信号＊
CASによってクロックされる。しかしながらCMOS DRAMに
おいては、コラムアドレスとロウアドレスとの両者を信
号＊RASのみでタイミングをとることが有利であるとさ
れている。メモリ10はCMOS DRAMであり、このCMOS DRAM
内の回路11、回路16、デコーダ13,14、回路18、増幅器1
9、及びバッファ23のごとき制御回路のほとんどがCMOS
である。インアクティブ状態からアクティブ状態への信
号＊RASの切り替わりに際して、クロック回路16はバッ
ファエネーブル信号BEを発生する。この信号BEに応答し
て、回路11への入力として現れているアドレス信号A0〜
A8は、バッファ11内にラッチされそしてロウアドレス信
号としてバス53に結合される。信号BEは約４ナノ秒（n
s）の間アクティブ状態を保つ。アドレスバッファ11
は、信号BEがインアクティブ状態の間、ラッチされたア
ドレスをバス53に供給する。回路16は、信号＊RASがア
クティブであることに応答して、アクティブ状態におい
てロウエネーブル信号ROEをロウデコーダ13に供給す
る。アクティブ状態にある信号ROEが存在することによ
り、ロウデコーダ13は、バス53上にあるロウアドレスに
応答する。信号ROEは比較的短時間すなわち約4nsの間ア
クティブ状態になるが、この時間はロウデコーダ13がバ
ス53に取り込まれたロウアドレスをラッチするために十
分に長いものである。信号ROEがインアクティブになっ
た後は、ロウデコーダ13はもはやバス53上の信号に応答
しない。信号ROEは、ロウデコーダ13によって取り込ま
れたアドレスがバッファ11によりラッチ完了したロウア
ドレスであるときにのみアクティブになるように時間制
御されている。
3,A4,A5,A6,A7,及びA8を取り込む。クロック16は、ロウ
アドレスストローブ信号＊RASを取り込む。アスタリス
ク（＊）は、信号がロジックロウのときアクティブであ
ることを表わすために使用されている。アドレス信号A0
〜A8はまず９本のロウアドレス信号次に９本のコラムア
ドレス信号として多重化される。これは262144箇所のメ
モリロケーションをアドレスする手段を提供する。これ
は、256K DRAMとして公知の従来的なものである。アド
レス信号A0〜A8は、ロウデコーダ13とコラムデコーダ14
とに結合されているアドレスバス53上に多重化される。
アドレスバッファ回路11は、アドレス信号A0〜A8に応答
して、ロウアドレスとコラムアドレスとをバス48に供給
する代表的なNMOS DRAMにおいては、ロウアドレスはロ
ウアドレスストローブ信号＊RASによってクロックさ
れ、コラムアドレスはコラムアドレスストローブ信号＊
CASによってクロックされる。しかしながらCMOS DRAMに
おいては、コラムアドレスとロウアドレスとの両者を信
号＊RASのみでタイミングをとることが有利であるとさ
れている。メモリ10はCMOS DRAMであり、このCMOS DRAM
内の回路11、回路16、デコーダ13,14、回路18、増幅器1
9、及びバッファ23のごとき制御回路のほとんどがCMOS
である。インアクティブ状態からアクティブ状態への信
号＊RASの切り替わりに際して、クロック回路16はバッ
ファエネーブル信号BEを発生する。この信号BEに応答し
て、回路11への入力として現れているアドレス信号A0〜
A8は、バッファ11内にラッチされそしてロウアドレス信
号としてバス53に結合される。信号BEは約４ナノ秒（n
s）の間アクティブ状態を保つ。アドレスバッファ11
は、信号BEがインアクティブ状態の間、ラッチされたア
ドレスをバス53に供給する。回路16は、信号＊RASがア
クティブであることに応答して、アクティブ状態におい
てロウエネーブル信号ROEをロウデコーダ13に供給す
る。アクティブ状態にある信号ROEが存在することによ
り、ロウデコーダ13は、バス53上にあるロウアドレスに
応答する。信号ROEは比較的短時間すなわち約4nsの間ア
クティブ状態になるが、この時間はロウデコーダ13がバ
ス53に取り込まれたロウアドレスをラッチするために十
分に長いものである。信号ROEがインアクティブになっ
た後は、ロウデコーダ13はもはやバス53上の信号に応答
しない。信号ROEは、ロウデコーダ13によって取り込ま
れたアドレスがバッファ11によりラッチ完了したロウア
ドレスであるときにのみアクティブになるように時間制
御されている。
信号BEは、信号BEが前にインアクティブ状態に切替わ
った後、所定の時間遅延をもって再びアクティブ状態に
切り換えられる。信号＊RASのアクティブ化完了後のこ
の２回目の信号BEのアクティブ状態への切替わりによ
り、バッファ11によって取り込まれたアドレス信号A0〜
A8がコラムアドレスとしてバス53に結合される。コラム
デコーダ14は、コラムデコーダ14がコラムエネーブル信
号＊COEを取り込み完了後、バス53上のコラムアドレス
に応答する。信号＊COEはコラムエネーブルジェネレー
タ22からコラムデコーダ14によって取り込まれる。ジェ
ネレータ22は、センス増幅器33及び34をもエネーブル化
するセンス増幅器クロック21に応答して信号＊COEを供
給する。
った後、所定の時間遅延をもって再びアクティブ状態に
切り換えられる。信号＊RASのアクティブ化完了後のこ
の２回目の信号BEのアクティブ状態への切替わりによ
り、バッファ11によって取り込まれたアドレス信号A0〜
A8がコラムアドレスとしてバス53に結合される。コラム
デコーダ14は、コラムデコーダ14がコラムエネーブル信
号＊COEを取り込み完了後、バス53上のコラムアドレス
に応答する。信号＊COEはコラムエネーブルジェネレー
タ22からコラムデコーダ14によって取り込まれる。ジェ
ネレータ22は、センス増幅器33及び34をもエネーブル化
するセンス増幅器クロック21に応答して信号＊COEを供
給する。
ロウデコーダ13は、バス53からのロウアドレスの取り
込み及びラッチングに応答して、ワードライン41〜44の
うちの選択された１つをエネーブル状態にする。説明を
明確にするため、４本のワードラインのみを示してあ
る。256K DRAMは周知のとおり、ここに示したものより
はるかに多いワードライン、ビットライン、及びセンス
増幅器を有している。エネーブル化ワードラインは、エ
ネーブル状態にラッチされる。選択されたワードライン
がエネーブル状態になった後、ロウデコーダ13は、この
ロウデコーダ13に結合されているクロック21に作用して
ジェネレータ22に信号＊COEをアクティブ化せしめると
ともにセンス増幅器33及び34をエネーブル化せしめる。
信号＊COEのアクティブ化は、センス増幅器33および34
がそれらが結合されているビットラインに信号を発生し
た後に、コラムデコーダ14をアクティブ化するように時
間制御されている。センス増幅器33はビットライン46,4
7に結合されている。センス増幅器34はビットライン48,
49に結合されている。メモリセル25,26は、ワードライ
ン41に接続されているそれらの制御入力を有している。
メモリセル27,28は、ワードライン42に接続されている
それらの制御入力を有している。メモリセル29,30は、
ワードライン43に接続されているそれらの制御入力を有
している。メモリセル31,32は、ワードライン44に接続
されているそれらの制御入力を有している。メモリセル
25,29は、ビットライン46に接続されているそれらのデ
ータI/Oを有している。メモリセル27,31は、ビットライ
ン47に接続されているそれらのデータI/Oを有してい
る。メモリセル26,30は、ビットライン48に接続されて
いるそれらのデータI/Oを有している。メモリセル28,32
は、ビットライン49に接続されているそれらのデータI/
Oを有している。ロウアドレスがワードライン42を選択
しているものと仮定すると、ワードライン42はそれをロ
ジックハイからロジックロウに切り換えるロウデコーダ
によってエネーブル状態に設定される。このことは、メ
モリセル27,28にデータをビットライン47,49にそれぞれ
出力せしめる。ビットライン46,48に沿うメモリセルは
エネーブル状態に設定されない。ビットライン46,47は
ビットライン対56を構成し、ビットライン48,49はビッ
トライン対57を構成している。センス増幅器33,34はそ
れぞれビットライン対56,57に接続されている。ワード
ライン42がエネーブル状態になる前に、ビットライン対
56,57はセンス増幅器33,34によって約（1/2）VDDに等化
される。センス増幅器によるビットラインの等化は、ク
ロック21によって取り込まれるアクティブ信号＊COEに
応答してクロック21の制御下で達成される。ワードライ
ン42がエネーブル状態になった後、クロック21はセンス
増幅器33,34をエネーブル状態に設定し、それによりセ
ンス増幅器33,34はデータをそれぞれビットライン47,49
に出力するメモリセル27,28によって生じた電圧差の増
幅を開始する。センス増幅器33,34がビットライン対56,
57上の差の増幅を開始した直後、コラムデコーダ14によ
って選択されたビットライン対はデータライン対17に結
合される。
込み及びラッチングに応答して、ワードライン41〜44の
うちの選択された１つをエネーブル状態にする。説明を
明確にするため、４本のワードラインのみを示してあ
る。256K DRAMは周知のとおり、ここに示したものより
はるかに多いワードライン、ビットライン、及びセンス
増幅器を有している。エネーブル化ワードラインは、エ
ネーブル状態にラッチされる。選択されたワードライン
がエネーブル状態になった後、ロウデコーダ13は、この
ロウデコーダ13に結合されているクロック21に作用して
ジェネレータ22に信号＊COEをアクティブ化せしめると
ともにセンス増幅器33及び34をエネーブル化せしめる。
信号＊COEのアクティブ化は、センス増幅器33および34
がそれらが結合されているビットラインに信号を発生し
た後に、コラムデコーダ14をアクティブ化するように時
間制御されている。センス増幅器33はビットライン46,4
7に結合されている。センス増幅器34はビットライン48,
49に結合されている。メモリセル25,26は、ワードライ
ン41に接続されているそれらの制御入力を有している。
メモリセル27,28は、ワードライン42に接続されている
それらの制御入力を有している。メモリセル29,30は、
ワードライン43に接続されているそれらの制御入力を有
している。メモリセル31,32は、ワードライン44に接続
されているそれらの制御入力を有している。メモリセル
25,29は、ビットライン46に接続されているそれらのデ
ータI/Oを有している。メモリセル27,31は、ビットライ
ン47に接続されているそれらのデータI/Oを有してい
る。メモリセル26,30は、ビットライン48に接続されて
いるそれらのデータI/Oを有している。メモリセル28,32
は、ビットライン49に接続されているそれらのデータI/
Oを有している。ロウアドレスがワードライン42を選択
しているものと仮定すると、ワードライン42はそれをロ
ジックハイからロジックロウに切り換えるロウデコーダ
によってエネーブル状態に設定される。このことは、メ
モリセル27,28にデータをビットライン47,49にそれぞれ
出力せしめる。ビットライン46,48に沿うメモリセルは
エネーブル状態に設定されない。ビットライン46,47は
ビットライン対56を構成し、ビットライン48,49はビッ
トライン対57を構成している。センス増幅器33,34はそ
れぞれビットライン対56,57に接続されている。ワード
ライン42がエネーブル状態になる前に、ビットライン対
56,57はセンス増幅器33,34によって約（1/2）VDDに等化
される。センス増幅器によるビットラインの等化は、ク
ロック21によって取り込まれるアクティブ信号＊COEに
応答してクロック21の制御下で達成される。ワードライ
ン42がエネーブル状態になった後、クロック21はセンス
増幅器33,34をエネーブル状態に設定し、それによりセ
ンス増幅器33,34はデータをそれぞれビットライン47,49
に出力するメモリセル27,28によって生じた電圧差の増
幅を開始する。センス増幅器33,34がビットライン対56,
57上の差の増幅を開始した直後、コラムデコーダ14によ
って選択されたビットライン対はデータライン対17に結
合される。
コラムデコーダ14は複数の出力を有している。これら
出力の１つはコラムアドレスによってアクティブになる
べく選択される。第１及び第２の出力のみが第１図に示
してある。カップリングトランジスタ36,37は、コラム
デコーダ14の第１の出力に接続されている制御ゲートを
有している。カップリングトランジスタ38,39は、コラ
ムデコーダ14の第２の出力に接続されている制御ゲート
を有している。トランジスタ36は、データライン51に接
続されている第１の電流電極と、ビットライン46に接続
されている第２の電流電極とを有している。トランジス
タ37は、データライン52に接続されている第１の電流電
極と、ビットライン47に接続されている第２の電流電極
とを有している。トランジスタ38は、データライン51に
接続されている第１の電流電極と、ビットライン48に接
続されている第２の電流電極とを有している。トランジ
スタ39は、データライン52に接続されている第１の電流
電極と、ビットライン49に接続されている第２の電流電
極とを有している。トランジスタ36〜39は、Ｎチャンネ
ルトランジスタである。ビットライン対56はトランジス
タ36,37を経由してデータライン対17に結合されてい
る。デコーダ14の第１の出力は、コラムアドレスによっ
てロジックハイにおいてアクティブになるべく選択され
る。ロジックハイは、信号＊COEがアクティブになるま
で、デコーダ14によってもたらされない。信号＊COE
は、センス増幅器がビットライン対上の電圧差の増幅を
開始する後までビットライン対がデータライン対17に結
合されないような制御を提供する。
出力の１つはコラムアドレスによってアクティブになる
べく選択される。第１及び第２の出力のみが第１図に示
してある。カップリングトランジスタ36,37は、コラム
デコーダ14の第１の出力に接続されている制御ゲートを
有している。カップリングトランジスタ38,39は、コラ
ムデコーダ14の第２の出力に接続されている制御ゲート
を有している。トランジスタ36は、データライン51に接
続されている第１の電流電極と、ビットライン46に接続
されている第２の電流電極とを有している。トランジス
タ37は、データライン52に接続されている第１の電流電
極と、ビットライン47に接続されている第２の電流電極
とを有している。トランジスタ38は、データライン51に
接続されている第１の電流電極と、ビットライン48に接
続されている第２の電流電極とを有している。トランジ
スタ39は、データライン52に接続されている第１の電流
電極と、ビットライン49に接続されている第２の電流電
極とを有している。トランジスタ36〜39は、Ｎチャンネ
ルトランジスタである。ビットライン対56はトランジス
タ36,37を経由してデータライン対17に結合されてい
る。デコーダ14の第１の出力は、コラムアドレスによっ
てロジックハイにおいてアクティブになるべく選択され
る。ロジックハイは、信号＊COEがアクティブになるま
で、デコーダ14によってもたらされない。信号＊COE
は、センス増幅器がビットライン対上の電圧差の増幅を
開始する後までビットライン対がデータライン対17に結
合されないような制御を提供する。
データライン51,52は、ワードラインがエネーブル状
態になる前にその電圧においてビットラインが等化され
る電圧に概ね等しい電圧にプリチャージされている。こ
の電圧は概ね（1/2）VDDであるが、（1/2）VDDよりも数
1/10ボルト高い電圧である。データライン51,52のこの
バイアスは、データライン51に接続されている第１の出
力、データライン52に接続されている第２の出力、VDD
に接続されている第１の電源取り込み端子、及びグラン
ドに接続されている第２の電源取り込み端子を有するバ
イアス回路18によって実現されている。データライン5
1,52を概ね（1/2）VDDにバイアスすることによって、増
幅器19をその最適利得領域にバイアスする利点をもたら
す。増幅器19のごとき従来型のCMOS差動増幅器に関する
「利得対バイアス電圧」のプロット図を第２図に示して
ある。バイアス電圧が電源電圧の約70％に達する時点
で、利得は著しく減少する。従って、バイアス電圧は電
源電圧の70％を超過しないある中間の電圧にあることが
望ましい。バイアス回路18は、＊RASのアクティブ化に
応答してデータライン対上に所望のバイアス電圧を設定
する。バイアス回路18の第１の部分は信号＊COEによっ
て制御され、第２の部分は書込信号＊Ｗによって制御さ
れている。信号＊Ｗによって制御されているバイアス回
路18の第２の部分は、信号＊Ｗがインアクティブである
とき、すなわちメモリ10が読取りモードにあるときにア
クティブになる。バイアスの第１の部分の印加はアクテ
ィブ信号＊COEの取り込みに応答してバイアス回路18に
よって終止せしめられる。コラムデコーダは信号＊COE
がアクティブ状態になるまでアクティブ化されないの
で、バイアス回路18はビットライン対がデータライン対
17に結合されるともはや全バイアスを供給しないことに
なる。信号＊COEがアクティブ状態になると、ビットラ
イン対が選択され、このことは事実上データライン対17
に結合されるべきセンス増幅器を選択することになる。
バイアス回路18の第２の部分は、データライン対にバイ
アスが全然印加されない場合にセンス増幅器が設定する
ことになるバイアスをオフセットするべく選択されたセ
ンス増幅器のデータライン対17への結合時にアクティブ
の状態を存続する。このことはデータライン対17を２次
増幅器19の高利得領域内にバイアス保持するものであ
る。
態になる前にその電圧においてビットラインが等化され
る電圧に概ね等しい電圧にプリチャージされている。こ
の電圧は概ね（1/2）VDDであるが、（1/2）VDDよりも数
1/10ボルト高い電圧である。データライン51,52のこの
バイアスは、データライン51に接続されている第１の出
力、データライン52に接続されている第２の出力、VDD
に接続されている第１の電源取り込み端子、及びグラン
ドに接続されている第２の電源取り込み端子を有するバ
イアス回路18によって実現されている。データライン5
1,52を概ね（1/2）VDDにバイアスすることによって、増
幅器19をその最適利得領域にバイアスする利点をもたら
す。増幅器19のごとき従来型のCMOS差動増幅器に関する
「利得対バイアス電圧」のプロット図を第２図に示して
ある。バイアス電圧が電源電圧の約70％に達する時点
で、利得は著しく減少する。従って、バイアス電圧は電
源電圧の70％を超過しないある中間の電圧にあることが
望ましい。バイアス回路18は、＊RASのアクティブ化に
応答してデータライン対上に所望のバイアス電圧を設定
する。バイアス回路18の第１の部分は信号＊COEによっ
て制御され、第２の部分は書込信号＊Ｗによって制御さ
れている。信号＊Ｗによって制御されているバイアス回
路18の第２の部分は、信号＊Ｗがインアクティブである
とき、すなわちメモリ10が読取りモードにあるときにア
クティブになる。バイアスの第１の部分の印加はアクテ
ィブ信号＊COEの取り込みに応答してバイアス回路18に
よって終止せしめられる。コラムデコーダは信号＊COE
がアクティブ状態になるまでアクティブ化されないの
で、バイアス回路18はビットライン対がデータライン対
17に結合されるともはや全バイアスを供給しないことに
なる。信号＊COEがアクティブ状態になると、ビットラ
イン対が選択され、このことは事実上データライン対17
に結合されるべきセンス増幅器を選択することになる。
バイアス回路18の第２の部分は、データライン対にバイ
アスが全然印加されない場合にセンス増幅器が設定する
ことになるバイアスをオフセットするべく選択されたセ
ンス増幅器のデータライン対17への結合時にアクティブ
の状態を存続する。このことはデータライン対17を２次
増幅器19の高利得領域内にバイアス保持するものであ
る。
データライン17上のバイアスによって増幅器19がその
最適利得状態で作動することにより、データライン51,5
2上にもたらされた電圧差は、データラインが電源電圧
に近くまたは電源電圧にバイアスされていた従来技術の
場合よりもさらに大きく増幅される。これによって、デ
ータライン対17に結合されている電圧差によって表わさ
れているデータの一層迅速なレゾリューションをもたら
すことになる。増幅器19は、データライン51,52によっ
て供給された差入力の増幅出力である出力を有してい
る。出力バッファ23は、増幅器19の出力に接続されてい
る入力と、メモリ10の出力として出力データ信号D0を提
供する出力を有している。この出力バッファ23はスレッ
ショルドを有し、このスレッショルドにおいて必要に応
じてデータ信号D0を確実に出力する。出力バッファD0の
このスレッショルドは、増幅器19の機能的利得を増大せ
しめたこと、すなわちデータラインを中間電圧にバイア
スしたことによって、一層迅速に到達する。
最適利得状態で作動することにより、データライン51,5
2上にもたらされた電圧差は、データラインが電源電圧
に近くまたは電源電圧にバイアスされていた従来技術の
場合よりもさらに大きく増幅される。これによって、デ
ータライン対17に結合されている電圧差によって表わさ
れているデータの一層迅速なレゾリューションをもたら
すことになる。増幅器19は、データライン51,52によっ
て供給された差入力の増幅出力である出力を有してい
る。出力バッファ23は、増幅器19の出力に接続されてい
る入力と、メモリ10の出力として出力データ信号D0を提
供する出力を有している。この出力バッファ23はスレッ
ショルドを有し、このスレッショルドにおいて必要に応
じてデータ信号D0を確実に出力する。出力バッファD0の
このスレッショルドは、増幅器19の機能的利得を増大せ
しめたこと、すなわちデータラインを中間電圧にバイア
スしたことによって、一層迅速に到達する。
出力バッファ23は、アクティブである信号＊CASに応
答して信号D0としてその入力上に供給されるデータをク
ロックする。データが一層早めにレディ状態になるの
で、アクティブになる信号＊RASと有効である信号D0と
の間の時間の設計仕様が緩和される。
答して信号D0としてその入力上に供給されるデータをク
ロックする。データが一層早めにレディ状態になるの
で、アクティブになる信号＊RASと有効である信号D0と
の間の時間の設計仕様が緩和される。
ビットライン対56がデータライン対17に結合されてい
る既述の例に関しては、ビットライン46とビットライン
47はアクセスしたメモリセルすなわちメモリセル27の最
適リストアに必要な十分な電圧隔離に到達しない。最適
リストアのためには、一方のビットラインはグランドに
なりそして他方のビットラインはVDDになるべきであ
る。メモリセル27がロジックハイを格納していた場合
は、最適リストアのためにはビットライン47はVDDにあ
るべきである。反対にメモリセル27がロジックロウを格
納していた場合は、最適リストアのためにはビットライ
ン47はグランドにあるべきである。ビットライン46及び
47はデータライン対17に結合されているので十分に隔離
されない。アクセスされていないビットライン対のすべ
ては、選択されていないビットライン上のアクセスされ
たセルが十分にリフレッシュされるように、十分に隔離
される。過去においては、コラムデコーダとロウデコー
ダの両者は同時にディスエーブル状態に設定されてい
た。コラムデコーダをディスエーブルすることによっ
て、選択されたビットラインをデータラインからディカ
ップルしていた。ロウデコーダをディスエーブルするこ
とによって、選択されたワードラインを含みワードライ
ンのすべてをディスエーブルしていた。選択されたワー
ドラインがいったんディスエーブルされると、そのワー
ドラインに沿うメモリセルのリストアは完了する。
る既述の例に関しては、ビットライン46とビットライン
47はアクセスしたメモリセルすなわちメモリセル27の最
適リストアに必要な十分な電圧隔離に到達しない。最適
リストアのためには、一方のビットラインはグランドに
なりそして他方のビットラインはVDDになるべきであ
る。メモリセル27がロジックハイを格納していた場合
は、最適リストアのためにはビットライン47はVDDにあ
るべきである。反対にメモリセル27がロジックロウを格
納していた場合は、最適リストアのためにはビットライ
ン47はグランドにあるべきである。ビットライン46及び
47はデータライン対17に結合されているので十分に隔離
されない。アクセスされていないビットライン対のすべ
ては、選択されていないビットライン上のアクセスされ
たセルが十分にリフレッシュされるように、十分に隔離
される。過去においては、コラムデコーダとロウデコー
ダの両者は同時にディスエーブル状態に設定されてい
た。コラムデコーダをディスエーブルすることによっ
て、選択されたビットラインをデータラインからディカ
ップルしていた。ロウデコーダをディスエーブルするこ
とによって、選択されたワードラインを含みワードライ
ンのすべてをディスエーブルしていた。選択されたワー
ドラインがいったんディスエーブルされると、そのワー
ドラインに沿うメモリセルのリストアは完了する。
最適なリストアを達成するために、コラムデコーダ14
はロウデコーダ13がディスエーブルされる前にディスエ
ーブルされる。以前に選択されたビットライン、すなわ
ち説明の例のビットライン46及び47は、選択されたワー
ドラインすなわちワードライン42がエネーブルされてい
る間に十分隔離される。ワードライン42がエネーブル状
態にあると、選択されたメモリセル27もやはりリストア
される。コラムデコーダ14は、信号＊RASがインアクテ
ィブとなるのに応答してディスエーブルされる。しか
し、ロウデコーダ13は信号＊RASがインアクティブにな
るのに続く所定の遅延時間までディスエーブル状態にな
らない。ロウデコーダ13は、アクティブになる、クロッ
ク16から取り込まれるロウデコーダディスエーブル信号
RDに応答してディスエーブルされる。信号RDは、＊RAS
のインアクティブ状態への切り替え完了の約15ns後にア
クティブになる。このことは、選択されたビットライン
対すなわちビットライン対56がデータライン対すなわち
データライン対17からディカップルされた後約15nsの
間、選択されたワードラインをエネーブル状態に保つ効
果を有する。ビットライン対56がデータライン17からデ
ィカップルされた状態で、センス増幅器33はビットライ
ン46と47の隔離を完了する。ビットライン対17がデータ
ライン対17からディカップルされた後ワードライン42が
エネーブル状態にある15ns以内に、ビットライン46と47
の一方がVDDにもちこまれ、そして他方がグランドにも
ちこまれる。メモリセル27の最適リストアはこのように
して達成される。この最適リストアは、信号＊RASがア
クティブ状態になけれらばならない時間を増大せしめる
ことなく達成される。信号＊RASがアクティブ状態にな
ければならない最小時間期間は、最小アクティブサイク
ルタイムとして知られている。このアクティブサイクル
タイムは、上記のとおりこのリフレッシュ動作によって
影響されない。さらに、このリストア達成に関して信号
＊CASに対する依存性は全然ないものである。カップリ
ングトランジスタ36と37の利得もビットライン上の負荷
効果を減少せしめる目的で減少の必要がない。カップリ
ングトランジスタ36〜39の利得は、メモリセルの適切な
リストアを得る目的で速度の犠牲を必要としない範囲で
選択することができる。
はロウデコーダ13がディスエーブルされる前にディスエ
ーブルされる。以前に選択されたビットライン、すなわ
ち説明の例のビットライン46及び47は、選択されたワー
ドラインすなわちワードライン42がエネーブルされてい
る間に十分隔離される。ワードライン42がエネーブル状
態にあると、選択されたメモリセル27もやはりリストア
される。コラムデコーダ14は、信号＊RASがインアクテ
ィブとなるのに応答してディスエーブルされる。しか
し、ロウデコーダ13は信号＊RASがインアクティブにな
るのに続く所定の遅延時間までディスエーブル状態にな
らない。ロウデコーダ13は、アクティブになる、クロッ
ク16から取り込まれるロウデコーダディスエーブル信号
RDに応答してディスエーブルされる。信号RDは、＊RAS
のインアクティブ状態への切り替え完了の約15ns後にア
クティブになる。このことは、選択されたビットライン
対すなわちビットライン対56がデータライン対すなわち
データライン対17からディカップルされた後約15nsの
間、選択されたワードラインをエネーブル状態に保つ効
果を有する。ビットライン対56がデータライン17からデ
ィカップルされた状態で、センス増幅器33はビットライ
ン46と47の隔離を完了する。ビットライン対17がデータ
ライン対17からディカップルされた後ワードライン42が
エネーブル状態にある15ns以内に、ビットライン46と47
の一方がVDDにもちこまれ、そして他方がグランドにも
ちこまれる。メモリセル27の最適リストアはこのように
して達成される。この最適リストアは、信号＊RASがア
クティブ状態になけれらばならない時間を増大せしめる
ことなく達成される。信号＊RASがアクティブ状態にな
ければならない最小時間期間は、最小アクティブサイク
ルタイムとして知られている。このアクティブサイクル
タイムは、上記のとおりこのリフレッシュ動作によって
影響されない。さらに、このリストア達成に関して信号
＊CASに対する依存性は全然ないものである。カップリ
ングトランジスタ36と37の利得もビットライン上の負荷
効果を減少せしめる目的で減少の必要がない。カップリ
ングトランジスタ36〜39の利得は、メモリセルの適切な
リストアを得る目的で速度の犠牲を必要としない範囲で
選択することができる。
第３図にバイアス回路18の回路図を示す。回路18は、
第１の部分すなわち部分68と、第２の部分すなわち部分
69とを有している。この第１の部分はＮチャンネルトラ
ンジスタ70,71,72,73とＰチャンネルトランジスタ74,7
5,76とによって構成されている。トランジスタ70は、信
号RASを取り込むためのゲート、グランドに接続された
ソース、及びノード71に接続されたドレーンを有してい
る。トランジスタ74は、信号RASを取り込むためのゲー
ト、VDDに接続されたソース、及びノード77に接続され
たドレーンを有している。トランジスタ71は、信号＊CO
Eを取り込むためのゲート、グランドに接続されたソー
ス、及びノード77に接続されたドレーンを有している。
トランジスタ72は、ノード77に接続されたソース、及び
データライン51に接続されたゲートとドレーンを有して
いる。トランジスタ73は、ノード77に接続されたソー
ス、及びデータライン52に接続されたゲートとドレーン
を有している。トランジスタ75は、信号RASを取り込む
ためのゲート、データライン51に接続されたドレーン、
及びVDDに接続されたソースを有している。トランジス
タ76は、信号RASを取り込むためのゲート、データライ
ン52に接続されたドレーン、及びVDDに接続されたソー
スを有している。第２の部分69は、Ｎチャンネルトラン
ジスタ78と79とによって構成されている。トランジスタ
78は、信号＊Ｗを取り込むためのゲート、VDDに接続さ
れたドレーン、及びデータライン51に接続されたソース
を有している。トランジスタ79は、信号＊Ｗを取り込む
ためのゲート、VDDに接続されたドレーン、及びデータ
ライン52に接続されたソースを有している。バイアス回
路18はさらに、信号＊RASに対する相補信号として発生
する信号RASを取り込むための第１の入力と信号＊COEを
取り込むための第２の入力、及び信号RCOEをもたらす出
力を有するNANDゲート90を具備している。第３図はさら
に、カップリングトランジスタ36と37、ビットライン46
と47、及びセンス増幅器33を示している。センス増幅器
33は、Ｎチャンネルトランジスタ82と83とから成るＮチ
ャンネル増幅器81、Ｐチャンネルトランジスタ85と86と
から成るＰチャンネル増幅器84、及びＰチャンネルクロ
ック用トランジスタ87とから構成されている。交差結合
Ｐチャンネル増幅器と並列の交差結合Ｎチャンネル増幅
器を有するセンス増幅器33の構成はCMOSセンス増幅器に
関して一般的なものである。センス増幅器33は、クロッ
ク回路21からの信号CL1とCL2によってクロックされるよ
うに示してある。カップリングトランジスタ36と37はコ
ラムデコーダ14からのコラムデコーダ信号CD1によって
クロックされるように示してある。
第１の部分すなわち部分68と、第２の部分すなわち部分
69とを有している。この第１の部分はＮチャンネルトラ
ンジスタ70,71,72,73とＰチャンネルトランジスタ74,7
5,76とによって構成されている。トランジスタ70は、信
号RASを取り込むためのゲート、グランドに接続された
ソース、及びノード71に接続されたドレーンを有してい
る。トランジスタ74は、信号RASを取り込むためのゲー
ト、VDDに接続されたソース、及びノード77に接続され
たドレーンを有している。トランジスタ71は、信号＊CO
Eを取り込むためのゲート、グランドに接続されたソー
ス、及びノード77に接続されたドレーンを有している。
トランジスタ72は、ノード77に接続されたソース、及び
データライン51に接続されたゲートとドレーンを有して
いる。トランジスタ73は、ノード77に接続されたソー
ス、及びデータライン52に接続されたゲートとドレーン
を有している。トランジスタ75は、信号RASを取り込む
ためのゲート、データライン51に接続されたドレーン、
及びVDDに接続されたソースを有している。トランジス
タ76は、信号RASを取り込むためのゲート、データライ
ン52に接続されたドレーン、及びVDDに接続されたソー
スを有している。第２の部分69は、Ｎチャンネルトラン
ジスタ78と79とによって構成されている。トランジスタ
78は、信号＊Ｗを取り込むためのゲート、VDDに接続さ
れたドレーン、及びデータライン51に接続されたソース
を有している。トランジスタ79は、信号＊Ｗを取り込む
ためのゲート、VDDに接続されたドレーン、及びデータ
ライン52に接続されたソースを有している。バイアス回
路18はさらに、信号＊RASに対する相補信号として発生
する信号RASを取り込むための第１の入力と信号＊COEを
取り込むための第２の入力、及び信号RCOEをもたらす出
力を有するNANDゲート90を具備している。第３図はさら
に、カップリングトランジスタ36と37、ビットライン46
と47、及びセンス増幅器33を示している。センス増幅器
33は、Ｎチャンネルトランジスタ82と83とから成るＮチ
ャンネル増幅器81、Ｐチャンネルトランジスタ85と86と
から成るＰチャンネル増幅器84、及びＰチャンネルクロ
ック用トランジスタ87とから構成されている。交差結合
Ｐチャンネル増幅器と並列の交差結合Ｎチャンネル増幅
器を有するセンス増幅器33の構成はCMOSセンス増幅器に
関して一般的なものである。センス増幅器33は、クロッ
ク回路21からの信号CL1とCL2によってクロックされるよ
うに示してある。カップリングトランジスタ36と37はコ
ラムデコーダ14からのコラムデコーダ信号CD1によって
クロックされるように示してある。
信号RASがロジックロウにおいてインアクティブであ
りメモリ10がインアクティブサイクルにあることを示し
ているときは、トランジスタ75と76はデータライン51と
52をVDDにプリチャージし、そしてトランジスタ74はノ
ード77をVDDにプリチャージする。信号RASがインアクテ
ィブであるときは、トランジスタ70は導通していない。
アクティブサイクル時、信号＊RASがロジックロウに切
り替わるのに応答して信号RASはロジックロウにおいて
アクティブ状態になる。トランジスタ70が導通になると
トランジスタ74と75と76は非導通になる。信号＊RASの
アクティブ化に応答して信号RCOEはロジックハイに切替
わる。信号RCOEがロジックハイである間、トランジスタ
71は導通となる。メモリ10が、信号＊Ｗがロジックハイ
であることによって示される読取りモードにあるとき
は、トランジスタ78と79は導通となる。トランジスタ71
は、トランジスタ72と73の利得に関して比較的に高い利
得に選択されている。トランジスタ71はこれによってノ
ード77をグランドに非常に近い電位に引き込む。データ
ライン51と52は、VDDから（1/2）VDDよりも数1/10ボル
ト高い所定のバイアス電位に向かって放電を開始する。
この所定のバイアス電位は、トランジスタ78,79,72,73,
及び71の利得を選択することによって得られる。トラン
ジスタ78と72は、データライン51上にバイアス電位を設
定するための抵抗分割器を形成している。トランジスタ
79と73は、データライン52上にバイアス電位を設定する
ための抵抗分割器を形成している。所望のバイアス電位
は、トランジスタ72に対するトランジスタ78の利得と、
トランジスタ73に対するトランジスタ79の利得の比を選
択することによって得られる。放電の割合は、トランジ
スタ72と73の利得及びデータライン51と52の容量に主と
して関係する。データライン51と52は非常に長いので高
容量性である。トランジスタ72と73は、時間信号＊COE
がロジックロウに切り替わる前にデータライン51と52が
（1/2）VDDより数1/10ボルト高い所望のバイアスレベル
に放電されるような利得を有する。信号＊COEは、信号
＊RASがロジックロウに切替わるのに所定時間遅れてロ
ジックロウに切替わる。信号＊COEはロジックロウに切
替わり、コラムデコーダ14に作用して１対のビットライ
ンをデータライン51と52に結合せしめる。バイアス回路
18は、選択されたビットラインがそこに接続される前に
データライン51と52の制御を解放するべきである。信号
RCOEはこの目的のために便宜的に生成されている。信号
RCOEを使用することによって、データがビットラインに
結合される直前にバイアス回路18の第２の部分68をディ
スエーブルすることができる。このことは、データライ
ン51と52が所望のバイアスからドリフトするために使用
できる時間を最小化するように、データライン51と52の
制御をあまりにも早急に解放しない利点をもたらしてい
る。トランジスタ70はアクティブサイクルの全期間にわ
たって導通状態を保ち、ノード77が非所望の電圧にドリ
フトすることを防止する。CMOSにおいては、可能性があ
るラッチアップ問題に起因するノードの浮動を防止する
ことが特に望ましい。
りメモリ10がインアクティブサイクルにあることを示し
ているときは、トランジスタ75と76はデータライン51と
52をVDDにプリチャージし、そしてトランジスタ74はノ
ード77をVDDにプリチャージする。信号RASがインアクテ
ィブであるときは、トランジスタ70は導通していない。
アクティブサイクル時、信号＊RASがロジックロウに切
り替わるのに応答して信号RASはロジックロウにおいて
アクティブ状態になる。トランジスタ70が導通になると
トランジスタ74と75と76は非導通になる。信号＊RASの
アクティブ化に応答して信号RCOEはロジックハイに切替
わる。信号RCOEがロジックハイである間、トランジスタ
71は導通となる。メモリ10が、信号＊Ｗがロジックハイ
であることによって示される読取りモードにあるとき
は、トランジスタ78と79は導通となる。トランジスタ71
は、トランジスタ72と73の利得に関して比較的に高い利
得に選択されている。トランジスタ71はこれによってノ
ード77をグランドに非常に近い電位に引き込む。データ
ライン51と52は、VDDから（1/2）VDDよりも数1/10ボル
ト高い所定のバイアス電位に向かって放電を開始する。
この所定のバイアス電位は、トランジスタ78,79,72,73,
及び71の利得を選択することによって得られる。トラン
ジスタ78と72は、データライン51上にバイアス電位を設
定するための抵抗分割器を形成している。トランジスタ
79と73は、データライン52上にバイアス電位を設定する
ための抵抗分割器を形成している。所望のバイアス電位
は、トランジスタ72に対するトランジスタ78の利得と、
トランジスタ73に対するトランジスタ79の利得の比を選
択することによって得られる。放電の割合は、トランジ
スタ72と73の利得及びデータライン51と52の容量に主と
して関係する。データライン51と52は非常に長いので高
容量性である。トランジスタ72と73は、時間信号＊COE
がロジックロウに切り替わる前にデータライン51と52が
（1/2）VDDより数1/10ボルト高い所望のバイアスレベル
に放電されるような利得を有する。信号＊COEは、信号
＊RASがロジックロウに切替わるのに所定時間遅れてロ
ジックロウに切替わる。信号＊COEはロジックロウに切
替わり、コラムデコーダ14に作用して１対のビットライ
ンをデータライン51と52に結合せしめる。バイアス回路
18は、選択されたビットラインがそこに接続される前に
データライン51と52の制御を解放するべきである。信号
RCOEはこの目的のために便宜的に生成されている。信号
RCOEを使用することによって、データがビットラインに
結合される直前にバイアス回路18の第２の部分68をディ
スエーブルすることができる。このことは、データライ
ン51と52が所望のバイアスからドリフトするために使用
できる時間を最小化するように、データライン51と52の
制御をあまりにも早急に解放しない利点をもたらしてい
る。トランジスタ70はアクティブサイクルの全期間にわ
たって導通状態を保ち、ノード77が非所望の電圧にドリ
フトすることを防止する。CMOSにおいては、可能性があ
るラッチアップ問題に起因するノードの浮動を防止する
ことが特に望ましい。
ビットライン46と47のごときビットライン対がデータ
ライン51と52に結合されると、センス増幅器33によって
生じたデータは、データライン51と52の隔離を開始す
る。Ｎチャンネルトランジスタ82と83は増幅の前段にお
いて、その傾向がデータラインが低い電圧においてバイ
アスされるように働く点で、最大の効果を有する。トラ
ンジスタ78と79は、Ｎチャンネルトランジスタ82と83の
電流引き込みを整合させるため導通状態に保持される。
この結果としてビットライン51と52の隔離は所望のバイ
アス電圧の近くを中心として行なわれる。隔離の割合は
トランジスタ78と79を導通状態に保持することによって
著しく影響を受けないが隔離の中心点は影響を受ける。
この結果、増幅器19は高利得バイアス領域に保持され
る。
ライン51と52に結合されると、センス増幅器33によって
生じたデータは、データライン51と52の隔離を開始す
る。Ｎチャンネルトランジスタ82と83は増幅の前段にお
いて、その傾向がデータラインが低い電圧においてバイ
アスされるように働く点で、最大の効果を有する。トラ
ンジスタ78と79は、Ｎチャンネルトランジスタ82と83の
電流引き込みを整合させるため導通状態に保持される。
この結果としてビットライン51と52の隔離は所望のバイ
アス電圧の近くを中心として行なわれる。隔離の割合は
トランジスタ78と79を導通状態に保持することによって
著しく影響を受けないが隔離の中心点は影響を受ける。
この結果、増幅器19は高利得バイアス領域に保持され
る。
多くの所望の利点をもたらす電圧範囲はかなり広い。
主たる所望事項は、バイアス電圧を２次増幅器すなわち
増幅器19の最大利得領域におくことであり、この領域は
VDDの30％から70％の範囲にある。他のアプローチは、
ビットラインの等化に使用したものとほとんど同じであ
る。データライン51と52は、VDDとグランドの間に完全
に隔離可能となり、次に概ね（1/2）VDDに等化され、そ
してさらにビットライン対が結合される直前に解放され
る。回路18は、メモリ装置10の作動にすでに必要とされ
ているもの以外の付加的なタイミング信号を必要としな
い。そのうえ、回路18はビットライン上のバイアス電圧
を整合せしめる好条件を提供している。
主たる所望事項は、バイアス電圧を２次増幅器すなわち
増幅器19の最大利得領域におくことであり、この領域は
VDDの30％から70％の範囲にある。他のアプローチは、
ビットラインの等化に使用したものとほとんど同じであ
る。データライン51と52は、VDDとグランドの間に完全
に隔離可能となり、次に概ね（1/2）VDDに等化され、そ
してさらにビットライン対が結合される直前に解放され
る。回路18は、メモリ装置10の作動にすでに必要とされ
ているもの以外の付加的なタイミング信号を必要としな
い。そのうえ、回路18はビットライン上のバイアス電圧
を整合せしめる好条件を提供している。
従来のNMOS DRAMのメモリセルがアクセスされかつ対
応するデータの出力が完了すると、DRAMはインアクティ
ブサイクルに移行しこの間にビットラインのプリチャー
ジが通常の場合行なわれる。このインアクティブサイク
ルもプリチャージサイクルとして周知のものである。プ
リチャージがインアクティブサイクル中に起るので、実
行されるべきリフレッシュ処理はすべてこのサイクルの
アクティブ部分で実施されなければならなかった。従っ
て、リフレッシュはアクティブサイクルに必要な時間の
一部であった。第１図のメモリ10のごときCMOS DRAMに
おいては、プリチャージ作用がインアクティブサイクル
まで残らないように、ビットラインはアクティブサイク
ルの初めの部分において中間電圧で等化される。インア
クティブサイクルは事実上無関係なほど短いものであ
る。従って、リストアを完了させるべくインアクティブ
サイクルに付加された短い時間はユーザにとって重要な
ものではない。
応するデータの出力が完了すると、DRAMはインアクティ
ブサイクルに移行しこの間にビットラインのプリチャー
ジが通常の場合行なわれる。このインアクティブサイク
ルもプリチャージサイクルとして周知のものである。プ
リチャージがインアクティブサイクル中に起るので、実
行されるべきリフレッシュ処理はすべてこのサイクルの
アクティブ部分で実施されなければならなかった。従っ
て、リフレッシュはアクティブサイクルに必要な時間の
一部であった。第１図のメモリ10のごときCMOS DRAMに
おいては、プリチャージ作用がインアクティブサイクル
まで残らないように、ビットラインはアクティブサイク
ルの初めの部分において中間電圧で等化される。インア
クティブサイクルは事実上無関係なほど短いものであ
る。従って、リストアを完了させるべくインアクティブ
サイクルに付加された短い時間はユーザにとって重要な
ものではない。
（発明の効果） 以上の説明のとおり、本発明のDRAMリストア手法によ
れば、データラインからビットラインがディカップルさ
れてから所定の時間の間ワードラインをエネーブル状態
に保つことによって、メモリセルの十分なリフレッシュ
を行なうことができ、ダイナミックランダムアクセスメ
モリの作動速度を増大させることができる。
れば、データラインからビットラインがディカップルさ
れてから所定の時間の間ワードラインをエネーブル状態
に保つことによって、メモリセルの十分なリフレッシュ
を行なうことができ、ダイナミックランダムアクセスメ
モリの作動速度を増大させることができる。
第１図は本発明の好ましい実施例に基づくメモリ装置の
ブロック回路図、 第２図は従来のCMOS2次増幅器の利得特性を示すグラ
フ、そして 第３図は本発明の好ましい実施例に基づく第１図のメモ
リ装置のデータラインをバイアスするための回路を示す
電気回路図である。 10:メモリ装置、17:データライン対、41〜44:ワードラ
イン、56,57:ビットライン対、68:バイアス回路18の第
１の部分、69:バイアス回路18の第２の部分、70〜73:N
チャンネルトランジスタ、74〜76:Pチャンネルトランジ
スタ、77:ノード、81:Nチャンネル増幅器、84:Pチャン
ネル増幅器。
ブロック回路図、 第２図は従来のCMOS2次増幅器の利得特性を示すグラ
フ、そして 第３図は本発明の好ましい実施例に基づく第１図のメモ
リ装置のデータラインをバイアスするための回路を示す
電気回路図である。 10:メモリ装置、17:データライン対、41〜44:ワードラ
イン、56,57:ビットライン対、68:バイアス回路18の第
１の部分、69:バイアス回路18の第２の部分、70〜73:N
チャンネルトランジスタ、74〜76:Pチャンネルトランジ
スタ、77:ノード、81:Nチャンネル増幅器、84:Pチャン
ネル増幅器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルース・エル・モートン アメリカ合衆国テキサス州 78681、ラウ ンド・ロック、グレート・オークス・コー ブ1002 (56)参考文献 特開 昭57−212690（ＪＰ，Ａ) 特開 昭59−229790（ＪＰ，Ａ) 特開 昭53−8528（ＪＰ，Ａ) 特開 昭59−188882（ＪＰ，Ａ)
Claims (3)
- 【請求項１】ダイナミックランダムアクセスメモリ装置
であって： 複数のビットライン； 前記複数のビットラインと交差する複数のワードライ
ン； ビットラインとワードラインとの交差部にそれぞれ存在
して、対応するワードラインのエネーブルに応答して内
部に格納しているデータを表わす信号を対応するビット
ラインに供給する複数のリフレッシュ可能なメモリセ
ル； ロウアドレスの受信に応答して選択されたワードライン
をエネーブルにし、ロウディスエーブル信号の受信に応
答してワードラインのすべてをディスエーブルにするロ
ウデコーダ手段； 対応するビットラインにそれぞれ結合され、対応するビ
ットラインとエネーブルされたワードラインとに接続さ
れたメモリセルから供給されたビットライン上の信号を
増幅する複数のセンス増幅器； センス増幅器のエネーブル後にコラムアドレスの受信に
応答して共通データラインに選択されたビットラインを
供給し、当該メモリ装置のアクティブ／インアクティブ
・サイクルを制御するクロック信号がインアクティブへ
の移行を指示したことに応答して共通データラインから
選択ビットラインをディカップルするコラムデコーダ手
段； 共通データラインに接続され、選択ビットラインから共
通データラインに結合された信号を増幅する２次増幅
器；および 前記クロック信号に応答し、前記クロック信号のインア
クティブへの移行の指示から十分な期間経過後にロウデ
ィスエーブル信号を発生し、前記コラムデコーダ手段が
前記ロウディスエーブル信号の発生前にディスエーブル
されることを保証する、タイミング制御手段； を具備し、 前記リフレッシュ可能なメモリセルは、前記クロック信
号に応答した前記コラムデコーダ手段のディスエーブル
後にリフレッシュ動作を行うことを特徴とするダイナミ
ックランダムアクセスメモリ装置。 - 【請求項２】前記クロック信号がアクティブ・サイクル
を指示することに応答してビットラインを所定の電圧に
設定するビットラインプリチャージ手段を具備する特許
請求の範囲第１項に記載のメモリ装置。 - 【請求項３】前記２次増幅器は電源電圧を取り込むため
第１および第２の電源供給端子に接続され；さらに コラムデコーダ手段が選択ビットラインを共通データラ
インに結合する前に、前記第１および第２の電源供給端
子間に供給された電圧の中間の電圧にデータラインをバ
イアスするバイアス手段； を具備する特許請求の範囲第１項に記載のメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/784,449 US4710902A (en) | 1985-10-04 | 1985-10-04 | Technique restore for a dynamic random access memory |
| US784449 | 1985-10-04 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7218278A Division JP2626636B2 (ja) | 1985-10-04 | 1995-08-04 | ダイナミックランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288197A JPS6288197A (ja) | 1987-04-22 |
| JPH081749B2 true JPH081749B2 (ja) | 1996-01-10 |
Family
ID=25132478
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234723A Expired - Lifetime JPH081749B2 (ja) | 1985-10-04 | 1986-10-03 | ダイナミックランダムアクセスメモリ装置 |
| JP7218278A Expired - Lifetime JP2626636B2 (ja) | 1985-10-04 | 1995-08-04 | ダイナミックランダムアクセスメモリ装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7218278A Expired - Lifetime JP2626636B2 (ja) | 1985-10-04 | 1995-08-04 | ダイナミックランダムアクセスメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4710902A (ja) |
| JP (2) | JPH081749B2 (ja) |
| KR (1) | KR920011042B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194592A (ja) * | 1987-10-06 | 1989-04-13 | Fujitsu Ltd | 半導体メモリ |
| US5142637A (en) * | 1988-11-29 | 1992-08-25 | Solbourne Computer, Inc. | Dynamic video RAM incorporating single clock random port control |
| USRE35680E (en) * | 1988-11-29 | 1997-12-02 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating on chip vector/image mode line modification |
| WO1990014626A1 (en) * | 1989-05-15 | 1990-11-29 | Dallas Semiconductor Corporation | Systems with data-token/one-wire-bus |
| JPH0430388A (ja) * | 1990-05-25 | 1992-02-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
| US5077693A (en) * | 1990-08-06 | 1991-12-31 | Motorola, Inc. | Dynamic random access memory |
| JP2664843B2 (ja) * | 1992-09-22 | 1997-10-22 | 株式会社東芝 | マルチポートメモリ |
| US5424985A (en) * | 1993-06-30 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Compensating delay element for clock generation in a memory device |
| JP2725597B2 (ja) * | 1994-05-25 | 1998-03-11 | 株式会社日立製作所 | 半導体記憶装置 |
| KR100214462B1 (ko) * | 1995-11-27 | 1999-08-02 | 구본준 | 반도체메모리셀의 라이트 방법 |
| US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US8190808B2 (en) | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| US4334293A (en) * | 1978-07-19 | 1982-06-08 | Texas Instruments Incorporated | Semiconductor memory cell with clocked voltage supply from data lines |
| US4543501A (en) * | 1978-09-22 | 1985-09-24 | Texas Instruments Incorporated | High performance dynamic sense amplifier with dual channel grounding transistor |
| US4293932A (en) * | 1980-02-11 | 1981-10-06 | Texas Instruments Incorporated | Refresh operations for semiconductor memory |
| DE3009872C2 (de) * | 1980-03-14 | 1984-05-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Regenerieren von in einem dynamischen MOS-Speicher gespeicherten Daten unter Berücksichtigung von Schreib- und Lesezyklen und Schaltungsanordnung zur Durchführung des Verfahrens |
| JPS601712B2 (ja) * | 1980-12-04 | 1985-01-17 | 株式会社東芝 | 半導体記憶装置 |
| JPS57212690A (en) * | 1981-06-24 | 1982-12-27 | Hitachi Ltd | Dynamic mos memory device |
| US4477886A (en) * | 1982-02-26 | 1984-10-16 | Fairchild Camera & Instrument Corporation | Sense/restore circuit for dynamic random access memory |
| JPS5958689A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59188882A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH0762958B2 (ja) * | 1983-06-03 | 1995-07-05 | 株式会社日立製作所 | Ｍｏｓ記憶装置 |
| JPS59229790A (ja) * | 1984-05-07 | 1984-12-24 | Hitachi Ltd | 半導体記憶装置 |
-
1985
- 1985-10-04 US US06/784,449 patent/US4710902A/en not_active Expired - Lifetime
-
1986
- 1986-10-03 JP JP61234723A patent/JPH081749B2/ja not_active Expired - Lifetime
- 1986-10-04 KR KR1019860008322A patent/KR920011042B1/ko not_active IP Right Cessation
-
1995
- 1995-08-04 JP JP7218278A patent/JP2626636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920011042B1 (ko) | 1992-12-26 |
| JP2626636B2 (ja) | 1997-07-02 |
| JPH08212780A (ja) | 1996-08-20 |
| KR870004448A (ko) | 1987-05-09 |
| JPS6288197A (ja) | 1987-04-22 |
| US4710902A (en) | 1987-12-01 |
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| JPH04219691A (ja) | 半導体メモリ装置 |
Legal Events
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