KR870004448A - Dram 복원 시스템 - Google Patents

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KR870004448A
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에이취 펠리 3세 페리
엘 · 머튼 브루스
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빈센트 죠셉 로니
모토로라 인코포레이티드
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Abstract

내용 없음

Description

DRAM 복원 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 양호한 실시에에 따르는 메모리의 블럭 다이어그램과 회로 다이어그램의 연결도.
제2도는 종래의 CMOS 제2증폭기의 이득플롯.
제3도는 본 발명의 양호한 실시예에 따르는 제1도의 메모리의 데이타 라인을 바이어스 시키기 위한 회로의 회로 다이어그램.
도면의 주요부분에 대한 부호의 설명
10:메모리, 11:어드레스 버퍼 회로, 13:행 디코더, 14:열 디코더, 16:클럭 회로, 17:데이타 라인쌍, 18:데이타 라인 바이어스 회로, 19:제2증폭기, 21:감지 증폭기 클럭 회로, 22:열 인에이블 발생기, 23:출력 버퍼.

Claims (7)

  1. 다수의 비트 라인과; 다수의 비트라인과 교차하는 다수의 워드 라인과; 각각의 비트 라인과 워드라인의 교차점에 결합되며, 워드 라인에 응답하여 결합되고 인에이블되어 결합되도록 비트라인에 기억된 데이타를 나타내는 신호를 제공하는 다수의 갱생 가능한 메모리 셀; 각각의 비트 라인에 결합되며 각각의 비트 라인에 결합된 메모리 셀에 의해 제공된 신호를 증폭하기 위한 다수의 감지 증폭기와; 결합된 신호를 증폭하기 위하여 데이타 라인에 결합된 제2증폭기를 구비하는 메모리에 있어서, 비트 라인이 인에이블된 워드라인에 결합된 메모리 셀내에 기억된 데이타를 나타내는 신호를 발생하도록 선택된 워드라인을 인에이블 시키는 단계와, 선택된 비트라인상의 신호를 데이타 라인에 커플링시키는 단계와, 데이타 라인에 결합된신호를 제2증폭기를 증폭시키는 단계와, 선택된 비트 라인상의 신호를 데이타 라인으로부터 디커플링시키는 단계와, 선택된 비트 라인상의 신호를 증폭시키는 단계와, 선택된 감지 증폭기가 데이타 라인으로부터 디커플되어진 후 선정된 시간동안 선택된 워드 라인을 디스에이블링시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀내의 데이타를 복원시키기 위한 방법.
  2. 제1항에 있어서, 전력 공급 전압을 제2증폭기에 인가시키는 단계와, 데이타 라인을 제2증폭기에 인가된 전력공급전압 중간의 전압으로 바이어싱시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀내의 데이타를 복원시키기 위한 방법.
  3. 제1항에 있어서, 전력 공급 전압을 제2증폭기에 인가시키는 단계와, 데이타 라인을 제2증폭기에 인가된 전력 공급전압의 30퍼센트와 70퍼센트 사이의 전압으로 바이어싱시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀내의 데이타를 복원시키기 위한 방법.
  4. 다수의 비트라인과; 다수의 비트라인과 교차하는 다수의 워드라인과; 비트 라인과 워드 라인의 각각의 교점에 위치하며, 인에이블되는 각각의 워드라인에 응답하여 기억된 데이타를 표시하는 각각의 비트 라인에 신호를 제공하는 다수의 갱생가능한 메모리 셀과; 행 어드레스를 수신 응답하여 선택된 워드라인을 인에이블링 시키고, 행 디스에이블 신호를 수신응답하여 모든 워드 라인을 디스에이블링 시키기 위한 행 디코더 수단과; 각각의 비트 라인에 결합되며, 각각의 비트라인과 인에이블된 워드 라인에 결합된 메모리 셀에 의해 제공된 각각의 비트 라인상의 신호를 각각 증폭시키기 위한 다수의 감지 증폭기와; 열 어드레스를 수신 응답하여 공통 데이타 라인으로 선택된 비트 라인을 커플링 시키고, 클럭신호에 응답하여 공통 데이타 라인으로부터 선택된 비트 라인을 디커플링시키기 위한 열 디코더 수단과; 공통데이타 라인에 결합되며, 공통 데이타 라인에 결합된 신호를 선택된 비트 라인으로부터 증폭시키기 위한 제2감지 증폭기와; 클럭 신호에 응답하여, 열 디코더 수단이 공통데이타 라인으로부터 선택된 비트 라인을 디커플한 후 선정된 시간 지속기간동안 행 디스에이블 신호를 발생시키기 위한 클럭 수단을 구비하는 것을 특징으로 하는 동적랜덤 엑세스 메모리.
  5. 제4항에 있어서, 비트라인을 활성화되는 제1외부적으로 발생된 클럭 신호에 응답하여 선정된 전압으로 세팅시키기 위한 비트 라인 사전 충전 수단을 더 구비하는 것을 특징으로 하는 동적 랜덤 엑세스 메모리.
  6. 제4항에 있어서, 상기 제2증폭기가 전력 공급 전압을 수신하기 위하여 제1 및 제2전력 공급 단자에 결합되는 것을 특징으로 하는 동적 랜덤 엑세스 메모리.
  7. 제6항에 있어서, 데이타 라인을 열 디코더 수단이 선택된 비트 라인을 공통 데이타 라인으로 커플링 시키기 이전에, 제1전력 공급 단자와 제2전력 공급 단자 사이에 공급된 전압 중간의 전압으로 바이어싱시키기 위한 바이어스 수단을 더 구비하는 것을 특징으로 하는 동적 랜덤 엑세스 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860008322A 1985-10-04 1986-10-04 Dram 복원 시스템 KR920011042B1 (ko)

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US784,449 1985-10-04
US784449 2004-02-23

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