JPS59229790A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59229790A JPS59229790A JP59089448A JP8944884A JPS59229790A JP S59229790 A JPS59229790 A JP S59229790A JP 59089448 A JP59089448 A JP 59089448A JP 8944884 A JP8944884 A JP 8944884A JP S59229790 A JPS59229790 A JP S59229790A
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- JP
- Japan
- Prior art keywords
- common data
- data line
- memory cell
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置忙関するものである。
半導体記憶装置において極めて重要なことは情報伝達の
速度を高くすることである。ところで、従来における半
導体記憶装置例えば第７図に示す半導体記憶装置におい
てはコモンデータ線が全メモリ領域に連なることからコ
モンデータ線に寄生する容量ＣｃＤが極めて大きくなり
、必然的にこのＣｃＤＶＣ，蓄積されたプリチャージ電
荷を引き抜くに要する時間が長くなり、その結果、情報
伝達速度が遅くなるという問題があった。
速度を高くすることである。ところで、従来における半
導体記憶装置例えば第７図に示す半導体記憶装置におい
てはコモンデータ線が全メモリ領域に連なることからコ
モンデータ線に寄生する容量ＣｃＤが極めて大きくなり
、必然的にこのＣｃＤＶＣ，蓄積されたプリチャージ電
荷を引き抜くに要する時間が長くなり、その結果、情報
伝達速度が遅くなるという問題があった。
また、上記側においてはＭＩＳ−ＩＣ用レベル（例えば
１２■）をＴＴＬレベル（例えば５Ｖ）に変換するため
に複雑なＴＴＬレベル出力用変換回路（インターフェイ
ス）を用い、メモリセルから読み出された信号がＴＴＬ
レベルの信号に変換されてデータアウトされるまでの段
数が多く、それが情報伝達に遅延の生じる一つの原因と
なった。
１２■）をＴＴＬレベル（例えば５Ｖ）に変換するため
に複雑なＴＴＬレベル出力用変換回路（インターフェイ
ス）を用い、メモリセルから読み出された信号がＴＴＬ
レベルの信号に変換されてデータアウトされるまでの段
数が多く、それが情報伝達に遅延の生じる一つの原因と
なった。
本発明はこれらの問題を解決すべくなされたもので、情
報伝達速度を高くすることを目的とするものである。
報伝達速度を高くすることを目的とするものである。
上記目的を達成するための本発明の一実施態様は、コモ
ンデータ線にスイッチング用ＭＩＳＦＥＴを配置するこ
とによりメモリアレイを複数の領域に分割し、上記スイ
ッチング用ＭＩＳＦＥＴをアドレス信号に基づいて制御
することにより、所望のコモンデータ線を択一的に選択
し、メインアンプに接続し、データアウトするようにし
てなる半導体記憶装置にあります。
ンデータ線にスイッチング用ＭＩＳＦＥＴを配置するこ
とによりメモリアレイを複数の領域に分割し、上記スイ
ッチング用ＭＩＳＦＥＴをアドレス信号に基づいて制御
することにより、所望のコモンデータ線を択一的に選択
し、メインアンプに接続し、データアウトするようにし
てなる半導体記憶装置にあります。
なお、選択回路を設けることにより、メモリアレイを複
数の領域に分割することに関しては、本願の先願である
特願昭５２−１１１３４１号に示されている。
数の領域に分割することに関しては、本願の先願である
特願昭５２−１１１３４１号に示されている。
以下本発明を実施例により詳細に説明する。
第１図は本発明の一実施例を示すものである。
Ｍ、〜Ｍ、によって構成される回路はＭＩＳＩＣレベル
をＴＴＬレベル姉変換スルインターフェイスを駆動する
回路で、メインセンスアンプ駆動パルスφが印加された
ときのみ駆動する。この回路の入力側には■ｍ１及び７
ｍ２並びにコモンデーター線■Ｃ１，■ｏ２がスイッチ
ング用ＭＩ ＳＦＥＴＭｍ １Ｍ９を介して接続され
ている。そして、Ｍ２とＭ８の接続点からｄｏが、Ｍ４
とＭ、の接続点からｄｏが出力され、Ｍｅ ９Ｍ？で
構成されたレベル変換用相補型インバータに印加される
。この相補型インバータの電源電圧レベルはＴＴＬ回路
の電源電圧であるＶＣＣレベルにする。これによって出
力信号のレベルはｄ。がロウのときには例えば５■、ｄ
ｏがハイのときにはＯＶ、ｄｏ、ｄｏの双方がロウのと
きにはフローティングとなる。
をＴＴＬレベル姉変換スルインターフェイスを駆動する
回路で、メインセンスアンプ駆動パルスφが印加された
ときのみ駆動する。この回路の入力側には■ｍ１及び７
ｍ２並びにコモンデーター線■Ｃ１，■ｏ２がスイッチ
ング用ＭＩ ＳＦＥＴＭｍ １Ｍ９を介して接続され
ている。そして、Ｍ２とＭ８の接続点からｄｏが、Ｍ４
とＭ、の接続点からｄｏが出力され、Ｍｅ ９Ｍ？で
構成されたレベル変換用相補型インバータに印加される
。この相補型インバータの電源電圧レベルはＴＴＬ回路
の電源電圧であるＶＣＣレベルにする。これによって出
力信号のレベルはｄ。がロウのときには例えば５■、ｄ
ｏがハイのときにはＯＶ、ｄｏ、ｄｏの双方がロウのと
きにはフローティングとなる。
Ｍ□〜Ｍ１ｇによって構成される回路はメインセンスア
ンプであり、Ｍ□、ＭＢ２で構成されたインバータとＭ
ｌｇ 、 ＭＢ２で構成されたインバータとを所謂たす
きがけに接続したもので、■ｍ１．■ｍ２の僅かなレベ
ル差を検出し、増幅する機能を有する。
ンプであり、Ｍ□、ＭＢ２で構成されたインバータとＭ
ｌｇ 、 ＭＢ２で構成されたインバータとを所謂たす
きがけに接続したもので、■ｍ１．■ｍ２の僅かなレベ
ル差を検出し、増幅する機能を有する。
Ｍ８〜Ｍ、□はスイッチング用ＭＩＳＦＥＴである。本
実施例においては１つの半導体記憶チップにおけるメモ
リアレイは６４行、６４列のマトリック配列されたセル
からなり、各列に必要なメインセンスアンプを行の中央
部に配置した構成をとるものであり、ＭＩＳＦＥＴＭ８
、Ｍ、の左側においては０〜３１行までの３２Ｘ６４
のメモリセルが、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ＋ｏ ９
Ｍｕの右側においては３２〜６３行までの３２Ｘ６４の
メモリセルカ位置する。
実施例においては１つの半導体記憶チップにおけるメモ
リアレイは６４行、６４列のマトリック配列されたセル
からなり、各列に必要なメインセンスアンプを行の中央
部に配置した構成をとるものであり、ＭＩＳＦＥＴＭ８
、Ｍ、の左側においては０〜３１行までの３２Ｘ６４
のメモリセルが、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ＋ｏ ９
Ｍｕの右側においては３２〜６３行までの３２Ｘ６４の
メモリセルカ位置する。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ＋＋ 、 ＭｅはＭＩ９
〜Ｍ２□で構成された回路により制御される。これはメ
インセンスアンプ駆動信号φとアドレス信号ａｌｌの反
転信号ａｌｌとの二つの信号を入力とするＮＯＲ回路で
、負荷ＭＩＳＦＥＴ、、にはチップ系エネーブル信号Ｃ
Ｅを反転したＣＥ（メモリセルに対するプリチャージに
使用される）が印加される。アドレス信号ａｌｌはこの
実施例においては行０〜３１を選択する信号である。そ
れ以外のアドレス信号を使用するとある一つのメモリセ
ルが選択されたにも拘らず、そのメモリセルに記憶され
た情報を伝達するコモ／データ線がスイッチング用ＭＩ
Ｓ ＦＥＴにより遮断され、メインセンスアンプに情
報を伝達することができないということになる。同様に
、ＭＩＳＦＥＴＭ、。２Ｍ１．はＭ２．〜Ｍ２４で構成
された回路により制御される。これはφとアドレス信号
ａｌｌとを入力とするＮＯＲ回路で、負荷ＭＩＳＦ Ｅ
Ｔ Ｍ ｔｔにはＣＥが印加される。上記アドレス信
号は行３２〜６３を選択する信号である。また、Ｍ、、
、Ｍ、４に印加される信号φによって微小信号がメイン
センスアンプに伝達されたときにスイッチングＭ ＯＳ
Ｍｅ ９Ｍｅ （またはＭ、ｏ 、 Ｍｕ ）が
ＯＦＦとなり、コモンデータ線容量がメインセンスアン
プの負荷になるのを防止している。これＫよってメイン
センスアンプの反転速度が速くなり、高速化がはかれる
。
〜Ｍ２□で構成された回路により制御される。これはメ
インセンスアンプ駆動信号φとアドレス信号ａｌｌの反
転信号ａｌｌとの二つの信号を入力とするＮＯＲ回路で
、負荷ＭＩＳＦＥＴ、、にはチップ系エネーブル信号Ｃ
Ｅを反転したＣＥ（メモリセルに対するプリチャージに
使用される）が印加される。アドレス信号ａｌｌはこの
実施例においては行０〜３１を選択する信号である。そ
れ以外のアドレス信号を使用するとある一つのメモリセ
ルが選択されたにも拘らず、そのメモリセルに記憶され
た情報を伝達するコモ／データ線がスイッチング用ＭＩ
Ｓ ＦＥＴにより遮断され、メインセンスアンプに情
報を伝達することができないということになる。同様に
、ＭＩＳＦＥＴＭ、。２Ｍ１．はＭ２．〜Ｍ２４で構成
された回路により制御される。これはφとアドレス信号
ａｌｌとを入力とするＮＯＲ回路で、負荷ＭＩＳＦ Ｅ
Ｔ Ｍ ｔｔにはＣＥが印加される。上記アドレス信
号は行３２〜６３を選択する信号である。また、Ｍ、、
、Ｍ、４に印加される信号φによって微小信号がメイン
センスアンプに伝達されたときにスイッチングＭ ＯＳ
Ｍｅ ９Ｍｅ （またはＭ、ｏ 、 Ｍｕ ）が
ＯＦＦとなり、コモンデータ線容量がメインセンスアン
プの負荷になるのを防止している。これＫよってメイン
センスアンプの反転速度が速くなり、高速化がはかれる
。
コモンデータ線に接続されるバッファアンプ及びメモリ
セルは第２図において具体的に示されている。
セルは第２図において具体的に示されている。
メモリセルは所謂４Ｍ０Ｓダイナミツク型メモリセルで
、Ｍｚｓ ＨＭ２６のゲート容量に情報を蓄積するもの
で、Ｍ、７．Ｍ、８は書き込み、読み出し用ＭＩＳＦＥ
Ｔで行（Ｘ）選択信号Ｘｗｃにより制御される。列（Ｙ
）選択時においてメモリセルの内容を取り出すバッファ
アンプはＭＢ〜Ｍ、８により構成されている。バッファ
アンプの出力はコモンデータ＠ＪｆＣ接続されている。
、Ｍｚｓ ＨＭ２６のゲート容量に情報を蓄積するもの
で、Ｍ、７．Ｍ、８は書き込み、読み出し用ＭＩＳＦＥ
Ｔで行（Ｘ）選択信号Ｘｗｃにより制御される。列（Ｙ
）選択時においてメモリセルの内容を取り出すバッファ
アンプはＭＢ〜Ｍ、８により構成されている。バッファ
アンプの出力はコモンデータ＠ＪｆＣ接続されている。
また、Ｍ２Ｂ 、 Ｍ、、のドレイン側に負荷抵抗また
は負荷ＭＯ８を接続したスタッテイク型のメモリセルに
ついても同一のことが言える。
は負荷ＭＯ８を接続したスタッテイク型のメモリセルに
ついても同一のことが言える。
かかる半導体記憶装置においては、信号の高速処理のた
めのメインセンスアンプにメモリセルからの信号を伝達
するためのコモンデータ線はアドレスバッファ出力信号
（ここではａｌｌとａｎ）Ｋよって制御されるＭＩＳＦ
ＥＴで２分されている。
めのメインセンスアンプにメモリセルからの信号を伝達
するためのコモンデータ線はアドレスバッファ出力信号
（ここではａｌｌとａｎ）Ｋよって制御されるＭＩＳＦ
ＥＴで２分されている。
すなわち、メモリアレイをアドレスバッファ出力信号に
より制御されるスイッチング用トランジスタによって２
つの領域に分ける。そして、右側の領域に属するメモリ
セルを読み出すときは左側のスイッチング用Ｍ Ｉ Ｓ
Ｆ Ｅ ＴＭ＋ｏ 、 ＭＩｌをオフさせ、左側の領
域に属するメモリセルを読み出すときは右側のスイッチ
ング用Ｆ Ｅ Ｔ Ｍ ｓ ２Ｍ Ｏをオフさせるよ
うにする。このようにすれば、コモンデータ線にブリ升
−ジされた電荷をメモリセルの読み出し情報によって動
作するバッファアンプでディスチャージする電荷量は従
来の半分ですむ。
より制御されるスイッチング用トランジスタによって２
つの領域に分ける。そして、右側の領域に属するメモリ
セルを読み出すときは左側のスイッチング用Ｍ Ｉ Ｓ
Ｆ Ｅ ＴＭ＋ｏ 、 ＭＩｌをオフさせ、左側の領
域に属するメモリセルを読み出すときは右側のスイッチ
ング用Ｆ Ｅ Ｔ Ｍ ｓ ２Ｍ Ｏをオフさせるよ
うにする。このようにすれば、コモンデータ線にブリ升
−ジされた電荷をメモリセルの読み出し情報によって動
作するバッファアンプでディスチャージする電荷量は従
来の半分ですむ。
すなわち、スイッチング用ＭＩＳＦＥＴでコモンデータ
線が分断され、コモンデータ線の読み出されるセルの属
する領域における部分に充電された電荷量のみを放電す
るだけで、コモンデータ線をメモリセルの情報に応じた
レベルにすることができるのである。
線が分断され、コモンデータ線の読み出されるセルの属
する領域における部分に充電された電荷量のみを放電す
るだけで、コモンデータ線をメモリセルの情報に応じた
レベルにすることができるのである。
なお、一つの半導体記憶装置は上述した内容の回路を有
する半導体記憶チップを複数個マｌ−ＩＪノクス状に配
置し、チップエネーブルＣＥとチップセレクトＣ８の反
転信号Ｃ８との二つのいわばチップ選択信号により一つ
の半導体記憶チップを選択し、その選択された半導体記
憶チップにおけるメモリセルの情報を外部に送出するも
のであり、一つの情報送出ラインを複数の半導体チップ
で共用する方式を採る。したがって非選択時にはインタ
ーフェイスからの出力がロウになっては信号の混乱が起
きること、さらには信号伝達のスピードアンプのためイ
ンターフェイスをトライステート型にし、その出力は非
選択時にはフローティングになるようにする必要がある
。
する半導体記憶チップを複数個マｌ−ＩＪノクス状に配
置し、チップエネーブルＣＥとチップセレクトＣ８の反
転信号Ｃ８との二つのいわばチップ選択信号により一つ
の半導体記憶チップを選択し、その選択された半導体記
憶チップにおけるメモリセルの情報を外部に送出するも
のであり、一つの情報送出ラインを複数の半導体チップ
で共用する方式を採る。したがって非選択時にはインタ
ーフェイスからの出力がロウになっては信号の混乱が起
きること、さらには信号伝達のスピードアンプのためイ
ンターフェイスをトライステート型にし、その出力は非
選択時にはフローティングになるようにする必要がある
。
しかるに従来においては第７図に示すように、Ｍ６．〜
Ｍ、８によって複雑なインターフェイスを構成し、非選
択時にり。がフローティングになるようにしているが、
このインターフェイスにおいて信号は２段の論理回路を
経るのでそこで２段分の信号の遅れが生じることはやむ
を得なかった。
Ｍ、８によって複雑なインターフェイスを構成し、非選
択時にり。がフローティングになるようにしているが、
このインターフェイスにおいて信号は２段の論理回路を
経るのでそこで２段分の信号の遅れが生じることはやむ
を得なかった。
しかし、本実施例においては、第３図に示す回路でメイ
ンセンスアンプ駆動信号φをつくり、このφ・でメイン
センスアンプ及びＴＴＬレベル変換用インターフェイス
駆動回路を制御することにより非選択時にはり。がフロ
ーティングになるようにするので、上記インタフェイス
駆動回路の出力がインタフェイスで一段遅れるだけで外
部に送出される。すなわち、従来より信号遅延の段数が
１段減少することになるのである。
ンセンスアンプ駆動信号φをつくり、このφ・でメイン
センスアンプ及びＴＴＬレベル変換用インターフェイス
駆動回路を制御することにより非選択時にはり。がフロ
ーティングになるようにするので、上記インタフェイス
駆動回路の出力がインタフェイスで一段遅れるだけで外
部に送出される。すなわち、従来より信号遅延の段数が
１段減少することになるのである。
なお第３図は単にφを発生させるだけでなく、論理回路
を経る毎に必然的に遅延が生じることを利用しＸｗｃ（
行選択信号） ＋ Ｙｗｃ （列選択信号）φを一定の
遅延時間をもってシーケンシャルに生じるようにした回
路である。
を経る毎に必然的に遅延が生じることを利用しＸｗｃ（
行選択信号） ＋ Ｙｗｃ （列選択信号）φを一定の
遅延時間をもってシーケンシャルに生じるようにした回
路である。
以下に、第４図に示すタイムチャート図を参照しながら
、回路の動作を説明する。
、回路の動作を説明する。
（１）チップ非選択時（ＣＥ：Ｌｏｗ）のときＣＥ倍信
号よりＶ Ｃ１＝ Ｖ Ｃ２−Ｖｍ １ ＝ ７ｍ ２
− Ｖ′ＣＩ−ＶＣ２’になるようにプリチャージする
。これはＭ、、。
号よりＶ Ｃ１＝ Ｖ Ｃ２−Ｖｍ １ ＝ ７ｍ ２
− Ｖ′ＣＩ−ＶＣ２’になるようにプリチャージする
。これはＭ、、。
Ｍｉｓ 、 Ｍ１６を通じてチャージされるのでＶＤＤ
２Ｖｔｈという中間レベルになる。
２Ｖｔｈという中間レベルになる。
（２）一方、この動作と併行してディジット線Ｄｎ１゜
Ｔを制御するｖｔ、ｖｔ’ラインをＶＤＤ ｖｔｈレ
ベルにプリチャージされる。
Ｔを制御するｖｔ、ｖｔ’ラインをＶＤＤ ｖｔｈレ
ベルにプリチャージされる。
（３）次いで当該チップが選択されると、すなわち、Ｃ
Ｅがハイ、Ｃ８がロウになると、各制御用クロックパル
ス発生回路の動作により、第１にアドレスバッファ出力
（本実施例においてはａｌｌ ＋ ａｌｌ）により〜。
Ｅがハイ、Ｃ８がロウになると、各制御用クロックパル
ス発生回路の動作により、第１にアドレスバッファ出力
（本実施例においてはａｌｌ ＋ ａｌｌ）により〜。
が″ １ ”となる。
（４） Ｘ、。は選択されたデコーダを通じてメモリ
セルワードラインに伝達され、読み出Ｌ （及び書き込
み）用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＭ２？ 、 Ｍ２８がオ
ンし、記憶用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ ２ｓ ９Ｍ
２６に蓄積されたデータに応じてディジットラインＤ
ｎ 、Ｄｎのいずれか一方がディスチャージされ、他方
がハイの状態を保持する。
セルワードラインに伝達され、読み出Ｌ （及び書き込
み）用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＭ２？ 、 Ｍ２８がオ
ンし、記憶用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ ２ｓ ９Ｍ
２６に蓄積されたデータに応じてディジットラインＤ
ｎ 、Ｄｎのいずれか一方がディスチャージされ、他方
がハイの状態を保持する。
（５） （３）の動作と並行してスイッチング用人（
ＩＳＦＥＴＭ８９Ｍ、又はＭ、、 、 Ｍ、、のいずれ
か一方の対がオフする。例えばａｌｌがロウ、ａｌｌが
・・イならばＭ、、、Ｍ、、はオフし、ｖＣＩ ＋ Ｖ
（２’側（右側）はメインセンスアンプから離され、Ｖ
ＣＩ ｌ ＶＣ２側（左、側）の情報のみがメインセン
スアンプに伝達されることになる。
ＩＳＦＥＴＭ８９Ｍ、又はＭ、、 、 Ｍ、、のいずれ
か一方の対がオフする。例えばａｌｌがロウ、ａｌｌが
・・イならばＭ、、、Ｍ、、はオフし、ｖＣＩ ＋ Ｖ
（２’側（右側）はメインセンスアンプから離され、Ｖ
ＣＩ ｌ ＶＣ２側（左、側）の情報のみがメインセン
スアンプに伝達されることになる。
（６）次に〜。より僅かに遅れたタイミングで列選択線
ＹＷＣがハイになりバッファアンプが動作する。
ＹＷＣがハイになりバッファアンプが動作する。
このとき、ディジットラインＤｎ１．Ｄｎ１の信号に応
じてコモンデータ線Ｖ。１ ＋ ＶＣ２の一方がディス
チャージされる。このとき、ディスチャージする電荷量
は勿論、■ｃｌ、Ｖｃｚ側だけで、■ｃｌ′、■ｃ２に
プリチャージされた電荷はディスチャージされない。デ
ィスチャージは第２図におけるＭ ｓ３１ Ｍｚ＠ 。
じてコモンデータ線Ｖ。１ ＋ ＶＣ２の一方がディス
チャージされる。このとき、ディスチャージする電荷量
は勿論、■ｃｌ、Ｖｃｚ側だけで、■ｃｌ′、■ｃ２に
プリチャージされた電荷はディスチャージされない。デ
ィスチャージは第２図におけるＭ ｓ３１ Ｍｚ＠ 。
Ｍ６．又はＭＢ２４ Ｍｇ２１ Ｍ２ｇのいずれか一方
を通じてのみ行われるもので、プリチャージされた電荷
量が多い程ディスチャージに時間がかかるのが当然であ
り、従来においては６４行分の長さのコモンデータ線に
蓄積された電荷を全部ディスチャージしなければ信号伝
達ができず、信号伝達遅れが大きかった。しかし、本発
明によればディスチャージすべき電荷量が１／２にすむ
、換言すればこの充放電回路における時定数ＣＲが２分
の１になり、当然に信号伝達遅れが少なくなり、高速化
が達成できるのである。
を通じてのみ行われるもので、プリチャージされた電荷
量が多い程ディスチャージに時間がかかるのが当然であ
り、従来においては６４行分の長さのコモンデータ線に
蓄積された電荷を全部ディスチャージしなければ信号伝
達ができず、信号伝達遅れが大きかった。しかし、本発
明によればディスチャージすべき電荷量が１／２にすむ
、換言すればこの充放電回路における時定数ＣＲが２分
の１になり、当然に信号伝達遅れが少なくなり、高速化
が達成できるのである。
（７）バッファアンプの動作によりコモンデータ線に信
号が伝達されると、この信号はさらにＭ８ 。
号が伝達されると、この信号はさらにＭ８ 。
Ｍ９を通じて７ｍ１．■□２ラインまで伝達される。
（８） ついでメインセンスアンプ駆動パルスφがハ
イになり、メインセンスアンプは■ｍ１．■ｍ２に対応
した状態にセントされる。一方このφがノ・イになるこ
とによりスイッチング用ＭＩＳＦＥＴＭ８゜Ｍ、がオフ
し、コモンデータ線は一切メインセンスアンプから分離
される。この場合、コモンデータ線が切離されることに
よりメインセンスアンプ自体の動作も高速化される。
イになり、メインセンスアンプは■ｍ１．■ｍ２に対応
した状態にセントされる。一方このφがノ・イになるこ
とによりスイッチング用ＭＩＳＦＥＴＭ８゜Ｍ、がオフ
し、コモンデータ線は一切メインセンスアンプから分離
される。この場合、コモンデータ線が切離されることに
よりメインセンスアンプ自体の動作も高速化される。
（９）メインセンスアンプのセント状態に応じた信号出
力レベル変換回路を駆動する回路を経て出力レベル変換
回路に伝達され、Ｄｏ としてチップ外部に送出される
のである。
力レベル変換回路を駆動する回路を経て出力レベル変換
回路に伝達され、Ｄｏ としてチップ外部に送出される
のである。
以上は４Ｍｌ５ＦＥＴ型メモリに本発明を適用した実施
例であるが、これはそのまま６Ｍｌ５ＦＥＴ型メモリに
も適用することができるものである。
例であるが、これはそのまま６Ｍｌ５ＦＥＴ型メモリに
も適用することができるものである。
第５図は本発明のｌＭＩＳＦＥＴ型メモリへの適用例を
示すものである。
示すものである。
原理的には上記実施例と何等変らない。ただ、コモンデ
ータ線が一本しかないことで相違するにすぎない。した
がって、上記実施例で得ることができたと全く同じ効果
がこの実施例においても得ることができる。回路動作に
ついてはあらためて説明する必要はないから略す。第６
図はＩＭＩＳメモリセル及びバッファアンプを具体的に
示す回路図である。Ｃ，、Ｃ，は情報蓄積用コンデンサ
、Ｍ６７１ Ｍ６Ｂ及びＣ２によってダミーセルが構成
され、Ｍｏ２．Ｃ，によってメモリセルが構成され、Ｍ
ｅｏ”Ｍｎ２によってバッファアンプが構成されている
。
ータ線が一本しかないことで相違するにすぎない。した
がって、上記実施例で得ることができたと全く同じ効果
がこの実施例においても得ることができる。回路動作に
ついてはあらためて説明する必要はないから略す。第６
図はＩＭＩＳメモリセル及びバッファアンプを具体的に
示す回路図である。Ｃ，、Ｃ，は情報蓄積用コンデンサ
、Ｍ６７１ Ｍ６Ｂ及びＣ２によってダミーセルが構成
され、Ｍｏ２．Ｃ，によってメモリセルが構成され、Ｍ
ｅｏ”Ｍｎ２によってバッファアンプが構成されている
。
本発明はＭＩＳ型半導体記憶装置でＴＴＬレベルを出力
するもの一般に適用することができる。
するもの一般に適用することができる。
第１図は本発明の一実施例を示す回路図、第２図は上記
実施例におけるメモリセルとバッファアンプを示す回路
図、第３図はφ発生回路図、第４図はタイムチャート図
、第５図は本発明の他の実施例を示す回路図、第６図は
この他の実施例におけるメモリセル、ダミーセル及びバ
ッファアンプを示す回路図、第７図は従来例を示す回路
図である。 Ｍ・・・ＭＩＳＦＥＴ、Ｃ・・・容量。 第 ３ 図 第 ４ 図 １−′−Ｊ柄４
実施例におけるメモリセルとバッファアンプを示す回路
図、第３図はφ発生回路図、第４図はタイムチャート図
、第５図は本発明の他の実施例を示す回路図、第６図は
この他の実施例におけるメモリセル、ダミーセル及びバ
ッファアンプを示す回路図、第７図は従来例を示す回路
図である。 Ｍ・・・ＭＩＳＦＥＴ、Ｃ・・・容量。 第 ３ 図 第 ４ 図 １−′−Ｊ柄４
Claims (1)
- １、 コモンデータ線にスイッチング用ＭＩＳＦＥＴを
配置することによりメモリアレイを複数の領域に分割し
、上記スイッチング用ＭＩＳＦＥＴをアドレス信号に基
づいて制御することにより、所望のコモンデータ線を択
一的に選択し、メインアンプに接続し、データアウトす
るようにしてなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089448A JPS59229790A (ja) | 1984-05-07 | 1984-05-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089448A JPS59229790A (ja) | 1984-05-07 | 1984-05-07 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51146514A Division JPS6013214B2 (ja) | 1976-12-08 | 1976-12-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229790A true JPS59229790A (ja) | 1984-12-24 |
Family
ID=13970963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089448A Pending JPS59229790A (ja) | 1984-05-07 | 1984-05-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288196A (ja) * | 1985-10-04 | 1987-04-22 | モトローラ・インコーポレーテッド | ランダムアクセスメモリ装置 |
| JPS6288197A (ja) * | 1985-10-04 | 1987-04-22 | モトロ−ラ・イカコ−ポレ−テツド | ダイナミツクランダムアクセスメモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5087540A (ja) * | 1973-12-06 | 1975-07-14 | ||
| JPS51113545A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Memory |
-
1984
- 1984-05-07 JP JP59089448A patent/JPS59229790A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5087540A (ja) * | 1973-12-06 | 1975-07-14 | ||
| JPS51113545A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288196A (ja) * | 1985-10-04 | 1987-04-22 | モトローラ・インコーポレーテッド | ランダムアクセスメモリ装置 |
| JPS6288197A (ja) * | 1985-10-04 | 1987-04-22 | モトロ−ラ・イカコ−ポレ−テツド | ダイナミツクランダムアクセスメモリ装置 |
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