KR100244932B1 - 반도체 기억장치 - Google Patents

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마찌다 가쯔히꼬
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Abstract

본 발명에 따른 반도체 기억장치는 다수의 가상 접지선, 다수의 비트선, 및 매트릭스 형태로 배열된 다수의 메모리셀들을 포함하는 메모리셀 어레이; 선택회로; 제 1 앰프 회로; 제 2 앰프 회로; 및 제 1 제어회로와 제 2 제어회로를 포함한다. 제 1 및 제 2 제어회로는 입력 어드레스에 따라 하나의 페이지에 대응하는 다수의 가상 접지선들을 선택적으로 충방전하며, 그 충방전을 서로 독립적으로 실행한다.

Description

반도체 기억장치
도 1는 페이지 모드를 갖는 마스크 ROM(100)인 본 발명의 1 실시예에 의한 반도체 기억장치를 도시한 블럭도.
도 2는 도 1의 마스크 ROM(100)에 있어서 컬럼 디코더/셀렉터(130)의 상세 구성을 보인 회로도.
제3도는 도 1의 마스크 ROM(100)에 있어서 가상 접지선 선택/제어 회로(122)의 회로도.
제4도는 페이지 모드를 갖는 종래 마스크 ROM의 일반적 구조를 도시한 블럭도.
제5도는 제4도의 마스크 ROM에 있어서 컬럼 디코더/셀렉터의 구성을 보인 회로도.
제6도는 제4도의 종래 마스크 ROM에 있어서 가상 접지선 선택/제어 회로의 회로도.
도 7는 페이지 모드를 갖는 종래의 개량된 마스크 ROM의 일반적 구조를 도시한 블럭도.
제8도는 도 7의 종래 마스크 ROM에 있어서 컬럼 디코더/셀렉터의 블럭도.
제9도는 본 발명의 제2실시예에 의한 반도체 기억장치의 로우 디코더의 구성을 도시한 블럭도.
본 발명은 반도체 기억장치에 관한 것으로, 특히 페이지 모드를 갖는 반도체 기억장치에 있어서 페이지 모드 독출을 행하기 위한 회로에 관한 것이다.
최근, 마이크로프로세서 등의 처리의 고속화에 따라, 반도체 기억장치에도 보다 고속의 동작이 기대되고 있다. 이 요구에 따라, 통상의 랜덤 액세스 모드에서의 처리 속도를 향상시키고 또한 고속 독출 모드인 페이지 모드를 탑재한 반도체 기억장치가 개발되고 있다.
페이지 모드에 의한 독출 동작에 있어서, 입력 어드레스의 열 어드레스와 행어드레스에 따라 복수의 메모리셀이 메모리셀 어레이로 부터 동시에 선택된다. 이들 메모리셀에 포함된 정보가 센스 앰프까지 독출된 상태로 페이지 모드용 어드레스를 변화시킴으로써, 상기 복수의 메모리셀에 저장된 정보가 고속으로 선택적으로 출력될수 있도록 된다.
도 4는 페이지 모드를 탑재한 종래의 마스크 ROM(read only memory)의 일반적 구성을 보인 블럭도이다. 도 5는 도 4의 마스크 ROM에 있어서 컬럼 디코더/셀렉터(230)의 구성을 보인 회로도이다. 도 4에 보인 어드레스 신호 A0~A19중, A0와 A1은 페이지 모드용 어드레스; 어드레스 신호 A2~A6는 열(column) 어드레스; 어드레스 신호 A7은 가상 접지선 선택/제어 어드레스; 어드레스 신호 A8~A19는 행(row) 어드레스이다.
도 4 또는 도 5에 도시한 종래의 페이지 모두 마스크 ROM(200)은 메모리셀 어레이(201), 컬럼(column) 디코더/셀렉터(230), 및 로우(row) 디코더(240)를 포함한다. 메모리셀 어레이(201)는 (메모리 트랜지스터에 소스 전위를 공급하기 위해 외부 어드레스 입력에 따라 접지 전위로 선택적으로 위치될수 있는) 복수의 가상 접지선(V0, V1) 및 (메모리셀의 출력선들인) 복수의 비트선(B0, B1)을 포함하며, 상기 가상 접지선(V0, V1) 및 비트선(B0, B1)은 교호로 배치된다. 상기 컬럼 디코더/셀렉터(230)는 입력 어드레스에 따라 상기 가상 접지선(VO, V1) 및 비트선(B0, B1)을 선택한다. 로우 디코더(240)는 입력 어드레스에 따라 상기 메모리셀 어레이(201)의 워드선을 선택한다. 도 5에 보인 바와 같이, 상기 메모리셀 어레이(201)는 각각의 워드선 WLi에 대응하는 메모리셀(예컨대, QO0, QO1, QO11, QO10; 및 Q1O0, Q1O1, Q111, Q110)을 포함한다. 상기 메모리셀은 기본적으로, 각각 대응하는 가상 접지선(V0, V1)과 비트선(B0, B1)간에 접속된 전계효과 트랜지스터(메모리 트랜지스터)로 구성된다.
상기 컬럼 디코더/셀렉터(230)의 출력측상에는 복수의 센스 앰프(224)가 제공되어 있다. 이 센스 앰프(224)의 출력중 하나가 셀렉터(225)에 의해 선택되어 출력회로(226)에 공급된다.
마스크 ROM(200)은 또한, 행 어드레스(A8~A19)를 수신하기 위한 입력 버퍼회로(211) 및 이 입력 버퍼 회로(211)에 결합된 프리디코더(A)(221a)를 포함한다. 상기 프리디코더(A)(221a)의 출력은 행 디코더(240)에 공급된다.
상기 마스크 ROM(200)은 어드레스 신호(A7)를 수신하기 위한 입력 버퍼 회로(212) 및 어드레스 신호(A2~A6)를 수신하기 위한 입력 버퍼 회로(213)를 더 포함한다. 상기 입력 버퍼 회로(212)의 출력은 상기 가상 접지선 선택/제어 회로(222)에 공급된다. 상기 입력 버퍼 회로(213)의 출력은 프리디코더(B)(221b)에 공급된다. 상기 가상 접지선 선택/제어 회로(222)의 출력(VGO, VG1) 및 상기 프리디코더(221b)의 출력 신호(CA0~CA7 및 CB0~CB3)는 컬럼 디코더/셀렉터(230)에 공급된다.
상기 마스크 ROM(200)은 페이지 모드용 어드레스(A0, A1)를 수신하기 위한 입력 버퍼 회로(214) 및 이 입력 버퍼 회로(214)의 출력에 결합된 페이지 모드 디코더(223)를 더 포함한다. 이 페이지 모드 디코더(223)의 출력 신호(P0~P3)는 셀렉터(225)에 공급된다.
도 5에 보인 바와 같이, 컬럼 디코더/셀렉터(230)는 컬럼 디코더(230a) 및 컬럼 셀렉터(230b)를 포함한다. 컬럼 디코더(230a)는 프리디코더(B)(221b)의 출력신호(CA0, CB0)를 수신하는 NAND회로(231a0), 이 NAAD회로(231a0)의 출력에 결합된 인버터(231b0), 프리디코더(B)(221b)의 출력신호(CA1, CB0)를 수신하는 NAND회로(231a1), 이 NAND회로(231a1)의 출력에 결합된 인버터(231b1)을 포함한다. 도 5에는 완전히 도시되지 않았으나, 컬럼 디코더(230a)는 32 페이지분에 상당하는 다수의 상기 NAND 회로 및 인버터를 포함한다. 열 어드레스(A2~A6)는 32 페이지의 데이타를 어드레스할수 있다.
상기 컬럼 셀렉터(230b)는 컬럼 디코더(230a)의 출력신호에 따라 가상 접지선 및 비트선을 선택하기 위한 복수의 열 선택 트랜지스터를 포함한다. 도 5에는, 각각 대응하는 메모리 트랜지스터의 일단에 선택 제어 신호 VGO를 공급하기 위한 열 선택 트랜지스터(TV0, TV10) 및 각각 대응하는 메모리 트랜지스터의 일단에 선택제어 신호 VG1을 공급하기 위한 열 선택 트랜지스터(TV1, TV11)가 예시되어 있다. 상기 열 선택 트랜지스터(TV0, TV1)의 게이트는 인버터(230b0)의 출력(CSO)에 결합된다. 상기 열 선택 트랜지스터(TV10, TV11)의 게이트는 인버터(230b1)의 출력(CS1)에 결합된다.
또한, 도 5는 공통 비트선(CBITO)에, 각각 대응하는 메모리 트랜지스터의 타단을 결합하기 위한 열 선택 트랜지스터(TB0, TB10), 및 공통 비트선(CBIT1)에, 각각 대응하는 메모리 트랜지스터의 타단을 결합하기 위한 열 선택 트랜지스터(TB1, TB11)를 도시하고 있다. 상기 열 선택 트랜지스터(TB0, TB1)의 게이트는 인버터(231bo)의 출력(CSO)에 결합된다. 상기 열 선택 트랜지스터(TB10, TB11)의 게이트는 인버터(231b1)의 출력(CS1)에 결합된다.
도 5에 보인 바와 같이, 셀렉터(225)는 트랜지스터 225a0~225a3를 포함하며, 이들은 센스 앰프 224a0~224a0의 출력을 수신하고 페이지 모드 디코더(223)의 출력 신호 P0~P3에 따라 개폐된다.
도 6에 보인 바와 같이, 상기 가상 접지선 선택/제어 회로(22)는 바이어스회로(222a)와 접지레벨간에 직렬로 접속된 p채널 트랜지스터(222c)와 n채널 트랜지스터(222d), 및 바이어스 회로(222b)와 접지레벨간에 직렬로 접속된 p채널 트랜지스터(222e)와 n채널 트랜지스터(222f)를 포함한다. 상기 트랜지스터(222c, 222d)의 게이트는 어드레스 신호 A7을 수신한다. 상기 트랜지스터(222e, 222f)의 게이트는 인버터(222g)를 통해 어드레스 신호 A7을 수신한다. 제어신호 VG0는 상기 트랜지스터 222c와 221d 사이의 접속점에서 출력된다. 제어신호 VG1은 상기 트랜지스터 222e와 222f 사이의 접속점에서 출력된다.
이하, 종래 마스크 ROM(200)의 동작을 설명한다.
어드레스 신호 A0~A19의 값이 변화함에 따라 상기 구성의 마스크 ROM(200)에서 통상의 랜덤 액세스 모드의 독출 동작이 행해진다.
우선, 행 어드레스 A8~A19가 입력 버퍼 회로(211)를 통해 프리디코더(221a)에 입력되면, 프리디코더(A)(221a)로 부터 로우 디코더(240)에 프리디코더 신호가 출력된다. 다음, 로우 디코더(240)는 메모리셀 어레이(201)의 워드선 WLi중 하나를 액티브(또는 본 실시예에서는 "High"레벨)로 한다.
열 어드레스 A2~A6가 입력 버퍼 회로(213)를 통해 프리디코더(B)(221b)에 입력되면, 표 1 및 2(진리치표)에 나타낸 바와 같이, 열 어드레스 A2~A6에 따라 프리디코더(221b)의 출력신호 CA0~CA7중 하나 출력신호 CB0~CB3중 하나가 액티브(또는 "High"레벨)로 된다.
Figure kpo00002
Figure kpo00003
예컨대, 출력신호 CA0 및 CB0가 액티브로 될때, 컬럼 디코더 회로(230a)의 출력신호 CSO~CS3중 CS0 신호만 액티브("High")로 되어 신호 CSO를 수신하는 컬럼선택 트랜지스터가 "ON"된다.
도 6에 보인 바와 같이, 어드레스 신호 A7에 따라 선택 제어 신호 VGO가 접지전위로 시프트되고 선택 제어 신호 VG1이 바이어스 회로(222b)의해 비트선과 같은 레벨(즉, "High"레벨)로 되면, 도 5에 보인 회로 구성에서는 메모리 트랜지스터 Q00및 Q010이 선택됨으로써, 이 선택된 메모리셀의 정보가 열 선택 트랜지스터 TB0및 TB1을 통해 공통 비트선 CBIT0 및 CBIT1에 전달되고, 센스 앰프(244a)에 입력된다. 이에 따라, 페이지 데이타의 센스 앰프(224a)로의 독출이 행해진다.
그 후, 표 3(진리치표)에 보인 바와 같이, 페이지 모드용 어드레스 신호 A0~A1의 변화에 따라 페이지 모드 디코더(223)의 출력 신호 p0~p3중 하나만 액티브("High")로 된다. 그 결과, 센스 앰프 출력 SA0~SA3중 하나가 셀렉터(225)를 통해 신속히 출력된다.
Figure kpo00004
또한, 상기 구조의 마스크 ROM(200)에서 순차, 연속적으로 열 어드레스가 변화하는 경우, 즉 열 어드레스 신호 A2~A6로 표시한 어드레스가 어드레스 0에서 어드레스 1로 시프트하는 경우, 인버터(231b0)의 출력(CSO)(페이지 선택 출력)이 비액티브(또는 "Low"레벨)로 되고 인버터(231b0)의 출력(CSI)(페이지 선택 출력)은 액티브(또는 "High"레벨)로 된다. 이 때, 메모리 트랜지스터 Q10, Q110이 선택되고, 이 선택된 메모리 트랜지스터 Q10, Q110의 정보가 열 선택 트랜지스터 TB0, 및 TB11을 통해 공통 비트선 CBITO 및 CBIT1에 전달되고 센스 앰프 회로에 입력된다.
그러나, 상기 페이지 스위칭에 의한 독출 동작은 고속 모드가 아닌 통상의 랜덤 액세스 모드에서 행해진다. 즉, 전술한 구성은 페이지 모드하의 고속 독출을 달성할 수 없다.
이 문제를 해소하기 위해, 페이지 모드에서 페이지 데이타를 연속적으로 독출하기 위해 (페이지의 스위칭을 정의하는) 열 어드레스를 순차적으로 스위칭하는 경우에도 고속 독출을 행할수 있는 구상이 제안되었다.
도 7는 페이지 모드를 갖는 개량형 마스크 ROM(300)의 일반적 구성을 보인 블럭도이다. 도 8는 도 7의 마스크 ROM에 있어서 컬럼 디코더/셀렉터(330)의 상세 구성을 보인 회로도이다. 도 7에 보인 어드레스 신호 A0~A19A중, A0와 A1은 페이지 모드용 어드레스; 어드레스 신호 A2~A6는 열 어드레스; 어드레스 신호 A7은 가상 접지선 선택/제어 어드레스; 어드레스 신호 A8~A19는 행 어드레스이다.
종래 페이지 모드 마스크 ROM(300)에 있어서의 마스크 ROM(200)과 동일한 부재들은 도 4 및 도 5에 사용된 것과 동일한 부호로 표시했다. 이 종래의 페이지 모드 마스크 ROM(300)은, 마스크 ROM(200)의 컬럼 디코더/셀렉터(230) 및 페이지 모드 디코더(223) 대신, 컬럼 디코더(330) 및 페이지 모드 디코더(323)을 포함한다. 상기 종래의 마스크 ROM(200)과 달리 이 종래의 마스크 ROM(300)은 두 그룹의 센스 앰프, 즉 제 1 그룹(0)의 센스 앰프(324a) 및 제 2 그룹(1)의 센스 앰프(324b)를 포함한다.
도 8에 보인 바와 같이, 컬럼 디코더/셀렉터(330)는 컬럼 디코더(330a) 및 컬럼 셀렉터(330b)를 포함한다. 컬럼 디코더(330a)는 프리디코더(221b)의 출력신호(CAO, CBO)를 수신하는 NAND회로(331a0), 신호 CC31 및 NAND회로(331a0)의 출력에 결합된 NAND회로(331b0), 프리디코더(B)(221b)의 출력신호(CA1, CB0)를 수신하는 NAND회로(331a1), 및 NAND회로(331a1, 331a0)의 출력에 결합된 NAND회로(331b1)을 포함한다.
도 8에는 완전히 도시되지 않았으나, 컬럼 디코더/셀렉터(330a)는 32 페이지분에 상당하는 다수의 상기 NAND회로(프리디코더의 출력 수신) 및 NAND회로(페이지 선택 신호 출력)를 포함한다. 열 어드레스(A2~A6)는 32페이지의 데이타를 어드레스할수 있다.
상기 컬럼 셀렉터(330b)는 컬럼 디코더(330a)의 출력신호에 따라 가상 접지선 및 비트선을 선택하기 위한 복수의 열 선택 트랜지스터를 포함한다. 도 8에는, 각각 대응하는 메모리 트랜지스터의 일단에 선택 제어 신호 VGO를 공급하기 위한 열 선택 트랜지스터(TV0, TV10) 및 가각 대응하는 메모리 트랜지스터의 일단에 선택 제어 신호 VG1을 공급하기 위한 열 선택 트랜지스터(TV1, TV11)가 예시되어 있다.
상기 열 선택 트랜지스터(TV0, TV1)의 게이트는 NAND회로(331b0)의 출력에 결합된다. 상기 열 선택 트랜지스터(TV10, TV11)의 게이트는 NAND회로(331b1)의 출력에 결합된다. 도 8에는 또한, 공통 비트선(CBITA0~CBITA2)에, 각각 대응하는 메모리 트랜지스터의 타단을 결합하기 위한 열 선택 트랜지스터(TB0~TB2) 및 공통 비트선(CBITB0~CBITB2)에, 각각 대응하는 메모리 트랜지스터의 타단을 결합하기 위한 열선택 트랜지스터(TB1~TB12)가 도시되어 있다.
상기 열 선택 트랜지스터(TB0, TB2)의 게이트는 NAND회로(331b0)의 출력에 결합된다. 상기 열 선택 트랜지스터(TB10, TB12)의 게이트는 NAND회로(331b1)의 출력에 결합된다.
상기 입력 버퍼 회로(214)를 통해 어드레스 신호 A0 및 A1을 수신하는 것에 부가하여, 페이지 모드 디코더(323)는 입력 버퍼 회로(213)를 통해 어드레스 신호 A2를 수신하고, 셀렉터(325)에 페이지 모드용 어드레스 P0~P7을 출력한다.
도 8에 보인 바와 같이, 셀렉터(325)는 제 1 그룹의 센스 앰프(0) 324a0~324a2의 출력을 수신하고 페이지 모드 디코더(323)의 출력신호 P0~P3에 따라 개폐되는 트랜지스터 325a0~325a2, 및 제 2 그룹의 센스 앰프(1) 324b0~324b2의 출력을 수신하고 페이지 모드 디코더(323)의 출력신호 P4~P6에 따라 개폐되는 트랜지스터 325b0~324b2를 포함한다.
도 8에는 단지 제 1 그룹의 센스 앰프에 대해 3개의 센스 앰프 324a0~324a2및 제 2 그룹의 센스 앰프에 대해 센스 앰프 324b0~324b2만 도시했으나, 상기 제 1 및 제 2 그룹의 센스 앰프는 실제로 각각 4개의 센스 앰프로 구성되고; 셀렉터(325)는 8개의 트랜지스터로 구성되며; 각 그룹의 센스 앰프에 대응하여 4개의 공통 비트선이 제공된다. 또한, 도 8는 컬럼 디코더/셀렉터(330)의 2 페이지에만 상당하는 회로를 도시했으나, 컬럼 디코더/셀렉터(330)는 실제로 프리디코더(B)(221b)의 출력신호 CA0~CA7 및 출력신호 CB0~CB3를 조합시킨 수에 상당하는 페이지분(즉, 32 페이지)의 회로구성을 갖는다.
상기와 마찬가지로, 상기 종래의 마스크 ROM(300)에 있어서 어드레스 신호 A0~A19의 값이 변화함에 따라 통상의 랜덤 액세스 모드의 독출 동작이 행해진다.
우선, 행 어드레스 A8~A19가 입력 버퍼 회로(211)를 통해 프리디코더(A)(221a)에 입력되면, 프리디코더(221a)로 부터 로우 디코더(240)에 프리디코드 신호가 출력된다. 다음, 로우 디코더(240)는 메모리셀 어레이(201)의 워드선 WLi중 하나를 액티브(또는 본 실시예에서는 "High"레벨)로 한다.
열 어드레스 A2~A6가 입력 버퍼 회로(213)를 통해 프리디코더(B)(221b)에 입력되면, 표 1 및 2(진리치표)에 나타낸 바와 같이, 열 어드레스 A2~A6의 값에 따라 프리디코더(221b)의 출력신호 CA0~CA7중 하나 및 출력신호 CB0~CB3중 하나가 액티브(또는 "High"레벨)로 된다.
예컨대, 출력신호 CAO 및 CBO가 액티브로 될때, NAND회로(331a0)의 출력 CCO는 액티브("Low"레벨)로 된다. 컬럼 디코더 회로(230a)의 출력신호 CSO(페이지 선택 출력)가 액티브("High")로 됨은 물론 다음 열 어드레스에 대응하는 페이지 선택 출력신호 CSI 액티브("High)로 되어, 컬럼 디코더의 출력신호 CSO 및 CSI을 수신하는 컬럼 선택 트랜지스터가 "ON"된다.
도 6에 보인 가상 접지선 선택/제어 회로(222)에 있어서, 어드레스 신호 A7에 따라 선택 제어 신호 VGO가 접지 전위로 시프트되고 선택 제어 신호 VG1이 바이어스 회로(222b)에 의해 비트선과 같은 레벨로 되면 메모리 트랜지스터 Q00, Q010, …, 및 Q10, Q110, …, 등이 선택되어, 이 선택된 메모리셀의 정보가 열 선택 트랜지스터 TBOO, TB1및 TB10, TB11을 통해 공통 비트선 CBITAO, CBITA1, … 등에 전달되어, 제 1 및 제 2 그룹의 센스 앰프(324a, 324b)에 입력된다. 이에 따라, 2페이지분에 상당하는 페이지 데이타가 동시에 독출된다.
그 후, 표 4(진리치표)에 보인 바와 같이, 페이지 모드용 어드레스 신호 A0, A1 및 A2에 따라 페이지 모드 디코더(323)의 출력 신호 P0~P7중 하나만 액티브("High")로 된다. 그 결과, 센스 앰프 출력 SA0~SA3 또는 SB0~SB3중 하나가 셀렉터(325)를 통해 신속히 출력된다.
Figure kpo00005
본 발명에 따른 반도체 기억장치는 : 다수의 기상 접지선들, 다수의 비트선들, 및 메트릭스상으로 배열된 다수의 메모리셀들을 포함하고, 상기 다수의 가상 접지선들과 다수의 비트선들이 서로 교호적으로 배치되며, 상기 다수의 메모리셀들이 다수의 그룹들로 분류되고, 페이지 모드를 갖는 메모리셀 어레이로서 : 상기 가상 접지선들중 하나가 접지레벨로 시프트되어 상기 다수의 메모리셀들중 하나 이상에 기억된 데이타를 상기 다수의 비트선들중 하나 하나 이상에 독출될 수 있게하며, 상기 페이지 모드는 상기 분류된 다수의 그룹들중 하나에 기억된 데이타가 입력 어드레스에 따라 독출될 수 있게 하는 메모리셀 어레이; 상기 입력 어드레스에 따라, 그 입력 어드레스의 열 어드레스에 대응하는 상기 분류된 다수의 그룹들중 하나의 메모리셀을 선택하여 다른 열 어드레스에 대응하는 상기 분류된 다수의 그룹들중 다른 메모리셀을 선택하는 선택회로; 상기 입력 어드레스의 열 어드레스에 대응하는 상기 분류된 다수의 그룹들중 하나에 기억된 데이타를 증폭하기 위한 제 1 앰프 회로; 상기 다른 열 어드레스에 대응하는 상기 분류된 다수의 그룹들중 다른 하나에 기억된 데이타를 증폭하기 위한 제 2 앰프 회로; 및 상기 입력 어드레스에 따라 하나의 페이지에 대응하는 상기 다수의 가상 집지선들을 선택적으로 충방전하며, 그 충방전을 서로 독립적으로 실행하는 제 1 및 제 2 제어회로를 포함한다.
본 발명의 1 실시예에서, 상기 선택회로는 상기 입력 어드레스의 열 어드레스가 열 어드레스의 최종 어드레스를 나타날때 다음 행 어드레스에 대응하는 다수의 메모리셀들중 하나를 선택한다. 여기에서, 다음 행은 최종 어드레스에 의해 어드레스된 메모리셀이 독출될때 선택된 행 다음의 행을 의미한다.
따라서, 본 발명에서는 열방향을 따라 모든 메모리셀로부터 고속 독출을 실행할 수 있는 반도체 기억장치를 제공할 수 있게된다.
이하, 첨부도면들을 참조하여 본 발명의 이들 및 다른 장점들을 더욱 상세하게 설명하면 다음과 같다.
[실시예 1]
도 1은 본 발명의 실시예 1에 따른 반도체 기억장치를 설명하는 블럭도이다. 상기 반도체 기억장치는 페이지 모드를 가진 마스크 ROM(100)이다. 도 2는 도 1의 마스크 ROM(100)의 컬럼 디코더/셀렉터(130)의 상세한 구조를 나타낸 회로도이다. 도 3는 마스크 ROM(100)의 가상 접지선 선택/제어 회로(122)의 구체적 회로구성을 나타낸다. 도 1에 도시된 어드레스 신호들(A0-A19)중, A0 및 A1은 페이지 모드의 어드레스이고; A2-A6은 열 어드레스이며; A7은 가상 접지선 선택/제어 어드레스이며; A8-A19는 행 어드레스이다.
실시예 1에 따른 페이지 모드 마스크 ROM(100)의 부품들은 마스크 ROM(300)에서도 사용되고 있으므로 도 7 및 도 8에서와 동일한 참조부호들로 나타낸다.
페이지 모드 마스크 ROM(100)은 마스크 ROM(300)의 컬럼 디코더/셀렉터(330) 및 가상 접지선 선택/제어 회로(222)와 각각 다른 컬럼 디코더/셀렉터(130) 및 가상 접지선 선택/제어 회로(122)를 포함한다.
도 2에 도시된 바와같이, 컬럼 디코더/셀렉터(130)는 컬럼 디코더(130a) 및 컬럼 셀렉터(130b)를 포함한다. 컬럼 디코더(130a)는 프리디코더(B)(221b)의 출력신호(CAO, CBO)를 수신하는 NAND 회로(131a0), NAND 회로(131a0)의 출력과 신호(CC31)에 접속된 NAND 회로 (131b0), 프리디코더(221b)의 출력신호(CA1, CB0)를 수신하는 NAND 회로(131a1), 및 NAND 회로(131a1, 131a0)의 출력들에 접속된 NAND 회로(131b1)를 포함한다.
도 2에 완전하게 도시되어 있지는 않지만, 컬럼 디코더(130a)는 프리디코더(221b)의 출력들(CA0-CA7)중 대응하는 하나 및 프리디코더(221b)의 출력들(CBO-CB3)중 대응하는 하나를 수신하는 32 NAND 회로들(각 페이지 넘버에 대응함)을 포함하며, 도시된 2개의 NAND 회로(131a0,131a1)를 포함한다. 유사하게, 컬럼 디코더(130a)는 상기 NAND 회로의 출력 및 전 페이지에 대응하는 NAND 회로의 출력을 수신하는 32 NAND 회로들(각 페이지 넘버에 대응함)을 포함하고, 2개의 도시된 NAND 회로(131b0, 131b1)를 포함한다. 최종 페이지에 대응하며, 프리디코더(B)(221b)의 출력들(CA7, CB3)을 수신하는 NAND 회로는 상기 신호(CC31)를 출력한다.
컬럼 셀렉터(130b)는 컬럼 디코더(130a)의 출력신호에 따라 가상 접지선 및 비트선을 선택하는 다수의 열 선택 트랜지스터를 포함한다. 도 2에서는, 예컨대 선택제어신호(VGA0, VGBO)를 대응하는 메모리 트랜지스터의 일단에 공급하는 열 선택 트랜지스터들(TVOO, TV10), 및 선택 제어신호(VGA1, VGB1)를 각각 대응하는 메모리 트랜지스터의 일단에 공급하는 열 선택 트랜지스터들(TV1, TV11)이 도시되어 있다.
열 선택 트랜지스터(TV0, TV1)의 게이트는 NAND 회로(131b0)의 출력에 접속된다. 열 선택 트랜지스터(TV10, TV11)의 게이트는 NAND 회로(131b1)의 출력에 접속된다. 또한 도 2에는 각각의 대응하는 메모리 트랜지스터의 타단을 공통 비트선(CBITA0-CBITA2)에 접속하기 위한 열 선택트랜지스터(TB0-TB2), 및 각각의 대응하는 메모리 트랜지스터의 타단을 공통 비트선(CBITB0-CBITB2)에 접속하기 위한 열선택트랜지스터(TB1-TB12)가 도시되어 있다.
열 선택 트랜지스터(TB0, TB2)의 게이트는 NAND 회로(131b0)의 출력에 접속된다. 열 선택 트랜지스터(TB10, TB12)의 게이트는 NAND 회로(131b1)의 출력에 접속된다.
도 3에 도시된 바와같이, 가상 접지선 선택/제어 회로(122)는 가상 접지선을 충방전하는 제 1 및 제 2 회로(22a, 22b) 및 상기 신호(CC31)와 어드레스신호(A7)를 수신하는 XOR(배타적 논리합 회로)회로(122e)를 포함한다.
제 1 제어회로(22a)는 방전회로(122a)와 접지레벨 사이에 직렬로 접속된 p채널 트랜지스터(122a1) 및 n채털 트랜지스터(122a2), 및 방전회로(122b)와 접지레벨 사이에 직렬로 접속된 p채널 트랜지스터(122b1) 및 n채널 트랜지스터(122b2)를 포함한다. 트랜지스터(122a1, 122a2)의 게이트는 XOR 회로(122e)의 출력을 수신한다. 트랜지스타(122b1, 122b2)의 게이트는 인버터(122f)를 통해 XOR 회로(122e)의 출력을 수신한다. 제어신호(VGAO)는 트랜지스터들(122a1, 122a2)사이의 접속점에서 출력된다. 제어신호(VGA1)는 트랜지스터들(122b1, 122b2) 사이의 접속점에서 출력된다.
제 2 제어회로(22b)는 방전회로(122c)와 접지레벨 사이에 직렬로 접속된 p채널 트랜지스터(122c1) 및 n 채널 트랜지스터(122c2), 및 방전회로(122d)와 접지레벨 사이에 직렬로 접속된 p채널 트랜지스터(122d1) 및 n채널 트랜지스터(122d2)를 포함한다. 트랜지스터(122c1, 122c2)의 게이트는 어드레스신호(A7)를 수신한다. 트랜지스터(122d1, 122d2)의 게이트는 인버터(122g)를 통해 어드레스신호(A7)를 수신한다. 제어신호(VGBO)는 트랜지스터들(122c1, 122c2) 사이의 접속점에서 출력된다. 제어신호(VGB1)는 트랜지스터들(122d1, 122d2) 사이의 접속점에서 출력된다.
이하, 실시예 1의 페이지 모드 마스크 ROM(100)의 동작을 설명한다.
마스크 ROM(100)에서, 통상의 랜덤 액세스 모드의 독출동작은 어드레스신호(A0-A19)의 값들의 변화에 따라 실행한다.
먼저, 행 어드레스(A8-A19)가 입력버퍼회로(211)를 통해 프리디코더(A)(221a)에 입력될때, 프리디코드신호가 프리디코더(A)(221a)에서 로우 디코더(240)로 출력된다. 다음, 로우 디코더(240)가 메모리셀어레이(201)내의 워드선들(WLi)중 하나를 액티브(또는 이 실시예에서 "High"레벨)로 한다.
열 어드레스(A2-A6)가 프리디코더(221b)로 입력될때, 프리디코더(B)(221b)의 출력신호들(CA0-CA7)중 하나 및 출력신호들(CB0-CB3)중 하나가 상기 표 1 및 2(진리값표)에 나타난 바와같이 열 어드레스(A2-A6)의 값들에 따라 액티브(또는 "High"레벨)로 된다.
예컨대, 출력신호(CAO, CBO)가 액티브로 될때, 컬럼 디코더(130a)의 제 1 NAND 회로(131ao)의 출력(CCO)이 액티브("Low"레벨)로 된다. 컬럼 디코더(130a)의 출력신호(CSO)가 액티브("High")로 될 뿐만 아니라 다음 열 어드레스에 대응하는 신호(CSI)도 액티브("High")로 됨으로써, 컬럼 디코더의 출력신호(CSO, CS1)를 수신하는 열 선택트랜지스터가 "온"된다.
입력 어드레스신호(A2-A6)가 어드레스 0을 나타날때, 프리디코더(221b)의 출력들(CAO, CBO)이 선택되며, 그 출력들(CAO, CBO)에 대응하는 NAND 회로(131b0)의 출력(CSO)이 액티브("Low"레벨)로 되고, 어드레스 0에 대응하는 출력(CSO)(페이지 선택 출력) 및 다음 어드레스(즉, 어드레스 1)에 대응하는 출력(CS1)(페이지 선택 출력)이 액티브(또는 "High"레벨)로 된다. 이때, 어드레스신호(A7)가 "High"레벨로 되고, 컬럼 디코더(130a)의 최종 컬럼의 NAND 회로의 출력(CC31)도 "High"레벨로 된다. 따라서, 가상 접지선 선택/제어회로(122)는 가상 접지선들(VGAO, VGBO)을 GND레벨로 하고, 가상 접지선들(VGA1, VGB1)은 비트선 전위레벨과 동일한 전위레벨로 되게한다.
상기 타이밍에서, 메모리 트랜지스터(QO0, QO10,…) 및 (Q10, Q110,…)이 공통 비트선(CBITAO, CBITA1,…) 및 (CBITBO, CBITB1,…)에 각각 접속된다. 그 결과, 선택된 메모리 트랜지스터들에 기억된 정보가 센스 앰프(324a)의 제 1 그룹(0) 및 센스 앰프(324b)의 제 2 그룹(1)에 입력된다. 다음, 어드레스들(A0-A1) 및 (A2)에 반응하여, 페이지 모드 디코더(323)의 출력들(P0-P7)이 셀렉터(325)의 트랜지스터들(325a0, 325a1,…) 및 (325b0, 325b1,…)을 순차적으로 온시킴으로써, 대응하는 데이타를 외부로 출력한다. 따라서, 페이지 데이타가 순차적으로 그리고 연속으로 독출된다.
열 어드레스 입력 신호(A2-A6)가 어드레스(1F)를 나타낼때, 그 어드레스에 대응하는 NAND 회로의 입력들(CA7, CB3)이 액티브("High)로 되고, 그의 출력(CC31)은 액티브("Low"레벨)로 된다. 그 결과, 어드레스에 대응하는 컬럼 디코더 출력(CC31)이 액티브(High"레벨)로 되어 컬럼 셀렉터(130b)의 적절한 부분이 온된다. 이때, 다음 열 어드레스는 페이지선택출력(CS0)으로 설정된다. 상기 페이지선택출력(CSO)이 액티브("High"레벨)로 됨에따라 대응하는 열 선택 트랜지스터가 온 된다.
어드레스신호(A7)가 "High"레벨, 즉 가상 접지선(V0)에 대응하는 메모리셀열이 독출될때 어드레스신호들(A2-A6)이 (16진법에 의해) 어드레스(1F)로 시프트되면, 가상 접지선 선택/제어 회로(122)의 입력신호(CC31)가 "Low"레벨로 시프트되고, 가상 접지선(VGAO)이 비트선 전위와 동등레벨로 시프트되며 가상 접지선(VGA1)은 GND레벨로 시프트된다.
상기한 바와같이, 본 발명의 실시예 1에 따르면, 가상 접지선(VGAO, VGA1)의 전위가 다른 레벨로 설정되도록 요구되는 열 어드레스의 변화, 즉 최종 페이지에서 선두페이지로의 페이지 스위칭시에도, 양 페이지의 데이타가 센스 앰프들(324a, 324b)로 동시에 독출될 수 있어서, 고속 데이타 독출을 실행할 수 있다.
따라서, 이 실시예에 따르면, 입력 어드레스의 열 어드레스에 대응하는 페이지내의 다수의 메모리셀열들이 동시에 선택되고, 다른 어드레스의 열 어드레스에 대응하는 다른 페이지내의 다수의 메모리셀열들이 컬럼 디코더/셀렉터(130)에 의해 동시에 선택된다. 또한, 센스 앰프들(324a, 324b)의 제 1 및 제 2 그룹들이 대응하는 페이지내에서 동시에 선택된 다수의 메모리셀들에서 독출된 및 다른 페이지내에서 동시에 선택된 다수의 메모리셀들에서 독출된 데이타를 각각 검출하도록 이용된다. 그 결과, 입력 어드레스의 열 어드레스를 포함하는 적어도 2개의 열 어드레스에 대응하는 적어도 2 페이지의 페이지 데이타가 연속적으로 독출될 수 있다.
또한, 입력 어드레스에 반응하여 1 페이지에 대응하는 가상 접지선을 선택적으로 충방전하는 제 1 및 제 2 제어회로(22a, 22b)를 구비하여 제 1 및 제 2 제어회로(22a, 22b)에 의한 가상 접지선의 충방전이 입력 어드레스에 따라 분리되어 실행될 수 있다. 이 결과, 1 페이지내의 메모리셀열에 대한 가상 접지선의 스위칭을 다른 페이지에서의 데이타 독출과 동시에 실행할 수 있다. 그러므로, 최종 페이지에서 선두 페이지로의 페이지 스위칭시에도 동일 워드선상의 메모리셀의 데이타를 연속으로 독출할 수 있다. 따라서, 1 페이지에 대한 가상 접지선의 충방전을 행하기 위해 두개의 회로들(즉, 도 3의 제 1 및 제 2 제어회로(22a, 22b))을 단순히 조합함에 의해 페이지 데이타를 고속으로 연속으로 독출할 수 있다.
이와 대조적으로 도 7 및 도 8에 도시된 개선된 종래의 마스크 ROM(300)은, 가상 접지선(VGO)이 "Low"레벨을 유지하는 한, 열 어드레스의 연속적인 변경의 경우에 가상 접지선(VGO)에 접속된 메모리셀들(QO0, Q010,…, Q10, Q110,…)로의 액세스가 신속하게 이루어질 수 있지만, 가상 접지선(VG1)에 접속된 메모리셀들 (QO1, Q011,…, Q11, Q111,…)로의 액세스는 가상 접지선(VG1, VG0)이 "Low" 및 "High' 레벨에 위치되어야 하므로 랜덤 액세스(즉, 저속 독출)로서 실행된다.
[실시예 2]
도 9는 본 발명의 실시예 2에 따른 반도체 기억장치(마스크 ROM)를 나타낸 다이어그램이다. 실시예 1의 마스크 ROM(100)의 컬럼 디코더의 회로에 더하여, 이 실시예의 마스크 ROM의 컬럼 디코더는 하나의 워드선에 대응하는 모든 메모리셀들이 독출된후, 다음워드선을 자동으로 선택하는 회로를 포함한다. 편의상 도 9에서는 메모리셀 어레이, 로우 디코더, 및 워드선을 구동하는 로우 디코더의 출력에 접속된 구동회로만을 도시한다. 메모리셀 어레이는 제 1 및 제 2 메모리셀 어레이(201a, 201b)를 포함한다. 상기한 바를 제외하면 실시예 2의 마스크 ROM의 구조는 실시예 1의 마스크 ROM(100)의 구조와 동일하다.
도 9에서, 참조부호(140)는 실시예 2의 마스크 ROM의 로우 디코더를 나타낸다. 로우 디코더(140)는 로우 디코더(140)의 출력에 접속되며 제 1 메모리셀 어레이(201a)의 워드선(WL1)을 구동하는 제 1 구동히로(141) 및 로우 디코더(140)의 출력에 접속되며 제 2 메모리셀 어레이(201b)의 워드선(WL2)을 구동하는 제 2 구동회로(142)를 포함한다. 이를 제외하면, 로우 디코더(140)는 실시예 1의 로우 디코더와 동일한 내부회로를 가진다.
제 1 구동회로(141)는 k번째 워드선(WL1K)에 대응하는 인버터(141a), 로우 디코더(140)의 k번째 출력(Xk)과 인버터(141a) 사이에 접속된 제 1 트랜지스터(141b), 및 k번째 워드선(WL1K)에 대응하는 인버터(141a)와 로우 디코더(140)의 k-1번째 출력(Xk-1) 사이에 접속된 제 2 트랜지스터(141c)를 포함한다. 본 명세서에서, k는 0, 1,…i-1, i, i+1,…M까지의 정수를 나타내며, M은 워드선의 갯수를 나타낸다.
제 1 구동회로(141)는 제어회로(141d)에서의 신호에 의해 제어된다. 제어회로(141d)는 상기 신호(CC31)와 어드레스신호(A7)를 수신하는 NOR회로를 포함하며, 제 1 트랜지스터(141b)의 게이트는 인버터(141e)를 통해 NOR회로의 출력을 수신하며 제 2 트랜지스터(141c)의 게이트는 NOR회로의 출력을 직접 수신한다.
제 2 구동회로(142)는 각 워드선에 대응하는 다수의 인버터(142a)를 포함한다.
다음, 실시예 2의 마스크 ROM의 동작을 설명한다.
실시예 2의 마스크 ROM에서, 어드레스 신호(A7)는 하나의 워드선에 대응하는 모든 메모리셀에서의 데이타가 독출될때 "Low"레벨로 된다. 이때 신호(CC31)가 "Low"레벨(즉, 액티브)로 되므로, NOR회로(141d)의 출력이 "High"레벨로 되어, 다음 워드선이 선택된다.
입력 어드레스(A8-A19)가 상기 로우 디코더(140)의 i번째 출력(Xi)을 "Low"레벨(즉, 액티브)로 설정할때, 구동회로들(141, 142)이 워드선들(WL1i, WL2i)을 "High"레벨(즉, 액티브)로 설정한다. 입력 어드레스 신호(A2-A6)가 어드레스 00에서 어드레스 1E까지의 범위내의 어드레스를 나타낼때, (제어회로(141d)에 입력되는) 신호(CC31)가 비액티브("High")로 됨으로써, 워드선들(WL1i, WL2i)이 로우 디코더 출력신호(Xi)에 반응하여 액티브("High")로 된다.
(상기 가상 접지선 선택/제어회로(122)로 입력되는)어드레스신호(A7)가 "High"레벨로 설정된 상태에서 입력 어드레스신호(A2-A6)를 어드레스 00에서 어드레스 1F로 순차적으로 시프팅함에 의해 데이타가 독출될때, 입력 어드레스신호(A2-A6)의 값들이 어드레스(1F)로 시프트됨에 따라 신호(CC31)가 액티브("Low")로 되어, 실시예 1에서와 같이 가상 접지선(VGA0, VGA1)의 레벨들을 시프트된다.
그후, 어드레스신호(A7)가 "Low"레벨로 유지되는 상태에서 어드레스신호(A2-A6)가 선두어드레스(즉, 어드레스 00)에서 최종 어드레스(즉, 어드레스 1F)로 순차적으로 선택된다. 어드레스신호들(A2-A6)의 값들이 어드레스(1F)로 시프트됨에 따라, NAND 출력(CC31)이 액티브("Low")로 되어, 컬럼 디코더 출력(CS31)이 액티브("High")와 어드레스신호(A7)가 모두 "Low"레벨이므로, 로우 디코더(140)의 출력(xi)의 액티브 레벨("Low")이 다음단의 워드선들(WL1i+1, WL2i+1)에 접속됨으로써, 워드선들(WL1i+1, WL2i+1)이 액티브("High")로 된다. 상기한 접속은 NOR회로(141d)의 출력에 따라 결정된다.
따라서, 실시예 2에서는, 입력 어드레스(열 어드레스)가 최종 어드레스를 선택할때에도 가상 접지선들(VGA0, VGA1, VGB0, VGB1)이 GND레벨 또는 비트선레벨로 되는가 또는 그렇지 않은가에 따라 열 어드레스(페이지)가 스위치된다. 또한, 주어진 워드선들에 대응하는 모든 메모리셀들이 독출될때, 다음 워드선이 자동으로 선택되어, 다음 워드선에 대응하는 메모리셀의 독출이 고속으로 실행될 수 있다.
상기한 바와같이, 본 발명의 반도체 기억장치에 따르면, 열 어드레스 및 가상 접지선의 포텐셜의 스위칭을 요구하는 어드레스 변경의 경우에도 연속적인 페이지 데이타를 고속으로 독출할 수 있다.
당업자들은 본 발명의 범위와 정신을 벗어나지 않고 여러가지 다른 개조를 용이하게 실시할 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.

Claims (2)

  1. 다수의 가상 접지선들, 다수의 비트선들, 및 매트릭스 형태로 배열된 다수의 메모리셀들을 포함하고, 상기 다수의 가상 접시선들과 다수의 비트선들이 서로 교호적으로 배치되며, 상기 다수의 메모리셀들이 다수의 그룹들로 분류되고, 페이지 모드를 갖는 메모리셀 어레이로서 : 상기 다수의 메모리셀들중 하나 이상에 기억된 데이타가 상기 다수의 비트선들중 하나 이상에 독출되며, 상기 페이지 모드는 상기 분류된 다수의 그룹들중 하나에 기억된 데이타가 입력 어드레스에 따라 독출 될 수 있게 하는 메모리셀 어레이; 상기 입력 어드레스에 따라, 그 입력 어드레스의 열 어드레스에 대응하는 상기 분류된 다수의 그룹들중 다른 메모리셀을 선택하여 다른 열 어드레스에 대응하는 상기 분류된 다수의 그룹들중 다른 메모리셀을 선택하는 선택회로; 상기 입력 어드레스의 열 어드레스에 대응하는 상기 분류된 다수의 그룹들중 하나에 기억된 데이타를 증폭하기 위한 제 1 앰프 회로; 상기 다른 열 어드레스에 대응하는 상기 분류된 다수의 그룹들중 다른 하나에 기억된 데이타를 증폭하기 위한 제 2 앰프 회로; 및 상기 입력 어드레스에 따라 하나의 페이지에 대응하는 상기 다수의 가상 접지선들을 선택적으로 충방전하며, 그 충방전을 서로 독립적으로 실행하는 제 1 및 제 2 제어회로를 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 선택회로는 상기 입력 어드레스의 열 어드레스가 최종 어드레스를 나타낼때 다음 행 어드레스에 대응하는 다수의 메모리셀들중 하나를 선택하는 반도체 기억장치.
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