JP2894170B2 - メモリ装置 - Google Patents

メモリ装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特に
ページアクセス可能なダイナミックメモリシステムに関
するものである。
【０００２】
【従来の技術】従来この種のダイナミックメモリシステ
ムの概略ブロック図を図１６に示す。外部からのアドレ
ス信号ＡＤＤＯ〜ＡＤＤＮはラッチパルスＲＬのタイミ
ングに同期して対応するラッチ回路１００〜１０Ｎへラ
ッチされる。これ等各ラッチ出力は対応するゲート回路
１１０〜１１Ｎを介して内部ロウアドレス信号ＸＯ〜Ｘ
Ｎとしてロウデコーダ１２へ供給される。
【０００３】ロウデコーダ１２においては、内部ロウア
ドレス信号ＸＯ〜ＸＮの信号内容に応じてワード線１３
の一本を選択的にアクティブ化するようになっている。
これ等ワード線１３とビット線１５との各交差部にはメ
モリセルが夫々配置されることにより、全体としてメモ
リセルアレイ１４を構成している。
【０００４】各ビット線１５に対応してセンスアンプ１
６が設けられており、ビット線１５のうち図示せぬカラ
ムデコーダにより選択された一つのビット線に対応する
センスアンプがアクティブとされる。従って、アドレス
信号ＡＤＤＯ〜ＡＤＤＮにより選択されたワード線とビ
ット線との交差部のメモリセルからの読出しデータが当
該ビット線に対応するセンスアンプから外部へ導出され
るようになっている。
【０００５】図１７は図１６のメモシステムにおけるペ
ージアクセスの動作例を示すタイミングチャートであ
る。ロウアドレスストローブ信号（ＲＡＳＢ）が立下っ
てアクティブになると、ロウアドレスラッチ信号（Ｒ
Ｌ）が立上ってアクティブになり、ロウアドレスＡＤＤ
ｎ（ｎ＝０〜Ｎ）が対応ラッチ回路１００〜１０Ｎへ夫
々取込まれる。内部ロウアドレスＸｎがロウアドレスデ
コーダ１２にてデコードされ、選択された一つのワード
線のみが立上りアクティブとなる。続いて、ビット線対
の差電位が増幅される。
【０００６】しかる後に、カラムアドレスストローブ信
号（ＣＡＳＢ）の降下エッジにてカラムアドレス（ＣＡ
１）が取込まれ、このカラムアドレス（ＣＡ１）にて選
択されたセンスアンプに対してリード／ライト動作が行
われる。
【０００７】このとき、ＲＡＳＢをロウレベル（アクテ
ィブ）状態に維持したままで、図１７に示す如くＣＡＳ
Ｂをクロッキングすることにより、同一のロウアドレス
（ＲＡ１）上の異なるカラムアドレス（ＣＡ１，ＣＡ
２，ＣＡ３等）をアクセスすることが可能である。
【０００８】このとき、ワード線はハイレベルのアクテ
ィブ状態にある。また、このワード線はメモリセルへの
論理１の書込みレベルを高くするために、一般に電源電
圧（Ｖｃｃ）以上に昇圧されている。そのために、ＲＡ
ＳＢのローレベル期間が長すぎると、リーク等の要因で
ワード線が昇圧レベルから低下してしまうという問題が
ある。
【０００９】そこで、ＲＡＳＢのロウレベル期間（ｔRA
S ）として最大値（ｔRASMAX）が規定されている。
【００１０】ＲＡＳＢがハイレベルになると、先ずワー
ド線がリセット（非活性化）され、ワード線がロウレベ
ルになった後に、内部ロウアドレスＸｎがリセットされ
ると同時に、ビット線対がプリチャージされることにな
る。この状態が次のページアクセス待期状態である。
【００１１】
【発明が解決しようとする課題】この様なＤＲＡＭ（ダ
イナミックＲＡＭ）回路のセンスアンプをキャッシュメ
モリとして用いるメモリシステムが製品化されつつあ
る。すなわち、図１８にその概念図を示す如く、複数の
バンク（図１８では４つのバンクＡ〜Ｄ）を持つメモリ
回路において、チップ上の全メモリをバンク数に分け、
異なるバンクは異なるロウアドレス上のデータを同時に
そのバンクのセンスアンプに保持することができるよう
にし、同一ロウアドレス上のワードが続いてアクセスさ
れたときは、ワードアクセスを行なわずに、データを保
持しているセンスアンプへアクセスを行うようにして、
高速化を図るようにしている。
【００１２】この様に、センスアンプをキャッシュメモ
リとして用いる機能を実現しようとすると、図１８に示
す如く、ロウアドレス線Ｘｎ、ロウデコーダをバンク毎
に設ける必要があり、メモリチップの面積増大につなが
るという欠点がある。
【００１３】また、この様なメモシステムの用途として
は、同一のロウアドレスに対するアクセスが集中して生
じる確率が高いために、主としてページアクセスが行わ
れることが多い。従って、あるロウアドレスへのアクセ
スが終了しても、次に同一ロウアドレスへアクセスが生
じる可能性が大きくなり、よって異なるロウアドレスを
アクセスする必要が生じないときには、ＲＡＳＢをハイ
レベル（非活性）状態とせずに、アクティブ状態のまま
にしておき、センスアンプはデータ保持状態としてい
る。
【００１４】こうすることで、次に同一ロウアドレスへ
のアクセスが生じたときには、ＲＡＳアクセスタイム
（ｔRAC ）ではなく、ＣＡＳアクセスタイム（ｔCAC ）
のみでリード／ライト動作が可能となる。一般に、リー
ド動作の場合、ＣＡＳアクセスタイムはＲＡＳアクセス
タイムの１／３程度であるので、高速アクセスが可能と
なるのである。
【００１５】しかしながら、この場合、前述したｔRASM
AXの規定が存在するために、異なるロウアドレスへのア
クセス要求のあるなしにかかわらず、この時間ｔRASMAX
の後には、必らずＲＡＳＢをリセットしてプリチャージ
する必要があり、これ等各信号の制御が煩雑になるとい
う欠点がある。
【００１６】更に、異なるロウアドレスへのアクセスが
必要になったときには、図１９のタイムチャートに示す
如く、ＲＡＳＢをプリチャージしてＲＡＳＢプリチャー
ジ時間（ｔRP）の最小規定時間（ｔRPMIN ）後に、ＲＡ
ＳＢをアクティブとし、所望のデータをリード／ライト
する必要がある。このときのリードアクセスタイムは、
ｔRPMIN ＋ｔRACMINで制限されることになる。
【００１７】従来技術におていは、ＲＡＳＢをプリチャ
ージすると、先ずワード線をリセットしロウレベルにし
てからビット線対をプリチャージするようになっている
ので、ｔRP＝ｔ1 ＋ｔ2 （ｔ1 ：ＲＡＳＢの立上りから
ワード線がロウレベルになるまでの時間、ｔ2 ：ワード
線がロウレベルになってからビット線がプリチャージさ
れるまでの期間）となり、アクセスが遅くなるという欠
点がある。
【００１８】本発明の目的は、チップサイズの増加をな
くしかつアクセスタイムの縮小化を図ったメモリ装置を
提供することである。
【００１９】
【課題を解決するための手段】本発明によるメモリ装置
は、 ワード線と、ビット線と、これ等ワード線とビッ
ト線との各交差部に設けられたメモリセルと、前記ビッ
ト線対応に設けられて対応ビット線のデータを増幅する
センスアンプと、外部ローアドレスストローブ信号の活
性化に応答してアドレス信号を取り込みこのアドレス信
号に応じたワード線を選択的に活性化する手段と、前記
アドレス信号に応じたビット線に対応するセンスアンプ
を選択的に活性する手段と、前記外部ローアドレススト
ローブ信号の活性化期間中に前記センスアンプの活性状
態を維持した状態で、ワード線を所定時間活性化した後
ワード線を非活性状態に制御する手段を含むメモリ装置
であって、前記ローアドレスストローブ信号の非活性化
に応答して第１の信号を発生する手段と、前記ローアド
レスストローブ信号が活性化されている時に書き込み動
作が発生したことを示す第２の信号を発生する手段と、
前記第２の信号と前記第１の信号に応答して前記ワード
線を所定時間活性化させるとともに、前記センスアンプ
に書き込んだデータをメモリセルに書き込む手段を有す
ることを特徴とする。
【００２０】本発明による他のメモリ装置は、上記構成
の他に、更に前記ワード線の活性状態で、前記ローアド
レスストローブ信号の非活性化に応答して前記ワード線
を非活性化後に前記ビット線をプリチャージし、前記ワ
ード線の非活性状態で、前記ローアドレスストローブ信
号の非活性化に応答して前記ビット線をプリチャージす
る手段を含むことを特徴とする。
【００２１】
【実施例】以下に、本発明の実施例について図面を参照
しつつ詳細に説明する。
【００２２】図１は本発明の実施例の各信号の変化を示
すタイムチャートである。ロウアドレスストローブ信号
（ＲＡＳＢ）の降下時（活性化時）、ロウアドレスＡＤ
Ｄｎがラッチ回路にてラッチされ、このラッチ出力が内
部ロウアドレスＸｎとしてロウアドレスデコーダへ供給
されてワード線の一つが択一的にアクティブとされる。
このワード線のアクティブに応答してビット線対の差電
位が対応センスアンプへ入力され増幅される。
【００２３】このとき、どのバンクのワード線をアクテ
ィブとするかは、ＲＡＳＢの上昇時に外部バンク信号Ｂ
ＡＮＫから取込んだ信号に基づくもので、本例ではバン
クＡとしている。
【００２４】以上の動作は従来例のそれと同一である。
そして、ビット線対の差電位が開きメモリセルへの再書
込みが十分行われた時点で、外部制御信号（ＲＳＴＲ：
Ｒｅｓｔｏｒｅ）がロウレベルになり、ワード線がリセ
ットされると同時に、内部ロウアドレスＸｎがリセット
される。
【００２５】この場合、ＲＡＳＢはロウレベルのままで
あり、よってセンスアンプは、データを保持したままの
状態であるので、ワード線の状態にかかわらずページア
クセスが可能となるのである。
【００２６】上述した制御動作は図２の論理回路で実現
可能であり、その動作タイミングを図３に示す。ＲＡＳ
Ｂと制御信号ＲＳＴＲとにより、センスアンプ用ＲＡＳ
Ｂ（ＳＲＡＳＢ）及びワード用ＲＡＳＢ（ＷＲＡＳＢ）
とを生成している。従来技術では、ＲＡＳＢのみの一つ
の信号でセンスアンプとワード線とを制御していたの
を、本発明では、ＲＡＳＢの他に更にリストア用制御信
号ＲＳＴＲを導入して、センスアンプ用ＲＡＳＢの他に
ワード用ＲＡＳＢを生成している。
【００２７】図３に示す如く、ＲＡＳＢの降下エッジに
おいては、制御信号ＲＳＴＲはハイレベルになってお
り、よってＳＲＡＳＢ及びＷＲＡＳＢは共にロウレベル
にあり、センスアンプ及びワード線は共に活性化され
る。制御信号ＲＳＴＲがロウレベルになると、ＷＲＡＳ
Ｂはハイレベルになり、ワード線のみがリセットされ
る。
【００２８】また、図２の回路において、ＲＡＳＢがロ
ウレベルの状態で図３の如くＲＳＴＲをクロッキングす
ると、ワード線の電位もそれと同期してクロッキングさ
せることができることになる。この動作については後述
する。
【００２９】この様に、ＲＡＳＢをアクティブ状態に維
持してワード線のみをリセットすることにより、ワード
線の昇圧レベルがリーク等の要因で低下してしまうこと
で制限されているｔRASMAXの規定を何等気にする必要が
なく、異なるロウアドレスへのアクセス要求が来るま
で、ＲＡＳＢをアクティブにしておくことが可能となる
のである。
【００３０】また、ワード線はリセットされるので、ロ
ウアドレスラッチ、ロウアドレス線、ロウデコーダは異
なるアドレスに対して対応できることになる。このとき
の動作を図４，５を用いて詳述する。図４はバンク数が
２の場合の本発明の実施例の一部ブロック図であり、図
５はその動作タイムチャートであり、図１のタイムチャ
ートからの続きを示す。尚、図４において、図１６と同
等部分は同一符号にて示しており、バンクＡ，バンクＢ
には夫々Ａ，Ｂの符号を付していてる。
【００３１】ＲＡＳＢが立上がると、その立上りタイミ
ングにてバンクアドレスＢＡＮＫのＢが取込まれ、バン
クＢのビット線対１５Ｂはプレチャードされる。バンク
Ａのビット線対１５Ａは差電位が増幅された状態にあ
る。
【００３２】続いて、ＲＡＳＢが立下ると、ロウアドレ
スラッチ回路１００〜１０Ｎはロウアドレスをラッチ
し、ロウアドレスデコーダ１２を介してバンクＢのワー
ド線を選択しバンクＢのビット線対の差電位が増幅され
る。しかる後に、ＲＳＴＲがロウレベルになると、バン
クＢのワード線は図１のバンクＡのワード線と同様に、
リセットされる。
【００３３】図４中のＢＡＮＫＡＥはバンクＡのワード
線をアクティブにするための信号であり、ＢＡＮＫＢＥ
はバンクＢのワード線をアクティブにするための信号で
ある。
【００３４】以上の動作は、センスアンプをアクティブ
にしたまま、ワード線のみをリセットすることにより実
現されるものである。
【００３５】この様な動作をしたとき、ＲＳＴＲにより
ワード線がリセットされてからＲＡＳＢによってビット
線がプリチャージされるまでの間に、センスアンプに書
込み動作が生じた場合、センスアンプに書込んだデータ
がメモリセルへ書込まれないという問題が生じる。
【００３６】そこで、図６のタイムチャートに示す如
く、ＲＡＳＢがハイレベルになる前にＲＳＴＲをハイレ
ベルにし、その立上りエッジでロウアドレスとバンクア
ドレスとが取込まれるようにする。図２，３に示す如
く、ＲＡＳＢがロウレベルでＲＳＴＲがハイレベルのと
きは、ＷＲＡＳＢがアクティブになるので、再びワード
線が立上り、センスアンプのデータをメモリセルにリス
トアする。
【００３７】続いて、ＲＡＳＢをハイレベルにし、ワー
ド線をロウレベルとし、ビット線をプリチャージすれば
良い。ＲＡＳＢの立上りエッジでＲＳＴＲがロウレベル
であれば、直ちにビット線のプリチャージを行うので、
従来に比しワード線をロウレベルへ変化させる時間（図
６のｔ１）がなくなり、ライトアクセスがなかった場合
のｔRPの短縮を図ることができる。
【００３８】先の実施例では、ワード線のリセット及び
再書込みのためにワード線を上げることを外部制御信号
（ＲＳＴＲ）によって行ったが、第二の実施例では、こ
れを内部制御信号（ＩＲＳＴＲ）によって行うようにし
ている。この実施例のタイミングチャートは図１のＲＳ
ＴＲをＩＲＳＴＲに置換えたものになる。内部信号ＩＲ
ＳＴＲ（Ｉｎｔｅｒｎａｌ Ｒｅｓｔｏｒｅ）はＲＡＳ
Ｂから例えば図７のようにして作られる。
【００３９】図７のディレイ素子５１による遅延時間は
ＲＡＳＢ降下時からビット線が十分増幅される時間に設
定してある。また、図３はＲＳＴＲをＩＲＳＴＲに置換
えることで第二の実施例に適用できる。
【００４０】図１の様な動作をしたとき、ワード線がリ
セットされてからビット線がプリチャージされるまでの
間に、センスアンプに書込み動作が発生していた場合、
センスアンプに書き込んだデータがメモリセルに書込ま
れないと言う不具合が生じてしまう。
【００４１】そこで、図８に示すように、ＲＡＳＢの上
昇エッジでロウアドレスとバンクアドレスとを取込み、
もう一度ワード線を上げ、センスアンプのデータをメモ
リセルにリストアしてからワード線を下げ、ビット線を
プリチャージすれば良い。
【００４２】このコントロール回路は、図２の代わり
に、例えば図９の様な回路を用いることで実現できる。
図１０は図９の回路の動作を表わすタイミングチャート
である。
【００４３】ＲＡＳＢがロウレベルになるときＩＲＳＴ
Ｒはハイレベルなので、センスアンプ用ＲＡＳＢ（ＳＲ
ＡＳＢ）、ワード用ＲＡＳＢ（ＷＲＡＳＢ）共にロウレ
ベルに変化する。図７のディレイ素子５１で決る時間ｔ
５１後にＩＲＳＴＲがロウレベルになるので、ＷＲＡＳ
Ｂはハイレベルになり、ワードがリセットされる。
【００４４】ＲＡＳＢがハイレベルになると、ＷＲＡＳ
Ｂがロウレベルになり再びワードが上がり、図９のディ
レイ素子７２で決る時間ｔ７２後にＷＲＡＳＢがハイレ
ベルになり、ワードがリセットされる。
【００４５】一方、ＲＡＳＢがハイレベルになってか
ら、図９のディレイ素子７１で決る時間ｔ７１後に、Ｓ
ＲＡＳＢはハイレベルになりビット線はプリチャージさ
れる。ディレイ素子は、ｔ７１＞ｔ７２となるように設
定されている。
【００４６】本発明では、更にｔRPMIN を改善するため
に、上述のリストアをライト動作があった場合のみ行う
ようにしている。
【００４７】次に、この動作を図を用いて説明する。図
１１はこの動作を表すタイミングチャートである。ペー
ジアクセス中にライト動作が起り、ライト動作をするこ
とを示す内部信号ＷＥがハイレベルになると、過去にラ
イト動作が起ったことを表す信号ＷＲＩＴＥがハイレベ
ルにセットされる。ＷＲＩＴＥはＷＥがロウレベルにな
ってもセットされたままであり、ＲＡＳＢがハイレベル
になるとリセットされる。
【００４８】ＷＲＩＴＥ信号を発生する回路としては、
例えば図１２に示すようなフリップフロップを用いれば
良い。図１２の回路によれば、ＷＲＩＴＥはＷＥがハイ
レベルになるとセットされ、その後はＷＥの状態によら
ずハイレベルを保ち、ＲＡＳＢがハイレベルになること
によりリセットされる。
【００４９】ＲＡＳＢの上昇エッジでＷＲＩＴＥがハイ
レベルであれば、ロウアドレスに従ってワード線を上
げ、メモリセルにセンスアンプのデータをリストアし、
ワード線を下げ、バンクアドレスに従って、ビット線を
プリチャージする。
【００５０】このコントロールは、例えば図１３のよう
な論理回路で実現することができる。図１４，１５は図
１３の動作を表わしたものであり、図１４はライト動作
が起こった場合、図１５はライト動作が起らなかった場
合である。
【００５１】ライトが起り、ＷＲＩＴＥがハイレベルに
なっている場合は、ＷＲＩＴＥ´がハイレベルになって
いるので、ディレイ素子１０２，１０３は有効になる。
【００５２】ＲＡＳＢがハイレベルになると、ＩＲＳＴ
Ｒがハイレベルになるので図１３の（ａ）のパスでＷＲ
ＡＳＢがロウレベルになり、ワード線が上がる。その
後、ディレイ素子１０３で設定される遅延時間ｔ１０３
の後に、図１３のパス（ｂ）でＷＲＡＳＢがハイレベル
になり、ワードは再びリセットされる。
【００５３】ｔ１０３はワード線が上って、センスアン
プのデータがメモリセル内に書かれるのに十分な時間に
設定される。また、ｔ１０３でワード線のハイレベル期
間がコントロールされるように、ディレイ素子１０１で
設定される遅延時間ｔ１０１はｔ１０３より大きく設定
されなければならない。
【００５４】一方、ＳＲＡＳＢはＲＡＳＢがハイレベル
になってから、ディレイ素子１０２で設定される遅延時
間ｔ１０２の後にハイレベルになり、ビット線をプリチ
ャージする。ワードがリセットされてからビット線がプ
リチャージされるように、ｔ１０２はｔ１０３より大き
く設定される。
【００５５】ライトが起らなかった場合は、ＷＲＩＴＥ
´がロウレベルになっており、ディレイ素子１０２，１
０３は無効になる。この時、ＷＲＡＳＢは図１３のパス
（Ｃ），（ｄ）によってハイレベルを保ち、ＳＲＡＳＢ
は図１３の（ｅ）のパスのみ（すなわちＲＡＳＢのみ
で）コントロールされる。
【００５６】実施例１，２の外部信号（ＲＡＳＢ，ＲＳ
ＴＲ，ＡＤＤ等）のかわりに同一チップ上の論理回路に
より、ＲＡＳＢ，ＲＳＴＲ，ＡＤＤ相当の信号を発生
し、ダイナミックメモリシステムをコントロールしても
よい。
【００５７】
【発明の効果】以上説明したように本発明は、ＲＡＳＢ
が活性化中にセンスアンプを活性化したままワード線を
リセットしたことで、ｔRASMAXの制限無くページアクセ
スが可能になり、よってセンスアンプをキャッシュメモ
リとして使用できることになる。
【００５８】また、複数のバンクを持つメモリシステム
において、ワード線がリセットされていれば、ロウアド
レス系回路（ロウアドレスラッチ、ロウアドレス線、ロ
ウデコーダ等）はどのバンクのロウアドレスでも伝える
ことができる。すなわち、ロウアドレス系回路をバンク
で共用することができる。従って、ロウアドレス系回路
の増加無く、複数のバンクを持つメモリシステムを実現
することが出来ると言う結果を有する。
【００５９】もし、ワード線をリセットせず、各バンク
でロウアドレス系回路を別々に持った場合、例えば１６
Ｍビットの容量を持つ２バンク構成のＤＲＡＭであれ
ば、少なくとも２〜３％はチップ面積が増加する。構成
するバンク数が４，８，…と大きくなれば、さらに大き
な率のチップ面積の増加がおこる。
【００６０】また、外部信号からワード線を再び上げら
れるようにし、ワード線がアクティブ中にＲＡＳＢが上
昇すればワード線をリセットしてからビット線対をプリ
チャージし、ワード線がリセットされているときＲＡＳ
Ｂが上昇すれば、ただちにビット線対をプリチャージす
るようにするか、ページアクセス中にライトが起こって
いれば、ＲＡＳＢが上昇したときワード線を上げてセン
スアンプのデータをメモリセルへストアしてからワード
線をリセットし、続いてピット線対をプリチャージし、
ライトが起っていなければ、ＲＡＳＢが上昇した後ただ
ちにビット線対をプリチャージするようにすることによ
り、ライトが起っていないときのｔRPを、従来のｔRPよ
り、ワード線を落すための時間（約１０ｎｓ）だけ短縮
することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の動作タイムチャートであ
る。
【図２】本発明の一実施例の制御信号発生部の回路図で
ある。
【図３】図２の回路の動作タイムチャートである。
【図４】本発明の一実施例のシステムブロック図であ
る。
【図５】図４のブロックの動作を示すタイムチャートで
ある。
【図６】本発明の実施例の他の動作を示すタイムチャー
トである。
【図７】本発明の第二の実施例のための制御信号発生回
路を示す図である。
【図８】図７の回路の動作を示すタイムチャートであ
る。
【図９】本発明の第二の実施例の制御回路の例を示す図
である。
【図１０】図９の回路の動作を示すタイムチャートであ
る。
【図１１】本発明の第二の実施例の他の動作を示すタイ
ムチャートである。
【図１２】本発明の第二の実施例に用いる信号発生回路
を示す図である。
【図１３】本発明の第二の実施例に用いる制御回路の例
を示す図である。
【図１４】図１３の回路の動作を示すタイムチャートで
ある。
【図１５】図１３の回路の動作を示すタイムチャートで
ある。
【図１６】従来のメモリシステムのブロック図である。
【図１７】図１６のブロックの動作を示すタイムチャー
トである。
【図１８】従来のメモリシステムの他の例を示すブロッ
ク図である。
【図１９】図１８のブロックの動作を示すタイムチャー
トである。
【符号の説明】
１００〜１０Ｎ アドレスラッチ回路 １１０〜１１Ｎ ゲート素子 １２ ロウデコーダ １３Ａ，１３Ｂ ワード線 １４Ａ，１４Ｂ メモリセル １５Ａ，１５Ｂ ビット線 １６Ａ，１６Ａ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３０１Ｄ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ワード線と、ビット線と、これ等ワード
    線とビット線との各交差部に設けられたメモリセルと、
    前記ビット線対応に設けられて対応ビット線のデータを
    増幅するセンスアンプと、外部ローアドレスストローブ
    信号の活性化に応答してアドレス信号を取り込みこのア
    ドレス信号に応じたワード線を選択的に活性化する手段
    と、前記アドレス信号に応じたビット線に対応するセン
    スアンプを選択的に活性する手段と、前記外部ローアド
    レスストローブ信号の活性化期間中に前記センスアンプ
    の活性状態を維持した状態で、ワード線を所定時間活性
    化した後ワード線を非活性状態に制御する手段を含むメ
    モリ装置であって、前記ローアドレスストローブ信号の
    非活性化に応答して第１の信号を発生する手段と、前記
    ローアドレスストローブ信号が活性化されている時に書
    き込み動作が発生したことを示す第２の信号を発生する
    手段と、前記第２の信号と前記第１の信号に応答して前
    記ワード線を所定時間活性化させるとともに、前記セン
    スアンプに書き込んだデータをメモリセルに書き込む手
    段を有することを特徴とするメモリ装置。
  2. 【請求項２】前記第２の信号を発生する手段は、書き込
    み動作を制御する信号を一方の入力とし、前記外部ロー
    アドレスストローブ信号を他方の入力とするフリップフ
    ロップ回路であることを特徴とする請求項１記載のメモ
    リ装置。
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