KR0168464B1 - 고속순차 액세스용 행어드레스 버퍼 유닛에 독작적인 캐쉬 메모리로서 역할하는 감지 증폭기를 가진 동적 랜덤 액세스 메모리 장치 - Google Patents

고속순차 액세스용 행어드레스 버퍼 유닛에 독작적인 캐쉬 메모리로서 역할하는 감지 증폭기를 가진 동적 랜덤 액세스 메모리 장치 Download PDF

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Abstract

동적 랜덤 액세스 메모리 장치는 감지 증폭기 회로(34a/34b/34c/34d)가 그 감지 증폭기 회로의 데이터 비트를 순차적으로 인출하기 위해 캐쉬 메모리로서 역할하도록 하고, 행 어드레스 버퍼 유닛(36a)는 감지 증폭기 회로(34a/34b/34c/34d)와 무관계로 제어되어 증폭기 회로내의 데이터 비트를 소거함이 없이 행 어드레스 신호를 변경시킨다.

Description

고속 순차 액세스용 행 어드레스 버퍼 유닛에 독자적인 캐쉬 메모리로서 역할 하는 감지 증폭기를 가진 동적 랜덤 액세스 메모리 장치
제1도는 종래 기술인 동적 랜덤 액세스 메모리(DRAM;dynamic random access memory)장치의 배치를 도시하는 블록선도.
제2도는 종래 기술의 순차적인 액세스를 페이지 모드(page mode)로 도시하는 타이밍 차트.
제3도는 캐쉬 메모리(cache memory)로서 역할 하는 감지 증폭기 회로를 갖는 종래 기술의 동적 랜덤 액세스 메모리 장치를 도시하는 블록선도.
제4도는 제3도에 도시된 종래 기술의 동적 랜덤 액세스 메모리 장치에서 행 어드레스 변화를 도시하는 타이밍 차트.
제5도는 본 발명의 개념을 예시하는 타이밍 차트.
제6도는 본 발명에 따른 동적 랜덤 메모리 액세스 메모리 장치의 회로 배치를 도시하는 블록선도.
제7도는 본 발명에 따른 동적 랜덤 액세스 메모리 장치에 내장된 메모리 셀 어레이 간에 공유된 행 어드레스 버퍼 유닛 및 행 어드레스 디코더 유닛의 배치를 도시하는 블록선도.
제8도는 본 발명에 따른 동적 랜덤 액세스 메모리 장치에 내장된 내부 제어 신호 발생 회로의 배치를 도시하는 논리 다이어그램.
제9도는 내부 제어 신호 발생 회로의 동작을 도시하는 타이밍 차트.
제10도는 본 발명에 따른 동적 랜덤 액세스 메모리 장치에 내장된 메모리 셀 어레이중 한 어레이에 대한 페이지 모드 동작을 도시하는 타이밍 차트.
제11도는 제6도에 도시된 동적 랜덤 액세스 메모리 장치에 의해 수행된 판독 시퀀스(read-out sequence)와 부분적으로 겹쳐진 기입 시퀀스(write-in sequence)를 도시하는 타이밍 차트.
제12도는 복귀 제어 신호(restore control signal)를 내부적으로 발생하기 위하여 본 발명에 따른 또 다른 동적 랜덤 액세스 메모리 장치에 내장된 내부 제어 신호 발생 회로를 도시하는 논리 다이어그램.
제13도는 활성 신호를 발생하는 또 다른 내부 제어 신호 발생 회로를 도시하는 논리 다이어그램.
제14도는 제13도에 도시된 내부 제어 신호 발생 회로의 회로 동작을 도시하는 타이밍 차트.
제15도는 본 발명에 따른 동적 랜덤 액세스 메모리 장치에 의해 수행된 기록 동작을 도시하는 타이밍 차트.
제16도는 본 발명에 따른 지금까지와는 또 다른 동적 랜덤 액세스 메모리 장치에 의해 수행된 페이지 액세스 모드로 기입 시퀀스를 도시하는 타이밍 차트.
제17도는 본 발명에 따른 상기 또 다른 동적 랜덤 액세스 메모리 장치에 내장된 내부 제어 신호 발생 회로를 도시하는 논리 다이어그램.
제18도는 상기 또 다른 동적 랜덤 액세스 메모리 장치에 내장된 내부 제어 신호 발생 회로를 도시하는 논리 다이어그램.
제19도는 기입 시퀀스를 도시하는 타이밍 차트.
제20도는 판독 시퀀스를 도시하는 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
12 : 행 어드레스 디코더 유닛 14 : 메모리 셀 어레이
16 : 감지 증폭기 유닛 18 : 열 어드레스 디코더 유닛
19 : 열 선택시 유닛 21 : 입력/출력 회로
23 : 타이밍 제어기 35a : 어드레스 버퍼 유닛
36a : 행 어드레스 버퍼 유닛 36b : 행 어드레스 디코더 유닛
37a : 열 어드레스 버퍼 유닛 37b : 열 어드레스 디코더 유닛
[발명의 분야]
본 발명은 동적 랜덤 액세스 메모리 장치(Dynamin random access memory device)에 관한 것으로, 특히, 페이지 모드 액세스(page mode access)와 같은 고속 순차 액세스용 캐쉬 메모리로서 역할 하는 감지 증폭기를 갖는 동적 랜덤 액세스 메모리 장치에 관한 것이다.
[관련 기술에 대한 설명]
동적 랜덤 액세스 메모리 장치의 전형적인 예가 도면 제1도에 예시되어 있으며, 이 동적 랜덤 액세스 메모리 장치는 래치 회로(100 내지 10n)의 어레이, AND 게이트(110 내지 11n)의 어레이, 워드 라인(13)을 선택적으로 구동하는 행 어드레스 디코더 유닛(12), 복수개의 비트 라인 쌍(15)으로 결합된 메모리 셀 어레이(14) 및 비트 라인 쌍(15)에 전위차를 발생하는 감지 증폭기 유닛(16)을 포함하고 있다. 도면에 도시되지는 않았지만, 복수개의 동적 랜덤 액세스 메모리 셀들이 메모리 셀 어레이에 내장되고, 워드 라인(13) 및 비트 라인 쌍 (15)은 복수개의 동적 랜덤 액세스 메모리 셀들에 선택적으로 결합되어 있다.
종래 기술의 동적 랜덤 액세스에는 또한 열 어드레스 버퍼 회로(17), 그 열 어드레스 버퍼 회로(17)에 결합된 열 어드레서 디코더 유닛(18), 그 열 어드레스 디코더 유닛(18)의 제어 하에서 데이터 버스(20)에 복수개의 비트 라인쌍(15)들을 선택적으로 결합하는 열 선택시 유닛(19), 및 데이터 버스(20)와 입/출력 데이터핀(22)사이에 결합된 입/출력 회로(21)를 포함하며, 기입(wriet-in)데이터 비트를 입/출력 데이터 핀(22)으로부터 전송 받고 판독(read-out) 데이터 비트를 입/출력 데이터 핀(22)에 전송한다.
종래 기술의 동적 랜덤 액세스 메모리 장치는 또한 외부 제어 신호에 응답하여 여러 가지 내부 타이밍 신호를 발생하는 타이밍 제어기(22)를 포함한다. 행 어드레스 스트로브 신호(RAS) 및 열 어드레스 스트로브 신호는 2개의 외부 제어 신호이고, 행 어드레스 래치 신호(RL) 및 열 어드레스 래치 신호(CL)는 행 어드레스 스트로브 신호 (RAS) 및 열 어드레스 스트로브 신호 (CAS)로부터 발생된다.
상기와 같이 배치된 종래 기술의 동적 랜덤 액세스 메모리 장치는 다음과 같이 데이터 액세스 모드(data access mode)로 작동한다. 행 어드레스를 나타내는 행어드레스 신호는 어드레스 핀(ADDo 내지 ADDn)에 공급되고, 행 어드레스 래치 신호(RL)에 응답하여 래치 회로(100 내지 10n)에 기억된다. AND게이트(110 내지 11n)는 행 어드레스 래치 신호(RL)로 인에이블되고, 내부 행 어드레스 비트 (Xo 내지 Xn)를 행 어드레스 디코더 유닛(12)에 전송한다.
행 어드레스 디코더 유닛(12)는 내부 행 어드레스 비트(Xo 내지 Xn)에 응답하여, 워드 라인(13)중 1개 라인을 활성 시킨다. 상기 활성화된 워드 라인(13)에 결합된 동적 랜덤 액세스 메모리 셀은 비트 라인 쌍(15)에 전기적으로 결합되고, 그 셀에 기억된 데이터 비트는 비트 라인 쌍(15)에 전송된다. 상기 데이터 비트는 비트 라인 쌍(15)에 전위차를 형성하고, 이 전위차는 감지 증폭기 유닛(16)에 의해 발생된다.
열 어드레스를 나타내는 어드레스 신호는 어드레스 핀(ADDo 내지 ADDn)에 공급되며, 열 어드레스 래치 신호(CL)에 응답하여 열 어드레스 버퍼 회로(17)에 의해 래치 된다. 열 어드레스 버퍼 회로(17)는 어드레스 신호로부터 내부 열 어드레스 비트(Yo 내지 Yn)를 발생시켜, 열 어드레스 디코더 유닛(18)에 공급된다. 열 어드레스 디코더 유닛(18)는 열 선택시 유닛(19)로 하여금 열 어드레스를 가진 비트 라인 쌍(15)중 하나를 데이터 버스(20)에 결합되게 하고, 그 선택된 비트 라인 쌍의 전위차가 데이터 버스(20)를 거쳐서 입/출력 회로(21)에 전송되게 한다. 상기 입/출력 회로는 전위차로부터 출력 데이터 신호를 발생시키고, 그 출력 데이터 신호를 입/출력 데이터 핀(22)에 공급한다.
또 다른 데이터 비트가 액세스될 때, 외부 장치는 데이터 비트를 기억하는 동적 랜덤 액세스 메모리 셀에 할당된 행 어드레스 및 열 어드레스를 지정하고, 종래 기술의 동적 랜덤 액세스 메모리 장치는 상술한 판독 순서를 반복한다.
데이터 액세스 속도를 개선시키기 위해서, 다양한 방법이 시도되었으며, 그 해결 방법 중 하나가 페이지 액세스 모드(page access mode)로서 공지되어 있다.
제2도는 페이지 액세스 모드를 예시하고 있다. 페이지 액세스 모드에 있어서, 행 어드레스를 나타내는 어드레스 신호는 어드레스 핀(ADDo 내지 ADDn)에 공급되고, 행 어드레스 스트로브 신호 (RAS)는 시간 (t1)에서 활성 저 레벨로 변하게 된다. 타이밍 제어기(23)는 시간(t2)에서 행 어드레스 래치 신호(RL)를 활성 고 레벨로 변경시키고, 행 어드레스 래치 신호(RL)를 래치 회로(100 내지 10n)에 공급한다. 그 다음에, 상기 어드레스 신호가 래치 회로(100 내지 10n)에 기억된다.
내부 행 어드레스 비트(XO내지 Xn)는 시간(t3)에서 어드레스 신호로부터 발생하고, 행 어드레스 디코더 유닛(12)는 내부 행 어드레스 비트(XO 내지 Xn)에 응답하여 시간(t4)에서 행 어드레스로 할당된 워드 라인을 활성화시킨다. 페이지 액세스 모드로 순차 판독하는 동안에 내부 행 어드레스 비트(XO 내지 Xn) 및 선택된 워드 라인가 유지된다.
데이터 비트는 시간(t5)에서 선택된 워드 라인에 결합된 동적 랜덤 액세스 메모리 셀로부터 비트 라인 쌍(15)에 전송되고, 감지 증폭기 유닛(16)는 판독 데이터 비트를 나타내는 전위차를 발생시킨다.
제1열 어드레스(CA1)를 나타내는 어드레스 신호가 어드레스 핀(ADDO 내지 ADDn)에 공급되고, 열 어드레스 스트로브 신호(CAS)는 시간(t6)에서 저전압 레벨로 변경된다. 타이밍 제어기(23)는 열 어드레스 래치 신호(CL)를 발생하고, 제1열 어드레스(CA1)를 나타내는 어드레스 신호가 열 어드레스 버퍼 회로(17)에 의해 래치 된다. 열 어드레스 디코더 유닛(18)는 내부 열 어드레스 비트(YO 내지 Yn)를 해석하고, 열 선택기(19)가 제1열 어드레스로 할당된 비트 라인 쌍을 데이터 버스(20)에 결합케 한다. 전위차는 데이터 버스(20)를 거쳐서 제1열 어드레스(CA1)로 할당된 비트 라인 쌍으로부터 입/출력 회로(21)에 전송되고, 제1액세스된 데이터 비트를 나타내는 출력 데이터 신호는 외부 장치에 전송된다.
상기 어드레스 신호는 제2의 열 어드레스(CA2)로 변경되고, 그후, 제3의 열 어드레스(CA3)로 변경되어, 상기 어드레스 신호는 시간(t7 및 t8)에서 열 어드레스 스트로브 신호(CAS)와 동기화 하여 래치 된다. 그 결과, 열 어드레스 디코더 유닛(18)는 열 선택기 유닛(19)로 하여금 제2 열 어드레스(CA2)및 제 3열 어드레스(CA3)로 할당된 비트 라인 쌍을 데이터 버스(20)에 순차적으로 결합하게 하고, 입/출력 회로(21)가 순차적으로 출력 데이터 신호를 제2액세스된 데이터 비트의 논리 레벨 및 제3액세스된 데이터 비트의 논리 레벨로 변경시키게 한다.
행 어드레스 스트로브 신호(RAS)는 시간(t9)에서 비활성 고전압 레벨로 복귀되고, 선택된 워드 라인의 쇠퇴 및 비트 라인 쌍(15)의 사전 충전이 시간(t10, t11)에서 실행된다.
선택된 워드 라인은 전압 강하 없이 비트 라인상의 고전압 레벨을 선택된 동적 랜덤 액세스 메모리 셀로 복귀하기 위해 전력 전압 레벨 이상으로 승압되고, 선택된 워드 라인상의 전위 레벨은 바람직하지 않은 누전에 기인하여 저하되기 쉽다. 이런 이유로, 페이지 모드로의 순차 데이터 액세스가 허용될 때, 선택된 워드 라인의 바람직하지 않은 전압 강하는 RAS액세스 시간(tRAS)으로 제한되어지게 된다.
따라서, 워드 라인의 선택은 열 어드레스의 순차적인 변화가 뒤따르게 되고, 데이터 비트는 선택된 워드 라인에 결합된 동적 랜덤 액세스 메모리 셀로부터 순차적으로 액세스할 수 있다.
또 다른 해결 방법으로는 캐쉬 메모리로서 감지 증폭기 회로를 사용하는 것을 들 수 있다. 제3도는 캐쉬 메모리로서 감지 증폭기를 사용하는 또 다른 동적 랜덤 액세스 메모리 장치를 예시하고 있다. 종래 기술의 동적 랜덤 액세스 메모리 장치에는 4개의 메모리 셀 어레이/뱅크 유닛(25a, 26a, 27a, 및 28a), 행 어드레스 래치 신호(RLA, RLB, RLC 및 RLD)에 응답하여 각각의 어드레스 신호(ADD)를 래칭하기 위한 4개의 행 어드레스 버퍼 유닛(25b, 26b, 27b 및 28b), 어드레스 신호에 응답하여 관련된 메모리 셀 어레이/뱅크 유닛(25a, 26a, 27a, 및 28a)로부터 메모리 셀의 행을 개별적으로 선택하는 4개의 행 어드레스 디코더 유닛(25c, 26c, 27c, 및 28c), 및 차동 증폭 이후에 데이터 비트를 기억하는 4개의 감지 증폭기 유닛(25d, 26d, 27d, 및 28d)를 갖고 있다.
어드레스 신호(ADD)는 행 어드레스 래치 신호(RLA, RLB, RLC 및 RLD)와 동기화 하여 행 어드레스 버퍼 유닛(25b, 26b, 27b 및 28b)에 의해 순차적으로 래치 된다. 어드레스 신호(ADD)는 각각의 메모리 셀 어레이/뱅크 유닛(25a, 26a, 27a, 및 28a)에 대해 4개의 다른 행 어드레스를 지정할 수 있다.
내부 행 어드레스 비트(XnA, XnB, XnC, 및 XnD)의 4개의 세트는 행 어드레스 디코더 유닛(25C 내지 28C)에 의해 해석되고, 4개의 워드 라인은 관련된 행 어드레스 디코더 유닛(25c 내지 28c)에 의해 활성화된다. 데이터 비트의 4개의 세트는 관련된 비트 라인 쌍의 4개의 세트에 대한 메모리 셀의 4개의 행으로부터 판독되고, 4개의 감지 증폭기 유닛(25d 내지 28d)에 각각 전송된다.
선택된 행으로부터 판독된 데이터 비트가 순차적으로 액세스되는 동안, 감지증폭기의 유닛(25d 내지 28d)로부터 인터페이스 유닛(도시되지 않음)에 상기 데이터 비트가 전송된다. 외부 장치가 메모리 셀의 또 다른 행을 지정하지 않는 한, 행 어드레스 스트로브 신호(RAS)는 활성 저 레벨로 유지되고, 순차 액세스는 페이지 액세스 모드의 것과 유사하다. 따라서, 데이터 비트는 RAS 액세스 시간(tRAS)의 1/3인 CAS액세스 시간 동안 액세스할 수 있다.
그러나, 제3도에 도시된 종래 기술의 동적 랜덤 액세스 메모리 장치에서는 여러 가지 문제점이 직면하게 된다. 첫째로, 메모리 셀 어레이/뱅크 유닛(25a 내지 28a)에는 각각의 행 어드레스 디코더(25c 내지 28c)및 내부 행 어드레스 비트(XnA 내지 XnD)용의 신호 선을 필요로 하고, 이들의 부수적인 회로 및 신호 선은 반도체 칩을 확장한다. 이것이 제3도에 도시된 종래 기술의 동적 랜덤 액세스 메모리 장치가 갖고 있는 고유의 첫 번째 문제점이다.
페이지 모드에 관련하여 상술한 바와 같이, 선택된 워드 라인으로부터의 누전은 RAS액세스 시간(tRAS)의 한계를 결정하고, 종래 기술의 동적 랜덤 액세스 메모리 장치는 내부 장치가 동일한 워드 라인에 지속적으로 액세스할 지라도 워드 라인 선택을 주기적으로 재시작 한다. 그러므로, 두 번째 문제점은 빈번한 워드 라인 선택을 들 수 있다.
세 번째 문제점은 행 어드레스가 변경될 때 연장된 액세스 시간 주기를 들 수 있다. 보다 상세하세, 외부 장치가 다른 워드 라인에 데이터 비트를 액세스시킬 필요가 있다고 가정하면, 그 외부 장치는 시간(t21)에서 행 어드레서 스트로브 신호(RAS)를 비활성 고전압 레벨로 변경하고, 선택된 워드 라인은 시간(t22)에서 저전압 레벨로 복귀한다. 그 다음에, 비트 라인 쌍이 사전 충전되고, 각 쌍의 비트 라인은 시간(t23)에서 균형을 잡게 된다. 시간(t21) 및 시간(t22)간의 시간 주기는 T1으로 표기되고, 시간(t22)및 시간(t23)간의 시간 주기는 T2로 표기되어 있다. 사전 충전이 완료되면, 행 어드레스 스트로브 신호(RAS)는 활성 저전압 레벨로 다시 변경되고, 새로운 행 어드레스를 표시하는 어드레스 신호(ADD)는 행 어드레스 버퍼 회로에 의해 래치된다. 시간(t25)에서, 새로운 워드 라인이 활성화되고, 시간(t26)에서, 비트 라인 쌍에 대해 새로운 워드 라인에 결합된 메모리 셀로부터 새로운 데이터 비트가 판독된다. 감지 증폭 이후에, 열 어드레스 스트로브 신호(CAS)는 시간(t27)에서, 새로운 열 어드레스를 래치하는 활성 저전압 레벨로 변경되고, 액세스된 데이터 비트를 표시하는 출력 데이터 신호는 시간(t28)에서 유효하게 된다.
따라서, 상이한 워드 라인상의 새로운 데이터를 액세스하는 총 시간 주기는 행 어드레스 스트로브 신호(RAS)로부터 출력 데이터 신호의 출력까지의 시간 주기(T1), 시간주기(T2) 및 시간주기(TRAC)의 합이다. 따라서, 데이터 액세스 속도는 행 어드레스가 변경되는 경우 크게 감속된다.
[발명의 개요]
그러므로, 본 발명의 중요한 제1목적은 소형 반도체 칩상의 집적된 동적 랜덤 액세스를 제공하는데 있다.
그 제1목적을 달성하기 위해서, 본 발명은 다수의 메모리 셀 어레이들간에 행 어드레스 디코더 유닛을 공유시키는 것을 제안하고 있다.
본 발명의 제2목적은 액세스 시간이 개선된 동적 랜덤 액세스 메모리 장치를 제공하는데 있다.
상기 제2목적을 달성하기 위해서, 본 발명은 감지 증폭기로부터 개별적으로 워드 라인을 리세트시키는 것을 제안하고 있다. 제5도에 도시된 바와 같이, 선택된 뱅크 A의 워드 라인은 행 어드레스 스트로브 신호의 트레일링 에지(TE1)에서 활성화되고, 감지 증폭기에 의해 데이터 비트가 증폭된다. 비 선택된 뱅크 B의 워드 라인은 비활성 상태로 남아 있고, 비 선택된 뱅크 B와 관련된 감지 증폭기는 미리 판독된 데이터 비트를 계속해서 유지한다. 선택된 뱅크 A의 워드 라인이 행 어드레스 스트로브 신호와 무관계로 복귀 제어 신호의 트레일링 에지(TE2)에서 방전될 지라도, 상기 비트 라인 쌍은 불균형상태가 되고, 데이터 비트는 열 어드레스 스트로브 신호의 변화와 동기해서 감지 증폭기로부터 그의 외부 측까지 순차 판독하게 된다.
본 발명에 의하면, 페이지 모드를 갖는 동적 랜덤 액세스 메모리 장치가 제공되는데, 이 장치에는 (a)뱅크 어드레스가 각각 할당되고, 행 어드레스 및 열 어드레스가 각각 할당된 다수의 메모리 셀에 의해 각각 실행되는 다수의 메모리 셀 어레이; (b)상기 다수의 메모리 셀 어레이와 각각 관련되고, 메모리 셀의 행이 선택적으로 액세스할 수 있는 상기 관련된 메모리 셀 어레이의 메모리 셀의 행에 각각 다수의 워드 라인들을 각각 가진 다수의 워드라인들의 세트; (c)상기 다수의 메모리 셀 어레이와 각각 관련되고, 메모리 셀들의 행들 중 하나로부터 판독된 데이터 비트를 표시하는 전위차를 발생하는 메모리 셀의 열에 각각 결합된 다수의 비트라인 쌍을 각각 가진 다수의 비트 라인 쌍들의 세트; (d)외부 뱅크 어드레스 신호에 응답하여 다수의 메모리 셀 어레이들을 선택적으로 인에이블하는 뱅크 어드레싱 시스템; (e)상기 외부 뱅크 어드레스 신호와 인에이블된 메모리 셀 어레이와 관련된 워드 라인들 중 하나를 선택하며, (e-1)각 메모리 셀 어레이 내에 내장된 메모리 셀들의 행들 중 하나에 할당된 행 어드레스를 표시하는 외부 행 어드레스 신호를 저장하도록 동작하는 행 어드레스 버퍼 유닛과, (e-2)상기 다수의 메모리 셀 어레이들의 2개의 어레이 간에 각각 공유되고, 상기 외부 행 어드레스 신호에 의해 지정되어 상기 외부 뱅크 어드레스 신호와 인에이블된 메모리 셀 어레이 내에 내장된 메모리 셀들의 행에 결합된 워드 라인들 중 하나를 활성화시키도록 동작하는 다수의 행 어드레스 디코더 유닛을 가진 행 어드레싱 시스템; (f)상기 다수의 비트 라인 쌍들의 세트와 각각 관련되고, 상기 전위차를 저장하기 위해 상기 관련된 세트의 비트 라인들의 전위차를 증폭시키도록 각각 동작하는 다수의 감지 증폭기 회로들의 세트; (g)외부 열 어드레스 신호에 응답하여, 데이터 버스에 외부 뱅크 어드레스 신호가 지정된 메모리 셀 어레이와 관련된 세트의 비트 라인 쌍들을 순차적으로 결합하기 위해 페이지 모드로 열 어드레스를 순차적으로 지정하는 열 어드레싱 시스템; (h)상기 데이터 버스에 결합되어, 상기 데이터 버스상의 전위차와 입력 데이터 신호로부터의 데이터 버스상의 전위차로부터의 출력 데이터 신호를 발생시키도록 동작하는 인터페이스 유닛; (i)외부 제어 신호에 응답하여, 페이지 모드를 제어하는 다수의 내부 제어 신호를 발생시키도록 동작하는 내부 제어 신호 발생 유닛을 포함하고 있다.
행 어드레스 버퍼 유닛은 제1내부 제어 신호에 응답하여 외부 행 어드레스 신호를 소거할 수 있고, 감지 증폭기 회로는 제1 내부 제어 신호에 무관계로 제2내부 제어 신호에 응답하여 전위차를 소거할 수 있다.
[양호한 실시예의 설명]
[실시예 1]
본 발명의 제5도를 참조하면, 본 발명을 구체화하는 동적 랜덤 액세스 메모리 장치는 단일 반도체 칩(31)상에 제조되고, 페이지 모드로 동작할 수 있다. 상기 동적 랜덤 액세스 메모리 장치에는 뱅크 A, 뱅크 B, 뱅크 C 및 뱅크 D로 각각 불리어지는 메모리 셀 어레이(32a, 32b, 32c 및 32d)들을 포함하고, 이들 메모리 셀 어레이(32a 내지 32d)는 배치에 있어서 서로 유사하다. 메모리 셀 어레이(32a 내지 32d)들의 각각은 행과 열로 배열된 다수의 메모리 셀들에 의해 실행되고, 각각의 메모리 셀은 n-채널 증대형 스위칭 트랜지스터 및 기억 캐패시터(도시되지 않음)의 직렬 조합이다. 데이터 비트는 전기 전하의 형태로 기억 캐패시터에 기억된다. 메모리 셀 어레이(32a)의 메모리 셀들은 작은 원으로 나타내고 있다. 이 경우에, 메모리 셀 어레이(32a 내지 32d)들중 하나가 인에이블되고, 그 곳에 기억된 데이터 비트가 액세스할 수 있게 된다.
워드 라인들의 4개의 세트, 즉 WLA1, WLA2,...WLA1 및 WLAm, WLB1, WLB2,...WLB1 및 WLBm, WLC1, WLC2,...WLC1 및 WLCm 및 WLD1, WLD2,...WLD1 및 WLDm은 각각 메모리 셀 어레이(32a 내지 32d)들과 관련되고, 비트 라인 쌍들의 4개의 세트, 즉 BLA1 내지 BLAn, WLB1 내지 WLBn, BLC1 내지 BLCn, 및 BLD1 내지 BLDn은 또한 메모리 셀 어레이(32a 내지 32d)들과 관련된다. 각 세트의 워드라인은 메모리 셀의 행들의 n-채널 증대형 스위칭 트랜지스터의 게이트 전극에 각각 결합되고, 각 세트의 비트 라인 쌍들은 메모리 셀의 열들의 n-채널 증대형 스위칭 트랜지스터의 드레인 노드에 각각 결합된다. 워드라인들 중 한 라인이 양극성 전원 전압 레벨 이상의 승압된 전압 레벨로 변경될 때, 관련된 행의 n-채널 증대형 스위칭 트랜지스터가 동시에 턴온(turn-on)되어, 기억 캐패시터와 관련된 비트 라인들에 결합된다. 기억 캐패시터에 기억된 전하 패킷은 관련된 비트 라인들에 전송되고, 관련된 비트 라인들과 그들과 쌍을 이룬 다른 비트 라인 쌍들간에 전위차를 형성한다.
본 발명은 구체화하는 동적 랜덤 액세스 메모리 장치에는 사전충전/밸런스 유닛(33a, 33b, 33c 및 33d)를 더 포함하고, 이 사전충전/밸런스 유닛(33a 내지 33d)는 메모리 셀 어레이(32a 내지 32d)들과 각각 관련된다. 상기 사전충전/밸런스 유닛(33a 내지 33d)는 양극성 전원 전압 라인 밑 비트 라인 쌍(BLA1 내지 BLAn, BLB1 내지 BLBn, BLC1 내지 BLCn, 및 BLD1 내지 BLDn)들간에 접속되고, 사전 충전 제어신호(PC)에 응답하여 사전 충전 전압 레벨로 비트 라인 쌍들을 균형시킨다. 상기 인에이블된 메모리 셀 어레이와 관련된 사전 충전/밸런스 유닛은 관련된 비트 라인들을 균형시키기 위해 인에이블된다.
본 발명을 구체화하는 동적 랜덤 액세스 메모리 장치에는 메모리 셀 어레이(32a 내지 32d)들과 각각 관련된 감지 증폭기 유닛(34a, 34b, 34c, 및 34d)를 또한 포함하고, 상기 감지 증폭기 유닛(34a 내지 34d)는 비트 라인 쌍(BLA1 내지 BLAn, BLB1 내지 BLBn, BLC1 내지 BLCn 및 BLD1내지 BLDn)들의 세트들에 각각 접속된다. 상기 감지 증폭기 유닛(34a 내지 34d)들의 각각에는 다수의 차동 증폭기가 내장되어, 활성 신호(ACT2)에 의해 활성된다. 따라서, 그와 같이 활성된 차동 증폭기 회로는 관련된 비트 라인 쌍들에 전위차를 발생하고, 관련된 사전 충전/밸런스 유닛이 사전 충전 레벨로 관련된 비트 라인 쌍들을 일정하게 할 때까지 상기 전위치를 유지한다. 따라서, 감지 증폭시(34a 내지 34d)들은 캐쉬 메모리 유닛들로서 역할한다.
본 발명을 구체화하는 동적 랜덤 액세스 메모리 장치에는 메모리 셀 어레이(32a 내지 32d)들 중 한 어레이를 선택하는 뱅크 어드레싱 시스템을 또한 포함한다. 상기 뱅크 어드레싱 시스템에서 뱅크 어드레스 래치 신호(BL)에 응답하여, 4개의 뱅크(BANK A, BANL B, BANK C 및 BANK D)중 한 뱅크를 나타내는 뱅크 어드레스 신호를 기억하는 어드레스 버퍼 유닛(35a) 및, 어드레스 버퍼 유닛(35a)에 의한 뱅크 어드레스 프리디코드화된 신호로부터 뱅크 어드레스 디코드화된 신호(BKA, BKB, BKC 및 BKD)를 발생하는 뱅크 어드레스 디코더 유닛(35d)를 포함한다. 뱅크 어드레스 디코드화된 신호는 메모리 셀 어레이(32a 내지 32d)와 각각 관련되고, 활성 레벨로 선택적으로 변경된다. 메모리 셀 어레이(32a 내지 32d)들중 한 어레이는 활성 레벨의 뱅크 어드레스 디코드화된 신호로 액세스 가능하게 된다.
본 발명을 구체화하는 동적 랜덤 액세스 메모리 장치에는 워드 라인을 선택적으로 활성화시키는 행 어드레싱 시스템을 또한 포함한다. 상기 행 어드레싱 시스템에는 어드레스 핀(도시하지 않음)에 결합된 행 어드레스 버퍼 유닛(36a)와, 2개의 메모리 셀 어레이(32a, 32b 및 32c/32d)사이에 각각 공유된 2개의 행 어드레스 디코더 유닛(36b 및 36c)를 또한 포함한다. 행 어드레스 버퍼 유닛(36a)는 저 전압 레벨의 활성 신호(ACT1)로 인에이블되고, 행 어드레스 래치 신호(RL)에 응답하여 행 어드레스 신호를 기억한다. 활성 신호(ACT1)가 고 전압 레벨로 복귀될 때, 행 어드레스 버퍼 유닛(36a)는 행 어드레스 신호를 리세트하며, 따라서, 행 어드레스 디코더 유닛은 그 선택된 워드 라인을 방전시킨다. 상기 행 어드레스 디코더 유닛(36b,36c)들의 각각은 뱅크 어드레스 디코드화된 신호(BKA/BKB 또는 BKC/BKD)에 따라서 결정되는 2개의 세트의 워드 라인(WLA1 내지 WLAm/WLB1 ∼ WLBm) 또는 (WLC1 내지 WLCm/WLD1 ∼ WLDm)들 중 한 세트 구실을 한다.
제7도에 도시되어 있듯이, 행 어드레스 버퍼 유닛(36a)의 필수 부분은 래치 회로(LA11 내지 LA1i)의 어레이 및 AND게이트(AD11 내지 AD1i)의 어레이를 갖는다. 래치 회로(LA11 내지 LA1i)는 행 어드레스 래치 신호(RL)에 응답하여 행 어드레스 신호를 기억하고, AND 게이트(AD11 내지 AD1i)는 행 어드레스 래치 신호(RL)로 인에이블된다.
행 어드레스 버퍼 유닛(36a)는 행 어드레스 래치 신호(RL)에 응답하여 행 어드레스 신호를 기억하고, 행 어드레스 프리디코드화된 신호(Xn)를 발생한다. 행 어드레스 프리디코드화된 신호는 행 어드레스 디코더 유닛(36b 및 36c)에 공급된다.
비록 도면에는 도시되어 있지 않지만, 행 어드레스 디코더 유닛(36b 및 36c)들의 각각은 2세트의 워드 라인에 각각 결합된 2개의 메모리 셀 어레이들과 2개의 워드라인 드라이버들 간에 공유된 어드레스 디코더를 갖고 있다. 그러므로, 4개의 워드라인 드라이버는 4세트의 워드라인(WLA1 내지 WLAm, WLB1 내지 WLBm, WLC1 내지 WLCm 및 WLD1 내지 WLDm)에 각각 결합되고, 뱅크 어드레스 디코드화된 신호(BKA 내지 BKC)는 4개의 워드라인 드라이버를 선택적으로 인에이블한다.
따라서, 각각의 행 어드레스 디코더는 2개의 메모리 셀 어레이(32a/32b 및 32c/32d)간에 공유되고, 행 어드레스 디코더의 수가 종래 기술의 동적 랜덤 액세스 메모리 장치에서 보다 훨씬 감소된다.
행 어드레스 프리디코드화된 신호가 행 어드레스 디코더 유닛(36b 및 36c)에 공급될 때, 그 행 어드레스 디코더는 행 어드레스 디코드화된 신호를 발생하고, 단지 한 워드라인 드라이버만 관련된 세트의 워드 라인들 중 하나를 양극성의 전원전압 레벨 이상으로 승압시킨다.
제6도를 다시 참조하면, 본 발명을 구체화하는 동적 랜덤 액세스 메모리 장치에는 어드레스 핀(도시 안됨)에 결합된 열(column) 어드레스 버퍼 유닛(37a), 상기 열 어드레스 버퍼 유닛(37a)에 결합된 열 어드레스 버퍼 유닛(37b), 및 열 선택기의 서브 시스템(37c)을 또한 포함한다. 열 어드레스 버퍼 유닛(37a)는 열 어드레스 래치 신호(CL)에 응답하여, 열 어드레스 신호를 기억하고, 열 어드레스 프리디코드화된 신호를 발생한다. 열 어드레스 프리디코드화된 신호는 열 어드레스 버퍼 유닛(37b)에 공급되고, 열 어드레스 디코더 유닛(37b)는 열 어드레스 디코드화된 신호들 중 한 신호를 활성 레벨로 바꾼다.
열 선택기의 서브 시스템(37c)은 4세트의 비트 라인 쌍(BLA1 내지 BLAn, BLB1 내지 BLBn, BLC1 내지 BLCn, 및 BLD1 내지 BLDn)들에 각각 결합된 4개의 열선택기의 회로를 가지며, 그 선택된 비트 라인 쌍의 전위차를 데이터 버스(DB)에 전송한다.
본 발명을 구체화하는 동적 랜덤 액세스 메모리 장치는 데이터 버스(DB)및 데이터 핀(Pdb)간에 결합된 입력/출력 유닛(38)를 또한 포함한다. 입력/출력 유닛(38)는 출력 인에이블 신호(IOE)에 응답하여 동작의 판독 단계에서 데이터 버스상의 전위차로 부터 출력 데이터 신호(Sout)를 발생한다. 입력/출력 회로(38)는 동작의 기입 단계에서 데이터 핀(Pdb)의 기입 데이터 비트를 나타내는 전위차를 발생시키도록 또한 동작하여 상기 전위차를 데이터 버스에 공급한다.
동적 랜덤 액세스 메모리 장치에는 외부 제어신호 핀들에 결합된 내부 제어 신호 발생 유닛(39)와, 그 내부 제어 신호 발생 유닛(39)와 조합하여 형성한 다수의 내부 제어 신호 발생 회로를 또한 포함한다. 예컨대, 행 어드레스 스트로브 신호(RAS), 복귀 제어 신호(RSTR), 열 어드레스 스트로브 신호(CAS) 및 기입 인에이블 신호(WE)등과 같은 다양한 외부 제어 신호들은 상기 외부 제어 신호 핀들을 통해 상기 내부 제어 신호 발생 유닛(39)에 공급된다. 내부 제어신호 발생 유닛(39)는 적절한 타이밍에서 내부 제어 신호를 발생하며, 블록 어드레스 래치 신호(BL), 행 어드레스 래치 신호(RL), 열 어드레스 래치 신호(CL), 상기 행 어드레스 버퍼 유닛(36a)용의 활성 신호(ACT1), 감지 증폭 유닛(34a 내지 34d)용의 활성 신호(ACT2), 출력 인에이블 신호(IOE), 및 사전 충전 제어 신호(PC)는 내부 제어신호들의 예이다.
제8도를 참조하면, 상기 내부 제어 신호 발생회로들 중 한 회로가 상세히 도시되어 있고, 활성 신호(ACT1 및 ACT2)를 발생하는데 사용된다. 상기 내부 제어 신호 발생 회로에는 4개의 인버터(INV31, INV32, INV33 및 INV34)들과, NAND게이트(NA31)를 포함하고, 행 어드레스 스트로브 신호(RAS)및 복귀 제어 신호(RSTR)이 상기 인버터(INV31) 및 NAND 게이트(NA31)에 각각 공급된다. 인버터(INV32)는 행 어드레스 스트로브 신호(RAS)의 보상 신호 만으로부터 감지 증폭 유닛(34a 내지 34d)를 위해 활성 신호(ACT2)를 발생한다. 그러나, 행 어드레스 스트로브 신호(RAS)의 보상(compementary)신호는 복귀 제어 신호(RSTR)와 NAND 되고 상기 NAND게이트(NA31)의 출력 신호는 행 어드레스 버퍼 유닛(36a)용의 활성 신호(ACT1)를 발생하기 위해 2번 인버트된다. 따라서, 활성 신호(ACT1)는 2개의 외부 제어 신호(RAS 및 RATR)로 부터 발생되고, 외부 제어 신호(RAS) 또는 (RATR)중 어느 한 신호가 활성 신호(ACT1)의 전위 레벨을 변경시킬 수 있다.
제9도는 내부 제어 신호 발생 회로의 회로 동작을 설명하고 있다. 행 어드레스 스트로브 신호(RAS)가 시간(t21)에서, 고전압 레벨로부터 저전압 레벨로 변경된다고 가정하면, 인버터(INV31 및 INV32)는 행 어드레스 스트로브 신호(RAS)를 2번 인버트하고, 인버터(INV32)는 시간(t22)에서, 활선 신호(ACT2)를 활성 저전압 레벨로 시프트 시킨다. NAND 게이트(NA31)은 시간(t21)에서, 고전압 레벨의 복귀 제어 신호(RSTR)로 인에이블되며, 따라서, 행 어드레스 스트로브 신호(RAS)의 보상 신호에 응답한다. 인버터(INV33 및 INV34)는 NAND 게이트(NA31)의 출력 신호를 2번 인버트하고, 인버터(INV34)는 활성 신호(ACT1)를 활성 저전압 레벨로 시프트 시킨다. 그 결과, 행 어드레스 버퍼 유닛(36a) 및 관련된 감지 증폭 유닛은 행 어드레스 프리디코드화 및 전위차의 발생을 시작한다.
복귀 제어 신호(RSTR)가 시간(t23)에서, 저전압 레벨로 변경되는 경우, NAND게이트(NA31)는 그에 대한 출력 신호를 변경하고, 따라서, 인버터(INV34)는 시간(t24)에서, 활성 신호(ACT1)를 고전압 레벨로 변경한다. 그러나, 활성 신호(ACT2)는 복귀 제어 신호(RSTR)의 변경에 영향을 받지 않는다. 그 결과, 행 어드레스 버퍼 유닛(36a)는 행 어드레스 신호를 리세트하고, 따라서, 행 어드레스 프리디코드화된 신호로 되고, 그 선택된 워드 라인은 관련된 감지 증폭기의 유닛의 제어에 무관계로 리세트 된다. 복귀 제어 신호(RSTR)가 시간(t25 및 t27)에서, 반복적으로 변경될 때, 활성 신호(ACT1)는 시간(t26 및 t28)에서, 복귀 제어신호(RSTR)와 동기된다.
제10도를 참조하여 페이지(page)모드 동작을 설명한다. 모든 감지 증폭기의 유닛(34a 내지 34d)에는 관련된 메모리 셀 어레이(32a 내지 32d)로부터 판독된 데이터 비트를 나타내는 전위차가 기억된다고 가정하면, 비트 라인 쌍(BLA1 내지 BLAn, BLB1 내지 BLBn, BLC1 내지 BLCn 및 BLD1 내지 BLDn)들은 발생된 전위차를 유지하고, 모든 워드 라인(WLA1 내지 WLAm, WLB1 내지 WLBm, WLC1 내지 WLCm 및 WLD1 내지 WLDm)들은 표시된 저전압 레벨로 복귀된다.
뱅크 어드레스 신호가 시간(t31)에서, 메모리 셀 어레이(32b) 또는 BANK B 에 할당된 뱅크 어드레스로 변경되는 경우, 내부 제어 신호 발생 유닛(39)는 시간(t32)에서, 행 어드레스 신호(RAS)의 리딩 에지(leading edge)와 동기하여 뱅크 어드레스 래치 신호(BL)를 발생하고, 어드레스 버퍼 유닛(35a)는 뱅크 어드레스 래치 신호(BL)에 응답하여 외부 뱅크 어드레스 신호를 래치한다. 어드레스 버퍼 유닛(35a)는 뱅크 어드레스 프리디코드화된 신호를 뱅크 어드레스 디코더의 유닛(35b)에 공급하고, 뱅크 어드레스 디코더의 유닛(35b)는 시간(t33)에서 뱅크 어드레스 디코드화된 신호(BKB)를 활성 고전압 레벨로 변경한다. 그러나, 다른 뱅크 어드레스 디코드화된 신호(BKA), (BKC), 및 (BKD)는 저전압 레벨로 남아 있는다.
내부 제어 신호 발생 유닛(39)는 행 어드레스 스트로브 신호(RAS)의 상승에 응답하여 사전 충전 제어 신호(PC)를 발생하고, 상기 사전 충전/밸런스 회로(33b)는 사전 충전 제어 신호(PC)에 응답하도록 하기 위하여 뱅크 어드레스 디코드화된 신호(BKB)로 인에이블된다. 감지 증폭기의 유닛(34b)는 뱅크 어드레스 디코드화된 신호(BKB)에 응답하여 불활성으로 되고, 다른 뱅크 어드레스 디코드화된 신호(BKA), (BKC), 및 (BKD)는 관련된 감지 증폭기의 유닛(34a, 34c 및 34d)로 하여금 활성 상태로 남아 있게 된다. 그 결과, 비트 라인 쌍(BLB1 내지 BLBn)들은 사전 충전 레벨로 평형화된다. 그러나, 다른 비트 라인 쌍(BLA1 내지 BLAn, BLC1 내지 BLDn, 및 BLD1 내지 BLDn)들은 그 전위차를 유지한다.
비트 라인 쌍(BLB1 내지 BLBn)들의 밸런스(평형화) 동작의 완료시에, 복귀 제어 신호(RSTR)는 시간(t34)에서, 고전압 레벨로 복귀되고, NAND게이트(NA31)는 고전압 레벨의 복귀 제어 신호(RSTR)로 인에이블된다.
외부 행 어드레스 신호는 시간(t35)에서, 행의 메모리 셀들 중 하나에 할당된 행 어드레스로 변경되고, 인버터(INV32 및 INV34)는 활성 신호(ACT2 및ACT1)를 활성 저전압 레벨로 변경한다. 활성 신호(ACT1 및ACT2)에 대하여, 행 어드레서 버퍼 유닛(36a)는 활성 상태로 되고, 감지 증폭기의 유닛(34b)도 다시 활성 상태로 된다.
내부 제어 신호 발생 유닛(39)는 행 어드레스 래치 신호(RL)를 발생하고, 행 어드레스 버퍼 유닛(36a)는 행 어드레스 래치 신호(RL)에 응답하여 외부 행 어드레스 신호를 래치한다. 행 어드레스 프리디코드화된 신호(Xn)는 시간(t37)에서, 행 어드레스 디코더의 유닛(36b 및 37d)들에 공급되고, 행 어드레서 디코더의 유닛(36b)만이 메모리 셀 어레이(32b)를 위한 행 어드레스 프리디코드화된 신호(Xn)에 응답한다. 즉, 뱅크 어드레스 디코드화된 신호(BKB)는 행 어드레스 디코더의 유닛(36b)로 하여금 행 어드레스 프리디코드화된 신호(Xn)에 기초하여 워드 라인(WLB1 내지 WLBm)들 중 하나를 선택하게 하며, 다른 뱅크 어드레스 디코드화된 신호(BKA), (BKC), 및 (BKD)는 행 어드레스 디코더의 유닛(36b 및 36c)로 하여금 관련된 워드 라인(WLA1 내지 WLAm, WLC1 내지 WLCm, 및 WLD1 내지 WLDm)들을 활성화시키지 않도록 한다. 이런 이유로, 행 어드레스가 할당된 워드 라인(WLB1 내지 WLBm) 들 중 하나만이 시간(t38)에서 활성화된다.
선택된 워드 라인에 결합된 메모리 셀들은 데이터 비트를 관련된 비트 라인쌍(BLB1 내지 BLBn)들에 공급하고, 상기 비트 라인 쌍(BLB1 내지 BLBn)들에 작은 전위차가 발생된다. 감지 증폭의 유닛(34b)는 상기 작은 전위차를 발생하고, 시간(t39)에서 증폭을 완료한다. 그 결과, 4개의 감지 증폭기의 유닛(34a 내지 34d)는 다시 판독 데이터 비트를 나타내는 4 그룹의 전위차로 남아 있는다.
열 어드레스 신호가 열 어드레스(CA1, CA2, 및 CA3)로 순차적으로 변경된다고 가정하자. 상기 내부 제어 신호 발생 유닛(39)는 시간(t40, t42, 및 t44)에서 열 어드레서 스트로브 신호(CAS)의 트레인링 에지(trailing edge)와 동기하여 열 어드레스 래치 신호(CL)를 발생하고, 열 어드레스 버퍼 유닛(37a)는 열 어드레스 (CA1, CA2, 및 CA3)를 기억한다. 열 어드레스 디코더 유닛(37b)는 열 선택기의 서브 시스템이 선택된 비트 라인 쌍들의 데이터 비트를 데이터 버스(DB)에 순차적으로 전송시키게 한다. 입력/출력 유닛(38)는 출력 데이터 신호(Sout)를 변경하여 선택된 데이터 비트들이 목적지로 순차적으로 전송된다.
복귀 제어 신호(RSTR)는 시간(t41)에서 저전압 레벨로 복귀되고, NAND게이트(NA31) 및 인버터(INV34)는 활성 신호(ACT1)를 비활성 고전압 레벨로 변경한다. 활성 신호(ACT1)에 관하여, 행 어드레스 버퍼 유닛(36a)는 행 어드레스 신호를 소거하고, 선택된 워드 라인은 시간(t43)에서 비활성 레벨로 변경된다. 이런 이유로, 행 어드레싱 시스템은 또 다른 행 어드레스를 나타내는 외부 행 어드레스 신호에 응답할 준비를 한다. 또한, 행 어드레스 스트로브 신호(RSA)는 데이터 비트로의 그 다음의 액세스가 시간 주기(tRAS)의 최대값에 관계없이 또 다른 행 어드레스에 기억될 때까지 유지되는데, 그 이유는, 활성 저전압 레벨로 유지되는 행 어드레스 스트로브 신호(RAS)하에서 선택된 워드 라인이 방전되기 때문이다.
만약, 입력 데이터 신호가 워드 라인의 복귀 및 사전 충전 동작 간에서 입력/출력 장치(38)에 공급된다면, 복귀 제어 신호(RSTR)는 시간(t41)에서 고전 압 레벨로 변경되고 NAND게이트(N31)는 다시 복귀 제어 신호(RSTR)로 인에이블된다. 그 결과, 행 어드레스 버퍼 유닛(36a)는 활성 신호(ACT1)로 다시 활성화되고, 행 어드레스 디코더의 유닛(36b)는 시간(t42)에서 메모리 셀내에 기입 데이터 비트를 기억하기 위해 행 어드레스 신호에 의해 표시된 행 어드레스로 워드 라인을 활성화시킨다.
만약, 행 어드레스 스트로브 신호(RAS)가 시간(t43)에서 상승되는 경우, 사전 충전 동작은 선택된 워드 라인의 복귀 후에 시작된다. 그러나, 행 어드레스 스트로브 신호(RAS)는 선택된 워드 라인의 복귀 전에 상승되고, 기입 시퀀스는 판독 시퀀스와 부분적으로 중첩된다. 이런 이유로, 시간 주시(TPR1)가 시간 주기(TPR2)보다 길게 될지라도, 기입 동작 및 판독 동작의 총 시간 주기는 중첩되지 않은 시퀀스의 시간 주기 보다 짧게 된다.
상술한 바와 같이, 행 어드레스 디코더의 유닛(36b 및 36c)들의 각각은 2개의 메모리 셀 어레이(32a 및 32b 또는 32d)들 간에 공유되고, 행 어드레싱 시스템은 대용량으로 되지 않는다. 그 결과, 동적 랜덤 액세스 메모리 장치는 소형 반도체 칩상에 집적된다.
또한, 행 어드레스 신호의 래치는 사전 충전 동작에 무관계로 되고, 행 어드레스 버퍼 유닛(36a)는 행 어드레스 시스템으로 하여금 페이지 모드에서 순차적인 액세스의 인터럽션(interruption)이 없이 선택된 워드 라인을 충전할 준비를 하게 한다. 최종적으로, 최대 시간 주기(tRAS)는 워드 라인의 제어에 영향을 받지 않고, 워드 라인의 복잡한 제어를 필요로 하지 않는다.
[실시예 2]
제12도를 참조하면, 또 다른 동적 랜덤 액세스 메모리 장치에 내장된 내부 제어 신호 발생 회로에는 NOR게이트(NR41)와, 지연 회로(41), 및 내부 복귀 제어 신호(IRSTR)를 발생하는 인버터(INV41)를 포함하고, 상기 내부 복귀 제어 신호 발생 회로는 제1실시예를 실행하는 동적 랜덤 액세스 메모리 장치의 구성요소에 새롭게 부가된다.
지연 회로(41)는 행 어드레스 스트로브 신호(RAS)의 감쇠(decay) 및 감지 증폭의 완료 간에는 소모된 시간 주기와 같은 시간 지연을 지연시킨다. 제1실시예에서, 활성 신호(ACT1 및 ACT2)는 동적 랜덤 액세스 메모리 장치의 외부에서 공급된 양쪽의 행 어드레스 스트로브 신호(RAS) 및 복귀 제어 신호(RSTR)로부터 발생된다. 내부 제어 신호 발생 회로는 복귀 제어 신호(IRSTR)를 내부에서 발생시키고 복귀 제어 신호(RSTR)는 내부 복귀 제어 신호(IRSTR)로 대체된다.
제2실시예에서, 제8도에 도시된 내부 제어 신호 발생 회로는 제13도에 도시된 내부 제어 신호 발생 회로로 대체된다. 제13도에 도시된 내부 제어 신호 발생 회로는 2개의 지연 회로(42 및 43)와, 2개의 인버터(INV42 및 INV43), 및 4개의 NAND게이트(NA41, NA42, NA43, 및 NA44)를 포함한다. 지연 회로(43)에 의해 지연된 지연 시간은 지연 회로(42)에 의해 지연된 지연 시간 보다 길다. 지연 회로 (43)와, NAND 게이트(NA41), 및 인버터(INV43)는 행 어드레스 스트로브 신호(RAS)로부터의 활성 신호(ACT2)를 발생하고, 지연 회로(42)와, 인버터(INV42), 및 NAND 게이트(NA42, NA43, 및 NA44)는 행 어드레스 스트로브 신호(RAS)및 내부 복귀 제어(IRSTR)로부터의 활성 신호(ACT1)를 발생한다.
제2실시예를 실행하는 동적 랜덤 액세스 메모리 장치의 다른 회로 장치는 제6도에 도시된 동적 랜덤 액세스 메모리 장치와 유사하고, 제2실시예는 제10도에 도시된 시퀀스와 유사하게 진행한다. 제2실시예의 구성 요소에 대해서는 제1실시예의 설명서에 사용된 참조부호를 사용하여 이하에 설명하기로 한다.
제13도에 도시된 내부 제어 신호 발생 회로는 다음과 같이 동작한다. 제14도에 도시된 바와 같이, 행 어드레스 스트로브 신호(RAS)가 고전압 레벨로 있는 동안, 내부 복귀 제어 신호(IRSTR)도 고전압 레벨로 있게 되고, 양쪽의 활성 신호(ACT1 및 ACT2)는 비활성 저전압 레벨로 남아 있는다.
만약, 행 어드레스 스트로브 신호(RAS)가 시간(t51)에서, 저전압 레벨로 강하되는 경우, 인버터(INV43) 및 NAND 게이트(NA44)는 시간(t52)에서 활성 신호(ACT2 및 ALC1)을 저전압 레벨로 변경시킨다. 그 다음에, 선택된 뱅크와 관련된 감지 증폭기의 유닛(34a/34b/34c/34d)는 감지 증폭 동안 활성화되고, 행 어드레스 버퍼(36a)는 행 어드레스 신호를 기억할 준비를 하게 된다.
지연 회로(41)에 의해 지연된 시간(t41)이 종료된 후, 내부 복귀 제어 신호(IRSTR)는 시간(t54)에서, 저전압 레벨로 강하되고, NAND게이트(NA44) 는 시간(t55)에서, 활성 신호(ACT1)를 고전압 레벨로 변경시킨다. 그 결과, 행 어드레스 버퍼 유닛(36a)는 그 내에 기억된 행 어드레스 신호를 소거시키고, 선택된 워드 라인은 시간(t56)에서 방전된다. 그러나, 활성 신호(ACT1)는 활성 저전압 레벨 상태가 되고, 감지 증폭기의 유닛은 연속적으로 캐쉬 메모리로서 작용한다.
만약, 행 어드레스 스트로브 신호(RAS)가 시간(t57)에서, 고전압 레벨로 상승되는 경우, 내부 복귀 제어 신호(IRSTR)는 시간(t58)에서 고전압 레벨로 변경되고, 그와 동시에 NAND 게이트(NA44)는 활성 신호(ACT1)를 저전압 레벨로 다시 변경시킨다. 그러므로, 행 어드레스 버퍼 유닛(36a)는 행 어드레스 신호를 다시 래치하고, 워드 라인은 시간(t59)에서 양극성 전원 전압 레벨 이상으로 승압된다.
만약, 지연 회로(42)에 의해 지연된 시간 지연이 시간(t60)에서 종료되는 경우, NAND게이트(NA44)는 활성 신호(ACT1)를 고전압 레벨로 변경시키고, 선택된 워드 라인은 시간(t61)에서 저전압 레벨로 감쇠된다.
지연 회로(43)에 의해 지연된 시간 지연이(t62)에서 종료되는 경우, 인버터(INV43)는 활성 신호(ACT2)를 고전압 레벨로 변경시키고, 관련된 사전 충전/밸런스 유닛은 관련된 비트 라인 쌍들의 동작을 평형화할 준비를 하게 된다.
제13도에 도시된 내부 제어 신호 발생 회로는 외부 장치로 하여금 동적 랜덤 액세스 메모리 장치의 메모리 셀 어레이(32b)에 기억된 데이터 비트를 선택된 워드 라인의 방전 및 비트 라인의 사전 충전간에서 재기입하도록 한다.
보다 상세하게 설명하면, 상기 외부 장치는 메모리 셀에 할당된 행 어드레스 신호를 표시하는 행 어드레스 신호를 공급하여 재기입하고, 뱅크 B를 표시하는 뱅크 어드레스 신호는 시간(t71)(제15도에 도시)에서 동적 랜덤 액세스 메모리 장치에 공급되고, 새로운 데이터 비트를 표시하는 입력 데이터 신호(Sin)는 데이터 핀(Pdb)에 공급된다.
상기 외부 장치는 시간(t72)에서 행 어드레스 스트로브 신호(RAS)를 고전압 레벨로 변경시키고, NAND게이트(NA44)는 활성 신호(ACT1)을 활성 저전압 레벨로 변경시킨다. 그 결과, 행 어드레스 버퍼 유닛(36a)는 행 어드레스 신호를 래치시키고, 행 어드레스 프리디코드화된 신호(Xn)는 행 어드레스 디코더의 유닛(36b)에 공급된다. 뱅크 어드레스 디코드화된 신호(BKB)는 행 어드레스 디코더의 유닛(36b)로 하여금 시간(t73)에서 워드 라인(WLB1 내지 WLBm)들 중 하나를 활성화시키도록 한다.
입력/출력 장치(38)는 새로운 데이터 비트를 표시하는 전위차를 감지 증폭기의 유닛(34b)에 공급하고, 상기 새로운 데이터 비트는 행 어드레스 신호로 표시된 행 어드레스로 메모리 셀에 기입된다.
시간 죽시(t41)가 시간(t74)에서 종료되는 경우, 내부 복귀 제어 신호(IRSTR)는 저전압 레벨로 변경되고, NAND게이트(NA44)는 활성 신호(ACT1)를 비활성 고전압 레벨로 복귀시킨다. 그 결과, 행 어드레스 버퍼 유닛(36a)는 행 어드레스 신호 및 행 어드레스 프리디코드화된 신호(Xn)를 소거하고, 따라서 선택된 워드 라인은 시간(t75)에서 저전압 레벨로 복귀된다. 그후에, 사전 충전/밸런스 유닛은 비트 라인 쌍(BLB1 내지 BLBn)들에 대한 균일화를 시작한다. 이 예에서, 복귀 동작은 기입 동작이 시간 주기(tPR)를 최소화시키기 위해 요청 받을 때 실행된다.
[실시예 3]
본 발명을 구체화하는 지금까지와는 또 다른 동적 랜덤 액세스 메모리 장치는 내부 제어 신호 발생 장치를 제외하고 제2실시예의 것과 유사하고, 제3실시예의 구성요소는 이하 설명에서, 제1실시예의 것과 동일한 참조번호가 붙혀져 있다.
기입 요청이 페이지 모드에서 순차적인 액세스 동안 수신되는 경우, 본 발명에 따른 동작 랜덤 액세스 메모리 장치는 제16도에 도시된 바와 같이 동작한다. 기입 요청이 고전압 레벨의 기입 인에이블 신호로 표시되고, 기입 인에이블 신호(WE)는 내부 제어 신호(WRITE)로 하여금 기입 요청을 표시하는 고전압 레벨로 설정되게 한다. 내부 제어 신호(WRITE)는 기입 인에이블 신호(WE)가 저전압 레벨로 복귀될지라도, 고전압 레벨로 유지되어, 행 어드레스 스트로브 신호(RAS)가 고전압 레벨로 변경될 때 저전압 레벨로 리세트 된다.
내부 제어 신호(WRITE)를 발생시키기 위하여, 제17도에 도시된 내부 제어 신호 발생 회로는 동적 랜덤 액세스 메모리 장치에 내장되어 있다. 내부 제어 신호 발생 회로는 플립플롭 회로 및 2개의 NOR게이트(NR51 및 NR52)에 의해 수행된다.
만약, 내부 제어 신호(WRITE)가 행 어드레스 스트로브 신호(RAS)의 리싱 에지(leasing edge)에서 고전압 레벨로 있는 경우, 행 어드레스에 의해 지정된 워드 라인들 중 한 워드 라인은 양극성의 전원 전압 레벨 이상으로 승압되고, 관련된 감지 증폭기 회로는 선택된 메모리 셀들로부터 판독되는 데이터 비트를 기억한다. 워드 라인이 방전될 때, 뱅크 어드레스 신호에 의해 지정된 메모리 셀 어레이와 관련된 비트 라인 쌍들은 사전 충전된다.
제18도를 참조하면, 활성 신호(ACT1 및 ACT2)에 대한 내부 제어 신호 발생 회로는 3개의 지연 회로(61, 62 및 63)와, NOR게이트(NR61)와, 인버터(INV61, INV62, INV63, INV64, INV65, 및 INV66)및, NAND게이트(NA61, NA62, NA63, NA64 및 NA65)를 포함하고, 행 어드레스 스트로브 신호(RAS)로부터 활성 신호(ACT1 및 ACT2)와, 내부 복귀 제어 신호(IRSTR)및 내부 제어 신호(WRITE)를 발생시킨다.
제3실시예를 구체화하는 동적 랜덤 액세스 메모리 장치는 다음과 같이 동작한다. 기입 동작이 기입 인에이블 신호(WE)를 통해 요청된다고 가정하면, 제17도에 도시된 내부 제어 신호 발생 회로는 시간(t81)(제19도를 참조)에서 내부 제어 신호(WRITE)를 고전압 레벨로 변경하고, 내부 제어 신호(WRITE 및 WRITE')는 지연 회로(61 및 63)로 하여금 각 지연 시간 주기의 최종 점검을 시작하도록 한다.
만약, 행 어드레스 스트로브 신호(RAS)가 시간(t82)에서 고전압 레벨로 복귀되는 경우, 내부 복귀 제어 신호(IRSTR)는 시간(t83)에서 고전압 레벨로 변경되고, 신호 통호(A)(제18도를 참조)는 활성 신호(ACT1)를 저전압 레벨로 변경시킨다.
지연 회로(62)에 의해 지연된 지연 시간이 종료될 때, 신호 통로(B)는 활성 신호(ACT1)를 고전압 레벨로 변경시킨다. 그 결과, 선택된 워드 라인은 시간(t84)에서 방전된다. 지연 시간(t62)은 새로운 데이터 비트를 선택된 워드 라인에 결합된 메모리 셀들 중 하나의 메모리 셀에 기입시키는데 충분할 만큼 길다. 시간 주기(t62)를 유지시키기 위하여, 지연 회로(61)에 의해 지연된 지연 시간(t61)은 지연 시간(t62)보다 길게 해야만 한다.
지연 회로(63)에 의해 지연된 지연 시간(t63)이 종료될 때, 활성 신호(ACT2)는 고전압 레벨로 변경되고, 사전 층전/밸런스 유닛은 관련된 비트 라인 쌍들의 균일화를 시작한다. 이런 이유로, 지연 시간(t63)은 지연 시간(t62)보다 길게 된다.
다른 한편, 기입 요청이 존재하지 않는 경우, 양쪽의 내부 제어 신호(WRITE 및 WRTIE')는 제20도에 도시된 바와 같이, 저전압 레벨로 유지되고, 지연 회로(61 및 62)는 유휴 상태로 있는다. 신호 통로(C 및 D)는 고전압 레벨로 활성 신호(ACT1)를 유지하고, 행 어드레스 스트로브 신호(RAS)는 신호 통로(E)를 거쳐서 활성 신호(ACT2)를 제어한다.
서두의 설명으로부터 자명한 바와 같이, 행 어드레스 디코더 유닛들의 각각은 2개의 메모리 셀 어레이들간에 공유되고, 반도체 칩이 축소되었다.
활성 신호(ACT2)는 워드 라인의 제어에 무관계로 감지 증폭기 회로를 유지하고, 워드 라인의 제어가 간단하게 되었다.
또한, 감지 증폭기의 유닛이 데이터 비트를 기억하는 동안, 행 어드레스 버퍼 유닛은 새로운 행 어드레스를 래치할 수 있고, 액세스 속도가 향상되었다.
본 발명의 특정한 실시예가 도시되고 설명되어졌으나, 본 발명의 사상과 범위에서 벗어나지 않고 다양한 변형 및 수정이 행해질 수 있다는 것이 본 기술분야에 숙련된 사람에게는 명백할 것이다. 예컨대, 본 발명에 따른 동적 랜덤 액세스 메모리 장치는 4개 이상의 메모리 셀 어레이들을 가지며, 본 발명은 디지트 라인쌍들과 각각 관련된 감지 증폭기들을 가진 스태틱형 랜덤 액세스 메모리 장치(static type random access memory device)에도 적용할 수 있다. 또한, 본 발명에 따른 동적 랜덤 액세스 메모리 장치는 반도체 칩에 각각 제조된 하나 이상의 부품으로 분리할 수 있고, 다른 기능 블록과 함께 대규모 집적(LSI)의 부품을 형성할 수 있다. 최종적으로, 행 어드레스 스트로브 신호(RAS), 복귀 제어 신호(TSTR) 및, 행 및 열 어드레스 신호는 본 발명에 따른 동적 랜덤 액세스 메모리 장치와 함께 반도체 칩상에 집적된 논리 회로에 의해 발생될 수도 있다.

Claims (8)

  1. 페이지 모드를 가진 동적 랜덤 액세스 메모리 장치로서, a) 뱅크 어드레스(BANK A/ BANK B/ BANK C / BANK D)들이 각각 할당되고, 행 어드레스 및 열 어드레스가 각각 할당된 다수의 메모리 셀들에 의해서 각각 구현되는 다수의 메모리 셀 어레이(32a/32b/32c/32d)들과, b) 상기 다수의 메모리 셀 어레이들과 각각 관련되는 워드 라인들의 다수의 세트(WLA1-WLAm/ WLB1-WLBm/ WLC1-WLCm/WLD1-WLDm)로서, 각각은 관련된 메모리 셀어레이의 메모리 셀들의 행들에 각각 결합되어 상기 메모리 셀들의 행들을 선택적으로 액세스할 수 있는 다수의 워드 라인들을 가지는 워드 라인들의 다수의 세트(WLA1-WLAm/ WLB1-WLBm/ WLC1-WLCm/ WLD1-WLDm)들과, c) 상기 다수의 메모리 셀 어레이들과 각각 관련되는 비트 라인 쌍들의 다수의 세트(BLA1-BLADn/ BLB1-BLBn/ BLC1-BLCn/ BLD1-BLDn)로서, 각각은 상기 메모리 셀들의 열들에 각각 결합되어 상기 메모리 셀들의 행들 중 한 행으로부터 판독한 데이터 비트를 나타내는 전위차를 발생하는 다수의 비트 라인 쌍들을 가지는 비트 라인 쌍들의 다수의 세트(BLA1-BLAn/ BLB1-BLBn/BLC1-BLCn/BLD1-BLDn)들과, d) 외부 뱅크 어드레스 신호에 응답하여 상기 다수의 메모리 셀 어레이들을 선택적으로 인에이블하는 뱅크 어드레싱 시스템(35a/ 35b)과, e) 상기 외부 뱅크 어드레스 신호로 인에이블된 메모리 셀 어레이와 관련된 워드 라인들 중 하나를 선택하는 행 어드레싱 시스템으로서, e-1) 각각의 메모리 셀 어레이에 내장된 상기 메모리 셀들의 행들 중 하나에 할당된 행 어드레스를 나타내는 외부 행 어드레스 신호를 기억시키도록 동작하는 행 어드레스 버퍼 유닛(36a) 및, e-2) 상기 외부 행 어드레스 신호에 의해 지정되고 상기 외부 뱅크 어드레스 신호로 인에이블된 메모리 셀 어레이에 내장된 메모리 셀들의 행에 결합된 워드 라인들 중 하나를 활성화시키도록 동작하는 다수의 행 어드레스 디코더의 유닛(36b/36c)을 가진 행 어드레싱 시스템과, f) 상기 비트 라인 쌍들의 다수의 세트들과 각각 관련되고, 각각이 전위차를 저장하기 위해 관련된 세트의 비트 라인들의 전위차를 증폭시키도록 동작하는 감지 증폭기 회로들의 다수의 세트(34a/34b/34c/34d)들과, g) 상기 페이지 모드로 열 어드레스들을 순차적으로 지정하는 외부 열 어드레스 신호에 응답하여 상기 외부 뱅크 어드레스 신호로 지정된 상기 메모리 셀 어레이와 관련된 세트의 비트 라인 쌍들을 데이터 버스(DB)에 순차적으로 결합하는 열 어드레싱 시스템(37a/37b/37c)과, h) 상기 데이터 버스에 결합되고, 상기 데이터 버스상의 전위차로부터 출력데이터 신호(Sout) 및 입력 데이터 신호(Sin)로부터 상기 데이터 버스상의 전위차를 발생시키도록 동작하는 인터페이스 유닛(38)과, i) 외부 제어 신호에 응답하고, 상기 페이지 모드를 제어하기 위해 다수의 내부 제어 신호들을 발생시키도록 동작하는 내부 제어 신호 발생 유닛(39)을 포함하는 페이지 모드를 가진 동적 랜덤 액세스 메모리 장치에 있어서, 상기 다수의 행 어드레스 디코더의 유닛(36b/36c)들의 각각은 상기 다수의 메모리 셀 어레이(32a/32b; 32c/32d)들의 양쪽 간의 공유되는 것을 특징으로 하는 동적 랜덤 액세스 메모리 장치.
  2. 제1항에 있어서, 상기 행 어드레스 버퍼 유닛(36a)은 상기 다수의 내부 제어 신호들에 포함된 활성 레벨의 제1내부 제어 신호(ACT1)에 응답하여 상기 외부 행 어드레스 신호를 기억하고, 비활성 레벨(ACT1)의 상기 제1내부 제어 신호에 응답하여 상기 외부행 어드레스 신호를 소거하며, 상기 각 세트의 감지 증폭기 회로(34a/34b/34c/34d)들은 상기 다수의 내부 제어 신호에 포함된 활성 레벨의 제2내부 제어 신호(ACT2)에 응답하여, 상기 전위차를 증폭시키고, 상기 제2내부 제어 신호(ACT2)는 상기 제1내부 제어 신호(ACT1)의 변경과 무관계로 되어 상기 행 어드레스 버퍼 유닛이 상기 각 세트의 감지 증폭기 회로들에 기억된 상기 전위차를 소거함이 없이 또 다른 행 어드레스를 나타내는 상기 외부 행 어드레스 신호를 기억시키는 것을 특징으로 하는 동적 랜덤 액세스 메모리 장치.
  3. 제2항에 있어서, 상기 내부 제어 신호 발생 유닛(39)는 제1외부 제어 신호(RAS) 및 제2외부 제어 신호(RSTR)로부터 상기 제1내부 제어 신호(ACT1)를 발생하기 위해 내부 제어 신호 발생 회로(INV31/ INV32/ NA31/ INV33/ INV34)를 가지면, 상기 내부 제어 신호 발생 회로는 상기 제1외부 제어 신호(RAS)로부터 상기 제2내부 제어신호(ACT2)를 발생시키도록 또한 동작하는 것을 특징으로 하는 동적 랜덤 액세스 메모리 장치.
  4. 제3항에 있어서, 상기 제1외부 제어 신호 및 상기 제2외부 제어 신호는 행 어드레스 스트로브 신호(RAS)및 복귀 제어 신호(RSTR)인 것을 특징으로 하는 동적 랜덤 액세스 메모리 장치.
  5. 제3항에 있어서, 상기 내부 제어 신호 발생 회로는, 행 어드레스 스트로브 신호(RAS)에 응답하여 상기 제2내부 제어 신호(ACT2)를 발생하는 제1직렬 조합의 논리 게이트(INV31/INV32)들과, 복귀 제어 신호(RSTR)로부터 상기 제1내부 제어 신호(ACT1)를 발생하기 위해 상기 행 어드레스 스트로브 신호(RAS)로 인에이블된 제2직렬 조합의 논리 게이트(INV31/NA31/INV33/INV34)들을 포함하는 것을 특징으로 하는 동적 랜덤 액세스 메모리 장치.
  6. 제3항에 있어서, 상기 내부 제어 신호 발생 회로(INV31/INV32/INV33/INV34)는 상기 외부 행 어드레스 신호를 기억하기 위해 상기 비활성 레벨의 상기 제1외부 제어신호(RAS)의 존재 시에 상기 제2외부 제어 신호(RSTR)에 응답하여 상기 제1내부 제어 신호(ACT1)를 변경시킴으로써, 상기 행 어드레싱 시스템(36a/36b/36c)이 상기 워드 라인들 중 상기 하나에 결합된 메모리 셀들 중 하나에 새로운 데이터 비트를 기입하는 상기 뱅크 어드레스 신호에 의해 지정된 메모리 셀 어레이와 관련된 워드 라인들 중 하나를 선택하도록 하는 것을 특징으로 하는 동적 랜덤 액세스 메모리 장치.
  7. 제2항에 있어서, 상기 내부 제어 신호 발생 유닛은 상기 동적 랜덤 액세스 메모리 장치의 외부측으로부터 공급된 행 어드레스 스트로브 신호(RAS)로부터 내부 복귀 제어 신호(IRSTR)를 발생하는 제1내부 제어신호 발생회로(41/NR41/INV41)와, 상기 행 어드레스 스트로브 신호(RAS)및 상기 내부 복귀 제어 신호(IRSTR)로부터 상기 제1내부 제어 신호(ACT1)를 발생하고, 상기 행 어드레스 스트로브 신호(RAS)로부터 상기 제2내부 제어 신호(ACT2)를 발생시키도록 또한 동작하는 제2내부 제어 신호 발생 회로(42/43/NA41/INV42/INV43/NA42/NA43/NA44)를 갖는 것을 특징으로 하는 동적 랜덤 액세스 메모리 장치.
  8. 제2항에 있어서, 상기 내부 제어 신호 발생 유닛은, 상기 동적 랜덤 액세스 메모리 장치의 외부측으로부터 공급된 행 어드레스 스트로브 신호(RAS)로부터 내부 복귀 제어 신호(IRSTR)를 발생하는 제1내부 제어 신호 발생 회로(41/NR41/INV41)와 상기 동적 랜덤 액세스 메모리 장치의 외부측으로부터 공급된 기입 인에이블 신호에 응답하여 제3내부 제어 신호(WRITE)를 활성 레벨로 변경시키고, 행 어드레스 스트로브 신호(RAS)및 상기 내부 복귀 제어 신호(IRSTR)중 하나에 응답하여 상기 제3내부 제어 신호를 비활성 레벨로 변경시키는 제2내부 제어 신호 발생 회로(NR51/NT52)와, 상기 제3내부 제어 신호(WRITE), 상기 행 어드레스 스트로브 신호(RAS)및 상기 내부 복귀 제어 신호(IRSTR)에 응답하여, 상기 제1내부 제어 신호(ACT1) 및 상기 제2내부 제어 신호(ACT2)를 발생하는 제3내부 제어 신호 발생 회로(61/62/NR61/ INV61/INV62/ NA61/63/NA62/ INV63/NA63/NA64/ INV65/ INV66/NA65)를 포함하는 것을 특징으로 하는 동적 랜덤 액세스 메모리 장치.
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