KR100295985B1 - 디램을리프레쉬하기위한방법및장치 - Google Patents

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Abstract

모드 제어 회로는 로우 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호를 입력하여, 컬럼 어드레스 스트로브 신호가 입력되기 전에 로우 어드레스 스트로브 신호가 입력될 경우에 정상 모드 신호를 발생시킨다. 그리고, 모드 제어 회로는 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 로우 어드레스 스트로브 신호가 입력될 경우 리프레쉬 모드 신호를 발생시킨다. 로우 어드레싱 회로는 정상 모드 신호에 응답하여 제1 소정 수의 데이타 행을 어드레스하고, 리프레쉬 모드 신호에 응답하여 제1 소정 수보다 큰 제2 소정 수의 데이타 행을 어드레스한다.

Description

디램을 리프레쉬하기 위한 방법 및 장치
제1도는 종래의 디램 메모리 셀 및 감지 증폭기의 계통도.
제2도는 종래의 디램 소자의 블럭구성도.
제3a도는 제2도에 도시된 디램을 위한 전형적인 판독 사이클을 나타내는 타이밍도.
제3b도는 제2도에 도시된 디램을 위한 전형적인 리프레쉬 사이클을 나타내는 타이밍도.
제4도는 제1도에 도시된 디램을 위한 리프레쉬 사이클 도중 활성화된 워드 라인의 수를 증가시키기 위한 장치의 특별한 실시예의 블럭구성도.
<도면의 주요부분에 대한 부호의 설명>
10 : 메모리 셀 14 : 커패시턴스
18 : FET(NMOS) 트랜지스터 22 : 감지증폭기
34 : 게이트 단자 38A-P : 워드 라인
46A-P : 비트 라인 50, 54 : 입력단자
70 : 디램 74A-P : 메모리 어레이
78 : 해독 회로 82 : 내부 신호 발생기
86 : 멀티플렉서 90 : 계수기
114 : 모드 제어 회로 200 : 리프레쉬 라인
204A-P : 어드레스 해독기 208, 212 : 낸드 게이트
220 : 인버터 224, 228 : 출력단자
본 발명은 컴퓨터 기억장치, 특히, 디램(DRAM)을 리프레쉬(refresh)하기 위한 방법 및 장치에 관한 것이다.
제 1도는 감지증폭기(22)에 결합된 전형적인 디램 메모리 셀(10)의 계통도이다.
메모리 셀(10)은 커패시턴스(14) 및 FET(NMOS) 트랜지스터(18)를 포함한다.
NMOS 트랜지스터(18)는 워드 라인(38)에 결합된 게이트 단자(34), 커패시턴스(14)의 단자(26)에 결합된 제 1전류유동단자(30), 및 비트 라인(46)에 결합된 제 2전류유동단자(42)를 갖는다.
커패시턴스(14)의 다른 단자는 고정전압 Vx에 결합되어 있다.
비트 라인(46)은 감지증폭기(22)의 하나의 입력단자(50)에 결합되어 있다.
감지증폭기(22)의 또 하나의 입력단자(54)는 기준전압전위(Vref)를 수용하도록 결합되어 있다.
또한, 감지증폭기(22)는 비트 라인(46)에 결합된 피드백 라인(58)을 포함한다.
메모리 셀(10)에 저장된 데이타는 커패시턴스(14) 상의 전하에 의하여 결정된다.
예를 들면, 단자(26) 상의 +5 볼트 신호는 "1"로 나타낼 수 있고, 단자(26) 상의 0 볼트 신호는 "0"을 나타낼 수 있다.
메모리 셀(10)에 저장된 데이타를 판독하기 위해, NMOS 트랜지스터(18)를 턴온하고 커패시턴스(14)와 비트 라인(46) 사이에 전하를 교류시키기 위해 워드 라인(38)에 신호가 제공된다.
비트 라인(46)의 커패시턴스는 전형적으로 커패시턴스(14)의 것보다 훨씬 크므로, 비트 라인(46) 상의 전압은 약간만 변화된다.
예를 들면, 커패시턴스(14)의 단자(26)가 +5볼트이고, 비트 라인(46)이 초기에 +2.5 볼트일 경우, NMOS 트랜지스터(18)가 턴온되면 비트 라인(46)의 전압은 약 +2.6 볼트로 상승될 것이다.
한편, 커패시턴스(14)의 단자(26)가 0 볼트이면, NMOS 트랜지스터(18)가 턴온될 때, 비트 라인(46)의 전압은 약 +2.4 볼트로 하강될 것이다.
다음, 비트 라인(46)의 전압은 감지증폭기(22)에 의해 입력단자(54)에 인가된 기준전압과 비교된다.
기준전압은 예를 들면 +2.5볼트이다.
비트 라인(46)의 전압이 기준전압 보다 높으면, 비트 라인(46)의 전압을 상승시키기 위해 피드백 라인(58)에 +5볼트신호가 공급되어, 커패시턴스(14)의 단자(26)에 +5볼트까지 신호를 저장시킨다.
물론, 워드 라인(38)은 노드(30)를 +5볼트로 충전시키기 위해 +5볼트보다 높아야 한다.
한편, 비트 라인(46)의 전압이 기준 전압 보다 낮으면, 비트라인(46)의 전압을 0까지 낮추기 위해 피드백 라인(58)에 0 볼트 신호가 제공되므로, 커패시턴스(14)의 단자(26)에 신호를 0 볼트까지 저장한다.
어떠한 경우에도, 비트 라인(46)상의 결과적인 전압은 시스템의 나머지에 대하여 메모리 셀에 저장된 데이타의 값을 나타내며, 셀 전압은 그 원래의 상태로 복귀된다.
커패시턴스(14)의 전하는 각 메모리 셀(10)에 저장된 데이타의 값을 나타내고, 바람직하지 못한 누출 전류는 각 메모리 셀을 서서히 방전시키므로, 감지 증폭기(22)의 적절하지 못한 작동을 초래하는 수준까지 전하가 방전되지 않도록 보장할 필요가 있다.
전하를 적정 수준으로 유지시키기 위해, 공통의 워드 라인을 공유하는 모든 셀의 커패시턴스(14)상에 전하를 주기적으로 저장하도록 "리프레쉬 사이클"이라는 특수한 사이클이 수행된다.
리프레쉬 사이클은 단순히 정상적인 판독 또는 기록 사이클 일 수 있다.
즉, NMOS 트랜지스터(18)를 턴온하기 위한 워드 라인(38)에 신호가 제공된 다음, 감지증폭기(22)가 커패시턴스(14)의 (이미 어느 정도 소멸된)전하를 저장하기 위한 비트 라인(46)에 +5 볼트 또는 0 볼트 신호를 발생시킨다.
제 2도는 제 1도에 나타낸 메모리 셀(10)을 다수 포함하는 전형적인 디램(70)의 블럭구성도이다.
디램(70)은 다수, 예를 들면 16개의 메모리 어레이(74A-P), 하나의 해독회로(78), 내부신호 발생기(82), 멀티플렉서(86) 및 로우(row) 리프레쉬 어드레스 계수기(90)를 포함한다.
각 메모리 어레이(74A-P)는 복수의 메모리 셀(10)을 포함하며, 이들은 각각 워드 라인(38A-P)과 비트 라인(46A-P)의 교차 부분에 위치한다.
각각의 어레이에 대하여 하나의 워드 라인과 하나의 비트 라인만을 나타내었고, 해당하는 FET 트랜지스터 및 커패시턴스는 복잡함을 피하기 위해 나타내지 않았다.
본 실시예에서는, 어레이 당 256개의 워드 라인과 각 워드 라인에 결합된 1024개의 비트 라인이 있다.
따라서, 디램(70)은 총 4,194,304개의 메모리 셀을 갖는다.
내부 신호 발생기(82)는 라인(94)에서 로우 어드레스 스트로브(RAS) 신호를, 라인(98)에서 컬럼 어드레스 스트로브(CAS) 신호를, 그리고, 버스(102)에서 외부 어드레스 신호를 입력한다.
내부 신호 발생기(82)는 버스(110)를 통하여 외부 어드레스 신호를 멀티플렉서(86)에 제공한다.
내부 신호 발생기(82)의 일부분일 수도 있는 모드 제어 회로(114)는 디램(70)이 정상(데이타 판독 또는 데이타 기록) 모드에 있는지 아니면 리프레쉬 모드에 있는지를 결정하며, 버스(118)를 통하여 어드레스 선택신호를 멀티플렉서(86)에 인가하는 한편, 버스(122)를 통하여 계수값 증가 신호를 계수기(90)에 제공한다.
계수기(90)는 버스(128)를 통하여 계수값을 멀티플렉서(86)에 제공한다.
계수값은 리프레쉬 사이클 도중 어드레스의 역할을 하므로, 프로그래머로 하여금 어떤 행이 리프레쉬 되는지의 과정을 지켜야 하는 의무를 해소시켜 준다.
따라서, 멀티플랙서(86)는 라인(118)에서 입력되는 어드레스 선택신호에 따라, 외부어드레스나 계수값을 버스(132)를 통해 해독회로(78)에 제공한다.
해독회로(78)는 해당 버스(80A-P)를 통해 메모리 어레이(74A-P)와 교류한다.
제 2도에 나타낸 팬텀 라인은 종래기술의 일부분이 아니며, 다음에 설명하기로 한다.
제 3a 도는 디램(70)에서 데이타를 획득하기 위한 전형적인 판독 사이클을 나타내는 타이밍도이다.
통상적인 경우와 같이, 4,194,304개의 메모리 셀을 디램(70)에 어드레스 시키기 위해 어드레스 멀티플렉싱이 사용된다.
즉, 2회에 걸쳐 11비트식 총 22-비트의 어드레스가 공급된다.
초기에는, RAS 신호가 로우 상태를 가질 때, 외부 어드레스("로우 어드레스"라 칭함)의 11-비트가 어드레스 버스(102)에 공급되어 디램에 래치(latch)된다.
그 후, CAS 신호가 로우 논리를 갖는 동안, 남은 11 비트의 외부 어드레스("컬럼 어드레스"라 칭함)가 어드레스 버스(102)에 공급되어, 선택된 워드 라인에 결합된 비트 라인들의 하나를 선택한다.
컬럼 어드레스는 11개의 비트를 가지므로, 그로부터 선택할 211개 비트의 데이타가 반드시 존재한다.
즉, 활성화된 RAS 신호의 결과로, 적어도 2048개의 별도의 비트가 선택되고, 감지되고 리프레쉬 되어야만 한다.
즉, 각각 두개의 메모리 어레이(74A-P)에서 하나씩, 1024 비트 각각의 두 워드 라인이 로우 어드레스에 의해 선택된다.
기록 사이클도 같은 방식으로 취급된다.
제 3b 도는 리프레쉬 사이클을 수행하기 위한 하나의 방법을 나타내는 타이밍도이다.
이 방법에서, CAS 신호는 RAS 신호에 앞서 로우 논리 상태가 된다.
모드 제어 회로(114)는 초기 CAS 신호를 감지하고 라인(118) 상에 신호를 발생시켜 멀티플렉서(86)로 하여금 로우 어드레스로서 계수값(count N)을 해독회로(78)에 제공하게 한다.
해독회로(78)는 계수값을 해독하여 2개의 워드 라인을 활성화시킴으로서 2048개의 메모리 셀을 리프레쉬한다.
모드제어회로(114)는 또한 계수기(90)를 (예를 들면 count N+1로) 증가(또는 감소)시키기 위해 라인(122)상에 신호를 발생시킨다.
통상, 모든 메모리 셀은 매 16msec 마다 한 차례씩 리프레쉬된다.
따라서, 프로그래머가 매 16msec 마다 2048개의 CAS-후-RAS(CAS-before-RAS)의 사이클을 수행하는 한, 11-비트 계수기는 각 CAS-후-RAS의 리프레쉬 사이클 상에서 증가되므로, 디램이 완전히, 그리고 체계적으로 리프레쉬된다.
물론, 프로그래머는 계수기(90)의 장점을 앞설 수 있으며, 어드레스 버스(102) 상에 외부 어드레스를 체계적으로 제공할 수 있고, 2048개의 정상 판독 사이클을 통해 매 16msec 마다 디램(10)을 리프레쉬 할 수 있다.
기술 진보에 따라, 증가된 데이타 플로우를 제공하기 위해 단위 시단 당 사용 가능한 정상 판독 또는 기록 사이클의 수를 증가시킬 것이 꾸준히 요구되고 있다.
따라서, 종래 디램을 개조하여(정상 및 리프레쉬 사이클 모두에서) 사이클 당 4개의 워드 라인을 활성화시킴으로서, 매 리프레쉬 사이클 당 2배의 메모리 셀(4096개)이 리프레쉬 되도록 하였다.
따라서, 매 16msec 당 2048개 리프레쉬 사이클 대신 1024개의 리프레쉬 사이클 만이 필요하게 되고, 그렇지 않으면 추가의 리프레쉬 사이클이 차지할 시간 동안 유용한 판독 또는 기록 사이클을 행할 수 있게 한다.
그러나, 불행히도 사이클 당 거의 두 배의 전력이 소모되어, 보다 큰 전력 공급원이 요구된다.
더욱이, 메모리 속도가 증가함에 따라, 평균 전력 소모량이 과하게 되어, 복잡한 냉각장치를 추가하지 않고는 메모리 칩이 열을 방열할 수 없게 된다.
본 발명은 과량의 전력을 소모하지 않고 공지시스템의 시간 분율 내에 디램을 리프레쉬 하기 위한 방법 및 장치에 관한 것이다.
일반적으로 본 장치는 리프레쉬 모드와 정상모드를 구분지어 제 1소정수의 메모리 셀의 행을 정상모드로 어드레스 하고, 제 1소정수 보다 큰 제 2소정수의 메모리 셀의 행을 리프레쉬 모드로 어드레스 한다.
본 발명의 한 실시예에서, 내부신호 발생기는 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호를 입력한다.
컬럼 어드레스 스트로브 신호가 입력되기 전에 로우 어드레스 스트로브 신호가 입력될 경우, 내부 신호 발생기는 정상(예를 들면, 판독 또는 기록) 모드 신호를 발생시킨다.
한편, 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 로우 어드레스 스트로브 신호가 입력될 경우, 내부 신호 발생기는 리프레쉬 모드 신호를 발생시킨다.
로우 어드레스 회로는 정상 모드 신호에 응답하여 데이타 행의 제1소정수 만큼을 어드레스 하고, 로우 어드레싱 회로는 리프레쉬 모드 신호에 응답하여 데이타 행의 제 2소정수 만큼을 어드레스한다.
제 1소정수의 행은 제 2소정수의 행보다 적다.
예를 들면, 두개의 워드 라인이 각각의 정상 사이클(특허청구범위에 있어서 "제 1사이클 형"이라고도 한다) 동안 활성화되는 한편, 4, 8, 16개 등의 워드 라인이 각각의 리프레쉬 사이클(특허청구범위에 있어서, "제 2사이클 형"이라고도 한다) 동안 활성화 될 수 있다.
본 발명은 디램 리프레쉬에 사용되는 시간이 감소된다는 장점과 평균전력 소모가 낮다는 장점을 결합시킨다.
이는 전형적인 판독 또는 기록 사이클 도중 활성화된 워드 라인의 수에 비하여 리프레쉬 사이클 도중 활성화된 워드 라인의 수를 증가시킴으로서 이루어진다.
이를 성취하기 위해, 제 2도에 나타낸 종래 기술의 회로에 모드 제어회로(114)로부터 해독 회로(78)에 이르는 리프레쉬 라인(200)을 첨가함으로써 이를 개조하고, 해독 회로(78)는 제 4도에 나타낸 바와 같이 구성할 수 있다.
상기 실시예에서, 해독 회로(78)는 매 정상(판독 또는 기록) 사이클 동안 2개의 워드 라인을 활성화시키고, 매 리프레쉬 사이클 동안 4개의 워드 라인을 활성화시킨다.
제 4도에 알 수 있듯이, 해독 회로(78)는 16개 어드레스 해독기(204A-P), 2개의 낸드 게이트(208, 212) 및 하나의 인버터(22)를 포함한다.
어드레스 해독기(204A-P)는 멀티플렉서(86)로부터 버스(132)를 통하여 인가되는 어드레스 신호에 응답하여 각 2어레이(정상 사이클 도중)의 1워드 라인 또는 각 4어레이(리프레쉬 사이클 도중)의 1워드 라인을 선택하기 위해 버스(80A-P)와 결합된다.
또한, 어드레스 해독기(204A-H)는 낸드 게이트(208)의 출력단자(224)에 결합되고, 어드레스 해독기(204I-P)는 낸드 게이트(212)의 출력단자(228)에 결합된다.
낸드 게이트들(208, 212)은 각각 리프레쉬 라인(200)에 결합된 입력단자를 갖는다.
낸드 게이트(208)는 버스(132)를 통해 입력되는 로우 어드레스의 최상위 비트를 입력하기 위한 또 하나의 입력단자를 갖는다.
낸드 게이트(212)는 버스(132) 상에 입력된 로우 어드레스의 최상위 비트를 반전된 상태로 입력하기 위하여 인버터(220)의 출력단자에 결합된 또하나의 입력단자를 갖는다.
따라서, 낸드 게이트(208, 212)는 메모리 어레이(74A-H 및 74I-P)를 포함하는 두개의 논리 뱅크(logical bank)를 각각 제어하며, 각 뱅크는 0 또는 2개의 어레이에서 워드 라인을 활성화시킨다.
디램(70)은 발명의 배경기술에서 앞서 논한 바와 같은 방식으로 작용하나, 하기와 같은 부가적인 특징을 갖는다.
정상 사이클 도중, 모드 제어회로(114)는 리프레쉬 라인(200)상에 논리 "1"(정상모드)신호를 발생시켜 낸드 게이트(208, 212)를 상호 보완적으로 작용시킨다.
낸드 게이트(208)는 변경되지 않은 로우 어드레스의 최상위 비트를 입력하는 한편, 낸드 게이트(212)는 로우 어드레스의 최상위 비트의 반전된 값을 입력한다.
어드레스 해독기(204a-p)는, 예를 들면 메모리 어레이(74A-H 또는 74I-P)로 구성된 두개의 뱅크들 중 하나로부터의 두개의 워드 라인을 활성화하기 위해 출력단자(224)(1회 반전) 및 출력단자(228)(2회 반전)상에 인가된 최상위 비트 값과 함께 버스(132)를 통하여 인가된 보다 하위의 비트값을 사용한다.
어떤 뱅크가 활성화되는지는 어떤 낸드 게이트(208 또는 212)가 활성의 출력신호를 발생시키는가에 달려 있다.
예를 들어, 로우 어드레스의 최상위 비트가 "0"이면, 낸드 게이트(208)는 어드레스 해독기(204A-H)를 인에이블링 하기 위해 "1"을 발생시키고, 낸드게이트(212)는 어드레스 해독기(204I-P)를 디스에이블링 하기 위해 "0"을 발생시킨다.
즉, 메모리 어레이(74A-H)로부터 2개의 워드 라인이 활성화되고, 메모리 어레이(74I-P)로부터 두 개의 워드 라인들은 활성화되지 않는다.
한편, 로우 어드레스의 최상위 비트가 "1"일 경우, 어레이(74I-P)로부터 2개의 워드 라인이 활성화되고, 메모리 어레이(74A-H)로부터 두개의 워드 라인들은 활성화되지 않는다.
리프레쉬 사이클 도중, 모드제어회로(114)는 리프레쉬 라인(200)상에 로우(리프레쉬 모드)신호를 발생시켜, 로우 어드레스의 최상위 비트의 값에 상관없이 두개의 낸드 게이트(208 및 212)가 모두 그 출력단자(224 및 228)상에 "1"을 갖도록 한다.
각 어드레스 해독기(204A-P)가 활성화 신호를 입력하기 때문에, 메모리 어레이(74A-H)로부터 2워드 라인이 활성화되고, 메모리 어레이(74I-P)로부터 2워드 라인이 활성화된다.
따라서, 두개의 워드 라인이 정상사이클 도중 활성화되고, 보다 많은 수의, 예를 들면 4개의 워드 라인이 리프레쉬 사이클 도중 활성화된다.
디램(K70)의 모든 메모리 셀이 상술한 바와 같이 매 16msec 마다 한번씩 리프레쉬 되어야 한다고 가정하자,
1024개의 리프레쉬 사이클(리프레쉬 사이클 당 4096개의 메모리 셀)이 필요하므로, 하나의 리프레쉬 사이클은 약 16μsec마다 수행되어야 한다.
각각의 정상 사이클 또는 리프레쉬 사이클이 0.1μsec 동안 지속된다면, 하나의 리프레쉬 사이클 및 159 정상 사이클이 매 16μsec마다 발생될 것이다.
각각의 4096비트 리프레쉬 사이클은 각각의 2048 비트 정상 사이클 보다 두 배의 많은 전력을 소모하지만, 159개의 낮은 전력 정상 사이클에 의해 추가의 전력이 크게 차폐된다.
즉, 리프레쉬 사이클은 16μsec 구간에 있어서 평균 전력 소모량에 대한 추가 전력 소모량의 적은 부분을 차지한다.
따라서, 최소화된 리프레쉬 사이클은 공지 장치에서의 과도한 전력 소모를 방지할 수 있는 이점을 제공한다.
본 발명의 바람직한 구현예를 상기에 상세히 기술하였으나, 다양한 변법이 사용될 수 있다.
예를 들어, 얼마나 많은 워드 라인을 활성화할 것인지를 결정하는데 정상 및 리프레쉬 사이클을 구분하는 임의의 방법이 사용될 수 있다[예, 모드 제어회로(114), 또는 해독회로(78)내의 하드웨어에 인가된 단일 또는 복수의 외부신호].
본 발명은 개시된 CAS-후-RAS 법에 국한되지 않는다.
해독회로(78)는 종래 2-워드 라인 활성화 모드, 종래 4-워드 라인 활성화 모드, 또는 하나 이상의 새로운 2N워드 라인 활성화 모드에서 선택적으로 작동하도록 개조될 수도 있다.
정상 모드 신호는 하나의 단선에 하나의 논리 수준을 포함할 수 있고, 리프레쉬 모드 신호는 같은 선에 반대 논리를 포함할 수 있으며(여기에서 논의된 바와 같음), 정상 및 리프레쉬 모드 신호는 별도의 선에 별도의 신호를 포함할 수도 있다.
결론적으로, 본 발명의 범위는 이하의 특허청구의 범위에 의해 확인되어야 한다.

Claims (48)

  1. 복수의 메모리 셀을 갖는 메모리를 리프레쉬하기 위한 장치에 있어서, 제 1사이클 형 또는 제 2사이클 형의 하나를 개시시키기 위한 사이클 개시 수단 ; 및 상기 제 1 사이클 형이 개시될 때 제 1소정수의 메모리 셀을 리프레쉬하고, 제 2사이클형이 개시될 때 제 2소정수의 메모리 셀을 리프레쉬 하기 위해 상기 사이클 개시 수단에 결합된 리프레쉬 수단을 포함하고 ; 상기 메모리 셀의 제 1소정수가 메모리 셀의 제 2소정수 보다 적게 된 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 장치.
  3. 제1항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0 보다 큰 정수)임을 특징으로 하는 장치.
  4. 복수의 메모리 셀을 갖는 메모리를 어드레싱하기 위한 장치에 있어서 ; 제 1사이클형 또는 제 2사이클형의 하나를 개시시키기 위한 사이클 개시 수단 ; 및 제 1사이클 형이 개시될 때 제 1소정수의 메모리 셀을 어드레싱하고 제 2사이클형이 개시될 때 제 2소정수의 메모리 셀을 어드레싱하기 위해 상기 사이클 개시 수단에 결합된 로우 어드레스 수단을 포함하고 ; 상기 메모리 셀의 제 1소정수가 메모리 셀의 제 2소정수 보다 적게 된 것을 특징으로 하는 장치.
  5. 제4항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 장치.
  6. 제4항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0보다 큰 정수)임을 특징으로 하는 장치.
  7. 복수 행의 메모리 셀을 갖는 디램을 리프레쉬하기 위한 장치에 있어서 ; 정상 사이클 또는 리프레쉬 사이클의 하나를 개시시키기 위한 사이클 개시수단 ; 정상 사이클이 개시될 때 정상 모드 신호를 발생시키고, 리프레쉬 사이클이 개시될 때 리프레쉬 모드 신호를 발생시키기 위해 상기 사이클 개시 수단에 결합된 모드 제어수단 ; 및 상기 모드 신호에 응답하여 제 1소정수의 메모리 셀의 행을 어드레싱하고, 리프레쉬 모드 신호에 응답하여 제 2소정수의 메모리 셀의 행을 어드레싱하기 위해 상기 모드 제어수단에 결합된 로우 어드레스 수단을 포함하고 ; 상기 메모리 셀의 행의 제 1소정수가 메모리 셀의 행의 제 2소정수 보다 적은 것을 특징으로 하는 장치.
  8. 제7항에 있어서, 상기 제 2소정수가 상기 제 1소정수의 두 배로 된 것을 특징으로 하는 장치.
  9. 제7항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0 보다 큰 정수)임을 특징으로 하는 장치.
  10. 제7항에 있어서, 로우 어드레스 스트로브 신호를 입력하기 위한 로우 스트로브 입력수단; 및 컬럼 어드레스 스트로브 신호를 입력하기 위한 컬럼 스트로브 입력수단을 더 포함하고 ; 모드 제어수단은 로우 스트로브 입력수단 및 컬럼 스트로브 입력수단에 결합되어 상기 컬럼 어드레스 스트로브 신호가 입력되기 전에 상기 로우 어드레스 스트로브 신호가 입력될 경우 정상 모드 신호를 발생시키고, 상기 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 상기 로우 어드레스 스트로브 신호가 입력될 경우 리프레쉬 모드 신호를 발생시키도록 된 것을 특징으로 하는 장치.
  11. 제10항에 있어서, 외부 어드레스를 입력하기 위한 외부 어드레스 입력수단을 더 포함하고 ; 로우 어드레스 수단은 외부 어드레스 입력수단에 결합되어, 정상 모드 신호에 응답하여 외부 어드레스를 사용하는 제 1소정수의 메모리 셀의 행을 어드레싱하도록 되어 있는 것을 특징으로 하는 장치.
  12. 제11항에 있어서, 상기 모드 제어 수단은 상기 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 로우 어드레스 스트로브 신호가 입력될 경우 증가신호를 발생시키고 ; 상기 로우 어드레스 수단은 상기 증가신호에 응답하여 증가되는 계수값을 저장하기 위해 모드 제어수단에 결합된 계수기를 더 포함하며 ; 제 2소정수의 데이타 행은 리프레쉬 모드 신호에 응답하여 어드레스로서 계수값을 이용하여 어드레스 되도록 된 것을 특징으로 하는 장치.
  13. 제12항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 장치.
  14. 제12항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0보다 큰 정수)임을 특징으로 하는 장치.
  15. 복수의 워드 라인 및 상기 각각의 워드 라인에 결합된 복수의 메모리 셀을 갖는 복수의 메모리 셀 어레이를 구비한 디램을 리프레쉬하기 위한 장치에 있어서, ; 정상사이클 또는 리프레쉬 사이클 중의 하나를 개시시키기 위한 사이클 개시 수단 ; 상기 정상 사이클이 개시될 때 정상 모드 신호를 발생시키고, 상기 리프레쉬 사이클이 개시될 때 리프레쉬 모드 신호를 발생시키기 위해 상기 사이클 개시수단에 결합된 모드제어수단 ; 및 상기 정상 모드신호에 응답하여 제 1소정수의 워드 라인에 활성화 신호를 제공하고, 상기 리프레쉬 모드 신호에 응답하여 제 2소정수의 워드 라인에 활성화 신호를 제공하기 위해 상기 모드제어수단에 결합된 어레이 어드레스 수단을 포함하고 ; 워드 라인의 제 1소정수가 워드 라인의 제 2소정수 보다 적은 것을 특징으로 하는 장치.
  16. 제15항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 장치.
  17. 제15항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0보다 큰 정수)임을 특징으로 하는 장치.
  18. 제15항에 있어서, 로우 어드레스 스트로브 신호를 입력하기 위한 로우 스트로브 입력수단; 및 컬럼 어드레스 스트로브 신호를 입력하기 위한 컬럼 스트로브 입력수단을 더 포함하고 ; 상기 모드제어수단은 상기 로우 스트로브 입력수단 및 상기 컬럼 스트로브 입력수단에 결합되어, 상기 컬럼 어드레스 스트로브 신호가 입력되기 전에 상기 로우 어드레스 스트로브 신호가 입력될 경우 정상 모드신호를 발생시키고, 상기 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 상기 로우 어드레스 스트로브 신호가 입력될 경우 리프레쉬 모드 신호를 발생시키도록 되어 있는 것을 특징으로 하는 장치.
  19. 제18항에 있어서, 외부 어드레스를 입력하기 위한 외부 어드레스 입력수단을 더 포함하고 ; 상기 어레이 어드레스 수단은 외부 어드레스 입력수단에 결합되어 정상모드 신호에 응답하여 외부 어드레스를 사용하는 제 1소정수의 워드 라인에 활성화 신호를 제공하도록 되어 있는 것을 특징으로 하는 장치.
  20. 제19항에 있어서, 상기 모드 제어수단은 상기 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 상기 로우 어드레스 스트로브 신호가 입력될 경우 증가신호를 발생시키고 ; 상기 어레이 어드레스 수단은 증가 신호에 응답하여 증가되는 계수값을 저장하기 위해 모드 제어수단에 결합된 계수기를 더 포함하며 ; 상기 어레이 어드레스 수단은 리프레쉬 모드 신호에 응답하여 어드레스로서 계수값을 이용하여 제 2소정수의 워드 라인에 활성화 신호를 제공하도록 된 것을 특징으로 하는 장치.
  21. 제20항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 장치.
  22. 제20항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0L보다 큰 정수)임을 특징으로 하는 장치.
  23. 복수의 워드 라인 및 상기 각각의 워드 라인에 결합된 복수의 메모리 셀을 갖는, 제 1메모리 셀 어레이와 제 2메모리 셀 어레이를 구비한 디램을 리프레쉬하기 위한 장치에 있어서, ; 정상 사이클 또는 리프레쉬 사이클 중의 하나를 개시시키기 위한 사이클 개시수단 ; 상기 정상사이클이 개시될 때 정상 모드 신호를 발생시키고, 상기 리프레쉬 사이클이 개시될 때 리프레쉬 모드 신호를 발생시키기 위해 상기 사이클 개시수단에 결합된 모드제어수단 ; 및 정상 모드신호에 응답하여 상기 제 2어레이의 워드 라인에 활성화신호를 제공하지 않는 반면에 상기 제 1어레이의 워드 라인에 활성화 신호를 제공하고, 리프레쉬 모드 신호에 응답하여 상기 제 1어레이의 워드 라인 및 상기 제 2어레이의 해당 워드 라인에 활성화 신호를 제공하기 위해 상기 모드 제어수단에 결합된 어드레스 수단을 포함하는 것을 특징으로 하는 장치.
  24. 제23항에 있어서, 로우 어드레스 스트로브 신호를 입력하기 위한 로우 스트로브 입력수단 ; 및 컬럼 어드레스 스트로브 신호를 입력하기 위한 컬럼 스트로브 입력수단을 더 포함하고 ; 상기 모드 제어수단은 로우 스트로브 입력수단 및 컬럼 스트로브 입력수단에 결합되어, 상기 컬럼 어드레스 스트로브 신호가 입력되기 전에 로우 어드레스 스트로브 신호가 입력될 경우 정상모드신호를 발생시키고, 상기 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 상기 로우 어드레스 스트로브 신호가 입력될 경우 리프레쉬 모드 신호를 발생시키도록 되어 있는 것을 특징으로 하는 장치.
  25. 복수의 메모리 셀을 갖는 메모리를 리프레쉬 하는 방법에 있어서 ; 제 1사이클 형 또는 제 2사이클 형의 하나를 개시시키는 과정 ; 상기 제 1사이클 형이 개시될 경우 제 1소정수의 메모리 셀을 리프레쉬하는 과정 ; 및 상기 제 2사이클 형이 개시될 경우 제 2소정수의 메모리 셀을 리프레쉬하는 과정을 포함하고 ; 상기 메모리 셀의 제 1소정수가 상기 메모리 셀의 제 2소정수 보다 적은 것을 특징으로 하는 방법.
  26. 제25항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 방법.
  27. 제25항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0보다 큰 정수)임을 특징으로 하는 방법.
  28. 복수의 메모리 셀을 갖는 메모리를 어드레싱 하는 방법에 있어서 ; 제 1사이클 형 또는 제 2사이클 형의 하나를 개시시키는 과정 ; 상기 제 1사이클 형이 개시될 경우 제 1소정수의 메모리 셀을 어드레싱하는 과정 ; 및 상기 제 2사이클 형이 개시될 경우 제 2소정수의 메모리 셀을 어드레싱하는 과정을 포함하고 ; 상기 메모리 셀의 제 1소정수가 상기 메모리 셀의 제 2소정수 보다 적은 것을 특징으로 하는 방법.
  29. 제28항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 방법.
  30. 제28항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0보다 큰 정수)임을 특징으로 하는 방법.
  31. 복수행의 메모리 셀을 갖는 디램을 리프레쉬하는 방법에 있어서, 정상 사이클 또는 리프레쉬 사이클의 하나를 개시시키는 과정 ; 상기 정상 사이클형이 개시될 경우 정상 모드신호를 발생시키는 과정 ; 상기 리프레쉬 사이클이 개시될 경우 리프레쉬 모드 신호를 발생시키는 과정 ; 상기 정상 모드 신호에 응답하여 제 1소정수의 데이타 행을 어드레싱 하는 과정 ; 및 상기 리프레쉬 모드 신호에 응답하여 제 2소정수의 데이타 행을 어드레싱하는 과정을 포함하고 ; 상기 데이타 행의 제 1소정수가 상기 데이타 형의 제 2소정수 보다 적은 것을 특징으로 하는 방법.
  32. 제31항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 방법.
  33. 제31항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0보다 큰 정수)임을 특징으로 하는 방법.
  34. 제31항에 있어서, 로우 어드레스 스트로브 신호를 입력하는 과정 및 컬럼 어드레스 스트로브 신호를 입력하는 과정을 더 포함하고 ; 상기 정상 모드 신호 발생과정은 상기 컬럼 어드레스 스트로브 신호가 입력되기 전에 로우 어드레스 스트로브 신호가 입력될 경우 정상 모드 신호를 발생시키는 단계를 포함하고 ; 상기 리프레쉬 모드 신호 발생과정은 상기 컬럼 어드레스 스트로브신호가 입력됨과 동시 또는 그 후에 상기 로우 어드레스 스트로브 신호가 입력될 경우 리프레쉬 모드 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  35. 제34항에 있어서, 외부 어드레스 입력과정을 더 포함하며, 상기 제 1소정수의 데이타 행을 어드레싱하는 단계는 상기 정상 모드 신호에 응답하여 외부 어드레스를 사용하는 제 1소정수의 데이타행을 어드레싱하는 단계를 포함하는 것을 특징으로 하는 방법.
  36. 제35항에 있어서, 계수값을 저장하는 과정 ; 및 상기 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 상기 로우 어드레스 스트로브 신호가 입력될 경우, 계수값을 증가시키는 과정을 더 포함하며 ; 상기 제 2소정수의 데이타 행을 어드레싱하는 과정은 상기 리프레쉬 모드 신호에 응답하여 어드레스로서 계수값을 사용하여 제 2소정수의 데이타행을 어드레싱하는 단계를 포함하는 것을 특징으로 하는 방법.
  37. 제36항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 방법.
  38. 제36항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0보다 큰 정수)임을 특징으로 하는 방법.
  39. 복수의 워드 라인 및 상기 각 워드 라인에 접속된 복수의 메모리 셀을 갖는 복수의 메모리 어레이를 구비한 디램을 리프레쉬하는 방법에 있어서 ; 정상 사이클 또는 리프레쉬 사이클의 하나를 개시시키는 과정 ; 상기 정상 사이클이 개시될 경우 정상 모드신호를 발생시키는 과정 ; 상기 리프레쉬 사이클이 개시될 경우 리프레쉬 모드 신호를 발생시키는 과정 ; 상기 정상모드신호에 응답하여 제 1소정수의 워드 라인에 활성화 신호를 제공하는 과정 ; 및 상기 리프레쉬 모드 신호에 응답하여 제 2소정수의 워드 라인에 활성화 신호를 제공하는 과정을 포함하고 ; 상기 워드 라인의 제 1소정수가 상기 워드 라인의 제 2소정수 보다 적은 것을 특징으로 하는 방법.
  40. 제39항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배로 된 것을 특징으로 하는 방법.
  41. 제39항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0보다 큰 정수)임을 특징으로 하는 방법.
  42. 제39항에 있어서, 로우 어드레스 스트로브 신호를 입력하는 과정 및 컬럼 어드레스 스트로브 신호를 입력하는 과정을 더 포함하고 ; 상기 정상 모드 신호 발생과정은 상기 컬럼 어드레스 스트로브 신호가 입력되기 전에 상기 로우 어드레스 스트로브 신호가 입력될 경우 정상 모드 신호를 발생시키는 단계를 포함하고 ; 리프레쉬 모드 신호 발생과정은 상기 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 상기 로우 어드레스 스트로브 신호가 입력될 경우 리프레쉬 모드 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  43. 제42항에 있어서, 외부 어드레스 입력과정을 더 포함하며, 상기 제 1소정수의 워드 라인에 활성화 신호를 제공하는 단계는 정상 모드 신호에 응답하여 외부 어드레스를 사용하는 제 1소정수의 워드 라인에 활성화 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  44. 제43항에 있어서, 계수값을 저장하는 과정 ; 및 상기 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 상기 로우 어드레스 스트로브 신호가 입력될 경우 계수값을 증가시키는 과정을 더 포함하며; 상기 제 2소정수의 워드 라인에 활성화 신호를 제공하는 과정은 리프레쉬 모드 신호에 응답하여 어드레스로서 계수값을 사용하여 제 2소정수의 워드 라인에 활성화신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  45. 제44항에 있어서, 상기 제 2소정수가 제 1소정수의 두 배임을 특징으로 하는 방법.
  46. 제44항에 있어서, 상기 제 2소정수를 상기 제 1소정수로 나눈 값이 2N(여기에서 N은 0보다 큰 정수)임을 특징으로 하는 방법.
  47. 복수의 워드 라인 및 상기 각 워드 라인에 접속된 복수의 메모리 셀을 갖는 제 1 및 제 2메모리 셀 어레이를 구비한 디램을 리프레쉬하는 방법에 있어서, ; 정상 사이클 또는 리프레쉬 사이클의 하나를 개시시키는 과정 ; 상기 정상 사이클이 개시될 경우 정상 모드 신호를 발생시키는 과정 ; 상기 리프레쉬 사이클이 개시될 경우 리프레쉬 모드 신호를 발생시키는 과정 ; 상기 정상모드신호에 응답하여 제 2어레이의 워드 라인에 활성화 신호를 제공하지 않는 반면에 제 1어레이의 워드 라인에 활성화 신호를 제공하는 과정 ; 및 상기 리프레쉬 모드 신호에 응답하여 상기 제 1어레이의 워드 라인 및 제 2어레이의 해당 워드 라인에 활성화 신호를 제공하는 과정을 포함하는 것을 특징으로 하는 방법.
  48. 제47항에 있어서, 로우 어드레스 스트로브 신호를 입력하는 과정 및 컬럼 어드레스 스트로브 신호를 입력하는 과정을 더 포함하고 ; 상기 정상 모드 신호 발생과정은 상기 컬럼 어드레스 스트로브 신호가 입력되기 전에 상기 로우 어드레스 스트로브 신호가 발생될 경우 상기 정상 모드 신호를 발생시키는 단계를 포함하고 ; 상기 리프레쉬 모드 신호 발생과정은 상기 컬럼 어드레스 스트로브 신호가 입력됨과 동시 또는 그 후에 상기 로우 어드레스 스트로브 신호가 입력될 경우 상기 리프레쉬 모드 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
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