KR19990078379A

KR19990078379A - 디코딩 오토리프레시 모드를 가지는 디램

Info

Publication number: KR19990078379A
Application number: KR1019990010913A
Authority: KR
Inventors: 킬 올리버; 리챠드엠 패런트
Original assignee: 피터 토마스; 지멘스 악티엔게젤샤프트; 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-03-30
Filing date: 1999-03-30
Publication date: 1999-10-25
Also published as: EP0955640A2; TW422993B; CN1232266A; EP0955640A3; CN1137491C; US6046953A; JPH11312386A

Abstract

컴퓨터 메모리 시스템에서 다이내믹 랜덤 액세스 메모리 칩(DRAM)은 프로세서가 메모리 시스템을 액세스하려고 할 때 오토리프레시 사이클이 진행될 수 있더라도 프로세서에 의하여 액세스에 이용되도록 제조된다. DRAM만으로된 뱅크의 리프레시를 허용하는 디코딩 오토리프레시 모드(DECODED AUTOREFRESH mode)가 정의된다. 외부 DRAM 제어기로부터의 뱅크 어드레스는 오토리프레시가 수행되어야 하는 뱅크를 선택한다. 상기 DRAM 제어기 회로는 DRAM의 모든 뱅크가 정보를 계속 유지하기에 충분히 자주 리프레시 명령을 얻도록 한다.

Description

디코딩 오토리프레시 모드를 가지는 디램{DECODED AUTOREFRESH MODE IN A DRAM}

본 발명은 다이내믹 랜덤 액세스 메모리(DRAM)에 관한 것이며, 특히 DRAM의 넌리프레시(non-refreshing)부분을 액세스함으로써 DRAM의 유용성을 증가시키는 기술에 관한 것이다.

다이내믹 랜덤 액세스 메모리(DRAM)의 저장 셀은 그 곳에 저장된 데이터를 유지하기 위하여 일반적으로 매 64밀리초(ms) 마다 리프레시되어야 한다. 통상적인 DRAM에서, 오토리프레시 사이클은 저장 셀의 단일 로우의 리프레시를 이룬다. 내부 카운터는 DRAM 어래이내의 모든 로우를 리프레시하기 위하여 매 오토리프레시 사이클마다 증분된다. 조인트 일렉트로닉 디바이스 엔지니어링 카운실(JEDEC)에 의하여 1995년 1월에 승인된 표준 JC-42.3-94-126, 항목#612에 기술된 오토리프레시 명령은 이러한 사이클을 초기화하기 위하여 발생된다. 이러한 명령을 발생시키기 위하여, 모든 DRAM 뱅크는 아이들 상태이어야 하거나 또는 적어도 액티브 명령이 정규적으로 발생되어야 하는 상태(즉, 파워 다운이 아닌 상태)에 있어야 한다. 따라서, 현재 표준하의 DRAM에 저장된 정보를 유지하기 위하여, 오토리프레시 명령은 예를 들어 매 64ms 마다 4092번 발생되어야 한다. 리프레시의 필요는 일부 시간 주기 동안 시스템이 DRAM를 사용하지 못하도록 한다. 예를 들어, 앞의 예에서 오토리프레시 사이클은 15.6마이크로초(μs) 또는 매 64ms마다의 4092 오토리프레시 사이클의 버스트에서 수행될 수 있다. DRAM이 오토리프레시 사이클 중에 리프레시되는 동안, DRAM은 프로세서에 의하여 액세스될 수 없다. 프로세서가 오토리프레시 사이클 중에 메모리 시스템을 액세스하려고 한다면, 하나 이상의 대기 상태가 발생될 것이다. 이는 잠재적으로 특히 새로운 고집적 메모리 칩을 가진 컴퓨터 시스템에서 성능 감소를 초래한다.

따라서, 본 발명의 목적은 프로세서가 메모리 시스템을 액세스하려고 할 때 오토리프레시 사이클이 진행될 수 있을 지라도 컴퓨터 메모리 시스템의 DRAM이 프로세서에 의한 액세스에 이용될 수 있도록 하는 것이다.

도 1은 통상적인 DRAM에서 오토리프레시 사이클을 나타내는 블록도이다.

도 2는 본 발명에 따른 디코딩 오토리프레시 모드를 나타내는 블록도이다.

도 3은 도 2에 도시된 멀티플렉서 기능에 대한 블록도이다.

*도면의 주요부분에 대한 부호설명*

11: 리프레시 어드레서 카운터 12; 뱅크 증분기

15, 25: 명령 디코더 17, 27: 어드레스 버퍼

21: 로우 어드레스 카운터 24: 멀티플렉서

본 발명에 따르면, DRAM만으로된 소정 뱅크의 리프레시를 허용하는 디코딩 오토리프레시 모드가 정의된다. 예를 들어, 뱅크(1)가 아이들이고, 뱅크(2, 3)가 예비충전되고(precharging), 뱅크(0)가 액티브이고 현재 버스트 판독 동작 상태에 있다면, 오토리프레시 명령은 뱅크(1)에 대하여만 발생될 수 있으며, 한편 다른 뱅크들은 그들의 업무를 계속 수행한다. 상기와 같은 디코딩은 예비충전된 명령에서의 코딩과 동일한 방식(JEDEC 표준에서의 방식)으로 수행된다. 여기서 All은 리프레시가 언디코딩으로 수행되거나 디코딩으로 수행되는 지를 결정한다. 후자의 경우에, 외부 DRAM 제어기로부터의 뱅크 어드레스는 오토리프레시가 수행되어야 하는 뱅크를 선택한다. DRAM 제어기 회로는 또한 DRAM의 모든 뱅크가 정보를 유지하기에 충분히 자주 리프레시 명령을 얻도록 한다.

이하 첨부된 도면을 참조로 본 발명을 설명한다.

도 1에는 종래의 DRAM이 도시되어 있다. 예를 들어, DRAM은 m=11 로우 및 n=3 뱅크 어드레스를 포함한다. 즉, DRAM은 8(2²)개의 뱅크 DRAM으로서 구성되며, 각각의 뱅크는 2048 로우(2¹¹)를 가진다. 뱅크(0) 및 뱅크(7)만이 도시되어 있지만, 6개 뱅크(뱅크 1 내지 뱅크 6)가 더 존재하며, 또한 관련된 로우 디코딩 회로가 존재한다. 각각의 뱅크에 대한 로우 디코딩 회로는 프리디코더(predecoder) 회로 및 뱅크 선택 회로에 의하여 구동된다. 프리디코더 회로는 어드레스 버퍼(17)로부터 어드레싱하며, 뱅크 선택 회로는 뱅크 선택 회로를 인에이블하는 뱅크 선택 신호(BSn)를 수신하여 프리디코더의 출력이 로우 디코더로 전달되도록 한다.

명령 디코더(15)는 칩 선택(CS), 컬럼 어드레스 스트로브(CAS), 로우 어드레스 스트로브(RAS) 및 기록 인에이블(WE)을 포함하는 명령을 수신하며, 상기 명령들은 모두 당업자에게 잘 알려져 있다. 또한, 명령 디코더는 오토리프레시 명령을 수신한다. 오토리프레시 명령을 수신하면, DRAM의 명령 디코더(15)는 RAS(CBR) 리프레시 모드 전에 칩이 CAS 모드가 되도록 명령을 발생시킨다. 상기 명령 신호(CBRen)는 리프레시 어드레스 카운터(RAC;11)를 동작시켜 내부 어드레스 버스상에 로우 어드레스를 유도하며, 따라서 어드레스 버퍼(17)로부터의 출력을 무효로 한다.

다음에 오토리프레시 사이클은 뱅크 증분기(12)를 통하여 직렬로된 모든 뱅크의 RAC(11)과 관련된 로우 어드레스상에서 리프레시를 수행한다. 모든 뱅크의 선택된 로우가 리프레시될 때, 오토리프레시 사이클이 완료된다. 이러한 기능의 전제 조건은 DRAM의 모든 뱅크가 예비충전되어야 하고 최소한의 예비충전 시간동안 아이들 상태이어야 한다는 것이다.

본 발명은 디코딩 오토리프레시 사이클을 지원하기 위하여 도 1에 도시된 기본 구조를 변경한다. 상기와 같은 디코딩 오토리프레시는 또한 동기식 DRAM(SDRAM)에 유용하다. 도 2에서, 리프레시 어드레스 카운터(21)는 예를 들어 11-비트 카운터이다. 따라서, 상기 카운터는 특정 뱅크에 관계없이 로우 어드레스만을 통하여 사이클링된다. 뱅크 어드레스는 어드레스 버퍼(27)로부터 명령 디코더(25)로 제공되는데, 상기 버퍼(27)는 소정 뱅크에 뱅크 선택 신호(BSn)를 발생시켜 다음 오토리프레시 사이클 동안 뱅크를 동작시킨다. 이는 오토리프레시 모드에서 뱅크 선택이 외부 RAM 제어기(도시안됨)에 의하여 결정되어야 할 것을 요구한다. 또한, DRAM의 명령 디코더(25)는 RAS(CBR) 리프레시 모드 전에 칩이 CAS를 수행하도록 하는 명령을 발생시킨다. 이와 같은 동일한 명령 신호(CBRen)는 리프레시 어드레스 카운터(RAC;21)로부터의 로우 어드레스를 수신하도록 멀티플렉서(24)로 전달되어야 하며, 한편 멀티플렉서 출력이 진행중인 칩 동작(즉, 다른 액티브 뱅크)을 방해하는 것을 방지한다.

멀티플렉서(24)의 내부 동작에 대한 간단한 설명이 도 3을 참조로 기술된다. 제어 신호(CBRen)는 리프레시 어드레스 카운터(21)에 대한 경로를 인에이블시키는 동시에 어드레스 버터(27) 출력을 디세이블시킨다. 다음에 11개의 어드레스가 모든 뱅크에 대하여 로우 프리디코더에 제공된다. 동시에, 외부 어드레스 입력(A11-A13)는 메모리 제어기에 의하여 DRAM에 유도된다. 다음에 이들 상위 어드레스는 어드레스 버터(27)에 의하여 수신되고 명령 디코더(25)로 유도된다. 다음에 대응하는 뱅크 선택 라인은 명령 디코더로부터 액티브로 유도되어 뱅크의 로우 디코더가 어드레스를 처리하도록 한다. 나머지 뱅크는 뱅크 선택 신호를 수신하지 않으며, 따라서 로우 프리디코더가 디세이블된다.

선택적인 실시예로서, 뱅크 어드레스는 도 1에 도시된 통상적인 DRAM에서와 마찬가지로 리프레시 어드레스 카운터에 남을 수 있다. 그러나, 멀티플렉서(24)는 모드 스위치에 의하여 디코딩 오토리프레시 및 언디코딩 오토리프레시가 허용되도록 변형될 수 있다.

본 발명이 예를 들어 8뱅크 시스템에서는 중요성이 작을 수 있지만, 64뱅크 시스템 및 그이상의 뱅크 시스템에서 상당히 중요하다. 따라서, 본 발명이 하나의 실시예를 설명하였지만 당업자에게는 본 발명의 사상 및 첨부된 청구범위의 권리범위내에서 변형에 의하여 구현될 수 있다는 것이 명백하다.

본 발명은 프로세서가 메모리 시스템을 액세스하려고 할 때 오토리프레시 사이클이 진행될 수 있을 지라도 컴퓨터 메모리 시스템의 DRAM이 프로세서에 의한 액세스에 이용될 수 있도록 하여 메모리의 성능을 향상시키는 효과를 가진다.

Claims

복수의 로우로 이루어진 다수의 뱅크로 구성된 다이내믹 랜덤 액세스 메모리(DRAM) 칩에 있어서,

오토리프레시 사이클 동안 동작될 때 로우 어드레스를 발생시키는 리프레시 어드레스 카운터;

오토리프레시 명령시에 리프레시될 DRAM 칩의 다수의 뱅크중 일부를 디코딩하며 리프레시될 상기 DRAM의 일부 뱅크를 나타내는 뱅크 어드레스를 발생시키는 디코딩 수단; 및

상기 디코딩 수단에 응답하여 리프레시될 DRAM의 일부 뱅크에만 리프레시 카운터로부터의 로우 어드레스를 전달하여 DRAM의 다른 뱅크는 현재의 동작을 계속유지하도록 하는 선택 수단을 포함하는 것을 특징으로 하는 다이내믹 랜덤 액세스 메모리(DRAM) 칩.
제 1항에 있어서, 어드레스 버퍼를 추가로 포함하며, 상기 선택 수단은 리프레시 어드레스 카운터로부터의 로우 어드레스와 어드레스 버퍼로부터의 로우 어드레스를 수신하는 멀티플렉서이며, 상기 디코딩 수단은 오토리프레시 명령에 응답하여 RAS(CBR) 모드 신호 전에 뱅크 어드레스에 의하여 표시된 DRAM 칩의 일부 뱅크에 대하여 CAS를 발생시키며, 상기 멀티플렉서는 상기 CBS 신호에 응답하여 리프레시 어드레스 카운터로부터의 로우 어드레스를 통과시키는 것을 특징으로 하는 다이내믹 랜덤 액세스 메모리(DRAM) 칩.
제 2항에 있어서, 상기 디코딩 수단은 오토리프레시 명령을 받아들이고 오토리프레시 명령시에 리프레시될 DRAM 칩의 일부 뱅크에 대하여 뱅크 선택 신호를 직접 발생시키는 명령 디코더인 것을 특징으로 하는 다이내믹 랜덤 액세스 메모리(DRAM) 칩.
제 2항에 있어서, 상기 DRAM 칩은 동기식 DRAM 칩인 것을 특징으로 하는 다이내믹 랜덤 액세스 메모리(DRAM) 칩.
제 3항에 있어서, 상기 DRAM 칩은 동기식 DRAM 칩인 것을 특징으로 하는 다이내믹 랜덤 액세스 메모리(DRAM) 칩.