KR100680942B1 - 반도체 메모리의 셀프-리프레쉬 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리의 셀프-리프레쉬 장치에 관한 것으로, 하프-칩 구현시 tREF를 절반으로 줄일 수 있는 반도체 메모리 장치의 셀프-리프레쉬 구조에 관한 것이다.
본 발명에 의하면, 리프레쉬 동작을 인에이블시키는 명령을 입력받아 일정 주기의 펄스신호를 출력하는 오실레이터와, 상기 오실레이터에서 발생된 펄스신호를 입력으로 하는 K 비트 카운터와, 상기 K 비트 카운터를 모니터링 하는 로직 제어부 및 상기 로직 제어부에서 한 뱅크내의 모든 로우(ROW)가 카운터되는 것을 모니터링하면 뱅크 어드레스를 증가시키는 상부 및 하부 N-1 비트 카운터를 포함하고, 상기 N-1 비트 카운터의 내용이 각각 상부 또는 하부 뱅크에 할당되어 해당 뱅크 어드레스 버퍼에 입력되는 반도체 메모리의 셀프-리프레쉬 장치를 제공하는 것을 특징으로 한다.

Description

반도체 메모리의 셀프-리프레쉬 장치{SELF-REFRESH DEVICE OF SEMICONDUCTOR MEMORY}
도 1 및 도 2는 종래 기술에 따른 셀프-리프레쉬 장치를 설명하기 위한 블록도.
도 3은 종래 기술에 따른 셀프-리프레쉬 장치에 있어서의 문제점을 설명하기 위한 타이밍도.
도 4는 본 발명의 일실시예에 따른 반도체 메모리의 셀프-리프레쉬 장치를 설명하기 위한 블록도.
도 5는 본 발명의 다른 실시예를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호 설명 *
30, 31 : 상부 및 하부 뱅크용 N-1 비트 카운터
32 : K 비트 카운터 34 : 오실레이터
36 : 로직 제어부 100 : 셀프-리프레쉬 블록
본 발명은 반도체 메모리의 셀프 리프레쉬(self refresh) 장치에 관한 것으 로, 보다 구체적으로는 하프-칩(Half-Chip) 동작이나 멀티-뱅크(Multi-Bank) 리프레쉬 동작을 효과적으로 구현시킬 수 있는 셀프 리프레쉬 장치에 관한 것이다.
종래의 기술에 따르면 도 1에 도시된 바와같이 반도체 메모리 장치의 집직도가 증가함에 따라 메모리 어레이를 다수 개의 뱅크(1) 또는 블록으로 구성하고, 메모리 장치를 제어하는 외부 제어신호를 내부 제어신호로 변경하는 제어부(3)는 다수 개의 뱅크(1)를 조절하는 데 시간 지연 문제나 로딩(loading) 분산을 고려하여 메모리 어레이의 중앙에 위치하게 한다.
셀프 리프레쉬 블록(5)은 디램의 메모리 셀 특성상 주기적인 리스토아(Restore) 동작을 조절하는 회로로 tREF 안에 모든 워드 라인 액티브/프리차아지 시키는 조절신호를 발생시킨다.
예를 들면, 도 2에 도시된 바와같이, 뱅크의 수가 2N 이고 뱅크당 워드 라인 수가 2K 개일 경우, N+K 비트 카운터(10)와 동작 주기를 결정하는 오실레이터(15)가 셀프-리프레쉬 블록(20)을 구성한다. 따라서, 셀프-리프레쉬 동작이 인에이블되면 오실레이터(15)의 한 주기마다 한 워드라인을 액티브/프리차아지시키며 카운터를 1 증가 시키고 그 동작이 2N X 2K 번 반복되면 모든 메모리 셀의 리프레쉬 동작이 완료된다.
그러나, 주기적인 메모리 셀 리스토아 동작이 필수적인 디램에서 하프-칩(half chip) 구현시 도 3에 도시된 바와같이, tREF 시간에서 구간 A 만큼이 실제의 리프레쉬 동작시 필요한 구간인데, N+K 비트 카운터를 그대로 사용함으로써 구간 B 만큼의 시간이 낭비된다. 또한 멀티-뱅크 리프레쉬 동작을 위해서는 카운터를 변경해야 되는 문제점이 있다.
따라서, 본 발명의 목적은 (N-1)+K 비트 카운터를 메모리 어레이의 중앙부에 위치시켜 상부 뱅크와 하부 뱅크 전용으로 구분하여 동작시킴으로써 하프-칩 구현시 tREF를 절반으로 줄일 수 있는 반도체 메모리의 셀프-리프레쉬 장치를 제공하는 데 있다.
상기 목적 달성을 위한 본 발명의 반도체 메모리의 셀프-리프레쉬 장치는, 리프레쉬 동작을 인에이블시키는 명령을 입력받아 일정 주기의 펄스신호를 출력하는 오실레이터와, 상기 오실레이터에서 발생된 펄스신호를 입력으로 하는 K 비트 카운터와, 상기 K 비트 카운터를 모니터링 하는 로직 제어부 및 상기 로직 제어부에서 한 뱅크내의 모든 로우(ROW)가 카운터되는 것을 모니터링하면 뱅크 어드레스를 증가시키는 상부 및 하부 N-1 비트 카운터를 포함하고, 상기 N-1 비트 카운터의 내용이 각각 상부 또는 하부 뱅크에 할당되어 해당 뱅크 어드레스 버퍼에 입력되는 반도체 메모리 장치의 셀프-리프레쉬 구조를 제공하는 것을 특징으로 한다.
또한, 본 발명에 따르면, 반도체 메모리의 셀프-리프레쉬 장치에 있어서, 상부 뱅크 또는 하부 뱅크의 리프레쉬 동작을 인에이블시키는 명령을 입력받아 일정 주기의 펄스신호를 출력하는 각각의 오실레이터와, 상기 각각의 오실레이터에서 발생된 펄스신호를 입력으로 하는 독립된 각각의 K 비트 카운터와, 상기 K 비트 카운 터를 모니터링 하는 로직 제어부 및 상기 로직 제어부에서 한 뱅크내의 모든 로우(ROW)가 카운터되는 것을 모니터링하면 뱅크 어드레스를 증가시키는 상부 및 하부 N-1 비트 카운터를 포함하고, 상기 N-1 비트 카운터의 내용이 각각 상부 또는 하부 뱅크에 할당되어 해당 뱅크 어드레스 버퍼에 입력되는 반도체 메모리의 셀프-리프레쉬 장치를 제공하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리의 셀프-리프레쉬 장치를 설명하기 위한 블록도이고, 도 5는 본 발명의 다른 실시예를 설명하기 위한 블록도이다.
본 발명의 목적에 있어서, 하프-칩 구현이란 X 비트의 집적도를 갖는 메모리 장치를 X/2 비트의 집접도를 갖는 메모리 장치로 변경하여 사용할 수 있도록 하는 방법으로 반도체 메모리 장치 양산시 수율을 높일 수 있도록 하는 방법이다.
직접도가 반으로 줄었다는 것은 뱅크의 수가 반으로 줄었다는 것을 의미하며 셀프-리프레쉬 동작도 반만 수행하면 된다. 따라서, 뱅크 수가 2N 인 메모리 장치를 하프-칩으로 구현하면 셀프-리프레쉬의 카운터도 (N-1)+K 비트로 구성하면 된다.
본 발명에서는 상기 (N-1)+K 비트 카운터를 메모리 어레이 중앙부에 위치시켜 상부 뱅크와 하부 뱅크 전용으로 구분하여 동작시킴으로써 하프-칩 구현시 tREF를 반으로 줄일 수 있고, 오실레이터의 한 주기동안 다수개의 워드라인을 액티브/ 프리차아지 시키는 멀티-뱅크 리프레쉬 동작시 상부 뱅크와 하부 뱅크용 카운터를 둘 다 동작시킬 수 있다.
먼저, 도 4에 도시된 바와같이, 뱅크 수가 2N 이고 워드라인 수가 2K 일 경우, 셀프 리프레쉬 블록(100)은 상부 및 하부 뱅크용 N-1 비트 카운터(30)(31), K 비트 카운터(32), 오실레이터(34) 및 카운터 동작을 조절하는 로직 제어부(36)를 포함한다.
오실레이터(34)는 리프레쉬 동작을 인에이블 시키는 Ref_en 신호의 명령을 받아 미리 결정된 주기의 펄스 신호를 K 비트 카운터(32)로 전송한다. 이러한 K 비트 카운터(32)는 그 펄스 신호에 따라 카운터의 내용을 1씩 증가시키며 리프레쉬 동작에 필요한 신호들을 발생시킨다.
한편, 로직 제어부(36)은 K 비트 카운터의 내용을 모니터링하다 한 뱅크내의 모든 로우(ROW)가 카운트되면 뱅크 어드레스를 증가시키는 상부 및 하부 뱅크용 N-1 비트 카운터(30)(31)를 동작시킨다. 이때, 하프-칩 구현이 아닐 경우에는 상부 및 하부 뱅크용 N-1 비트 카운터(30)(31)는 한 개의 N 비트 카운터처럼 동작한다. 또한, 하프-칩 구현일 경우에는 상부 및 하부 뱅크용 N-1 비트 카운터 중 어느 하나만 동작하도록 한다.
아울러, 멀티-뱅크 리프레쉬 명령이 인에이블 되면 분리된 N-1 비트 카운터(30)(31)의 내용은 각각 상부 또는 하부 뱅크에 할당되 해당 뱅크 어드레수 버퍼에 입력된다.
도면에는 도시하지 않았지만, 셀프 리프레쉬 블록(100)에 딜레이 수단(미도시)을 접속하거나, 메모리 어레이 제어신호에 삽입하여 상부 뱅크와 하부 뱅크용 셀프-리프레쉬 출력 신호의 인에이블 타이밍을 다르게 함으로써 셀프-리프레쉬 동작시의 피크(peak) 전류를 줄일 수 있다.
도 5는 본 발명의 다른 실시예를 설명하기 위한 블록도이다.
도시된 바와같이, 상부 뱅크 또는 하부 뱅크의 리프레쉬 동작을 인에이블시키는 각각의 Ref_en_up 및 Ref_en_down 명령을 입력받아 일정 주기의 펄스신호를 출력하는 상부 및 하부 뱅크용 오실레이터(34a)(34b)와, 상기 각각의 오실레이터(34a)(34b)에서 발생된 펄스신호를 입력으로 하는 독립된 각각의 K 비트 카운터(32a)(32b)와, 상기 각각의 K 비트 카운터(32a)(32b)를 모니터링 하는 로직 제어부(36) 및 로직 제어부(36)에서 한 뱅크내의 모든 로우(ROW)가 카운터되는 것을 모니터링하면 뱅크 어드레스를 증가시키는 상부 및 하부 뱅크용 N-1 비트 카운터(30)(31)를 포함한다.
이에따라 상부/하부 뱅크들의 오실레이션의 주기를 다르게 사용하거나, 하프-칩(상부 또는 하부 뱅크 중 한쪽)만 셀프-리프레쉬 동작을 실행시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 메모리의 셀프-리프레쉬 장치에 의하면, 첫 째, 하프-칩 구현시 셀프-리프레쉬 시간을 감소시킬 수 있다.
둘째, 딜레이 수단의 삽입으로 인하여 상부 뱅크와 하부 뱅크용 셀프-리프레쉬 출력 신호를 다르게 함으로써 셀프-리프레쉬 동작시의 피크 전류를 줄일 수 있다.
셋째, 멀티-뱅크 리프레쉬 동작을 카운터의 제어 신호를 간단하게 조절함으로써 구현될 수있다.
넷째, 메모리의 읽기/쓰기 동작이 상부 또는 하부 뱅크 중에서 한쪽만 진행된다면 그 반대쪽 뱅크들만 셀프-리프레쉬 동작을 실행시킬 수 있다.

Claims (6)

  1. 반도체 메모리의 셀프-리프레쉬 장치에 있어서,
    리프레쉬 동작을 인에이블시키는 명령을 입력받아 일정 주기의 펄스신호를 출력하는 오실레이터와,
    상기 오실레이터에서 발생된 펄스신호를 입력으로 받는 K 비트 카운터와,
    상기 K 비트 카운터를 모니터링 하는 로직 제어부 및
    상기 로직 제어부에서 한 뱅크내의 모든 로우(ROW)가 카운터되는 것을 모니터링하여 뱅크 어드레스를 증가시키는 상부 및 하부 뱅크용 N-1 비트 카운터를 포함하고,
    상기 N-1 비트 카운터의 내용이 각각 상부 또는 하부 뱅크에 할당되어 해당 뱅크 어드레스 버퍼에 입력되는 것을 특징으로 하는 반도체 메모리의 셀프-리프레쉬 장치.
  2. 제 1항에 있어서,
    상기 반도체 메모리는 뱅크 수가 2N 개이고 워드라인 수가 2K 개인 것을 특징으로 하는 반도체 메모리의 셀프-리프레쉬 장치.
  3. 제 1항에 있어서,
    상기 반도체 메모리가 하프-칩(Half-Chip)으로 구현되지 않을 경우, 상부 및 하부 뱅크용 N-1 비트 카운터는 한 개의 N 비트 카운터로 동작하는 것을 특징으로 하는 반도체 메모리의 셀프-리프레쉬 장치.
  4. 제 1항에 있어서,
    상기 반도체 메모리가 하프-칩(Half-Chip)으로 구현될 경우, 상기 상부 및 하부 뱅크용 N-1 비트 카운터 중 어느 하나만 동작하는 것을 특징으로 하는 반도체 메모리의 셀프-리프레쉬 장치.
  5. 반도체 메모리의 셀프-리프레쉬 장치에 있어서,
    상부 뱅크 또는 하부 뱅크의 리프레쉬 동작을 인에이블시키는 명령을 입력받아 일정 주기의 펄스신호를 출력하는 상부 및 하부 뱅크용 오실레이터와,
    상기 각각의 오실레이터에서 발생된 펄스신호를 입력으로 하는 독립된 각각의 K 비트 카운터와,
    상기 K 비트 카운터를 모니터링 하는 로직 제어부 및
    상기 로직 제어부에서 한 뱅크내의 모든 로우(ROW)가 카운터되는 것을 모니터링하여 뱅크 어드레스를 증가시키는 상부 및 하부 뱅크용 N-1 비트 카운터를 포함하고,
    상기 N-1 비트 카운터의 내용이 각각 상부 또는 하부 뱅크에 할당되어 해당 뱅크 어드레스 버퍼에 입력되는 것을 특징으로 하는 반도체 메모리의 셀프-리프레 쉬 장치.
  6. 제 5항에 있어서,
    상부 및 하부 뱅크용 오실레이터는 그 주기가 각각 다르게 사용하는 것을 특징으로 하는 반도체 메모리의 셀프-리프레쉬 장치.
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