KR100449638B1 - 스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법 - Google Patents

스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법 Download PDF

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Abstract

하나의 억세스트랜지스터와 하나의 커패시터로 구성되는 셀(통상의 DRAM 셀)을 가지는 SRAM에서 내부적으로 리프레쉬가 완전하게 이루어지도록 하기 위한 리프레쉬 장치가 개시되는 바, 본 발명의 리프레쉬 장치는 서로 일정시간 차이가 나는 2개의 내부클럭신호를 생성하여 출력하는 내부클럭생성수단; 리프레쉬 시간을 알리는 신호를 생성하여 출력하는 리프레쉬 타이머; 상기 2개의 내부클럭신호 중 더 빠른 내부클럭신호 및 리프레쉬 타이머의 출력신호의 입력에 응답하여 리프레쉬신호를 생성하는 리프레쉬신호생성수단; 상기 리프레쉬신호의 입력에 응답하여 리프레쉬종료신호를 생성하는 리프레쉬종료신호생성수단; 리프레쉬 동작시에 리프레쉬 어드레스를 생성하는 리프레쉬카운터; 로오 활성화신호와 리프레쉬신호의 입력에 응답하여 컬럼패스의 활성화를 제어하는 컬럼패스제어수단을 포함하여 이루어짐을 특징으로 한다.

Description

스토리지 커패시터를 포함하는 셀을 갖는 에스램의 리프레쉬장치 및 그 방법{SRAM with storage capacitor cell}
본 발명은 반도체 메모리 소자에 있어서 단위 메모리 셀(cell)에 스토리지 커패시터(storage capacitor)를 포함하는 에스램(SRAM)에 관한 것으로, 더욱 상세하게는 상기 에스램에서 내부적으로 리프레쉬를 수행하는 리프레쉬 장치 및 그 방법 관한 것이다.
일반적으로, 스토리지 커패시터를 포함하는 메모리 셀을 갖는 반도체 메모리 소자로서는 DRAM(Dynamic Random Access Memory)이 널리 알려져 있다. DRAM은 하나의 억세스트랜지스터(access transistor)와 하나의 스토리지 커패시터로서 셀(cell)이 구성되므로 셀을 작게 구성할 수 있어 고집적화에 가장 유리하다. 그러나, DRAM은 셀에 저장된 데이터를 정상적으로 유지하기 위하여 일정 주기마다 리프레쉬(refresh) 동작이 필요시 된다.
반면에, 에스램(SRAM: Static RAM)은 메모리 셀이 래치(latch) 타입이기 때문에 리프레쉬가 필요 없으나, 단위셀을 다수의 트랜지스터(통상적으로, 6개의 트랜지스터로 구성되거나 2개의 저항과 4개의 트랜지스터로 구성됨)로 구성하여야 하기 때문에 집적도를 DRAM 만큼 높일 수 없다는 단점이 있다.
상기한 DRAM과 SRAM의 장점을 모두 사용하기 위한 소자로서, 즉, SRAM의 사용의 용이함과 DRAM의 고집적을 겨냥한 메모리 소자로서, 의사(Pseudo) SRAM 및 가상(Virtually) SRAM이 알려져 있다. 의사 SRAM 및 가상 SRAM은 모두 메모리 셀에 스토리지 커패시터를 사용하되 리프레쉬 동작을 숨기므로써 사용의 용이함을 가져오는 것이다.
이러한 스토리지 커패시터를 셀로 사용하는 SRAM의 경우 리프레쉬를 주기적으로 수행하여 셀에 정상적으로 데이터가 유지되어야 한다. 그러나 SRAM의 핀 구조(PIN configuration)를 살필 시에 리프레쉬 수행을 위한 외부 입력신호가 고려된 핀 구조를 하게 되면, 이는 핀 수의 증가를 가져오게 되어 매우 비효율적인 구조로 될 수밖에 없다. 또한 통상의 SRAM 핀 구조로 구성될 시에 보다 효율적인 내부 리프레쉬 수행 구조를 구현하는 것은 당 기술분야에서 여러 방법이 연구되고 있는 실정이다.
본 발명은 상술한 제반 요구사항을 해결하기 위한 것으로, 하나의 스토리지 커패시터를 포함하는 셀을 가지는 SRAM에서 내부적으로 리프레쉬를 실행하여 칩 외부에서는 리프레쉬에 대한 고려가 필요 없도록 하는 SRAM의 리프레쉬 장치 및 그 방법을 제공함에 그 목적이 있다.
또한 본 발명은 하나의 스토리지 커패시터를 포함하는 셀을 가지는 SRAM에서 보다 효율적으로 내부 리프레쉬를 수행하도록 한 SRAM의 리프레쉬 장치 및 그 방법을 제공함에 다른 목적이 있다.
도 1은 본 발명의 리프레쉬 장치에 대한 블록 구성도.
도 2는 도 1의 내부클럭생성부의 블록 구성도.
도 3은 도 1의 리프레쉬신호생성부에 대한 상세 회로도.
도 4는 도 1의 리프레쉬종료신호생성부의 상세 회로도.
도 5는 도 1의 어드레스버퍼의 상세 회로도.
도 6은 도 1의 어드레스 천이 검출회로의 상세 회로도.
도 7은 도 1의 컬럼패스제어부의 상세 회로도.
도 8은 도 1의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100 : 내부클럭발생부 200 : 리프레쉬 타이머
300 : 리프레쉬신호생성부 400 : 리프레쉬종료신호생성부
500 : 리프레쉬 카운터 600 : 어드레스 버퍼
700 : 어드레스 천이 검출회로 800 : 검출합부
900 : 컬럼패스제어부
상기 목적을 달성하기 위한 본 발명의 스토리지 커패시터를 포함하는 셀을 갖는 SRAM의 리프레쉬 장치는, 스토리지 커패시터를 포함하는 셀을 갖는 SRAM에 있어서, 제1내부클럭신호와 상기 제1내부클럭신호가 일정시간 지연된 제2내부클럭신호를 생성하여 출력하는 내부클럭발생부; 리프레쉬 시간을 알리는 신호를 생성하여 출력하는 리프레쉬 타이머; 상기 제1내부클럭신호 및 리프레쉬 타이머의 출력신호의 입력에 응답하여 리프레쉬신호를 생성하는 리프레쉬신호생성부; 로오 활성화신호와 상기 리프레쉬신호의 입력에 응답하여 리프레쉬종료신호를 생성하는 리프레쉬종료신호생성부; 상기 리프레쉬 종료신호에 응답하여 리프레쉬 동작시에 다수의 리프레쉬 어드레스를 생성하기 위한 다수의 카운터로 이루어진 리프레쉬카운터; 로오 활성화신호와 리프레쉬신호의 입력에 응답하여 컬럼패스의 활성화를 제어하는 컬럼패스제어부를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 리프레쉬 장치에 대한 블록 구성도이다.
도 1의 구성을 살펴보면, 본 발명의 리프레쉬 장치는, 서로 일정시간 차이가 나는 2개의 내부클럭신호(iclk-10n, iclk)를 생성하여 출력하는 내부클럭발생부(100)와, 리프레쉬 시간을 알리는 신호(reftime)를 생성하여 출력하는 리프레쉬 타이머(200)와, 상기 내부클럭신호(iclk-10n) 및 리프레쉬 타이머의 출력신호(reftime)의 입력에 응답하여 리프레쉬신호(refresh)를 생성하는 리프레쉬신호생성부(300)와, 로오활성화신호(xactp)와 상기 리프레쉬신호(refresh)의 입력에 응답하여 리프레쉬종료신호(sadlyp)를 생성하는 리프레쉬종료신호생성부(400)와, 리프레쉬종료신호(sadlyp)에 응답하여 리프레쉬 동작시에 다수의 내부 어드레스(iadd<0>,iadd<1>,..,iadd<n>)를 생성하기 위한 다수의 카운터로 이루어진 리프레쉬카운터(500)와, 상기 내부클럭신호(iclk)의 클럭 에지(clock edge)에 동기되어 외부어드레스(ext_add_pad<0>,ext_add_pad<1>,..,ext_add_pad<n>) 또는 리프레쉬카운터(500)로부터 출력된 내부어드레스(iadd<0>,iadd<1>,..,iadd<n>)를 선택적으로 버퍼링(buffering)하기 위하여 다수의 버퍼로 이루어진 어드레스버퍼(600)와, 상기 어드레스버퍼(600)의 출력을 각기 대응적으로 입력하여 어드레스의 천이(transition)를 검출하는 다수개의 검출부로 이루어진 어드레스천이검출부(700)와, 상기 다수개로 이루어진 어드레스천이검출부(700)의 각 검출부의 출력을 합(sum)하는 검출합부(ATD_SUM; 800)와, 로오 활성화신호(xactp)와 리프레쉬신호(refresh)의 입력에 응답하여 컬럼패스(column path)의 활성화를 제어하는 컬럼패스제어부(900)로 구성된다.
그리고 도면부호는 부여하지 않았지만, 상기 컬럼패스제어부(900)의 출력신호(ystrtp)에 따라 입출력라인블록(iosa_blk)의 활성화가 결정되도록 구성되어 있다.
도 2는 도 1의 내부클럭발생부(100)의 상세 회로도로서, 그 구성은 일정 주기의 신호를 출력하는 오실레이터(110)와, 상기 오실레이터(110)의 출력신호에 응답하여 내부클럭신호(iclk)보다 더 빠른 신호(iclk-10n)를 생성하는 펄스생성부(120)와, 상기 더 빠른 내부클럭신호(iclk_10n)를 일정 시간(10n) 딜레이하여 내부클럭신호(iclk)를 출력하는 딜레이부(130)를 포함하여 이루어지는 것을 특징으로 한다. 상기 구성에서 2개의 내부클럭신호는 서로 10n(nano)가 차이나도록 설계하였으나, 이는 타이밍 마진(timing margin) 또는 스펙(spec) 등을 고려하여 다르게 설계할 수 있음은 당연한 기술적 사실이다.
도 1의 구성에서 리프레쉬타이머(200)의 구성은 당업자에게 공지되어 있는구성이므로 그 상세 구성은 생략하기로 한다.
도 3은 도 1의 리프레쉬신호생성부(300)의 상세회로도로서, 그 구성은, 리프레쉬종료신호(sadlyp)를 입력하는 리프레쉬종료신호입력부(310)와, 리프레쉬타이머(200)의 출력신호(reftime)를 입력하는 리프레쉬타이머신호입력부(320)와, 상기 리프레쉬종료신호입력부(310) 및 리프레쉬타이머신호입력부(320)의 출력에 응답하여 리프레쉬구동신호(nod_ref)를 출력하는 리프레쉬구동신호출력부(330)와, 상기 리프레쉬구동신호(nod_ref)와 빠른 내부클럭신호(iclk-10n)를 입력하여 디코딩(decoding)하는 디코딩부(340)와, 상기 디코딩부(340)의 출력신호를 입력하여 리프레쉬요구신호(refreq)를 생성하는 리프레쉬요구신호생성부(350)와, 상기 리프레쉬요구신호생성부(350)의 출력과 리프레쉬종료신호입력부(310)의 출력에 응답하여 리프레쉬신호(refresh)를 출력하는 리프레쉬신호출력부(360)를 포함하여 이루어지는 것을 특징으로 한다. 상기 구성에서 리프레쉬타이머신호입력부(320)는 펄스발생로직의 구성으로 구현하였고, 리프레쉬요구신호생성부(350)도 펄스발생로직의 구성으로 구현하였다.
도 4는 리프레쉬종료신호생성부(400)의 블록 구성도로서, 그 구성은 로오활성화신호(xactp)와 리프레쉬신호(refresh)를 입력하여 일정시간(tRAS를 확보하는 만큼) 지연한 후 리프레쉬종료신호(sadlyp)를 출력하는 지연블록(Dly_tRAS; 410)으로 구현된다.
도 1의 구성에서 n개의 단위 카운터(refresh counter<0>,refresh counter<1>,..,refresh counter<n>)로 구현된 리프레쉬카운터(500)는 각 단위 구성은 통상의 카운터(counter)로 구현가능하여 그 상세구성은 생략하기로 한다.
도 5는 도 1의 구성에서 어드레스버퍼(600)의 상세 회로도이다. 제1 내지 제n 어드레스버퍼(address buffer<0>,address buffer<1>,..,address buffer<n>)가 모두 이에 해당된다. 각각의 상세구성은, 칩 패드(pad)로부터 인가되는 외부입력어드레스(ext_add_pad<0>)와 리프레쉬카운터(500)로부터 인가되는 내부어드레스(iadd0)를 리프레쉬신호(refresh)의 제어에 따라 선택적으로 버퍼링하는 입력버퍼링부(610)와, 내부클럭(iclk)을 스트로브(strobe)신호로하여 버퍼링된 입력어드레스(adrs, /adrs)를 래치하는 래치부(620)와, 상기 래치부(620)의 출력을 버퍼링하여 어드레스(a<0>)를 출력하는 출력버퍼링부(630)를 포함한다. 입력버퍼링부(610)는 전송게이트(transmission gate)를 이용하여 외부입력 어드레스(ext_add_pad<0>)와 내부어드레스(iadd0)를 선택적으로 출력하도록 구성하였고, 래치부(620)는 통상의 크로스커플래치(cross couple latch)로 실시 구성되어 있으며, 출력버퍼링부(630)는 풀업드라이버(242) 및 풀다운드라이버(244) 그리고 출력래치를 포함한다.
도 6은 도 1에서 어드레스검출부(700)의 상세회로로서, 입력신호(a<0>)에 대해 2단으로 병렬구성된 2개의 펄스발생로직(710)(720)과, 이들 2개의 펄스발생로직(710)(720)의 각 출력을 디코딩하여 출력하는 출력부(730)로 구성되었다.
도 1에서 다수개로 이루어진 어드레스천이검출부(700)의 각 검출부의 출력을 합(sum)하는 검출합부(ATD_SUM; 800)의 구성은 공지의 구성으로 실시가능하여 그상세구성의 도시는 생략하기로 하겠다.
도 7은 컬럼패스제어신호생성부(900)의 상세회로도로서, 로오 활성화신호(xactp)와 리프레쉬신호(refresh)를 입력하는 디코딩부(910)와, 상기 디코딩부(910)의 출력신호를 tRCD를 보장하도록 딜레이(delay)하는 딜레이부(920)와, 상기 딜레이부(920)의 출력을 이용하여 컬럼패스제어신호(ystrtp)를 생성하는 출력부(930)를 포함하여 이루어지는 것을 특징으로 한다. 여기서도 컬럼패스제어신호 출력부(930)의 구성을 펄스발생로직으로 구현하였다.
도 8은 본 발명의 동작을 보여주는 타이밍도로서, 이를 참조하여 본 발명의 리프레쉬장치의 동작을 살펴본다.
먼저, 칩이 활성화(activation) 상태가 되면, 내부클럭생성부(100)가 동작으로 시작하여 일정한 주기를 갖는 내부클럭을 발생시킨다. 이때 발생하는 2개의 내부클럭신호 iclk와 iclk-10n은 도 8의 타이밍도에서 보는 바와 같이, 서로 일정시간 차이를 갖고 발생하게 된다. 이때 시간적으로 더 늦은 내부클럭신호인 iclk가 어드레스버퍼(600)들의 스트로브(strobe)신호로 사용된다. 즉, 도 5를 참조하면, 내부클럭신호 iclk가 논리 로우(low)에서 논리 하이(high)로 천이(transition)하는 순간에 어드레스를 래치하고, 다음의 내부클럭신호 iclk가 발생할 때까지 유지하다가 상기 다음의 내부클럭신호 iclk의 논리 로우에서 논리 하이로 천이할 때 다시 어드레스를 받아들이도록 구성된 회로임을 알 수 있다.
한편 리프레쉬타이머(200)는 리프레쉬시간을 알려주는 회로로서, 셀(cell)구조가 DRAM과 같이 1개의 억세스트랜지스터와 1개의 스토리지 커패시터 구조로 되어있기 때문에 리프레쉬를 주기적으로 해 주어야만 정상적인 데이터 유지동작을 수행할 수 있게 된다. 그래서 리프레쉬타이머(200)가 리프레쉬 주기에 따라 동작되는 오실레이터와 같은 구성으로 구현되어, 내부클럭신호 iclk와는 전혀 동기되지 않게 reftime신호를 발생시킨다. 여기서 리프레쉬는 방식에 따라 다소 차이가 있기는 하나 보통 수 마이크로세컨드(usec)에 한 번씩 리프레쉬를 실행하면 된다.
리프레쉬신호생성부(300)는, 도 3의 구성과 같이 리프레쉬타이머(200)로부터 reftime신호를 받아들여 내부클럭신호 iclk-10n과 동기시켜 refresh라는 리프레쉬신호를 생성한다.
한편, 도 5를 참조시, 리프레쉬신호 refresh가 디세이블(disable)상태(즉, 논리 로우<low>)이면 전송게이트(TG1)가 스위칭-온(이 때 TG2는 스위치-오프)되어 외부 어드레스패드로부터 입력된 외부어드레스가 전송되고, 리프레쉬신호 refresh가 인에이블(enable)상태(즉, 논리 하이<high>)이면 전송게이트(TG2)가 스위칭-온(이 때 TG1은 스위치-오프)되어 리프레쉬 카운터(500)에서 출력된 내부 어드레스가 전송된다.
이 때 어드레스 스트로브신호로 사용되는 내부클럭신호 ICLK는 ICLK-10N보다 일정시간 딜레이된 신호이기 때문에 리프레쉬신호가 논리 하이로 가면 adrs, adrs#가 내부 리프레쉬카운터(500)에서 온 어드레스에 의해 결정되고 그 어드레스를 래치하게 된다.
도 6에서 어드레스천이검출부(700)는 어드레스버퍼(600)의 출력을 받아 어드레스의 변화를 감지하며, 검출합부(800)는 각각의 어드레스의 ATD(즉, 각 어드레스천이검출부의 출력)를 더하여 전체적으로 어드레스의 변화가 있었는지를 확인하여, 예컨대 프리차지(precharge) 또는 로우 액티브(x-active) 등의 동작을 수행하게 된다.
이와 같이 본 발명에 의한 리프레쉬 방법은, 서로 일정 시간 차이가 나는 2개의 내부클럭 iclk, iclk-10n을 생성하는 단계를 거치게 되고, 상기 2개의 내부클럭 중 딜레이된 신호인 iclk를 어드레스의 스트로브신호를 사용하고, 리프레쉬타이머(200)의 출력을 입력하고 상기 2개의 내부클럭 중 더 빠른 신호인 iclk-10n에 응답하여 리프레쉬신호 refresh를 생성하여, 상기 리프레쉬신호 refresh로 외부 어드레스와 리프레쉬시 사용할 내부 어드레스 중 하나를 선택하게 된다.
그리고 상술한 바와 같은 리프레쉬 동작은 도 4에서와 같은 리프레쉬종료신호발생부(400)에 의해 종료되는데, 즉, 리프레쉬 사이클동안 발생한 로우 액티브(x-active) 펄스 즉,xactp가 딜레이(tRAS)를 거친 후 리프레쉬종료신호 sadlyp를 발생하게 되고, 이 리프레쉬종료신호 sadlyp가 모든 리프레쉬 동작을 종료시키게 된다.
한편 도 7과 같은 컬럼패스제어부(900)는, 컬럼패스제어신호 ystrtp를 발생시켜서 메모리의 컬럼패스(column path)를 시작시켜서 셀의 데이터를 외부로 내보내는 동작을 수행하게 된다. 리프레쉬 사이클동안 이 컬럼패스가 동작한다면 그 이전 사이클에 나와 있던 데이터가 바뀌게 되므로, 리프레쉬 사이클 동안은 컬럼패스가 동작하지 않도록 막아주게 된다.
상술한 바에 따르면, 본 발명은 1개의 억세스트랜지스터와 1개의 스토리지커패시터 구조의 DRAM셀을 사용하는 SRAM 소자에서 내부적으로 클럭을 만들어 어드레스 스트로브신호로 사용하고, 상기 클럭보다 일정시간 빠른 신호 iclk-10n에 내부 리프레쉬타이머(200)에서 발생한 리프레쉬요구신호 reftime를 동기시켜 새로운 신호인 리프레쉬신호 refresh를 만든다. 이 refresh를 사용하여 어드레스버퍼의 스위치를 제어함으로써 외부어드레스와 리프레쉬시의 내부어드레스 중 하나를 선택하여 내부클럭 iclk이 논리 하이로 올라가는 순간에 래치할 수 있도록 한 것이다. 이런 방법을 사용하게 되면 리프레쉬 동작이 완전하게 내부적으로 숨겨지게 되고, 칩 외부에서는 리프레쉬를 위한 고려가 전혀 필요없게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
하나의 억세스트랜지스터와 하나의 커패시터로 구성되는 셀(통상의 DRAM 셀)을 가지는 SRAM에서, 본 발명에서와 같이 내부 리프레쉬 방법을 사용하게 되면 리프레쉬가 완전하게 이루어지면서 효율적으로 리프레쉬를 수행할 수 있게 된다.
또한 본 발명은 내부 리프레쉬를 수행하는 회로 구성이 설계적으로 매우 간편한 잇점이 있다.

Claims (10)

  1. 스토리지 커패시터를 포함하는 셀을 갖는 SRAM에 있어서,
    제1내부클럭신호와 상기 제1내부클럭신호가 일정시간 지연된 제2내부클럭신호를 생성하여 출력하는 내부클럭발생부(100);
    리프레쉬 시간을 알리는 신호를 생성하여 출력하는 리프레쉬 타이머(200);
    상기 제1내부클럭신호 및 리프레쉬 타이머의 출력신호의 입력에 응답하여 리프레쉬신호를 생성하는 리프레쉬신호생성부(300);
    로오 활성화신호와 상기 리프레쉬신호의 입력에 응답하여 리프레쉬종료신호를 생성하는 리프레쉬종료신호생성부(400);
    상기 리프레쉬 종료신호에 응답하여 리프레쉬 동작시에 다수의 리프레쉬 어드레스를 생성하기 위한 다수의 카운터로 이루어진 리프레쉬카운터(500);
    로오 활성화신호와 리프레쉬신호의 입력에 응답하여 컬럼패스의 활성화를 제어하는 컬럼패스제어부(900)
    을 포함하여 이루어짐을 특징으로 하는 스토리지 커패시터 포함하는 셀을 갖는 SRAM의 리프레쉬장치.
  2. 제1항에 있어서,
    상기 내부클럭발생부(100)는, 일정 주기의 신호를 출력하는 오실레이터(110); 상기 오실레이터의 출력신호에 응답하여 상기 제1내부클럭신호를 생성하는 펄스생성부(120); 상기 제1내부클럭신호를 일정 시간 딜레이하여 상기 제2내부클럭신호를 출력하는 딜레이부(130)를 포함하여 이루어지는 것을 특징으로 하는 스토리지 커패시터 포함하는 단위셀을 갖는 SRAM의 리프레쉬 장치.
  3. 제1항에 있어서,
    상기 리프레쉬신호생성부(300)는, 리프레쉬종료신호를 입력하는 리프레쉬종료신호입력부(310); 리프레쉬타이머의 출력신호를 입력하는 리프레쉬타이머신호입력부(320); 상기 리프레쉬종료신호입력부 및 리프레쉬타이머신호입력부의 출력에 응답하여 리프레쉬구동신호를 출력하는 리프레쉬구동신호출력부(330); 상기 리프레쉬구동신호와 상기 제1내부클럭신호를 입력하여 디코딩하는 디코딩부(340); 상기 디코딩부의 출력신호를 입력하여 리프레쉬요구신호를 생성하는 리프레쉬요구신호생성부(350); 상기 리프레쉬요구신호생성부의 출력과 리프레쉬종료신호입력부의 출력에 응답하여 리프레쉬신호를 출력하는 리프레쉬신호출력부(360)를 포함하여 이루어지는 것을 특징으로 하는 스토리지 커패시터 포함하는 단위셀을 갖는 SRAM의 리프레쉬 장치.
  4. 제1항에 있어서,
    상기 컬럼패스제어부(900)는, 로오 활성화신호와 리프레쉬신호를 입력하는 디코딩부(910); 상기 디코딩부(910)의 출력신호를 tRCD를 보장하도록 딜레이하는 딜레이부(920); 상기 딜레이부(920)의 출력을 이용하여 컬럼패스제어신호를 생성하는 출력부(930)을 포함하여 이루어지는 것을 특징으로 하는 스토리지 커패시터 포함하는 단위셀을 갖는 SRAM의 리프레쉬 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2내부클럭신호의 클럭 에지에 동기되어 외부어드레스 또는 리프레쉬카운터로부터 출력된 내부어드레스를 선택적으로 버퍼링하기 위하여 다수개의 버퍼로 이루어진 어드레스버퍼(600)를 더 포함하여 이루어지는 것을 특징으로 하는 스토리지 커패시터 포함하는 단위셀을 갖는 SRAM의 리프레쉬 장치.
  6. 제5항에 있어서,
    상기 어드레스버퍼(600)의 각 버퍼는, 칩의 패드로부터 인가되는 외부입력어드레스와 상기 리프레쉬카운터(500)로부터 인가되는 내부어드레스를 상기 리프레쉬신호의 입력에 응답하여 선택적으로 버퍼링하는 입력버퍼링부(610); 상기 제2내부클럭를 스트로브신호로하여 상기 버퍼링된 입력어드레스를 래치하는 래치부(620); 및 상기 래치부(620)의 출력을 버퍼링하여 어드레스를 출력하는 출력버퍼링부(630)를 포함하여 이루어지는 것을 특징으로 하는 스토리지 커패시터 포함하는 단위셀을 갖는 SRAM의 리프레쉬 장치.
  7. 스토리지 커패시터 포함하는 셀을 갖는 SRAM에 있어서,
    제1내부클럭신호와 상기 제1내부클럭신호가 일정시간 지연된 제2내부클럭신호를 생성하여 출력하는 내부클럭발생부(100);
    리프레쉬 시간을 알리는 신호를 생성하여 출력하는 리프레쉬 타이머(200);
    상기 제1내부클럭신호 및 리프레쉬 타이머의 출력신호의 입력에 응답하여 리프레쉬신호를 생성하는 리프레쉬신호생성부(300);
    로오 활성화신호와 상기 리프레쉬신호의 입력에 응답하여 리프레쉬종료신호를 생성하는 리프레쉬종료신호생성부(400);
    상기 리프레쉬 종료신호에 응답하여 리프레쉬 동작시에 다수의 리프레쉬 어드레스를 생성하기 위한 다수의 카운터로 이루어진 리프레쉬카운터(500); 및
    상기 제2내부클럭신호의 클럭 에지에 동기되어 외부어드레스 또는 리프레쉬카운터로부터 출력된 내부어드레스를 선택적으로 버퍼링하기 위하여 다수개의 버퍼로 이루어진 어드레스버퍼(600)
    를 포함하여 이루어짐을 특징으로 하는 스토리지 커패시터 포함하는 셀을 갖는 SRAM의 리프레쉬장치.
  8. 삭제
  9. 스토리지 커패시터 포함하는 셀을 갖는 SRAM에 있어서,
    서로 일정 시간 차이가 나는 2개의 내부클럭을 생성하는 단계;
    상기 2개의 내부클럭 중 딜레이된 신호를 어드레스의 스트로브신호를 사용하는 단계;
    리프레쉬타이머의 출력을 입력하고 상기 2개의 내부클럭 중 더 빠른 신호에 응답하여 리프레쉬신호를 생성하는 단계;
    상기 리프레쉬신호로 외부 어드레스와 리프레쉬시 사용할 내부 어드레스 중 하나를 선택하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스토리지 커패시터 포함하는 셀을 갖는 SRAM의 리프레쉬방법.
  10. 제9항에 있어서,
    상기 리프레쉬 신호를 이용하여 컬럼패스의 활성화를 제어하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 스토리지 커패시터 포함하는 셀을 갖는 SRAM의 리프레쉬방법.
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