JPH05166366A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 周辺回路のハードウェア量を増大させること
なく実質的なアレイ分割を行った擬似スタティック型Ｒ
ＡＭ等の半導体記憶装置を実現する。その結果、記憶デ
ータの読み出し又はリフレッシュ動作にともなうビット
線のチャージ電流を削減し、擬似スタティック型ＲＡＭ
等の低消費電力化を推進する。 【構成】 擬似スタティック型ＲＡＭ（ＰＳＲＡＭ）の
メモリアレイＭＡＲＹを構成する相補ビット線Ｂ０＊〜
Ｂｎ＊を、その延長方向に複数分割し、分割された相補
ビット線Ｂ０＊〜Ｂｎ＊の間に、そのセンスアンプＳＡ
側に配置されるワード線Ｗ０〜Ｗｐが選択状態とされる
とき選択的にオフ状態とされるスイッチＭＯＳＦＥＴＱ
３及びＱ４を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば、リフレッシュモードを備える大容量の擬似
スタティック型ＲＡＭ（ランダムアクセスメモリ）に利
用して特に有効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭを基本として構成
されしかも通常のスタティック型ＲＡＭとの互換性を有
する擬似スタティック型ＲＡＭがある。擬似スタティッ
ク型ＲＡＭは、メモリアレイを構成するダイナミック型
メモリセルの保持データをワード線単位でリフレッシュ
するためのリフレッシュモードを備える。

【０００３】リフレッシュモードを備える擬似スタティ
ック型ＲＡＭについては、例えば、特開平２−２４６０
８８号公報等に記載されている。

【０００４】

【発明が解決しようとする課題】擬似スタティック型Ｒ
ＡＭは、図５に例示されるように、垂直方向に平行して
配置されるワード線Ｗ０〜Ｗｍと水平方向に平行して配
置される相補ビット線Ｂ０＊〜Ｂｎ＊（ここで、例えば
非反転ビット線Ｂ０及び反転ビット線Ｂ０Ｂをあわせて
相補ビット線Ｂ０＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にロウレベルとされるいわ
ゆる反転信号又は反転信号線については、その名称の末
尾にＢを付して表す。以下同様）ならびにワード線及び
相補ビット線の交点に格子状に配置されるダイナミック
型メモリセルとを含むメモリアレイＭＡＲＹを備える。
相補ビット線Ｂ０＊〜Ｂｎ＊は、その一方において、セ
ンスアンプＳＡの対応する単位増幅回路ＵＡにそれぞれ
結合される。

【０００５】センスアンプＳＡの単位増幅回路ＵＡは、
図示されない一対のコモンソース線に回路の電源電圧及
び接地電位が供給されることで選択的にかつ一斉にオン
状態とされ、メモリアレイＭＡＲＹの選択されたワード
線に結合されるｎ＋１個のメモリセルから対応する相補
ビット線Ｂ０＊〜Ｂｎ＊を介して出力される微小読み出
し信号を増幅し、ハイレベル又はロウレベルの２値読み
出し信号とする。これらの読み出し信号は、擬似スタテ
ィック型ＲＡＭが通常の読み出しモードとされるとき、
センスアンプＳＡの対応するスイッチＭＯＳＦＥＴＱ１
及びＱ２を介して択一的に相補共通データ線ＣＤ＊に伝
達され、さらにデータ入出力回路ＩＯのメインアンプ及
びデータ出力バッファならびにデータ出力端子Ｄｏｕｔ
を介して外部に送出される。また、擬似スタティック型
ＲＡＭがリフレッシュモードとされるとき、上記ｎ＋１
個のメモリセルに再書き込みされ、これによってメモリ
セルの保持データのリフレッシュ動作がワード線単位で
実現される。

【０００６】ところが、その大容量化が進む中、上記擬
似スタティック型ＲＡＭには次のような問題点があるこ
とが、本願発明者等によって明らかとなった。すなわ
ち、上記に記載される従来の擬似スタティック型ＲＡＭ
等において、メモリアレイＭＡＲＹを構成する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊は、その途中において分断されるこ
となくセンスアンプＳＡの対応する単位増幅回路ＵＡに
それぞれ結合される。周知のように、相補ビット線Ｂ０
＊〜Ｂｎ＊には、その配線長に比例した寄生容量が結合
され、これらの寄生容量は、単位増幅回路ＵＡが一斉に
動作状態とされることにより回路の電源電圧のようなハ
イレベルあるいは回路の接地電位のようなロウレベルに
選択的にチャージされる。しかるに、擬似スタティック
型ＲＡＭの大容量化が進み相補ビット線Ｂ０＊〜Ｂｎ＊
の寄生容量が増大されるにともなって、相補ビット線Ｂ
０＊〜Ｂｎ＊のチャージ電流が増大し、擬似スタティッ
ク型ＲＡＭの低消費電力化が妨げられる結果となる。

【０００７】一方、これに対処する一つの方法として、
メモリアレイをビット線の延長方向に分割して複数のサ
ブメモリアレイを構成し、各サブメモリアレイに対応し
てセンスアンプＳＡならびにＸアドレスデコーダＸＤ及
びＹアドレスデコーダＹＤを設けるいわゆるアレイ分割
方式があるが、分割にともなって周辺回路のハードウェ
ア量が増大するため、自ずとメモリアレイの分割数も制
限される。

【０００８】この発明の目的は、その周辺回路のハード
ウェア量を増大させることなく実質的なアレイ分割を実
現した擬似スタティック型ＲＡＭ等の半導体記憶装置を
提供することにある。この発明の他の目的は、記憶デー
タの読み出し又はリフレッシュ動作にともなうビット線
のチャージ電流を削減し、擬似スタティック型ＲＡＭ等
の低消費電力化を推進することにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、擬似スタティック型ＲＡＭ等
のメモリアレイを構成するビット線を、その延長方向に
複数分割し、分割されたビット線の間に、そのセンスア
ンプ側に配置されるワード線が選択状態とされるとき選
択的にオフ状態とされるスイッチ手段をそれぞれ設け
る。

【００１１】

【作用】上記手段によれば、スイッチ手段のセンスアン
プ側に配置されるワード線が選択状態とされるとき、そ
の反対側にあるビット線を切り離してセンスアンプの平
均的な負荷容量を削減できる。これにより、周辺回路の
ハードウェア量を増大させることなく、実質的なアレイ
分割を実現できるため、記憶データの読み出し又はリフ
レッシュ動作にともなうビット線のチャージ電流を削減
し、擬似スタティック型ＲＡＭ等の低消費電力化を推進
することができる。

【００１２】

【実施例】図１には、この発明が適用された擬似スタテ
ィック型ＲＡＭ（ＰＳＲＡＭ）の一実施例のブロック図
が示されている。同図をもとに、まずこの実施例の擬似
スタティック型ＲＡＭの構成及び動作の概要について説
明する。なお、図１の各ブロックを構成する回路素子
は、公知の半導体集積回路の製造技術により、単結晶シ
リコンのような１個の半導体基板上に形成される。

【００１３】図１において、この実施例の擬似スタティ
ック型ＲＡＭは、半導体基板面の大半を占めて配置され
るメモリアレイＭＡＲＹをその基本構成とする。メモリ
アレイＭＡＲＹは、同図の垂直方向に平行して配置され
るｍ＋１本のワード線Ｗ０〜Ｗｍと水平方向に平行して
配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とを
含み、これらのワード線及び相補ビット線の交点に格子
状に配置される（ｍ＋１）×（ｎ＋１）個のダイナミッ
ク型メモリセルを含む。この実施例において、メモリア
レイＭＡＲＹは、後述するように、ワード線Ｗｐ及びＷ
ｐ＋１間で分割されてサブメモリアレイＡＲＹＬ及びＡ
ＲＹＲが構成され、これらのサブメモリアレイの中間に
は、内部制御信号ＭＣに従って選択的にオフ状態される
スイッチＭＯＳＦＥＴが設けられる。メモリアレイＭＡ
ＲＹの具体的な構成とこれらのスイッチＭＯＳＦＥＴの
機能については、後で詳細に説明する。

【００１４】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢから行選択信号となるｉ＋
１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、タ
イミング発生回路ＴＧから内部制御信号ＸＤＧが供給さ
れる。また、ＸアドレスバッファＸＢには、アドレス入
力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜
ＡＸｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＸＬが供給される。

【００１５】ＸアドレスデコーダＸＤは、上記内部制御
信号ＸＤＧがハイレベルとされることで選択的に動作状
態とされる。この動作状態において、Ｘアドレスデコー
ダＸＤは、内部アドレス信号Ｘ０〜Ｘｉをデコードし、
メモリアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗｍを
択一的にハイレベルの選択状態とする。Ｘアドレスバッ
ファＸＢは、アドレス入力端子ＡＸ０〜ＡＸｉを介して
供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信
号ＸＬに従って取り込み、保持するとともに、これらの
Ｘアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを
形成して、ＸアドレスデコーダＸＤに供給する。この実
施例において、最上位ビットの内部アドレス信号Ｘｉは
タイミング発生回路ＴＧにも供給される。

【００１６】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、センスアンプＳＡの対応
する単位回路に結合される。これらの単位回路は、後述
するように、一対のＣＭＯＳインバータが交差結合され
てなる単位増幅回路ＵＡと、一対のスイッチＭＯＳＦＥ
Ｔとをそれぞれ含む。このうち、各単位増幅回路ＵＡ
は、図示されない内部制御信号に従って選択的にかつ一
斉に動作状態とされ、メモリアレイＭＡＲＹの選択され
たワード線に結合されるｎ＋１個のメモリセルから対応
する相補ビット線Ｂ０＊〜Ｂｎ＊を介して出力される微
小読み出し信号を増幅して、ハイレベル又はロウレベル
の２値読み出し信号とする。一方、各スイッチＭＯＳＦ
ＥＴは、ＹアドレスデコーダＹＤから供給されるビット
線選択信号に従って選択的にオン状態とされ、メモリア
レイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊と
相補共通データ線ＣＤ＊とを択一的に接続状態とする。
センスアンプＳＡの具体的な構成については、後で詳細
に説明する。

【００１７】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹ
アドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング発
生回路ＴＧから内部制御信号ＹＬが供給される。

【００１８】ＹアドレスデコーダＹＤは、上記内部制御
信号ＹＤＧがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、Ｙアドレスデコ
ーダＹＤは、内部アドレス信号Ｙ０〜Ｙｊをデコード
し、対応するビット線選択信号を択一的にハイレベルと
する。ＹアドレスバッファＹＢは、アドレス入力端子Ａ
Ｙ０〜ＡＹｊを介して供給されるＹアドレス信号ＡＹ０
〜ＡＹｊを内部制御信号ＹＬに従って取り込み、保持す
るとともに、これらのＹアドレス信号をもとに内部アド
レス信号Ｙ０〜Ｙｊを形成し、ＹアドレスデコーダＹＤ
に供給する。

【００１９】相補共通データ線ＣＤ＊は、データ入出力
回路ＩＯに結合される。データ入出力回路ＩＯは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、ライトアン
プの入力端子は、データ入力バッファの出力端子に結合
され、その出力端子は、相補共通データ線ＣＤ＊に結合
される。また、メインアンプの入力端子は、相補共通デ
ータ線ＣＤ＊に結合され、その出力端子は、データ出力
バッファの入力端子に結合される。データ入力バッファ
の入力端子は、データ入力端子Ｄｉｎに結合され、デー
タ出力バッファの出力端子は、データ出力端子Ｄｏｕｔ
に結合される。

【００２０】データ入出力回路ＩＯのデータ入力バッフ
ァは、擬似スタティック型ＲＡＭが書き込みモードとさ
れるとき、データ入力端子Ｄｉｎを介して供給される書
き込みデータを取り込み、ライトアンプに伝達する。こ
の書き込みデータは、ライトアンプによって所定の相補
書き込み信号とされ、相補共通データ線ＣＤ＊を介して
メモリアレイＭＡＲＹの選択された１個のメモリセルに
書き込まれる。一方、データ入出力回路ＩＯのメインア
ンプは、擬似スタティック型ＲＡＭが読み出しモードと
されるとき、メモリアレイＭＡＲＹの選択された１個の
メモリセルから相補共通データ線ＣＤ＊を介して出力さ
れる読み出し信号をさらに増幅し、データ出力バッファ
に伝達する。この読み出し信号は、データ出力バッファ
からデータ出力端子Ｄｏｕｔを介して外部に送出され
る。

【００２１】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥＢ
及びライトイネーブル信号ＷＥＢならびに出力イネーブ
ル信号ＯＥＢと最上位ビットの内部アドレス信号Ｘｉと
をもとに、上記各種の内部制御信号を形成し、擬似スタ
ティック型ＲＡＭの各部に供給する。

【００２２】図２には、図１の擬似スタティック型ＲＡ
Ｍに含まれるメモリアレイＭＡＲＹ及びセンスアンプＳ
Ａの一実施例の回路図が示されている。同図をもとに、
この実施例の擬似スタティック型ＲＡＭのメモリアレイ
ＭＡＲＹ及びセンスアンプＳＡの具体的な構成及び動作
ならびにその特徴について説明する。なお、以下の回路
図に示されるＭＯＳＦＥＴ（金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）は、
すべてＮチャンネルＭＯＳＦＥＴである。

【００２３】図２において、メモリアレイＭＡＲＹは、
同図の垂直方向に平行して配置されるｍ＋１本のワード
線Ｗ０〜Ｗｍと、水平方向に平行して配置されるｎ＋１
組の相補ビット線Ｂ０＊〜Ｂｎ＊とを含む。これらのワ
ード線及び相補ビット線の交点には、情報蓄積キャパシ
タＣｓ及びアドレス選択ＭＯＳＦＥＴＱｍから（ｍ＋
１）×（ｎ＋１）個のダイナミック型メモリセルが格子
状に配置される。

【００２４】メモリアレイＭＡＲＹの同一の列に配置さ
れるｍ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴ
Ｑｍのドレインは、対応する相補ビット線Ｂ０＊〜Ｂｎ
＊の非反転又は反転信号線に所定の規則性をもって交互
に結合される。また、メモリアレイＭＡＲＹの同一の行
に配置されるｎ＋１個のメモリセルのアドレス選択ＭＯ
ＳＦＥＴのゲートは、対応するワード線Ｗ０〜Ｗｍに共
通結合される。メモリアレイＭＡＲＹを構成するすべて
のメモリセルの情報蓄積キャパシタＣｓのプレート電極
には、所定のプレート電圧ＶＰが共通に供給される。

【００２５】この実施例において、相補ビット線Ｂ０＊
〜Ｂｎ＊は、ワード線Ｗｐ及びＷｐ＋１間で分割され、
これによってメモリアレイＭＡＲＹが実質的に２個のサ
ブメモリアレイＡＲＹＬ及びＡＲＹＲに分割される。分
割された相補ビット線Ｂ０＊〜Ｂｎ＊の間つまりはサブ
メモリアレイＡＲＹＬとサブメモリアレイＡＲＹＲとの
間には、そのゲートに内部制御信号ＭＣを共通に受ける
ｎ＋１対のＮチャンネルＭＯＳＦＥＴＱ３及びＱ４（ス
イッチ手段）がそれぞれ設けられる。ここで、内部制御
信号ＭＣは、特に制限されないが、通常回路の電源電圧
を超える高電圧ＶＣＨのような高いハイレベルとされ、
擬似スタティック型ＲＡＭがリフレッシュモードとされ
るとき、センスアンプＳＡ側に配置されるワード線Ｗ０
〜Ｗｐのいずれかが選択状態とされることを条件に、選
択的にロウレベルとされる。これにより、サブメモリア
レイＡＲＹＲを構成する相補ビット線Ｂ０＊〜Ｂｎ＊
は、リフレッシュモードにおいて、ワード線Ｗｐ＋１〜
Ｗｍが選択状態とされる場合に限り選択的にセンスアン
プＳＡに接続されるものとなる。

【００２６】次に、センスアンプＳＡは、メモリアレイ
ＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設け
られるｎ＋１個の単位回路を備え、これらの単位回路
は、一対のＣＭＯＳインバータが交差結合されてなる単
位増幅回路ＵＡと、Ｎチャンネル型の一対のスイッチＭ
ＯＳＦＥＴＱ１及びＱ２とをそれぞれ含む。スイッチＭ
ＯＳＦＥＴＱ１及びＱ２の一方は、対応する単位増幅回
路ＵＡの非反転又は反転入出力ノードを経てメモリアレ
イＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊に結
合され、その他方は、相補共通データ線ＣＤ＊の非反転
又は反転信号線にそれぞれ共通結合される。各対のスイ
ッチＭＯＳＦＥＴＱ１及びＱ２のゲートはそれぞれ共通
結合され、ＹアドレスデコーダＹＤから対応するビット
線選択信号Ｓ０〜Ｓｎがそれぞれ供給される。なお、ビ
ット線選択信号Ｓ０〜Ｓｎは、擬似スタティック型ＲＡ
Ｍが通常の動作モードとされるとき、内部アドレス信号
Ｙ０〜Ｙｊに従って択一的にハイレベルとされ、擬似ス
タティック型ＲＡＭがリフレッシュモードとされると
き、すべてロウレベルのままとされる。

【００２７】センスアンプＳＡの単位増幅回路ＵＡは、
図示されない一対のコモンソース線を介して回路の電源
電圧又は接地電位が供給されることで、選択的に動作状
態とされる。この動作状態において、各単位増幅回路
は、メモリアレイＭＡＲＹの選択されたワード線に結合
されるｎ＋１個のメモリセルから対応する相補ビット線
Ｂ０＊〜Ｂｎ＊を介して出力される微小読み出し信号を
増幅して、ハイレベル又はロウレベルの２値読み出し信
号とする。一方、スイッチＭＯＳＦＥＴＱ１及びＱ２
は、擬似スタティック型ＲＡＭが通常の動作モードとさ
れるとき、対応するビット線選択信号Ｓ０〜Ｓｎがハイ
レベルとされることで選択的にオン状態とされ、メモリ
アレイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊
と相補共通データ線ＣＤ＊とを選択的に接続状態とす
る。

【００２８】これらの結果、センスアンプＳＡの単位増
幅回路ＵＡの増幅作用によって得られた２値読み出し信
号は、擬似スタティック型ＲＡＭが通常の動作モードと
されるとき、相補共通データ線ＣＤ＊からデータ入出力
回路ＩＯのメインアンプ及びデータ出力バッファならび
にデータ出力端子Ｄｏｕｔを介して擬似スタティック型
ＲＡＭの外部に送出される。また、擬似スタティック型
ＲＡＭがリフレッシュモードとされるとき、メモリアレ
イＭＡＲＹの選択されたワード線に結合されるｎ＋１個
のメモリセルに一斉に再書き込みされ、これによってメ
モリセルの保持データのリフレッシュがワード線単位で
実現される。

【００２９】図３には、図１の擬似スタティック型ＲＡ
Ｍにおけるリフレッシュモードの一実施例の信号波形図
が示されている。同図をもとに、この実施例の擬似スタ
ティック型ＲＡＭのリフレッシュモードの概要とその特
徴について説明する。

【００３０】図３において、この実施例の擬似スタティ
ック型ＲＡＭは、チップイネーブル信号ＣＥＢがロウレ
ベルとされることで選択状態とされ、出力イネーブル信
号ＯＥＢがチップイネーブル信号ＣＥＢに先立ってロウ
レベルとされることでリフレッシュモードとされる。こ
のとき、アドレス入力端子ＡＸ０〜ＡＸｉには、リフレ
ッシュすべきワード線Ｗ０〜Ｗｍを順次指定するための
Ｘアドレス信号ＡＸ０〜ＡＸｉが供給される。なお、図
３には、ワード線Ｗ０及びＷｍに関する２回のリフレッ
シュサイクルが代表的に示されている。

【００３１】擬似スタティック型ＲＡＭがリフレッシュ
モードで選択状態とされＸアドレス信号ＡＸ０〜ＡＸｉ
によってワード線Ｗ０が指定されるとき、最上位ビット
の内部アドレス信号Ｘｉはロウレベルとされ、内部制御
信号ＭＣは回路の接地電位のようなロウレベルとされ
る。このとき、メモリアレイＭＡＲＹでは、指定された
ワード線Ｗ０が回路の電源電圧ＶＣＣを超える所定の選
択レベルＶＣＨとされるとともに、サブメモリアレイＡ
ＲＹＬ及びＡＲＹＲ間に設けられるｎ＋１対のスイッチ
ＭＯＳＦＥＴＱ３及びＱ４が一斉にオフ状態とされる。
これにより、ワード線Ｗ０に結合されるｎ＋１個のメモ
リセルの保持データに従った微小読み出し信号がサブメ
モリアレイＡＲＹＬの対応する相補ビット線Ｂ０＊〜Ｂ
ｎ＊を介してセンスアンプＳＡの単位増幅回路ＵＡに出
力され、増幅される。

【００３２】一方、擬似スタティック型ＲＡＭがリフレ
ッシュモードで選択状態とされＸアドレス信号ＡＸ０〜
ＡＸｉによってワード線Ｗｍが指定されるとき、最上位
ビットの内部アドレス信号Ｘｉはハイレベルとされ、内
部制御信号ＭＣは回路の電源電圧を超える所定のハイレ
ベルＶＣＨとされる。このとき、メモリアレイＭＡＲＹ
では、指定されたワード線Ｗｍが所定の選択レベルＶＣ
Ｈとされるとともに、サブメモリアレイＡＲＹＬ及びＡ
ＲＹＲ間に設けられるｎ＋１対のスイッチＭＯＳＦＥＴ
Ｑ３及びＱ４が一斉にオン状態とされる。これにより、
ワード線Ｗｍに結合されるｎ＋１個のメモリセルの保持
データに従った微小読み出し信号がサブメモリアレイＡ
ＲＹＬ及びＡＲＹＲの対応する相補ビット線Ｂ０＊〜Ｂ
ｎ＊を介してセンスアンプＳＡの単位増幅回路ＵＡに出
力され、増幅される。

【００３３】ところで、相補ビット線Ｂ０＊〜Ｂｎ＊を
介して出力される微小読み出し信号がセンスアンプＳＡ
の対応する単位増幅回路ＵＡの増幅作用によってハイレ
ベル又はロウレベルの２値読み出し信号とされるとき、
相補ビット線Ｂ０＊〜Ｂｎ＊にはその寄生容量に応じた
チャージ電流が流される。この実施例の擬似スタティッ
ク型ＲＡＭのリフレッシュモードにおいて、サブメモリ
アレイＡＲＹＲを構成する相補ビット線Ｂ０＊〜Ｂｎ＊
は、前述のように、対応するワード線Ｗｐ＋１〜Ｗｍの
いずれかが選択状態とされる場合に限ってセンスアンプ
ＳＡの対応する単位増幅回路ＵＡに結合され、サブメモ
リアレイＡＲＹＬに対応するワード線Ｗ０〜Ｗｐのいず
れかが選択状態とされる場合にはセンスアンプＳＡから
切り離される。しかるに、センスアンプＳＡの各単位増
幅回路ＵＡから見た場合、ワード線Ｗ０〜Ｗｐのいずれ
かが選択状態とされる場合における負荷容量は、ワード
線Ｗｐ＋１〜Ｗｍのいずれかが選択状態とされる場合に
おける負荷容量の約二分の一となる。これにより、セン
スアンプＳＡの単位増幅回路ＵＡに対する平均的な負荷
容量は、スイッチＭＯＳＦＥＴＱ３及びＱ４が設けられ
ない従来の擬似スタティック型ＲＡＭに比較して約四分
の三となる。その結果、リフレッシュ動作にともなう相
補ビット線Ｂ０＊〜Ｂｎ＊のチャージ電流を約２５％削
減でき、これによって擬似スタティック型ＲＡＭの特に
バッテリーバックアップ時における低消費電力化を推進
できるものとなる。なお、これらの効果は、サブメモリ
アレイＡＲＹＬ及びＡＲＹＲに対応してセンスアンプＳ
Ａ及びＹアドレスデコーダＹＤ等を設けることなく実現
できるものであり、擬似スタティック型ＲＡＭの周辺回
路のハードウェア量の著しい増大を招くことはない。

【００３４】以上の本実施例に示されるように、この発
明を擬似スタティック型ＲＡＭ等の半導体記憶装置に適
用することで、次のような作用効果が得られる。すなわ
ち、 （１）擬似スタティック型ＲＡＭ等のメモリアレイを構
成するビット線を、その延長方向に複数分割し、分割さ
れたビット線の間に、そのセンスアンプ側に配置される
ワード線が選択状態とされるとき選択的にオフ状態とさ
れるスイッチ手段をそれぞれ設けることで、スイッチ手
段のセンスアンプ側に配置されるワード線が選択状態と
されるとき、その反対側にあるビット線をセンスアンプ
の対応する単位増幅回路から切り離して、センスアンプ
の各単位増幅回路に対する平均的な負荷容量を削減する
ことができるという効果が得られる。 （２）上記（１）項により、その周辺回路のハードウェ
ア量を著しく増大させることなく、擬似スタティック型
ＲＡＭ等の実質的なアレイ分割を実現できるという効果
が得られる。 （３）上記（１）項及び（２）項により、記憶データの
読み出し又はリフレッシュ動作にともなうビット線のチ
ャージ電流を削減し、擬似スタティック型ＲＡＭ等の低
消費電力化を推進できるという効果が得られる。

【００３５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、内部制御信号ＭＣは、最上位ビット
の内部アドレス信号Ｘｉ以外の行選択信号に従って選択
的にロウレベルとしてもよい。また、この実施例では、
リフレッシュモードに限ってサブメモリアレイＡＲＹＲ
を選択的にセンスアンプＳＡから切り離しているが、通
常の書き込み又は読み出しモードにおいても選択的に切
り離し、低消費電力化の効果をさらに高めることができ
る。擬似スタティック型ＲＡＭは、複数ビットの記憶デ
ータを同時に入力又は出力するいわゆる多ビット構成を
採ることができるし、そのブロック構成はこの実施例に
よる制約を受けない。

【００３６】図２において、メモリアレイＭＡＲＹは、
いわゆるシェアドセンス方式を採ることができる。この
場合、センスアンプの両側に設けられるメモリアレイを
それぞれ２個のサブメモリアレイに分割し、これらのサ
ブメモリアレイの間に内部制御信号ＭＣに従って選択的
にオフ状態とされるスイッチＭＯＳＦＥＴを設ける必要
がある。メモリアレイＭＡＲＹの分割数は任意であっ
て、例えば図４に示されるように、３個のサブメモリア
レイＡＲＹ１〜ＡＲＹ３に分割することも可能である。
この場合、センスアンプＳＡの各単位増幅回路に対する
平均的な負荷容量は、メモリアレイが分割されない従来
の擬似スタティック型ＲＡＭに比較して約九分の六とな
り、相補ビット線Ｂ０＊〜Ｂｎ＊のチャージ電流は約３
３％削減される。メモリアレイＭＡＲＹは、それぞれが
複数のサブメモリアレイに分割された複数のメモリマッ
トに分割することもできる。さらに、メモリアレイＭＡ
ＲＹ及びセンスアンプＳＡの具体的な構成や電源電圧の
極性ならびにＭＯＳＦＥＴの導電型等は、種々の実施形
態を採りうる。

【００３７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である擬似
スタティック型ＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えば、通常のダ
イナミック型ＲＡＭやダイナミック型ＲＡＭを基本構成
とする各種メモリ集積回路装置ならびにこのようなメモ
リ集積回路装置を内蔵するディジタル集積回路装置等に
も適用できる。この発明は、少なくともダイナミック型
メモリセルが格子状に配置されてなるメモリアレイとセ
ンスアンプとを備える半導体記憶装置ならびにこのよう
な半導体記憶装置を内蔵する半導体装置に広く適用でき
る。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、擬似スタティック型ＲＡＭ
等のメモリアレイを構成するビット線を、その延長方向
に複数分割し、分割されたビット線の間に、そのセンス
アンプ側に配置されるワード線が選択状態とされるとき
選択的にオフ状態とされるスイッチ手段をそれぞれ設け
ることで、スイッチ手段のセンスアンプ側に配置される
ワード線が選択状態とされるとき、その反対側にあるビ
ット線をセンスアンプから切り離して、単位増幅回路の
平均的な負荷容量を削減することができる。これによ
り、周辺回路のハードウェア量を著しく増大させること
なく、実質的なアレイ分割を実現できるため、記憶デー
タの読み出し又はリフレッシュ動作にともなうビット線
のチャージ電流を削減し、擬似スタティック型ＲＡＭ等
の低消費電力化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すブロック図である。

【図２】図１の擬似スタティック型ＲＡＭに含まれるメ
モリアレイ及びセンスアンプの第１の実施例を示す回路
図である。

【図３】図１の擬似スタティック型ＲＡＭにおけるリフ
レッシュモードの一実施例を示す信号波形図である。

【図４】図１の擬似スタティック型ＲＡＭに含まれるメ
モリアレイの第２の実施例を示す回路図である。

【図５】従来の擬似スタティック型ＲＡＭに含まれるメ
モリアレイの一例を示す回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＡＲＹＬ，ＡＲＹＲ，Ａ
ＲＹ１〜ＡＲＹ３・・・・サブメモリアレイ、ＳＡ・・
・センスアンプ、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ
・・・Ｙアドレスデコーダ、ＸＢ・・・Ｘアドレスバッ
ファ、ＹＢ・・・・Ｙアドレスバッファ、ＩＯ・・・デ
ータ入出力回路、ＴＧ・・・タイミング発生回路。Ｗ０
〜Ｗｍ・・・ワード線、Ｂ０＊〜Ｂｎ＊・・・相補ビッ
ト線、Ｃｓ・・・情報蓄積キャパシタ、Ｑｍ・・・アド
レス選択ＭＯＳＦＥＴ、ＵＡ・・・単位増幅回路、Ｑ１
〜Ｑ８・・・ＮチャンネルＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｒ 8728−4Ｍ ３８１

Claims (4)

【特許請求の範囲】
1. 【請求項１】 行選択信号に従って択一的に選択状態と
   されるワード線と、上記ワード線と直交して配置され上
   記行選択信号の所定ビットに従って選択的にオフ状態と
   されるスイッチ手段をはさんで複数分割されるビット線
   と、上記ワード線及びビット線の交点に格子状に配置さ
   れるダイナミック型メモリセルとを含むメモリアレイを
   具備することを特徴とする半導体記憶装置。
2. 【請求項２】 上記ビット線は、その一方がセンスアン
   プの対応する単位増幅回路に結合されるものであって、
   上記スイッチ手段は、そのセンスアンプ側に配置される
   ワード線が選択状態とされるとき選択的にオフ状態とさ
   れるものであることを特徴とする請求項１の半導体記憶
   装置。
3. 【請求項３】 上記スイッチ手段は、通常の動作モード
   において定常的にオン状態とされ、リフレッシュモード
   において選択的にオフ状態とされるものであることを特
   徴とする請求項１又は請求項２の半導体記憶装置。
4. 【請求項４】 上記半導体記憶装置は、擬似スタティッ
   ク型ＲＡＭであることを特徴とする請求項１，請求項２
   又は請求項３の半導体記憶装置。