JPH1021689A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 複数の記憶領域を有する大規模強誘電体メモ
リ等の寿命つまり使用可能期間を長くし、その信頼性を
高める。 【解決手段】 選択的に不揮発領域又は揮発領域として
使用される複数の記憶領域Ｂ０〜Ｂ３を備える大規模強
誘電体メモリ等において、例えば揮発領域として使用さ
れる記憶領域を、経過時間又はアクセス回数あるいは強
誘電体メモリセルの情報保持特性の劣化程度に応じて、
かつ例えばＢ０，Ｂ１，Ｂ２ならびにＢ３の順序で切り
換えてシフトさせ、大規模強誘電体メモリ等に、経過時
間を計時するための分周カウンタ又はアクセス回数を計
数するためのアクセスカウンタあるいはメモリセルの情
報保持特性の劣化程度を判定するためのダミーセル及び
データ比較回路を設ける。これにより、各記憶領域にお
ける強誘電体メモリセルの膜疲労を平均化し、その実質
的な書き込み可能回数を多くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は強誘電体メモリに
関し、例えば、複数の記憶領域を有する大規模強誘電体
メモリならびにその信頼性の向上に利用して特に有効な
技術に関する。

【０００２】

【従来の技術】強誘電体キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）からなる強誘電体
メモリセルが格子状に配置されてなるメモリアレイをそ
の基本構成要素とする強誘電体メモリがある。強誘電体
メモリは、例えば強誘電体キャパシタのプレート電圧の
電位を切り換えることにより、選択的に本来の不揮発モ
ードあるいはダイナミック型ＲＡＭ（ランダムアクセス
メモリ）等と同様な揮発モードで使用することができ
る。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、複数の記憶領域（メモリマット）を有
する大規模強誘電体メモリを開発し、その各記憶領域を
選択的に不揮発領域又は揮発領域として使用することに
より大規模強誘電体メモリの使い勝手をよくする方法を
考え、特願平７−１７４２９６号として出願した。この
大規模強誘電体メモリにおいて、各記憶領域を構成する
強誘電体メモリは、強誘電体キャパシタに対するプレー
ト電圧が選択的に電源電圧及び接地電位間の中間電位あ
るいは接地電位とされることで選択的に不揮発モード又
は揮発モードとされ、これによって各記憶領域が選択的
に不揮発領域又は揮発領域として使用される。

【０００４】しかし、上記大規模強誘電体メモリでは、
各記憶領域が固定的に不揮発領域又は揮発領域として割
り当てられるため、次のような問題点が残されているこ
とが本願発明者等により明らかとなった。すなわち、強
誘電体メモリでは、周知のように、反転書き込みにとも
なう分極反転によってメモリアレイを構成する強誘電体
キャパシタの強誘電体に膜疲労が生じるため、強誘電体
メモリとしての書き込み回数が例えば１０¹⁰回程度に制
限される。このような書き込み回数の制限は、上記のよ
うに各記憶領域が固定的に不揮発領域又は揮発領域とし
て割り当てられる場合において大規模強誘電体メモリの
書き込み回数に制約を与え、これによって大規模強誘電
体メモリの寿命つまり使用可能期間が短縮される。

【０００５】この発明の目的は、複数の記憶領域を有す
る大規模強誘電体メモリ等の寿命つまり使用可能期間を
長くし、その信頼性を高めることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、選択的に不揮発領域又は揮発
領域として使用される複数の記憶領域を備える大規模強
誘電体メモリ等において、不揮発領域又は揮発領域とし
て使用される記憶領域を、経過時間又はアクセス回数あ
るいは強誘電体メモリセルの情報保持特性の劣化程度に
応じて順次シフトさせ、大規模強誘電体メモリ等に、経
過時間を計時するための分周カウンタ又はアクセス回数
を計数するためのアクセスカウンタあるいは強誘電体メ
モリセルの情報保持特性の劣化程度を判定するためのダ
ミーセル及びデータ比較回路を設ける。

【０００８】上記した手段によれば、各記憶領域におけ
る強誘電体メモリセルの膜疲労を平均化して、その実質
的な書き込み可能回数を多くすることができる。この結
果、複数の記憶領域を備える大規模強誘電体メモリ等の
寿命つまり使用可能期間を長くし、その信頼性を高める
ことができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
大規模強誘電体メモリの一実施例の部分的なブロック図
が示されている。同図をもとに、まずこの実施例の大規
模強誘電体メモリの構成及び動作の概要について説明す
る。なお、図１の各ブロックを構成する回路素子は、特
に制限されないが、公知のＭＯＳＦＥＴ集積回路の製造
技術により、単結晶シリコンのような１個の半導体基板
上に形成される。

【００１０】図１において、この実施例の大規模強誘電
体メモリは、特に制限されないが、６４個の単位強誘電
体メモリＵＳ００〜ＵＳ７７と、アドレスバッファＡ
Ｂ，単位メモリ選択回路ＵＳ，データ入出力回路ＩＯな
らびにメモリ制御回路ＭＣとを備える。このうち、単位
強誘電体メモリＵＭ００〜ＵＭ７７は、１６ビットのデ
ータバスＤＢ０〜ＤＢ１５を介してデータ入出力回路Ｉ
Ｏに共通結合される。また、これらの単位強誘電体メモ
リＵＭ００〜ＵＭ７７には、アドレスバッファＡＢから
それぞれ１０ビットのＸアドレス信号Ｘ００〜Ｘ０９な
らびにＹアドレス信号Ｙ００〜Ｙ０９が共通に供給され
るとともに、単位メモリ選択回路ＵＳから対応する単位
メモリ選択信号ＵＳ００〜ＵＳ７７が供給される。

【００１１】一方、アドレスバッファＡＢには、外部端
子Ａ００〜Ａ２５を介して２６ビットのアドレス信号Ａ
００〜Ａ２５が供給され、メモリ制御回路ＭＣから内部
制御信号ＡＬが供給される。また、単位メモリ選択回路
ＵＳには、アドレスバッファＡＢからそれぞれ上位３ビ
ットのＸアドレス信号Ｘ１０〜Ｘ１２ならびにＹアドレ
ス信号Ｙ１０〜Ｙ１２が供給され、メモリ制御回路ＭＣ
から内部制御信号ＳＥが供給される。さらに、データ入
出力回路ＩＯは、外部端子Ｄ０〜Ｄ１５に結合されると
ともに、メモリ制御回路ＭＣから内部制御信号ＩＣ及び
ＯＣが供給される。メモリ制御回路ＭＣには、外部端子
ＭＥＮＢ及びＲ／ＷＢを介してメモリイネーブル信号Ｍ
ＥＮＢ（ここで、それが有効とされるとき選択的にロウ
レベルとされるいわゆる反転信号等については、その名
称の末尾にＢを付して表す。以下同様）及びライトイネ
ーブル信号ＷＥＢがそれぞれ供給され、その出力信号つ
まりビジー信号ＢＳＹＢは、外部端子ＢＳＹＢを介して
出力される。

【００１２】この実施例において、単位強誘電体メモリ
ＵＭ００〜ＵＭ７７は、特に制限されないが、それぞれ
１６，７７７，２１６ビットつまりいわゆる１６メガビ
ットの記憶容量を有し、大規模強誘電体メモリは、合計
１，０７３，７４１，８２４ビットつまりいわゆる１ギ
ガビットの記憶容量を有する。また、単位強誘電体メモ
リＵＳ００〜ＵＳ７７は、それぞれ１６ビット×１，０
４８，５７６ワードつまりいわゆる１６ビット×１メガ
ワードのアドレス構成とされ、大規模強誘電体メモリ
は、合計１６ビット×６７，１０８，８６４ワードつま
りいわゆる１６ビット×６４メガワードのアドレス構成
を有するものとされる。したがって、大規模強誘電体メ
モリには、上記のように、記憶データの入出力に供され
る１６個の外部端子Ｄ０〜Ｄ１５が設けられるととも
に、アドレス信号Ａ００〜Ａ２５の入力に供される２６
個の外部端子Ａ００〜Ａ２５が設けられる。

【００１３】アドレスバッファＡＢは、外部端子Ａ００
〜Ａ２５を介して入力されるアドレス信号Ａ００〜Ａ２
５を、メモリ制御回路ＭＣから供給される内部制御信号
ＡＬに従って取り込み、保持するとともに、これらのア
ドレス信号Ａ００〜Ａ２５をもとにそれぞれ１３ビット
のＸアドレス信号Ｘ００〜Ｘ１２ならびにＹアドレス信
号Ｙ００〜Ｙ１２を形成する。このうち、それぞれ上位
３ビットのＸアドレス信号Ｘ１０〜Ｘ１２ならびにＹア
ドレス信号Ｙ１０〜Ｙ１２は、単位強誘電体メモリＵＭ
００〜ＵＭ７７の択一選択に供するため、単位メモリ選
択回路ＵＳに供給され、残りそれぞれ１０ビットのＸア
ドレス信号Ｘ００〜Ｘ０９ならびにＹアドレス信号Ｙ０
０〜Ｙ０９は、各単位強誘電体メモリ内アドレスの択一
選択に供するため、単位強誘電体メモリＵＭ００〜ＵＭ
７７に供給される。

【００１４】単位メモリ選択回路ＵＳは、メモリコント
ローラＭＣから供給される内部制御信号ＳＥのハイレベ
ルを受けて選択的に動作状態とされ、アドレスバッファ
ＡＢから供給されるＸアドレス信号Ｘ１０〜Ｘ１２なら
びにＹアドレス信号Ｙ１０〜Ｙ１２をデコードして、対
応する単位メモリ選択信号ＵＳ００〜ＵＳ７７を択一的
にハイレベルとする。これらの単位メモリ選択信号ＵＳ
００〜ＵＳ７７は、対応する単位強誘電体メモリＵＭ０
０〜ＵＭ７７にそれぞれ供給される。

【００１５】データ入出力回路ＩＯは、大規模強誘電体
メモリが書き込みモードで選択状態とされるとき、外部
端子Ｄ０〜Ｄ１５を介して入力される１６ビットの書き
込みデータを内部制御信号ＩＣに従って取り込み、デー
タバスＤＢ０〜ＤＢ１５を介して単位強誘電体メモリＵ
Ｍ００〜ＵＭ７７に伝達する。また、大規模強誘電体メ
モリが読み出しモードで選択状態とされるときには、内
部制御信号ＯＣに従って選択的に動作状態とされ、指定
された単位強誘電体メモリＵＭ００〜ＵＭ７７の指定ア
ドレスから読み出される１６ビットのデータを外部端子
Ｄ０〜Ｄ１５を介して大規模強誘電体メモリの外部に出
力する。

【００１６】メモリ制御回路ＭＣは、起動制御信号とし
て供給されるメモリイネーブル信号ＭＥＮＢ及びリード
ライト信号Ｒ／ＷＢをもとに上記各種の内部制御信号を
選択的に形成し、大規模強誘電体メモリの各部に供給す
る。また、大規模強誘電体メモリ内において後述するメ
モリブロック間のデータ転写が行われるときには、ビジ
ー信号ＢＳＹＢをロウレベルとして、大規模強誘電体メ
モリに対する外部装置からのアクセスを禁止する。

【００１７】ところで、大規模強誘電体メモリを構成す
る６４個の単位強誘電体メモリＵＭ００〜ＵＭ７７は、
特に制限されないが、ＵＭ００〜ＵＭ０７ならびにＵＭ
１０〜ＵＭ１７，ＵＭ２０〜ＵＭ２７ならびにＵＭ３０
〜ＵＭ３７，ＵＭ４０〜ＵＭ４７ならびにＵＭ５０〜Ｕ
Ｍ５７，ＵＭ６０〜ＵＭ６７ならびにＵＭ７０〜ＵＭ７
７の組み合わせで１６個ずつブロック分割され、４組の
メモリブロックＢ０〜Ｂ３を構成する。これらのメモリ
ブロックＢ０〜Ｂ３は、その一つがダイナミック型ＲＡ
Ｍと同様な形態でいわゆる揮発領域として使用され、残
り三つが本来の不揮発領域として使用されるとともに、
揮発領域として使用される一つは、後述する所定の条件
をもって、かつメモリブロックＢ０，Ｂ１，Ｂ２ならび
にＢ３の順序をもって順次シフトされる。このため、単
位メモリ選択回路ＵＳは、その領域切り換えに関する内
部情報をデコードして、単位強誘電体メモリＵＭ００〜
ＵＭ７７に対する所定ビットのＸアドレス信号を選択的
に入れ換えるとともに、メモリブロックＢ０〜Ｂ３に対
するプレート電圧制御信号ＶＰＣ０〜ＶＰＣ３を択一的
にハイレベルとする。これらのプレート電圧制御信号
は、メモリブロックＢ０〜Ｂ３を構成するそれぞれ１６
個の単位強誘電体メモリＵＭ００〜ＵＭ１７，ＵＭ２０
〜ＵＭ３７，ＵＭ４０〜ＵＭ５７ならびにＵＭ６０〜Ｕ
Ｍ７７に対して共通に供給され、これによって各メモリ
ブロックを構成する１６個の単位強誘電体メモリの動作
モードが選択的に切り換えられる。

【００１８】すなわち、プレート電圧制御信号ＶＰＣ０
〜ＶＰＣ３がロウレベルとされるとき、メモリブロック
Ｂ０〜Ｂ３を構成する１６個の単位強誘電体メモリの強
誘電体メモリセルには、プレート電圧ＶＰとして電源電
圧ＶＣＣ及び接地電位ＶＳＳ間の中間電位ＨＶＣが供給
される。このため、これらの単位強誘電体メモリは不揮
発モードとされ、対応するメモリブロックＢ０〜Ｂ３は
不揮発領域として使用される。一方、プレート電圧制御
信号ＶＰＣ０〜ＶＰＣ３がハイレベルとされるとき、メ
モリブロックＢ０〜Ｂ３を構成する１６個の単位強誘電
体メモリの強誘電体メモリセルには、プレート電圧ＶＰ
として接地電位ＶＳＳが供給される。このため、これら
の単位強誘電体メモリは揮発モードとされ、これによっ
て対応するメモリブロックＢ０〜Ｂ３は揮発領域として
使用される。なお、メモリブロックＢ０〜Ｂ３は、それ
が不揮発領域として使用されるとき、例えばいわゆるフ
ァイルメモリとして機能し、揮発領域として使用される
ときには、例えばいわゆるキャッシュメモリとして機能
する。大規模強誘電体メモリの領域切り換えについて
は、後で詳細に説明する。

【００１９】図２には、図１の大規模強誘電体メモリの
一実施例の基板配置図が示されている。同図をもとに、
この実施例の大規模強誘電体メモリの基板配置の概要に
ついて説明する。なお、基板配置に関する以下の説明で
は、図２の位置関係をもって半導体基板ＣＨＩＰ面上に
おける上下左右を表す。

【００２０】図２において、この実施例の大規模強誘電
体メモリの形成基体となる半導体基板ＣＨＩＰは、特に
制限されないが、ほぼ正方形をなし、その中央部を含む
大半の面積には、６４個の単位強誘電体メモリＵＭ００
〜ＵＭ７７が、単位強誘電体メモリＵＭ００を左上端に
配置し、単位強誘電体メモリＵＭ０７を左下端に配置
し、単位強誘電体メモリＵＭ７０を右上端に配置し、単
位強誘電体メモリＵＭ７７を右下端に配置すべく格子状
に配置される。

【００２１】半導体基板ＣＨＩＰの上部には、その上辺
に沿って入出力部ＩＯＢ０が配置され、その左部，下部
ならびに右部には、それぞれその左辺，下辺ならびに右
辺に沿って入出力部ＩＯＢ１，ＩＯＢ２ならびにＩＯＢ
３が配置される。これらの入出力部ＩＯＢ０〜ＩＯＢ３
には、前記図１のデータ入出力回路ＩＯ，アドレスバッ
ファＡＢ，単位メモリ選択回路ＵＳならびにメモリ制御
回路ＭＣが含まれるとともに、外部端子Ｄ０〜Ｄ７，Ａ
００〜Ａ２６，ＭＥＮＢ，Ｒ／ＷＢならびにＢＳＹＢに
対応するボンディングパッドや入力保護回路が含まれ
る。

【００２２】図３には、図１の大規模強誘電体メモリの
一実施例のアドレス割当図が示されている。同図をもと
に、この実施例の大規模強誘電体メモリのアドレス割り
当てとその具体的なアドレス指定方法について説明す
る。

【００２３】図３において、この実施例の大規模強誘電
体メモリを構成する単位強誘電体メモリＵＭ００〜ＵＭ
７７のそれぞれは、前述のように、１６ビット×１メガ
ワードのアドレス構成を有し、その１メガワードのアド
レスは、それぞれ１０ビットのＸアドレス信号Ｘ００〜
Ｘ０９ならびにＹアドレス信号Ｙ００〜Ｙ０９の組み合
わせに従って選択的かつ択一的に指定される。また、こ
れらの単位強誘電体メモリＵＭ００〜ＵＭ７７は、それ
ぞれ３ビットのＸアドレス信号Ｘ１０〜Ｘ１２ならびに
Ｙアドレス信号Ｙ１０〜Ｙ１２に従って択一的に指定さ
れ、活性状態とされる。このとき、Ｘアドレス信号Ｘ１
０〜Ｘ１２は、図３の下部に示される通り、行方向に整
列配置された８個の単位強誘電体メモリＵＭ００〜ＵＭ
０７ないしＵＭ７０〜ＵＭ７７を択一的に指定するため
に供され、Ｙアドレス信号Ｙ１０〜Ｙ１２は、列方向に
整列配置された８個の単位強誘電体メモリＵＭ００〜Ｕ
Ｍ７０ないしＵＭ０７〜ＵＭ７７を択一的に指定するた
めに供される。

【００２４】前述のように、単位強誘電体メモリＵＭ０
０〜ＵＭ７７は、２行つまり１６個の単位強誘電体メモ
リＵＭ００〜ＵＭ０７ならびにＵＭ１０〜ＵＭ１７，Ｕ
Ｍ２０〜ＵＭ２７ならびにＵＭ３０〜ＵＭ３７，ＵＭ４
０〜ＵＭ４７ならびにＵＭ５０〜ＵＭ５７，ＵＭ６０〜
ＵＭ６７ならびにＵＭ７０〜ＵＭ７７を単位として４組
のメモリブロックＢ０〜Ｂ３に分割されるが、これらの
メモリブロックＢ０〜Ｂ３は、図３から明らかなよう
に、上位２ビットのＸアドレス信号Ｘ１１及びＸ１２に
従って択一的に指定されるものとなる。このことは、後
述する単位メモリ選択回路ＵＳの動作条件を決定する重
要な要件となる。

【００２５】図４には、図１の大規模強誘電体メモリの
一実施例の記憶領域区分図が示されている。同図をもと
に、この実施例の大規模強誘電体メモリの記憶領域区分
とその切り換え順序ならびにデータ転写の組み合わせに
ついて説明する。

【００２６】、図４において、この実施例の大規模強誘
電体メモリを構成する単位強誘電体メモリＵＭ００〜Ｕ
Ｍ７７は、前述のように、２行つまり１６個の単位強誘
電体メモリを単位として４組のメモリブロックＢ０〜Ｂ
３に分割される。また、これらのメモリブロックＢ０〜
Ｂ３は、そのいずれか一つが揮発領域としてまた他の三
つが不揮発領域として使用されるとともに、揮発領域と
して使用される一つ、言い換えるならば不揮発領域とし
て使用される三つは、領域切り換え後の経過時間又はア
クセス回数あるいは強誘電体メモリセルの情報保持特性
の劣化程度に応じて、かつメモリブロックＢ０，Ｂ１，
Ｂ２ならびにＢ３の順序で順次切り換えられシフトされ
る。一方、この実施例の大規模強誘電体メモリにおい
て、メモリブロックＢ０〜Ｂ３は、前述のように、上位
２ビットのＸアドレス信号Ｘ１１及びＸ１２に従って択
一的に指定される。したがって、大規模強誘電体メモリ
は、記憶領域の切り換えに際してＸアドレス信号Ｘ１１
及びＸ１２の非反転及び反転信号を互いに入れ換えるた
めのアドレス変換回路ＡＤＣＶを備える。

【００２７】なお、この実施例の大規模強誘電体メモリ
において、上記のような記憶領域の切り換えは、ユーザ
に知られることなく自律的に行われるが、ユーザからみ
た論理的メモリブロックの番号ｂ０〜ｂ３は、物理的メ
モリブロックＢ０〜Ｂ３の領域切り換えとともにシフト
するため、問題は生じない。ただ、論理的メモリブロッ
クのシフトは、記憶データの入れ換えを必要とするた
め、この実施例の大規模強誘電体メモリでは、領域切り
換えのたびに記憶データの入れ換えを行う機能を有す
る。すなわち、メモリブロックＢ０が揮発領域として使
用される状態１からメモリブロックＢ１が揮発領域とし
て使用される状態２への移行に際しては、メモリブロッ
クＢ０及びＢ１間ならびにＢ２及びＢ３間でのデータ転
写が必要となる。また、メモリブロックＢ１が揮発領域
として使用される状態２からメモリブロックＢ２が揮発
領域として使用される状態３への移行時には、メモリブ
ロックＢ０及びＢ３間ならびにＢ１及びＢ２間でのデー
タ転写が必要となり、メモリブロックＢ２が揮発領域と
して使用される状態３からメモリブロックＢ３が揮発領
域として使用される状態４への移行時には、メモリブロ
ックＢ０及びＢ１間ならびにＢ２及びＢ３間でのデータ
転写が必要となる。なお、メモリブロックＢ０〜Ｂ３間
におけるデータ転写については、後で詳細に説明する。

【００２８】図５には、図１の大規模強誘電体メモリに
含まれる単位メモリ選択回路ＵＳの一実施例のブロック
図が示されている。また、図６には、図５の単位メモリ
選択回路ＵＳの一実施例の動作条件図が示され、図７な
いし図９には、図５の単位メモリ選択回路ＵＳに含まれ
るアドレス変換制御回路ＡＣＶＣの第１ないし第３の実
施例のブロック図がそれぞれ示されている。これらの図
をもとに、この実施例の大規模強誘電体メモリに含まれ
る単位メモリ選択回路ＵＳの具体的構成及び単位メモリ
選択動作ならびにその特徴について説明する。

【００２９】図５において、この実施例の大規模強誘電
体メモリの単位メモリ選択回路ＵＳは、アドレス変換制
御回路ＡＣＶＣ，アドレス変換回路ＡＤＣＶ，デコーダ
ＳＤＥＣならびにプレート電圧制御回路ＶＰＣＴを含
む。このうち、アドレス変換制御回路ＡＣＶＣは、後述
するように、メモリブロックＢ０〜Ｂ３の領域切り換え
が行われた後の経過時間又はアクセス回数あるいは強誘
電体メモリセルの情報保持特性の劣化程度に応じて、２
ビットのアドレス変換制御信号ＳＬ１１及びＳＬ１２を
所定の組み合わせで選択的にハイレベル又はロウレベル
とする。

【００３０】すなわち、アドレス変換制御回路ＡＣＶＣ
は、図６に示されるように、大規模強誘電体メモリがメ
モリブロックＢ０を揮発領域とする状態１において、ア
ドレス変換制御信号ＳＬ１１及びＳＬ１２をともにロウ
レベル（Ｌ）とし、メモリブロックＢ１を揮発領域とす
る状態２では、アドレス変換制御信号ＳＬ１１及びＳＬ
１２をそれぞれハイレベル（Ｈ）及びロウレベルとす
る。また、大規模強誘電体メモリがメモリブロックＢ２
を揮発領域とする状態３においては、アドレス変換制御
信号ＳＬ１１及びＳＬ１２をそれぞれロウレベル及びハ
イレベルとし、メモリブロックＢ３を揮発領域とする状
態４では、アドレス変換制御信号ＳＬ１１及びＳＬ１２
をともにハイレベルとする。

【００３１】一方、アドレス変換回路ＡＤＣＶは、アド
レス変換制御回路ＡＣＶＣから供給されるアドレス変換
制御信号ＳＬ１１及びＳＬ１２に従ってＸアドレス信号
Ｘ１１及びＸ１２の非反転及び反転信号を選択的に入れ
換え、内部Ｘアドレス信号ｘ１１又はｘ１２としてデコ
ーダＳＤＥＣに伝達する。すなわち、アドレス変換回路
ＡＤＣＶは、図６に示されるように、アドレス変換制御
信号ＳＬ１１がロウレベルとされるとき、非反転Ｘアド
レス信号Ｘ１１Ｔ及び反転Ｘアドレス信号Ｘ１１Ｂをそ
のまま非反転内部Ｘアドレス信号ｘ１１Ｔ及び反転内部
アドレス信号ｘ１１Ｂとして伝達するが、アドレス変換
制御信号ＳＬ１１がハイレベルとされるときには、非反
転Ｘアドレス信号Ｘ１１Ｔを反転内部Ｘアドレス信号信
号ｘ１１Ｂとして入れ換えて伝達し、反転Ｘアドレス信
号Ｘ１１Ｂを非反転内部Ｘアドレス信号ｘ１１Ｔとして
入れ換えて伝達する。また、アドレス変換制御信号ＳＬ
１２がロウレベルとされるときには、非反転Ｘアドレス
信号Ｘ１２Ｔ及び反転Ｘアドレス信号Ｘ１２Ｂをそのま
ま非反転内部Ｘアドレス信号ｘ１２Ｔ及び反転内部アド
レス信号ｘ１２Ｂとして伝達するが、アドレス変換制御
信号ＳＬ１２がハイレベルとされるときには、非反転Ｘ
アドレス信号Ｘ１２Ｔを反転内部Ｘアドレス信号信号ｘ
１２Ｂとして入れ換えて伝達し、反転Ｘアドレス信号Ｘ
１２Ｂを非反転内部Ｘアドレス信号ｘ１２Ｔとして入れ
換えて伝達する。

【００３２】デコーダＳＤＥＣは、メモリ制御回路ＭＣ
から供給される内部制御信号ＳＥのハイレベルを受けて
選択的に動作状態とされ、アドレスバッファＡＢから直
接供給される非反転Ｘアドレス信号Ｘ１０Ｔ及び反転Ｘ
アドレス信号Ｘ１０Ｂと、アドレス変換回路ＡＤＣＶか
ら供給される非反転内部Ｘアドレス信号ｘ１１Ｔ及びｘ
１２Ｔならびに反転内部Ｘアドレス信号ｘ１１Ｂ及びｘ
１２Ｂとをデコードして、対応する単位メモリ選択信号
ＵＳ００〜ＵＳ７７を択一的にハイレベルとする。上記
のように、非反転Ｘアドレス信号Ｘ１１Ｔ及びＸ１２Ｔ
ならびに反転Ｘアドレス信号Ｘ１１Ｂ及びＸ１２Ｂと非
反転内部Ｘアドレス信号ｘ１１Ｔ及びｘ１２Ｔならびに
反転内部Ｘアドレス信号ｘ１１Ｂ及びｘ１２Ｂとの関係
は、アドレス変換制御信号ＳＬ１１及びＳＬ１２に従っ
て選択的に入れ換えられる。このため、例えば、非反転
Ｘアドレス信号Ｘ１１Ｔ及びＸ１２Ｔがともにロウレベ
ルとされ反転Ｘアドレス信号Ｘ１１Ｂ及びＸ１２Ｂがと
もにハイレベルとされる場合でも、選択される物理的な
メモリブロックは、大規模強誘電体メモリの状態に応じ
てＢ０からＢ１，Ｂ２ならびにＢ３へと順次シフトす
る。

【００３３】次に、プレート電圧制御回路ＶＰＣＴは、
アドレス変換制御回路ＡＣＶＣから供給されるアドレス
変換制御信号ＳＬ１１及びＳＬ１２に従って、プレート
電圧制御信号ＶＰＣ０〜ＶＰＣ３を択一的にハイレベル
とする。すなわち、プレート電圧制御回路ＶＰＣＴは、
図６に示されるように、アドレス変換制御信号ＳＬ１１
及びＳＬ１２がともにロウレベルとされるとき、プレー
ト電圧制御信号ＶＰＣ０を択一的にハイレベルとし、そ
れぞれハイレベル及びロウレベルとされるときには、プ
レート電圧制御信号ＶＰＣ１を択一的にハイレベルとす
る。また、アドレス変換制御信号ＳＬ１１及びＳＬ１２
がそれぞれロウレベル及びハイレベルとされるとき、プ
レート電圧制御信号ＶＰＣ２を択一的にハイレベルと
し、アドレス変換制御信号ＳＬ１１及びＳＬ１２がとも
にハイレベルとされるときには、プレート電圧制御信号
ＶＰＣ３を択一的にハイレベルとする。

【００３４】プレート電圧制御信号ＶＰＣ０が択一的に
ハイレベルとされるとき、大規模強誘電体メモリでは、
前述のように、対応する１６個の単位強誘電体メモリＵ
Ｍ００〜ＵＭ０７ならびにＵＭ１０〜ＵＭ１７に対して
接地電位ＶＳＳのプレート電圧ＶＰが供給され、メモリ
ブロックＢ０は揮発領域として使用される。また、プレ
ート電圧制御信号ＶＰＣ１が択一的にハイレベルとされ
るときには、対応する１６個の単位強誘電体メモリＵＭ
２０〜ＵＭ２７ならびにＵＭ３０〜ＵＭ３７に対して接
地電位ＶＳＳのプレート電圧ＶＰが供給され、メモリブ
ロックＢ１は揮発領域として使用される。一方、プレー
ト電圧制御信号ＶＰＣ２が択一的にハイレベルとされる
とき、大規模強誘電体メモリでは、対応する１６個の単
位強誘電体メモリＵＭ４０〜ＵＭ４７ならびにＵＭ５０
〜ＵＭ５７に対して接地電位ＶＳＳのようなプレート電
圧ＶＰが供給され、メモリブロックＢ２は揮発領域とし
て使用される。また、プレート電圧制御信号ＶＰＣ３が
択一的にハイレベルとされるときには、対応する１６個
の単位強誘電体メモリＵＭ６０〜ＵＭ６７ならびにＵＭ
７０〜ＵＭ７７に対して接地電位ＶＳＳのプレート電圧
ＶＰが供給され、メモリブロックＢ３は揮発領域として
使用される。

【００３５】ここで、大規模強誘電体メモリの領域切り
換えが領域切り換え後の経過時間に応じて行われると
き、単位メモリ選択回路ＵＳのアドレス変換制御回路Ａ
ＣＶＣは、図７に示されるように、発振回路ＯＳＣと分
周カウンタＤＣＴ１〜ＤＣＴ３ならびに変換制御信号生
成回路ＳＬＣＧとにより構成される。

【００３６】このうち、発振回路ＯＳＣは、時間計時を
行うための所定の基本クロック信号ＣＰ０を生成し、分
周カウンタＤＣＴ１〜ＤＣＴ３は、基本クロック信号Ｃ
Ｐ０のパルス数を計数することによって時間計時を行
う。また、変換制御信号生成回路ＳＬＣＧは、分周カウ
ンタＤＣＴ３のオーバーフロー信号ＣＯＦのハイレベル
を受けて前回の領域切り換えが行われてから所定時間が
経過したことを識別し、アドレス変換制御信号ＳＬ１１
〜ＳＬ１２を前記所定の組み合わせで選択的にロウレベ
ル又はハイレベルとして、大規模強誘電体メモリを状態
１から状態４へ順次切り換える。なお、オーバーフロー
信号ＣＯＦがハイレベルとされるとき、分周カウンタＤ
ＣＴ１〜ＤＣＴ３はリセット状態に戻される。

【００３７】次に、大規模強誘電体メモリの領域切り換
えが領域切り換え後のアクセス回数に応じて行われると
き、単位メモリ選択回路ＵＳのアドレス変換制御回路Ａ
ＣＶＣは、図８に示されるように、変換制御レジスタＳ
ＬＣＲ，アクセスカウンタＡＣＴＲ，アクセス回数比較
回路ＡＣＭＰならびに変換制御信号生成回路ＳＬＣＧに
よって構成される。

【００３８】このうち、変換制御レジスタＳＬＣＲは、
領域切り換えを実施すべき基準アクセス回数を格納し、
アクセスカウンタＡＣＴＲは、不揮発領域とされるメモ
リブロックがアクセス対象となったとき選択的にハイレ
ベルとされる内部制御信号ＦＢＡＣを受けて、そのアク
セス回数を計数する。また、アクセス回数比較回路ＡＣ
ＭＰは、変換制御レジスタＳＬＣＲに格納される基準ア
クセス回数とアクセスカウンタＡＣＴＲの計数値とを比
較照合し、両者が一致したとき、言い換えるならばアク
セスカウンタＡＣＴＲの計数値が基準アクセス回数に達
したとき、その出力信号つまり一致検出信号ＣＭをハイ
レベルとする。さらに、変換制御信号生成回路ＳＬＣＧ
は、アクセス回数比較回路ＡＣＭＰの出力信号つまり一
致検出信号ＣＭのハイレベルを受けて、アドレス変換制
御信号ＳＬ１１〜ＳＬ１２を前記組み合わせで選択的に
ロウレベル又はハイレベルとし、大規模強誘電体メモリ
の状態を、状態１から状態４へと順次切り換える。

【００３９】一方、大規模強誘電体メモリの領域切り換
えが強誘電体メモリセルの情報保持特性の劣化程度に応
じて行われるとき、単位メモリ選択回路ＵＳのアドレス
変換制御回路ＡＣＶＣは、図９に示されるように、試験
データパターン生成回路ＴＤＰＧ，ダミーセル書き込み
回路ＤＤＷＣ，ダミーセル読み出し回路ＤＤＲＣ，試験
データ比較回路ＴＤＣＰならびに変換制御信号生成回路
ＳＬＣＧにより構成される。このとき、大規模強誘電体
メモリは、例えばメモリブロックＢ０〜Ｂ３に対応して
設けられる複数のダミーセルアレイＤＡＲＹ及びダミー
セル用センスアンプＤＳＡを備え、ダミーセルアレイＤ
ＡＲＹは、アドレス選択ＭＯＳＦＥＴＱｓ及び強誘電体
キャパシタＣｄからなりそのプレートに中間電位ＨＶＣ
を受けることで定常的に不揮発モードとされる一対のダ
ミーセルを含む。

【００４０】ダミーセルアレイＤＡＲＹを構成するダミ
ーセルのそれぞれは、ダミーワード線ＤＷＬがハイレベ
ルとされることで選択状態とされ、ダミーセル用センス
アンプＤＳＡのスイッチＭＯＳＦＥＴＮＥ及びＮＦなら
びに相補ダミー共通データ線ＣＤＤ＊（ここで、例えば
非反転ダミー共通データ線ＣＤＤＴ及び反転ダミー共通
データ線ＣＤＤＢを合わせて相補ダミー共通データ線Ｃ
ＤＤ＊のように＊を付して表す。また、それが有効レベ
ルとされるとき選択的にハイレベルとされるいわゆる非
反転信号等については、その名称の末尾にＴを付して表
す。以下同様）を介してアドレス変換制御回路ＡＣＶＣ
のダミーセル書き込み回路ＤＤＷＣ及びダミーセル読み
出し回路ＤＤＲＣに接続される。

【００４１】アドレス変換制御回路ＡＣＶＣの試験デー
タパターン生成回路ＴＤＰＧは、前記内部制御信号ＦＢ
ＡＣつまり不揮発領域とされるメモリブロックがアクセ
スされることによって選択的に動作状態とされ、ダミー
セルに直前に書き込まれた試験データとは逆論理つまり
反転された試験書き込みデータＴＷＤを生成して、ダミ
ーセル書き込み回路ＤＤＷＣ及び試験データ比較回路Ｔ
ＤＣＰに出力する。このとき、ダミーセル書き込み回路
ＤＤＷＣは、試験データパターン生成回路ＴＤＰＧから
供給される試験書き込みデータＴＷＤを相補ダミー共通
データ線ＣＤＤ＊を介してダミーセルアレイＤＡＲＹの
ダミーセルに書き込み、ダミーセル読み出し回路ＤＤＲ
Ｃは、ダミーセルに書き込まれたデータを読み出し、試
験読み出しデータＴＲＤとして試験データ比較回路ＴＤ
ＣＰに出力する。

【００４２】試験データ比較回路ＴＤＣＰは、試験デー
タパターン生成回路ＴＤＰＧから供給される試験書き込
みデータＴＷＤとダミーセル読み出し回路ＤＤＲＣから
出力される試験読み出しデータＴＲＤとを比較照合し、
ダミーセルが正常に機能しているかどうかを判定する。
この結果、両データが一致しなかった場合には、ダミー
セルの情報保持特性が劣化したものとして、変換制御信
号生成回路ＳＬＣＧに不一致信号を出力する。変換制御
信号生成回路ＳＬＣＧは、試験データ比較回路ＴＤＣＰ
の出力信号つまり不一致信号を受けて、アドレス変換制
御信号ＳＬ１１〜ＳＬ１２を前記組み合わせで選択的に
ロウレベル又はハイレベルとし、大規模強誘電体メモリ
の状態を、状態１から状態４へと順次切り換える。

【００４３】図１０には、図１の大規模強誘電体メモリ
に含まれる単位強誘電体メモリＵＭ００の一実施例のブ
ロック図が示されている。また、図１１には、図１０の
単位強誘電体メモリＵＭ００を構成するメモリアレイＡ
ＲＹＬ及びＡＲＹＲならびにその周辺部の一実施例の部
分的な回路図が示され、図１２には、図１０の単位強誘
電体メモリＵＭ００に含まれるプレート電圧発生回路Ｖ
ＰＣＧの一実施例の回路図が示されている。さらに、図
１３には、図１１のメモリアレイＡＲＹＬ及びＡＲＹＲ
を構成する強誘電体メモリセルの一実施例の情報保持特
性図が示されている。これらの図をもとに、この実施例
の大規模強誘電体メモリに含まれる単位強誘電体メモリ
ＵＭ００の構成及び動作の概要について説明する。な
お、単位強誘電体メモリＵＭ０１〜ＵＭ７７は、単位強
誘電体メモリＵＭ００と同一構成とされるため、これに
関する以下の説明から類推されたい。また、以下の説明
は、図１０を中心に進め、その過程で図１１〜図１３を
参照する。

【００４４】図１０において、この実施例の単位強誘電
体メモリＵＭ００は、特に制限されないが、シェアドセ
ンス方式を採り、センスアンプＳＡの両側に配置されこ
のセンスアンプＳＡを共有する一対のメモリアレイＡＲ
ＹＬ及びＡＲＹＲと、メモリアレイＡＲＹＬ及びＡＲＹ
Ｒに対応して設けられる一対のＸアドレスデコーダＸＤ
Ｌ及びＸＤＲと、１個のＹアドレスデコーダＹＤとを備
える。

【００４５】メモリアレイＡＲＹＬ及びＡＲＹＲは、特
に制限されないが、図１１に示されるように、いわゆる
２セル・２トランジスタ型アレイとされ、図の垂直方向
に平行して配置される合計ｍ＋２本つまり例えば合計５
１３本のワード線ＷＬ０〜ＷＬｍならびにＷＬｃあるい
はＷＲ０〜ＷＲｍならびにＷＲｃと、水平方向に平行し
て配置されるｎ＋１組つまり例えば１６，３８４組の相
補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲ
ｎ＊とをそれぞれ含む。これらのワード線及び相補ビッ
ト線の交点には、強誘電体キャパシタＣｔ及びアドレス
選択ＭＯＳＦＥＴＱｔからなる（ｍ＋２）×（ｎ＋１）
対つまり例えば８，４０４，９９２対の強誘電体メモリ
セルがそれぞれ格子状に配置される。

【００４６】この実施例において、ワード線ＷＬｃ及び
ＷＲｃに結合されるメモリセルは、後述するメモリブロ
ック間データ転写時の退避用メモリとして使用される。
したがって、メモリアレイＡＲＹＬ及びＡＲＹＲのそれ
ぞれは、実質８，３８８，６０８ビットつまりいわゆる
８メガビットの記憶容量を有するものとされ、単位強誘
電体メモリＵＭ００は、いわゆる１６メガビットの記憶
容量を有するものとされる。なお、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲは、それぞれ所定数の冗長素子を含む
が、この発明には直接関係ないため、その説明を割愛す
る。

【００４７】メモリアレイＡＲＹＬ及びＡＲＹＲの同一
列に配置されるｍ＋２対のメモリセルの強誘電体キャパ
シタＣｔの一方の電極は、各メモリセルの情報蓄積ノー
ドとして、対応するアドレス選択ＭＯＳＦＥＴＱｔを介
して相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊
〜ＢＲｎ＊の非反転又は反転信号線にそれぞれ共通結合
される。また、メモリアレイＡＲＹＬ及びＡＲＹＲの同
一行に配置されるｎ＋１対のメモリセルのアドレス選択
ＭＯＳＦＥＴＱｔのゲートは、対応するワード線ＷＬ０
〜ＷＬｍ又はＷＬｃあるいはＷＲ０〜ＷＲｍ又はＷＲｃ
にそれぞれ共通結合される。メモリアレイＡＲＹＬ及び
ＡＲＹＲのすべてのメモリセルの強誘電体キャパシタＣ
ｔの他方の電極つまりプレートには、プレート電圧制御
回路ＶＰＣＴから所定のプレート電圧ＶＰが共通に供給
される。

【００４８】ここで、プレート電圧制御回路ＶＰＣＴ
は、図１２に示されるように、中間電位供給点ＨＶＣと
接地電位ＶＳＳとの間に直列形態に設けられるＰチャン
ネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ
Ｅを含む。これらのＭＯＳＦＥＴのゲートには、前記ア
ドレス変換制御回路ＡＣＶＣからプレート電圧制御信号
ＶＰＣ０が共通に供給され、その共通結合されたドレイ
ンにおける電位は、プレート電圧ＶＰとしてメモリアレ
イＡＲＹＬ及びＡＲＹＲに供給される。

【００４９】プレート電圧制御信号ＶＰＣ０は、前述の
ように、単位強誘電体メモリＵＭ００を含むメモリブロ
ックＢ０が不揮発領域とされるとき、接地電位ＶＳＳの
ようなロウレベルとされ、メモリブロックＢ０が揮発領
域とされるとき、電源電圧ＶＣＣのようなハイレベルと
される。

【００５０】プレート電圧制御信号ＶＰＣ０がロウレベ
ルとされるとき、プレート電圧発生回路ＶＰＣＧでは、
ＭＯＳＦＥＴＰ３がオン状態とされ、ＭＯＳＦＥＴＮＥ
はオフ状態とされる。このため、メモリアレイＡＲＹＬ
及びＡＲＹＲには、中間電位ＨＶＣがプレート電圧ＶＰ
として供給され、これによって単位強誘電体メモリＵＭ
００は不揮発モードとされる。一方、プレート電圧制御
信号ＶＰＣ０がハイレベルとされると、プレート電圧発
生回路ＶＰＣＧでは、ＭＯＳＦＥＴＰ３がオフ状態とな
り、代わってＭＯＳＦＥＴＮＥがオン状態となる。この
ため、メモリアレイＡＲＹＬ及びＡＲＹＲには、接地電
位ＶＳＳがプレート電圧ＶＰとして供給され、単位強誘
電体メモリＵＭ００は揮発モードとされる。

【００５１】この実施例において、単位強誘電体メモリ
ＵＭ００の右側に設けられるメモリアレイＡＲＹＲは、
相補ビット線ＢＬ０＊〜ＢＬｎ＊に対応して設けられそ
のゲートに内部制御信号Ｓ０を共通に受けるＮチャンネ
ル型のｎ＋１対の転写スイッチＭＯＳＦＥＴＮＣ及びＮ
Ｄを含む。これらの転写スイッチＭＯＳＦＥＴの一方
は、メモリアレイＡＲＹＲの対応する相補ビット線ＢＲ
０＊〜ＢＲｎ＊の非反転又は反転信号線に結合され、そ
の他方は、隣接するメモリブロックＢ１の例えば単位強
誘電体メモリＵＭ１０のメモリアレイＡＲＹＬを構成す
る相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転又は反転信
号線に結合される。転写スイッチＭＯＳＦＥＴＮＣ及び
ＮＤは、後述するデータ転写モードにおいて所定の条件
で選択的にオン状態とされ、メモリブロック間のデータ
転写に供される。なお、大規模強誘電体メモリの最右端
に設けられる単位強誘電体メモリＵＭ７０〜ＵＭ７７
は、上記転写スイッチＭＯＳＦＥＴＮＣ及びＮＤを含ま
ない。

【００５２】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
するワード線は、その下方において対応するＸアドレス
デコーダＸＤＬ又はＸＤＲに結合され、それぞれ択一的
に選択レベルとされる。ＸアドレスデコーダＸＤＬ及び
ＸＤＲには、ＸアドレスラッチＸＬを介して１０ビット
のＸアドレス信号Ｘ００〜Ｘ０９が共通に供給され、ク
ロック発生回路ＣＧから図示されない内部制御信号ＸＧ
が共通に供給される。ＸアドレスデコーダＸＤＬ及びＸ
ＤＲは、内部制御信号ＸＧがハイレベルとされかつ上位
ビットのＸアドレス信号Ｘ０９がロウレベル又はハイレ
ベルとされることでそれぞれ選択的に動作状態とされ、
残り９ビットのＸアドレス信号Ｘ００〜Ｘ０８をデコー
ドして、メモリアレイＡＲＹＬ又はＡＲＹＲのワード線
ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍを択一的に高電
圧ＶＣＨの選択レベルとする。この高電圧ＶＣＨは、電
源電圧ＶＣＣより少なくとも強誘電体メモリセルのアド
レス選択ＭＯＳＦＥＴＱｔのしきい値電圧分以上高い電
位とされる。

【００５３】なお、メモリアレイＡＲＹＬ及びＡＲＹＲ
に含まれるワード線ＷＬｃ及びＷＲｃは、後述するよう
に、メモリブロック間のデータ転写が行われるとき、転
写先となるワード線の保持データを一時的に退避させる
ために用いられ、通常の記憶動作には使用されない。大
規模強誘電体メモリのメモリブロック間におけるデータ
転写動作については、後で詳細に説明する。

【００５４】次に、メモリアレイＡＲＹＬ及びＡＲＹＲ
を構成する相補ビット線は、センスアンプＳＡの対応す
る単位回路にそれぞれ結合される。センスアンプＳＡに
は、クロック発生回路ＣＧからシェアド制御信号ＳＨＬ
及びＳＨＲ，プリチャージ制御信号ＰＣならびにコモン
ソース線信号ＣＳＰ及びＣＳＮが供給され、図示されな
い内部電圧発生回路からプリチャージ電圧ＶＰＣが供給
される。

【００５５】シェアド制御信号ＳＨＬ及びＳＨＲは、単
位強誘電体メモリＵＭ００が非選択状態とされるとき、
ともに高電圧ＶＣＨのようなハイレベルとされ、単位強
誘電体メモリＵＭ００が選択状態とされると、その一方
が選択的に接地電位ＶＳＳのようなロウレベルとされ
る。また、プリチャージ制御信号ＰＣは、単位強誘電体
メモリＵＭ００が非選択状態とされるとき、電源電圧Ｖ
ＣＣのようなハイレベルとされ、単位強誘電体メモリＵ
Ｍ００が選択状態とされると、所定のタイミングでロウ
レベルとされる。さらに、コモンソース線信号ＣＳＰ及
びＣＳＮは、単位強誘電体メモリＵＭ００が非選択状態
とされるとき、それぞれ接地電位ＶＳＳ又は電源電圧Ｖ
ＣＣのような無効レベルとされ、単位強誘電体メモリＵ
Ｍ００が選択状態とされると、所定のタイミングでそれ
ぞれ電源電圧ＶＣＣ又は接地電位ＶＳＳのような有効レ
ベルとされる。プリチャージ電圧ＶＰＣは、単位強誘電
体メモリＵＭ００が不揮発モードとされるとき、例えば
電源電圧ＶＣＣとされるが、揮発モードとされるときに
は中間電位ＨＶＣとされる。

【００５６】センスアンプＳＡは、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊なら
びにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個
の単位回路を備え、これらの単位回路のそれぞれは、図
１１に示されるように、ＰチャンネルＭＯＳＦＥＴＰ１
及びＮチャンネルＭＯＳＦＥＴＮ１ならびにＰチャンネ
ルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２
からなる一対のＣＭＯＳ（相補型ＭＯＳ）インバータが
交差結合された単位増幅回路を含む。

【００５７】センスアンプＳＡの各単位増幅回路を構成
するＭＯＳＦＥＴＰ１及びＰ２のソースは、コモンソー
ス線ＣＳＰに共通結合され、ＭＯＳＦＥＴＮ１及びＮ２
のソースは、コモンソース線ＣＳＮに共通結合される。
また、ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたドレ
インならびにＭＯＳＦＥＴＰ２及びＮ２の共通結合され
たゲートは、それぞれ各単位回路の非反転入出力ノード
ＢＳ０Ｔ〜ＢＳｎＴとなり、ＭＯＳＦＥＴＰ１及びＮ１
の共通結合されたゲートならびにＭＯＳＦＥＴＰ２及び
Ｎ２の共通結合されたドレインは、それぞれ各単位回路
の反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢとなる。なお、
コモンソース線ＣＳＰ及びＣＳＮは、前記コモンソース
線信号ＣＳＰ及びＣＳＮにそれぞれ対応する。

【００５８】センスアンプＳＡの各単位回路は、さら
に、その相補入出力ノードＢＳ０＊〜ＢＳｎ＊と相補共
通データ線ＣＤ＊との間にそれぞれ設けられるＮチャン
ネル型の一対のスイッチＭＯＳＦＥＴＮ３及びＮ４と、
Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ５
〜Ｎ７が直並列結合されてなるビット線プリチャージ回
路とをそれぞれ含む。また、各単位回路は、その相補入
出力ノードＢＳ０＊〜ＢＳｎ＊とメモリアレイＡＲＹＬ
の対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊との間にそ
れぞれ設けられるＮチャンネル型の一対のシェアドＭＯ
ＳＦＥＴＮ８及びＮ９をそれぞれ含み、その相補入出力
ノードＢＳ０＊〜ＢＳｎ＊とメモリアレイＡＲＹＲの対
応する相補ビット線ＢＲ０＊〜ＢＲｎ＊との間にそれぞ
れ設けられるもう一対のシェアドＭＯＳＦＥＴＮＡ及び
ＮＢをそれぞれ含む。

【００５９】センスアンプＳＡの各単位回路を構成する
スイッチＭＯＳＦＥＴＮ３及びＮ４のゲートは、順次１
６個ずつ共通結合され、ＹアドレスデコーダＹＤから対
応するビット線選択信号ＹＳ０〜ＹＳｐがそれぞれ供給
される。また、各単位回路のビット線プリチャージ回路
を構成するプリチャージＭＯＳＦＥＴＮ５〜Ｎ７のゲー
トには、プリチャージ制御信号ＰＣが共通に供給され、
プリチャージＭＯＳＦＥＴＮ６及びＮ７の共通結合され
たソースには、プリチャージ電圧ＶＰＣが供給される。
さらに、シェアドＭＯＳＦＥＴＮ８及びＮ９のゲートに
は、シェアド制御信号ＳＨＬが共通に供給され、シェア
ドＭＯＳＦＥＴＮＡ及びＮＢのゲートには、シェアド制
御信号ＳＨＲが共通に供給される。

【００６０】これにより、センスアンプＳＡの各単位回
路のシェアドＭＯＳＦＥＴＮ８及びＮ９ならびにＮＡ及
びＮＢは、対応するシェアド制御信号ＳＨＬ又はＳＨＲ
のハイレベルを受けて選択的にオン状態となり、メモリ
アレイＡＲＹＬ又はＡＲＹＲの相補ビット線ＢＬ０＊〜
ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊とセンスアンプＳ
Ａの対応する単位回路の相補入出力ノードＢＳ０＊〜Ｂ
Ｓｎ＊との間を選択的に接続状態とする。また、各単位
回路のビット線プリチャージ回路を構成するプリチャー
ジＭＯＳＦＥＴＮ５〜Ｎ７は、プリチャージ制御信号Ｐ
Ｃのハイレベルを受けて選択的にオン状態となり、セン
スアンプＳＡの各単位回路の相補入出力ノードＢＳ０＊
〜ＢＳｎ＊つまりはメモリアレイＡＲＹＬ及びＡＲＹＲ
の相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜
ＢＲｎ＊をプリチャージ電圧ＶＣつまり中間電位ＨＶＣ
又は接地電位ＶＳＳにプリチャージする。

【００６１】一方、センスアンプＳＡの各単位回路の単
位増幅回路は、コモンソース線ＣＳＰ及びＣＳＮが電源
電圧ＶＣＣ又は接地電位ＶＳＳのような有効レベルとさ
れることで選択的にかつ一斉に動作状態とされ、メモリ
アレイＡＲＹＬ又はＡＲＹＲの選択されたワード線に結
合されるｎ＋１対のメモリセルから対応する相補ビット
線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊を介
して出力される微小読み出し信号をそれぞれ増幅して、
ハイレベル又はロウレベルの２値読み出し信号とする。
また、各単位回路のスイッチＭＯＳＦＥＴＮ３及びＮ４
は、対応するビット線選択信号ＹＳ０〜ＹＳｐのハイレ
ベルを受けて１６対ずつ選択的にオン状態となり、対応
する１６個の単位回路の例えば相補入出力ノードＢＳ０
＊〜ＢＳＦ＊と相補共通データ線ＣＤ０＊〜ＣＤ１５＊
つまりはメインアンプＭＡの対応する単位回路との間を
選択的に接続状態とする。

【００６２】ＹアドレスデコーダＹＤには、Ｙアドレス
ラッチＹＬを介して１０ビットのＹアドレス信号Ｙ００
〜Ｙ０９が供給され、クロック発生回路ＣＧから図示さ
れない内部制御信号ＹＧが供給される。Ｙアドレスデコ
ーダＹＤは、内部制御信号ＹＧのハイレベルを受けて選
択的に動作状態とされ、ＹアドレスラッチＹＬから供給
されるＹアドレス信号Ｙ００〜Ｙ０９をデコードして、
対応する前記ビット線選択信号ＹＳ０〜ＹＳｐを択一的
にハイレベルとする。

【００６３】相補共通データ線ＣＤ０＊〜ＣＤ１５＊
は、メインアンプＭＡに結合され、メインアンプＭＡ
は、データ入出力バッファＤＢに結合される。メインア
ンプＭＡは、相補共通データ線ＣＤ０＊〜ＣＤ１５＊に
対応して設けられる１６個の単位回路を含み、これらの
単位回路のそれぞれは、ライトアンプ及びリードアンプ
を含む。また、データ入出力バッファＤＢは、メインア
ンプＭＡの各単位回路に対応して設けられる１６個の単
位回路を含み、これらの単位回路のそれぞれは、入力バ
ッファ及び出力バッファを含む。データ入出力バッファ
ＤＢの各入力バッファの入力端子は、対応するデータバ
スＤＢ０〜ＤＢ１５にそれぞれ結合され、その出力端子
は、メインアンプＭＡの対応するライトアンプの入力端
子に結合される。また、データ入出力バッファＤＢの各
出力バッファの入力端子は、メインアンプＭＡの対応す
るリードアンプの出力端子にそれぞれ結合され、その出
力端子は、対応するデータバスＤＢ０〜ＤＢ１５に結合
される。メインアンプＭＡの各ライトアンプの出力端子
ならびに各リードアンプの入力端子は、対応する相補共
通データ線ＣＤ０＊〜ＣＤ１５＊にそれぞれ共通結合さ
れる。

【００６４】データ入出力バッファＤＢの各入力バッフ
ァは、単位強誘電体メモリＵＭ００が書き込みモードで
選択状態とされるとき、外部のアクセス装置からデータ
バスＤＢ０〜ＤＢ１５を介して入力される１６ビットの
書き込みデータを取り込み、メインアンプＭＡの対応す
るライトアンプに伝達する。このとき、メインアンプＭ
Ａの各ライトアンプは、図示されない内部制御信号ＷＣ
のハイレベルを受けて選択的に動作状態とされ、データ
入出力バッファＤＢの対応する入力バッファから伝達さ
れる書き込みデータを所定の相補書き込み信号とした
後、相補共通データ線ＣＤ０＊〜ＣＤ１５＊ならびにセ
ンスアンプＳＡを介してメモリアレイＡＲＹＬ又はＡＲ
ＹＲの選択された１６個の強誘電体メモリセルに書き込
む。

【００６５】一方、メインアンプＭＡの各リードアンプ
は、単位強誘電体メモリＵＭ００が読み出しモードで選
択状態とされるとき、メモリアレイＡＲＹＬ又はＡＲＹ
Ｒの選択された１６個の強誘電体メモリセルからセンス
アンプＳＡならびに相補共通データ線ＣＤ０＊〜ＣＤ１
５＊を介して出力される読み出し信号を増幅して、デー
タ入出力バッファＤＢの対応する出力バッファに伝達す
る。このとき、データ入出力バッファＤＢの各出力バッ
ファは、図示されない内部制御信号ＯＣのハイレベルを
受けて動作状態とされ、メインアンプＭＡの対応するリ
ードアンプから伝達される読み出し信号をデータバスＤ
Ｂ０〜ＤＢ１５に出力する。

【００６６】クロック発生回路ＣＧは、起動制御信号と
なる単位メモリ選択信号ＵＳ００，ライトイネーブル信
号ＷＥＢならびに出力イネーブル信号ＯＥＢをもとに上
記各種の内部制御信号等を選択的に形成し、各部に供給
する。

【００６７】ところで、メモリアレイＡＲＹＬ及びＡＲ
ＹＲを構成する強誘電体メモリセルは、強誘電体キャパ
シタＣｔの電極間に印加される電界と電極間にある強誘
電体の分極状態との関係において、図１３に太い実線で
示されるような情報保持特性を有する。すなわち、点Ａ
にある初期の強誘電体メモリセルは、強誘電体キャパシ
タＣｔの電極間に正方向の電界＋Ｅｐが印加されること
でその状態を点Ｂに移し、正方向の最大分極＋Ｐｐを生
じる。この分極は、電界の絶対値が小さくなることで徐
々に低下するが、電界がゼロとなる点Ｃにおいても所定
の残留分極を残す。一方、強誘電体メモリセルの分極状
態は、点Ｄを境に反転し、電界−Ｅｐが印加される点Ｅ
において逆方向の最大分極−Ｐｐを生じる。この分極
は、電界の絶対値が小さくなることで徐々に低下する
が、電界がゼロとなる点Ｆにおいても所定の残留分極を
残す。そして、点Ｇを境に正転し、上記点Ｂに戻る。

【００６８】単位強誘電体メモリＵＭ００では、前述の
ように、強誘電体メモリセルが対構成とされ、一対をも
って記憶データの１ビットに対応される。このため、各
対の強誘電体メモリセルは、特に制限されないが、対応
する相補ビット線の非反転信号線側に結合された強誘電
体メモリセルの分極状態が図１３の＋側にあり反転信号
線側に結合されたメモリセルの分極状態が−側にあると
き、論理“１”のデータを保持するものとされ、非反転
信号線側に結合された強誘電体メモリセルの分極状態が
−側にあり反転信号線側に結合されたメモリセルの分極
状態が＋側にあるとき、論理“０”のデータを保持する
ものとされる。

【００６９】一方、単位強誘電体メモリＵＭ００は、前
述のように、メモリアレイＡＲＹＬ及びＡＲＹＲを構成
する強誘電体キャパシタＣｔのプレートに供給されるプ
レート電圧ＶＰが中間電位ＨＶＣとされることで不揮発
モードとされ、プレート電圧ＶＰが接地電位ＶＳＳとさ
れることで揮発モードとされる。

【００７０】単位強誘電体メモリＵＭ００が不揮発モー
ドとされ、各強誘電体キャパシタＣｔのプレートに中間
電位ＨＶＣのプレート電圧ＶＰが供給されるとき、この
中間電位ＨＶＣが強誘電体キャパシタの電極間電圧を決
める基準電位つまり図１３の電界ゼロの状態に対応す
る。また、単位強誘電体メモリＵＭ００が揮発領域とさ
れ、各強誘電体キャパシタＣｔのプレートに接地電位Ｖ
ＳＳのプレート電圧ＶＰが供給されるときには、この接
地電位ＶＳＳが強誘電体キャパシタの電極間電圧を決め
る基準電位つまり図１３の電界ゼロの状態に対応する。

【００７１】単位強誘電体メモリＵＭ００が不揮発モー
ドの非選択状態とされるとき、メモリアレイＡＲＹＬ及
びＡＲＹＲのワード線ＷＬ０〜ＷＬｍ及びＷＬｃならび
にＷＲ０〜ＷＲｍ及びＷＲｃはすべてロウレベルの非選
択状態レベルとされ、強誘電体メモリセルのアドレス選
択ＭＯＳＦＥＴＱｔはすべてオフ状態とされる。このた
め、強誘電体メモリセルの強誘電体キャパシタＣｔの両
電極間には電界が印加されず、各強誘電体メモリセル
は、その分極状態が図１３の点Ｃ又は点Ｆのいずれにあ
るかによって論理“０”又は“１”のデータを保持する
ものとなる。このとき、メモリアレイＡＲＹＬ及びＡＲ
ＹＲを構成する相補ビット線ＢＬ０＊〜ＢＬｎ＊ならび
にＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線は、セン
スアンプＳＡの対応する単位回路に接続され、そのビッ
ト線プリチャージ回路によって例えば電源電圧ＶＣＣの
ようなハイレベルにプリチャージされる。

【００７２】単位強誘電体メモリＵＭ００が選択状態と
され、メモリアレイＡＲＹＬ又はＡＲＹＲのワード線Ｗ
Ｌ０〜ＷＬｍ又はＷＬｃあるいはＷＲ０〜ＷＲｍ又はＷ
Ｒｃが択一的に高電圧ＶＣＨのような選択レベルとされ
ると、この選択ワード線に結合されるｎ＋１対の強誘電
体メモリセルのアドレス選択ＭＯＳＦＥＴＱｔが一斉に
オン状態となる。このため、相補ビット線ＢＬ０＊〜Ｂ
Ｌｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転又は反転信
号線のプリチャージレベルつまり電源電圧ＶＣＣが、強
誘電体キャパシタＣｔの情報蓄積ノード側の電極に伝達
され、各対の強誘電体メモリセルの分極状態は、ともに
強制的に図１３の点Ｂに移行される。このとき、論理
“０”のデータを保持する強誘電体メモリセル対のうち
各相補ビット線の非反転信号線側に結合されるメモリセ
ルでは、点Ｆから点Ｂへの分極反転をともなうために比
較的多くの正電荷が移動し、対応する非反転信号線の電
位は比較的大きく低下する。しかし、各相補ビット線の
反転信号線側に結合されるメモリセルでは、分極反転を
ともなわない点Ｃから点Ｂへの移行であるため正電荷の
移動量は少なく、対応する反転信号線の電位低下も小さ
い。

【００７３】一方、論理“１”のデータを保持する強誘
電体メモリセル対のうち各相補ビット線の非反転信号線
側に結合されるメモリセルでは、分極反転をともなわな
い点Ｃから点Ｂへの移行であるため正電荷の移動量は少
なく、対応する非反転信号線の電位低下も小さい。しか
し、各相補ビット線の反転信号線側に結合されるメモリ
セルでは、点Ｆから点Ｂへの分極反転をともなうために
比較的多くの正電荷が移動し、対応する反転信号線の電
位は比較的大きく低下する。

【００７４】上記のような相補ビット線ＢＬ０＊〜ＢＬ
ｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号
線における微小な電位変化つまり微小読み出し信号は、
センスアンプＳＡの対応する単位増幅回路が動作状態と
されることによってそれぞれ増幅され、電源電圧ＶＣＣ
のハイレベル又は接地電位ＶＳＳのロウレベルの２値読
み出し信号とされる。このとき、論理“０”のデータを
保持する強誘電体メモリセル対のうち各相補ビット線の
反転信号線側に結合されるメモリセルならびに論理
“１”のデータを保持する強誘電体メモリセル対のうち
各相補ビット線の非反転信号線側に結合されるメモリセ
ルでは、そのまま点Ｂの分極状態にあるが、論理“０”
のデータを保持する強誘電体メモリセル対のうち各相補
ビット線の非反転信号線側に結合されるメモリセルなら
びに論理“１”のデータを保持する強誘電体メモリセル
対のうち各相補ビット線の反転信号線側に結合されるメ
モリセルでは、その分極状態が再度反転し、点Ｂから点
Ｅに移行する。

【００７５】次に、単位強誘電体メモリＵＭ００が不揮
発モードから揮発モードに切り換えられるとき、大規模
強誘電体メモリでは、プレート電圧ＶＰを接地電位ＶＳ
Ｓとして後述のデータ転写が行われ、単位強誘電体メモ
リＵＭ００のメモリアレイＡＲＹＬ及びＡＲＹＲを構成
する強誘電体メモリセルの分極状態は、強制的に図１３
の点Ｈ又は点Ｃに移行される。このとき、強誘電体キャ
パシタＣｔの電極間容量には、２値読み出し信号のハイ
レベルつまり電源電圧ＶＣＣに相当する電荷あるいはロ
ウレベルつまり接地電位ＶＳＳに相当する電荷が選択的
に蓄積される。これらの電荷は、時間の経過とともに、
アドレス選択ＭＯＳＦＥＴＱｔの寄生ダイオードを介し
て半導体基板側にリークするが、大規模強誘電体メモリ
のリフレッシュ動作が所定の周期で行われることにより
回復する。

【００７６】一方、強誘電体キャパシタＣｔの電極間容
量に蓄積された電荷は、単位強誘電体メモリＵＭ００で
揮発モードの読み出し動作が行われるとき、中間電位Ｈ
ＶＣにプリチャージされた各相補ビット線の非反転及び
反転信号線の電位をチャージシェアによりわずかに高く
又は低くし、いわゆる微小読み出し信号となる。そし
て、センスアンプＳＡの対応する単位増幅回路による増
幅動作が行われることで各強誘電体メモリセルに再書き
込みされ、そのレベルを回復する。

【００７７】これらのことから、単位強誘電体メモリＵ
Ｍ００が揮発モードとされる間における各強誘電体キャ
パシタＣｔの情報蓄積ノードは、例えばそれが論理
“１”のデータを保持するときほぼ電源電圧ＶＣＣに近
いハイレベルとされ、論理“０”のデータを保持すると
き接地電位ＶＳＳに近いロウレベルを保持する。したが
って、強誘電体メモリセルとしての分極状態は、強誘電
体キャパシタＣｔの情報蓄積ノードがハイレベルとされ
るとき、図１３の点Ｈにあり、強誘電体キャパシタＣｔ
の情報蓄積ノードがロウレベルとされるときは点Ｃにあ
る。

【００７８】なお、単位強誘電体メモリＵＭ００が揮発
モードとされる間、各強誘電体メモリセルの分極状態
は、データの書き換えを受けて図１３の点Ｈ及び点Ｃ間
を往復するが、その過程において強誘電体メモリセルは
分極反転を生じないため、強誘電体の膜劣化はなく、書
き込み回数が制限されることはない。

【００７９】図１４には、図１の大規模強誘電体メモリ
のメモリブロック間のデータ転写を説明するための一実
施例の概念図が示されている。同図をもとに、この実施
例の大規模強誘電体メモリのメモリブロック間データ転
写動作の概要について説明する。なお、図１では、メモ
リブロックＢ０の単位強誘電体メモリＵＭ００とメモリ
ブロックＢ１の単位強誘電体メモリＵＭ１０との間のデ
ータ転写を例に説明を進めるが、この大規模強誘電体メ
モリでは、図４で示したように、同時に４個つまり２組
のメモリブロック間で同様なデータ転写が行われる。

【００８０】図１４において、この実施例の大規模強誘
電体メモリのメモリブロック間におけるデータ転写は３
段階に分けて行われ、各段階ではワード線単位つまり１
６，３８４ビット単位のデータ転写が行われる。すなわ
ち、第１の段階では、図１４（１）に示されるように、
まずデータ転写の対象となる一方のメモリブロックＢ１
の例えば単位強誘電体メモリＵＭ１０のメモリアレイＡ
ＲＹＬのワード線ＷＬｙに関するｎ＋１ビットつまり１
６，３８４ビットの保持データが、メモリアレイＡＲＹ
Ｌの退避用ワード線ＷＬｃにパラレル転写される。この
とき、単位強誘電体メモリＵＭ１０では、メモリアレイ
ＡＲＹＬのワード線ＷＬｙが選択レベルとされた後、や
や遅れてセンスアンプＳＡが動作状態とされ、さらに少
し遅れて同じくメモリアレイＡＲＹＬのワード線ＷＬｙ
が非選択状態レベルとされる。また、センスアンプＳＡ
では、シェアド制御信号ＳＨＬを受ける左側のシェアド
ＭＯＳＦＥＴＮ８及びＮ９がオン状態とされる。

【００８１】これにより、まずワード線ＷＬｙが選択レ
ベルとされることで、この選択ワード線ＷＬｙに結合さ
れたｎ＋１個の強誘電体メモリセルの揮発モード又は不
揮発モードによる微小読み出し信号が、対応する相補ビ
ット線ＢＬ０＊〜ＢＬｎ＊に出力され、センスアンプＳ
Ａの対応する単位増幅回路に伝達される。これらの微小
読み出し信号は、センスアンプＳＡが動作状態とされる
ことで、対応する単位増幅回路によってハイレベル又は
ロウレベルの２値読み出し信号とされた後、退避用ワー
ド線ＷＬｃが選択レベルとされることで、この退避用ワ
ード線ＷＬｃに結合されたｎ＋１個のメモリセルにパラ
レルに書き込まれる。

【００８２】次に、第２の段階では、図１４（２）に示
されるように、データ転写の対象となる他方のメモリブ
ロックＢ０の例えば単位強誘電体メモリＵＭ００のメモ
リアレイＡＲＹＬのワード線ＷＬｘに関するｎ＋１ビッ
トの保持データが、データ退避を終えたメモリブロック
Ｂ１の単位強誘電体メモリＵＭ１０のメモリアレイＡＲ
ＹＬのワード線ＷＬｙに結合されたｎ＋１ビットの強誘
電体メモリセルにパラレル転写される。このとき、単位
強誘電体メモリＵＭ００では、メモリアレイＡＲＹＬの
ワード線ＷＬｘがハイレベルとされた後、やや遅れてセ
ンスアンプＳＡが動作状態とされる。また、少し遅れて
内部制御信号Ｓ０を受ける転写スイッチＭＯＳＦＥＴＮ
Ｃ及びＮＤがオン状態とされた後、単位強誘電体メモリ
ＵＭ１０のセンスアンプＳＡが動作状態とされる。単位
強誘電体メモリＵＭ００のセンスアンプＳＡでは、当初
シェアド制御信号ＳＨＬを受けるシェアドＭＯＳＦＥＴ
Ｎ８及びＮ９がオン状態とされ、センスアンプＳＡの増
幅動作終了後には、上記転写スイッチＭＯＳＦＥＴＮＣ
及びＮＤとともに、シェアド制御信号ＳＨＲを受けるシ
ェアドＭＯＳＦＥＴＮＡ及びＮＢがオン状態とされる。
また、単位強誘電体メモリＵＭ１０のセンスアンプＳＡ
では、これに合わせてシェアド制御信号ＳＨＬを受ける
シェアドＭＯＳＦＥＴＮ８及びＮ９がオン状態とされ
る。

【００８３】これにより、単位強誘電体メモリＵＭ００
では、まずワード線ＷＬｘが選択レベルとされること
で、この選択ワード線ＷＬｘに結合されたｎ＋１個の強
誘電体メモリセルの揮発モード又は不揮発モードによる
微小読み出し信号が、メモリアレイＡＲＹＬの対応する
相補ビット線ＢＬ０＊〜ＢＬｎ＊に出力され、センスア
ンプＳＡの対応する単位増幅回路に伝達される。これら
の微小読み出し信号は、センスアンプＳＡが動作状態と
されることで、対応する単位増幅回路によって増幅さ
れ、２値読み出し信号とされる。また、シェアドＭＯＳ
ＦＥＴＮＡ及びＮＢならびに転写スイッチＭＯＳＦＥＴ
ＮＣ及びＮＤがオン状態とされることで、メモリアレイ
ＡＲＹＲの相補ビット線ＢＲ０＊〜ＢＲｎ＊から単位強
誘電体メモリＵＭ１０のメモリアレイＡＲＹＬの相補ビ
ット線ＢＬ０＊〜ＢＬｎ＊を介してセンスアンプＳＡの
対応する単位増幅回路に伝達され、増幅された後、メモ
リアレイＡＲＹＬのワード線ＷＬｙが選択レベルとされ
ることで、この選択ワード線ＷＬｙに結合されたｎ＋１
個のメモリセルに書き込まれる。

【００８４】最後に、第３の段階では、図１４（３）に
示されるように、先にメモリブロックＢ１の単位強誘電
体メモリＵＭ１０のメモリアレイＡＲＹＬの退避用ワー
ド線ＷＬｃに退避されたデータが読み出され、メモリブ
ロックＢ０の単位強誘電体メモリＵＭ００のメモリアレ
イＡＲＹＬのワード線ＷＲｘに結合されたｎ＋１個の強
誘電体メモリセルにパラレル転写される。このとき、単
位強誘電体メモリＵＭ１０では、まず退避用ワード線Ｗ
Ｌｃが選択レベルとされた後、やや遅れてセンスアンプ
ＳＡが動作状態とされる。また、少し遅れて単位強誘電
体メモリＵＭ００の転写スイッチＭＯＳＦＥＴＮＣ及び
ＮＤ，シェアドＭＯＳＦＥＴＮ８及びＮ９ならびにＮＡ
及びＮＤがオン状態とされた後、センスアンプＳＡが動
作状態とされ、メモリアレイＡＲＹＬのワード線ＷＬｘ
が選択レベルとされる。

【００８５】これにより、まず退避用ワード線ＷＬｃの
選択レベルを受けて、この退避用ワード線ＷＬｃに結合
されたｎ＋１個の強誘電体メモリセルから退避データに
対応する微小読み出し信号が出力され、単位強誘電体メ
モリＵＭ１０のセンスアンプＳＡの対応する単位増幅回
路によって２値読み出し信号とされる。これらの２値読
み出し信号は、転写スイッチＭＯＳＦＥＴＮＣ及びＮＤ
ならびにシェアドＭＯＳＦＥＴＮＡ及びＮＢを介して単
位強誘電体メモリＵＭ００のセンスアンプＳＡに伝達さ
れ、各単位増幅回路の増幅作用によって２値読み出し信
号とする。そして、メモリアレイＡＲＹＬのワード線Ｗ
Ｌｘが選択レベルとされた時点で、シェアドＭＯＳＦＥ
ＴＮ８及びＮ９を介してこのワード線ＷＬｘに結合され
たｎ＋１個の強誘電体メモリセルにパラレル書き込みさ
れ、ワード線ＷＬｘ及びＷＬｙ間のデータ転写動作が終
了する。以下、単位強誘電体メモリＵＭ００及びＵＭ１
０間で他のワード線に関する一連のデータ転写動作が繰
り返され、これによってメモリブロックＢ０及びＢ１間
のデータ転写が終了する。

【００８６】なお、この実施例の大規模強誘電体メモリ
において、上記メモリブロック間のデータ転写は、前述
のように、ユーザに認識されることなく実行される。こ
のため、大規模強誘電体メモリのメモリ制御回路ＭＣ
は、メモリブロック間のデータ転写が繰り返される間、
ビジー信号ＢＳＹＢをロウレベルとし、大規模強誘電体
メモリに対する外部装置からのアクセスを禁止する。

【００８７】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）選択的に不揮発領域又は揮発領域として使用され
る複数の記憶領域を備える大規模強誘電体メモリ等にお
いて、不揮発領域又は揮発領域として使用される記憶領
域を、領域切り換え後の経過時間又はアクセス回数ある
いは強誘電体メモリセルの情報保持特性の劣化程度に応
じて順次切り換えシフトさせることで、大規模強誘電体
メモリ等の各記憶領域における強誘電体メモリセルの膜
疲労を平均化することができるという効果が得られる。 （２）上記（１）項により、大規模強誘電体メモリ等の
実質的な書き込み可能回数を多くすることができるとい
う効果が得られる。 （３）上記（１）項及び（２）項により、複数の記憶領
域を備える大規模強誘電体メモリ等の寿命つまり使用可
能期間を長くし、その信頼性を高めることができるとい
う効果が得られる。

【００８８】（３）上記（１）項及び（２）項におい
て、大規模強誘電体メモリ等に、領域切り換え後の経過
時間を計時するための分周カウンタ又は領域切り換え後
のアクセス回数を計数するためのアクセスカウンタある
いは強誘電体メモリセルの情報保持特性の劣化程度を判
定するためのダミーセル及びデータ比較回路を設けるこ
とで、ユーザに認識されることなく上記記憶領域の切り
換えシフト動作を行うことができるという効果が得られ
る。 （４）上記（１）項ないし（３）項において、大規模強
誘電体メモリ等に、領域切り換えに際して保持データを
ワード線単位で入れ換えるための手段を設けることで、
領域切り換えに際して必要なデータ転写を高速化し、ア
クセス装置の待ち時間を短縮することができるという効
果が得られる。

【００８９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、大規模強誘電体メモリは、任意数の
単位強誘電体メモリを備えることができるし、その記憶
容量も任意に設定できる。また、大規模強誘電体メモリ
は、×８ビット，×３２ビットあるいは×６４ビット
等、任意のビット構成を採りうるし、そのアドレス構成
も任意である。さらに、大規模強誘電体メモリのブロッ
ク構成や起動制御信号の名称及び組み合わせ等は、種々
の実施形態を採りうる。

【００９０】図２において、大規模強誘電体メモリが形
成される半導体基板ＣＨＩＰの形状ならびに各ブロック
の具体的配置は、この実施例による制約を受けない。図
３において、単位強誘電体メモリＵＭ００〜ＵＭ７７に
対するＸアドレス信号Ｘ００〜Ｘ１２ならびにＹアドレ
ス信号Ｙ００〜Ｙ１２の割り当ては、任意に設定でき
る。図４において、メモリブロックＢ０〜Ｂ３の領域切
り換え順序は、任意に設定できるし、単位強誘電体メモ
リＵＭ００〜ＵＭ７７のメモリブロックへの分割方法
も、種々の実施形態を採りうる。

【００９１】図５において、単位メモリ選択回路ＵＳの
ブロック構成は、この実施例による制約を受けない。図
６において、アドレス変換制御信号ＳＬ１１及びＳＬ１
２，相補内部Ｘアドレス信号ｘ１１＊及びｘ１２＊なら
びにプレート電圧制御信号ＶＰＣ０〜ＶＰＣ３の有効レ
ベルならびにその組み合わせは、種々の実施形態を採り
うる。図７〜図９において、アドレス変換制御回路ＡＣ
ＶＣの各実施例におけるブロック構成は、種々考えられ
よう。

【００９２】図１０において、単位強誘電体メモリＵＭ
００〜ＵＭ７７は、特にシェアドセンス方式を採ること
を必須条件とはしないし、そのビット構成も任意であ
る。図１１において、メモリアレイＡＲＹＬ及びＡＲＹ
Ｒは、例えば１セル・１トランジスタ型等、任意のアレ
イ構成を採りうるし、その具体的構成ならびにＭＯＳＦ
ＥＴの導電型等も種々の実施形態を採りうる。図１２に
おいて、プレート電圧発生回路ＶＰＣＧの構成は、この
実施例による制約を受けない。図１３において、強誘電
体メモリセルの情報保持特性は、標準的な一例であっ
て、例えば、強誘電体メモリセルが揮発領域にある場合
の特性曲線は、ヒステリシスなものであってよい。図１
４において、領域切り換えにともなうデータ転写の具体
的方法及び順序ならびに退避方法等は、この実施例によ
る制約を受けない。

【００９３】本実施例では、大規模強誘電体メモリに単
位メモリ選択回路ＵＳを設け、メモリブロックＢ０〜Ｂ
３の不揮発領域又は揮発領域への切り換えをユーザに知
られることなく自律的に行っているが、この領域切り換
えは、ユーザの指示により受動的に行うようにしてもよ
い。この場合、ユーザは、何らかの手段により領域切り
換えの時期を判定する必要があるとともに、領域切り換
えに際して各記憶領域の保持データを入れ換え又は無効
にするための手段を施す必要がある。

【００９４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である複数
の単位強誘電体メモリを同一半導体基板上に搭載した大
規模強誘電体メモリに適用した場合について説明した
が、それに限定されるものではなく、例えば、個別の半
導体基板上に形成された多数の単位強誘電体メモリを備
えるメモリボードやこのようなメモリボードを含むデジ
タルシステムにも適用できる。この発明は、少なくとも
揮発領域又は不揮発領域として選択的に使用される複数
の記憶領域を含む強誘電体メモリならびにこのような強
誘電体メモリを含む装置又はシステムに広く適用でき
る。

【００９５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、選択的に不揮発領域又は揮
発領域として使用される複数の記憶領域を備える大規模
強誘電体メモリ等において、不揮発領域又は揮発領域と
して使用される記憶領域を、領域切り換え後の経過時間
又はアクセス回数あるいは強誘電体メモリセルの情報保
持特性の劣化程度に応じて順次シフトさせ、大規模強誘
電体メモリ等に、経過時間を計時するための分周カウン
タ又はアクセス回数を計数するためのアクセスカウンタ
あるいは強誘電体メモリセルの情報保持特性の劣化程度
を判定するためのダミーセル及びデータ比較回路を設け
ることで、各記憶領域における強誘電体メモリセルの膜
疲労を平均化して、その実質的な書き込み可能回数を多
くすることができる。これにより、複数の記憶領域を備
える大規模強誘電体メモリ等の寿命つまり使用可能期間
を長くし、その信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用された大規模強誘電体メモリの
一実施例を示す部分的なブロック図である。

【図２】図１の大規模強誘電体メモリの一実施例を示す
基板配置図である。

【図３】図１の大規模強誘電体メモリの一実施例を示す
アドレス割当図である。

【図４】図１の大規模強誘電体メモリの一実施例を示す
記憶領域区分図である。

【図５】図１の大規模強誘電体メモリに含まれる単位メ
モリ選択回路の一実施例を示すブロック図である。

【図６】図５の単位メモリ選択回路に含まれるアドレス
変換回路の一実施例を示す動作条件図である。

【図７】図６のアドレス変換回路に含まれるアドレス変
換制御回路の第１の実施例を示すブロック図である。

【図８】図６のアドレス変換回路に含まれるアドレス変
換制御回路の第２の実施例を示すブロック図である。

【図９】図６のアドレス変換回路に含まれるアドレス変
換制御回路の第３の実施例を示すブロック図である。

【図１０】図１の大規模強誘電体メモリに含まれる単位
強誘電体メモリの一実施例を示すブロック図である。

【図１１】図１０の単位強誘電体メモリに含まれにメモ
リアレイ及び周辺部の一実施例を示す部分的な回路図で
ある。

【図１２】この発明に用いられるプレート電圧制御回路
の一実施例を示す回路図である。

【図１３】図１１のメモリアレイを構成する強誘電体メ
モリセルの一実施例を示す情報保持特性図である。

【図１４】図１の大規模強誘電体メモリにおけるメモリ
ブロック間のデータ転写を説明するための一実施例を示
す概念図である。

【符号の説明】

ＵＭ００〜ＵＭ７７……単位強誘電体メモリ、ＡＢ……
アドレスバッファ、ＭＣ……メモリコントローラ、ＵＳ
……単位メモリ選択回路、ＩＯ……データ入出力回路、
Ｄ０〜Ｄ１５……データ入出力用外部端子、Ａ００〜Ａ
２５……アドレス信号入力用外部端子（アドレス信
号）、ＭＥＮＢ……メモリイネーブル信号、Ｒ／ＷＢ…
…リードライト信号、ＢＳＹＢ……ビジー信号、ＤＢ０
〜ＤＢ１５……データバス、Ｘ００〜Ｘ１２……Ｘアド
レス信号、Ｙ００〜Ｙ１２……Ｙアドレス信号、ＵＳ０
０〜ＵＳ７７……単位メモリ選択信号、ＶＰＣ……プレ
ート電圧制御信号、ＳＥ，ＡＬ，ＩＣ，ＯＣ……内部制
御信号。ＣＨＩＰ……半導体基板、ＩＯＢ０〜ＩＯＢ３
……入出力部。Ｂ０〜Ｂ３……メモリブロック（物理的
メモリブロック）、ｂ０〜ｂ３……メモリブロック（論
理的メモリブロック）。ＡＣＶＣ……アドレス変換制御
回路、ＳＬ１１〜ＳＬ１２……アドレス変換制御信号、
ＡＣＶＣ……アドレス変換回路、ＳＤＥＣ……デコー
ダ、ＶＰＣＴ……プレート電圧制御回路、Ｘ１０Ｔ〜Ｘ
１２Ｔ……非反転Ｘアドレス信号、Ｘ１０Ｂ〜Ｘ１２Ｂ
……反転Ｘアドレス信号、ｘ１０Ｔ〜ｘ１２Ｔ……非反
転内部Ｘアドレス信号、ｘ１０Ｂ〜ｘ１２Ｂ……反転内
部Ｘアドレス信号、Ｙ１０Ｔ〜Ｙ１２Ｔ……非反転Ｙア
ドレス信号、Ｙ１０Ｂ〜Ｙ１２Ｂ……反転Ｙアドレス信
号。ＯＳＣ……発振回路、ＣＰ０……基本クロック信
号、ＤＣＴ１〜ＤＣＴ３……分周カウンタ、ＳＬＣＧ…
…変換制御信号生成回路。ＳＬＣＲ……変換制御レジス
タ、ＡＣＴＲ……アクセスカウンタ、ＡＣＭＰ……アク
セス回数比較回路、ＣＭ……一致検出信号。ＤＡＲＹ…
…ダミーセルアレイ、ＤＷＬ……ダミーワード線、ＤＢ
Ｌ＊……相補ダミービット線、Ｑｄ……ダミーセル用ア
ドレス選択ＭＯＳＦＥＴ、Ｃｄ……ダミーセル用強誘電
体キャパシタ、ＨＶＣ……中間電位、ＤＳＡ……ダミー
セル用センスアンプ、ＵＳ……ダミーセル用センスアン
プ単位回路、ＹＳＤ……ダミービット線選択信号、ＣＤ
Ｄ＊……相補ダミー共通データ線、ＴＤＰＧ……試験デ
ータパターン生成回路、ＴＷＤ……試験書き込みデー
タ、ＤＤＷＣ……ダミーセル書き込み回路、ＤＤＲＣ…
…ダミーセル読み出し回路、ＴＲＤ……試験読み出しデ
ータ、ＴＤＣＰ……試験データ比較回路。ＡＲＹＬ，Ａ
ＲＹＲ……メモリアレイ、ＶＰＣＧ……プレート電圧発
生回路、ＶＰ……プレート電圧、ＸＤＬ，ＸＤＲ……Ｘ
アドレスデコーダ、ＸＬ……Ｘアドレスラッチ、ＳＡ…
…センスアンプ、ＳＨＬ，ＳＨＲ……シェアド制御信
号、ＰＣ……プリチャージ制御信号、ＶＰＣ……プリチ
ャージ電圧、ＣＳＮ，ＣＳＰ……コモンソース線信号、
ＹＤ……Ｙアドレスデコーダ、ＹＬ……Ｙアドレスラッ
チ、ＣＤ０＊〜ＣＤ７＊……相補共通データ線、ＭＡ…
…メインアンプ、ＤＢ……データ入出力バッファ、ＶＰ
Ｃ……プリチャージ電圧、ＷＥＢ……ライトイネーブル
信号、ＯＥＢ……出力イネーブル信号。ＷＬ０〜ＷＬ
ｍ，ＷＬｃ，ＷＲ０〜ＷＲｍ，ＷＲｃ……ワード線、Ｂ
Ｌ０＊〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相補ビット
線、Ｑｔ，Ｑｂ……アドレス選択ＭＯＳＦＥＴ、Ｃｔ，
Ｃｂ……強誘電体キャパシタ、ＢＳ０＊〜ＢＳｎ＊……
センスアンプ相補入出力ノード、ＹＳ０〜ＹＳｎ……ビ
ット線選択信号。Ｐ１〜Ｐ３……ＰチャンネルＭＯＳＦ
ＥＴ、Ｎ１〜ＮＥ……ＮチャンネルＭＯＳＦＥＴ、ＶＣ
Ｃ……電源電圧、ＶＳＳ……接地電位。ＷＬｙ，ＷＲｘ
……ワード線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (7)

【特許請求の範囲】
1. 【請求項１】 不揮発領域又は揮発領域として選択的に
   使用される複数の記憶領域を具備し、 かつ上記不揮発領域又は揮発領域として使用される記憶
   領域が所定の条件で選択的に切り換えられることを特徴
   とする強誘電体メモリ。
2. 【請求項２】 請求項１において、 上記記憶領域は、そのメモリアレイを構成する強誘電体
   メモリセルのプレート電圧が第１又は第２の電位とされ
   ることで選択的に上記不揮発領域又は揮発領域として使
   用されるものであることを特徴とする強誘電体メモリ。
3. 【請求項３】 請求項１又は請求項２において、 上記記憶領域の不揮発領域から揮発領域あるいは揮発領
   域から不揮発領域への切り換えは、所定ビットのアドレ
   ス信号の非反転及び反転信号を入れ換えることにより実
   現されるものであることを特徴とする強誘電体メモリ。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記記憶領域の切り換えは、切り換え後の経過時間に応
   じて選択的に行われるものであって、 上記強誘電体メモリは、上記記憶領域の切り換えが行わ
   れてから所定の時間が経過したことを識別するための分
   周カウンタを具備するものであることを特徴とする強誘
   電体メモリ。
5. 【請求項５】 請求項１，請求項２又は請求項３におい
   て、 上記記憶領域の切り換えは、切り換え後のアクセス回数
   に応じて選択的に行われるものであって、 上記強誘電体メモリは、上記記憶領域の切り換えが行わ
   れた後のアクセス回数が所定値に達したことを識別する
   ためのアクセスカウンタを具備するものであることを特
   徴とする強誘電体メモリ。
6. 【請求項６】 請求項１，請求項２又は請求項３におい
   て、 上記記憶領域の切り換えは、強誘電体メモリセルの情報
   保持特性の劣化の程度に応じて選択的に行われるもので
   あって、 上記強誘電体メモリは、定常的に不揮発モードで使用さ
   れかつアクセスごとにその保持データが反転されるダミ
   ーセルと、 上記ダミーセルの読み出しデータが正常であるかどうか
   を判定するためのデータ比較回路とを具備するものであ
   ることを特徴とする強誘電体メモリ。
7. 【請求項７】 請求項４，請求項５又は請求項６におい
   て、 上記強誘電体メモリは、上記記憶領域の切り換えに際し
   て各記憶領域の保持データをワード線単位で入れ換える
   ための手段を具備するものであることを特徴とする強誘
   電体メモリ。