JPH08111087A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH08111087A JPH08111087A JP7206366A JP20636695A JPH08111087A JP H08111087 A JPH08111087 A JP H08111087A JP 7206366 A JP7206366 A JP 7206366A JP 20636695 A JP20636695 A JP 20636695A JP H08111087 A JPH08111087 A JP H08111087A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
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Abstract
(57)【要約】
【課題】 アクセスが行われたメモリデバイス１やメモ
リアレイ（メモリ部１８）のみをリコールし、アクセス
されないメモリデバイス１やメモリアレイは不揮発性記
憶にしておくことができるので、揮発性記憶データの維
持に必要なリフレッシュなどの電力消費の無駄をなくす
ことができる。 【解決手段】 アクセスが行われた不揮発性半導体記憶
装置のメモリデバイス１やメモリアレイのみをリコール
し、このリコール時にはデータを揮発性記憶している他
のメモリデバイス１やメモリアレイのストアを行う。
リアレイ（メモリ部１８）のみをリコールし、アクセス
されないメモリデバイス１やメモリアレイは不揮発性記
憶にしておくことができるので、揮発性記憶データの維
持に必要なリフレッシュなどの電力消費の無駄をなくす
ことができる。 【解決手段】 アクセスが行われた不揮発性半導体記憶
装置のメモリデバイス１やメモリアレイのみをリコール
し、このリコール時にはデータを揮発性記憶している他
のメモリデバイス１やメモリアレイのストアを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセル内に揮
発性記憶手段と不揮発性記憶手段とを併せ持つ不揮発性
半導体記憶装置に関する。
発性記憶手段と不揮発性記憶手段とを併せ持つ不揮発性
半導体記憶装置に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置（ＮＶＤ
ＲＡＭ[Non-Volatile Dynamic RandomAccess Memory]）
としては、主として、ＤＲＡＭ[Dynamic RAM]とＥＥＰ
ＲＯＭ[Electrically Erasable Programmable Read-Onl
y Memory]を組み合わせたものと、強誘電体を用いたも
のの２種類がある。
ＲＡＭ[Non-Volatile Dynamic RandomAccess Memory]）
としては、主として、ＤＲＡＭ[Dynamic RAM]とＥＥＰ
ＲＯＭ[Electrically Erasable Programmable Read-Onl
y Memory]を組み合わせたものと、強誘電体を用いたも
のの２種類がある。
【０００３】これらＤＲＡＭとＥＥＰＲＯＭを組み合わ
せた不揮発性半導体記憶装置については、"A 256k-bit
Non-Volatile PSRAM with Page Recall and Chip Stor
e", 1991年度 Sym. VLSI circuit Dig. Tech. Papers,
May,第91-92項、および、"Development of 256Kbit Non
-Volatile DRAM(NV-DRAM) Operating as a Pseudo-SRA
M", Sharp Technical Journal, No.49, pp.45-49, Jun
e, 1991に詳しい説明がある。
せた不揮発性半導体記憶装置については、"A 256k-bit
Non-Volatile PSRAM with Page Recall and Chip Stor
e", 1991年度 Sym. VLSI circuit Dig. Tech. Papers,
May,第91-92項、および、"Development of 256Kbit Non
-Volatile DRAM(NV-DRAM) Operating as a Pseudo-SRA
M", Sharp Technical Journal, No.49, pp.45-49, Jun
e, 1991に詳しい説明がある。
【０００４】この不揮発性半導体記憶装置は、通常動作
時には、ＤＲＡＭモードによって揮発性のメモリセルを
備えたＤＲＡＭに対してアクセスを行い、電源ＯＦＦの
直前、または任意の時に、ストアモードによってこのＤ
ＲＡＭ上のデータを不揮発性のメモリセルを備えたＥＥ
ＰＲＯＭに待避させるようになっている。したがって、
通常動作時には揮発性のＤＲＡＭに対して高速アクセス
が可能となり、しかも、電源ＯＦＦ時にはこのデータを
不揮発性のＥＥＰＲＯＭに記憶させ保持させることがで
きる。そして、不揮発性のＥＥＰＲＯＭに記憶されたデ
ータは、リコールモードによって再びＤＲＡＭに読み出
すことができる。
時には、ＤＲＡＭモードによって揮発性のメモリセルを
備えたＤＲＡＭに対してアクセスを行い、電源ＯＦＦの
直前、または任意の時に、ストアモードによってこのＤ
ＲＡＭ上のデータを不揮発性のメモリセルを備えたＥＥ
ＰＲＯＭに待避させるようになっている。したがって、
通常動作時には揮発性のＤＲＡＭに対して高速アクセス
が可能となり、しかも、電源ＯＦＦ時にはこのデータを
不揮発性のＥＥＰＲＯＭに記憶させ保持させることがで
きる。そして、不揮発性のＥＥＰＲＯＭに記憶されたデ
ータは、リコールモードによって再びＤＲＡＭに読み出
すことができる。
【０００５】一方、強誘電体を用いた不揮発性半導体記
憶装置については、下記の文献に記載がある。
憶装置については、下記の文献に記載がある。
【０００６】(1) "An Experimental 512-bit Nonvolati
le Memory with Ferroelectric Storage Cell" IEEE Jo
urnal of Solid State Circuits, vol.23, pp.1171-117
5, October,1988. (2) "A Ferroelectric DRAM Cell for High-Density NV
RAM's", IEEE ElectronDevice Lett.,vol.11, pp.454-4
56, October,1990. (3) 特開平４−４２４９８号「半導体記憶装置、半導体
記憶装置の読み出し方法、および半導体記憶装置の書き
込み方法」 文献（１）には、２トランジスタ ２キャパシタ／セル
方式（以下「２トランジスタ／セル方式」という）によ
り、常に分極反転を伴ったストア／リコールモードの動
作を行う不揮発性半導体記憶装置の記述がある。しか
し、強誘電体薄膜の分極反転回数は、現状では最大でも
１０12回〜１０13回に制限されるので、この不揮発性半
導体記憶装置では、１００ｎ秒のサイクル時間で１０年
間の連続動作に必要な１０15回〜１０16回の分極反転回
数を確保することができない。
le Memory with Ferroelectric Storage Cell" IEEE Jo
urnal of Solid State Circuits, vol.23, pp.1171-117
5, October,1988. (2) "A Ferroelectric DRAM Cell for High-Density NV
RAM's", IEEE ElectronDevice Lett.,vol.11, pp.454-4
56, October,1990. (3) 特開平４−４２４９８号「半導体記憶装置、半導体
記憶装置の読み出し方法、および半導体記憶装置の書き
込み方法」 文献（１）には、２トランジスタ ２キャパシタ／セル
方式（以下「２トランジスタ／セル方式」という）によ
り、常に分極反転を伴ったストア／リコールモードの動
作を行う不揮発性半導体記憶装置の記述がある。しか
し、強誘電体薄膜の分極反転回数は、現状では最大でも
１０12回〜１０13回に制限されるので、この不揮発性半
導体記憶装置では、１００ｎ秒のサイクル時間で１０年
間の連続動作に必要な１０15回〜１０16回の分極反転回
数を確保することができない。
【０００７】文献（２）では、分極反転を伴わない揮発
性（ＤＲＡＭ）モードと分極反転を伴う不揮発性（リコ
ール／ストア）モード時の強誘電体薄膜の劣化の相違に
ついて検討されている。そして、分極反転を伴わない揮
発性モードでは、分極反転を伴う不揮発性モードに比
べ、強誘電体薄膜の劣化が著しく少くなるという検討結
果が記述されている。
性（ＤＲＡＭ）モードと分極反転を伴う不揮発性（リコ
ール／ストア）モード時の強誘電体薄膜の劣化の相違に
ついて検討されている。そして、分極反転を伴わない揮
発性モードでは、分極反転を伴う不揮発性モードに比
べ、強誘電体薄膜の劣化が著しく少くなるという検討結
果が記述されている。
【０００８】文献（３）には、行アドレスで選択される
ワード線と列アドレスで選択されるプレート線とセンス
アンプから構成される不揮発性半導体記憶装置であっ
て、低消費電力および高速アクセスの特徴を有するもの
が記述されている。
ワード線と列アドレスで選択されるプレート線とセンス
アンプから構成される不揮発性半導体記憶装置であっ
て、低消費電力および高速アクセスの特徴を有するもの
が記述されている。
【０００９】上記強誘電体を用いた不揮発性半導体記憶
装置は、Ｙ１（最近開発された分極反転劣化の少ない強
誘電体セラミックスの通称であり成分は未公開であ
る），ＰＺＴ，ＰＬＺＴまたはＰｂＴｉＯ3などのペロ
ブスカイト型[perovskite type]の結晶構造を持った強
誘電体薄膜を介在した容量素子をメモリセルに使用して
いる。理想的な強誘電体薄膜は、分極反転劣化がなく、
残留分極と誘電率が大きいものであり、このような強誘
電体の開発が現在も盛んに行われている。この容量素子
に交流電圧を印加すると、容量素子に介在された強誘電
体の分極状態が図３４に示すようなヒステリシス特性を
示す。即ち、最初分極していないＡ点の状態の強誘電体
に正の電界を加えると分極状態はＢ点に移動するが、こ
の電界を取り去ったときにはＣ点までしか戻らず正の残
留分極を生じる。この残留分極は、負の抗電界を加えた
ときに消滅することになり、さらに負の電界を大きくす
ると分極状態が反転してＤ点に移動する。しかし、電界
を再度取り去ったときにはＥ点までしか戻らず今度は負
の残留分極を生じる。したがって、このように強誘電体
を分極反転させ正または負の残留分極を生じさせること
により、データを不揮発性として記憶させることができ
る。また、この容量素子は、正または負の電界を加える
か取り去るかの操作だけを行うと強誘電体の分極状態が
Ｂ点とＣ点またはＤ点とＥ点の間だけで移動するので分
極反転が起こらず、通常のＤＲＡＭと同様にデータを揮
発性として記憶させることもできる。このような不揮発
性半導体記憶装置は、ＤＲＡＭとＥＥＰＲＯＭを組み合
わせたものに比べメモリセルを構成する素子数を少なく
することができるので、セル面積を小さくして高集積化
が可能になるという利点がある。
装置は、Ｙ１（最近開発された分極反転劣化の少ない強
誘電体セラミックスの通称であり成分は未公開であ
る），ＰＺＴ，ＰＬＺＴまたはＰｂＴｉＯ3などのペロ
ブスカイト型[perovskite type]の結晶構造を持った強
誘電体薄膜を介在した容量素子をメモリセルに使用して
いる。理想的な強誘電体薄膜は、分極反転劣化がなく、
残留分極と誘電率が大きいものであり、このような強誘
電体の開発が現在も盛んに行われている。この容量素子
に交流電圧を印加すると、容量素子に介在された強誘電
体の分極状態が図３４に示すようなヒステリシス特性を
示す。即ち、最初分極していないＡ点の状態の強誘電体
に正の電界を加えると分極状態はＢ点に移動するが、こ
の電界を取り去ったときにはＣ点までしか戻らず正の残
留分極を生じる。この残留分極は、負の抗電界を加えた
ときに消滅することになり、さらに負の電界を大きくす
ると分極状態が反転してＤ点に移動する。しかし、電界
を再度取り去ったときにはＥ点までしか戻らず今度は負
の残留分極を生じる。したがって、このように強誘電体
を分極反転させ正または負の残留分極を生じさせること
により、データを不揮発性として記憶させることができ
る。また、この容量素子は、正または負の電界を加える
か取り去るかの操作だけを行うと強誘電体の分極状態が
Ｂ点とＣ点またはＤ点とＥ点の間だけで移動するので分
極反転が起こらず、通常のＤＲＡＭと同様にデータを揮
発性として記憶させることもできる。このような不揮発
性半導体記憶装置は、ＤＲＡＭとＥＥＰＲＯＭを組み合
わせたものに比べメモリセルを構成する素子数を少なく
することができるので、セル面積を小さくして高集積化
が可能になるという利点がある。
【００１０】ところで、上記ＤＲＡＭとＥＥＰＲＯＭを
組み合わせた不揮発性半導体記憶装置の構造と動作につ
いては広く知られており前記文献にも説明がある。この
構成の利点は、ＤＲＡＭとＥＥＰＲＯＭに別々のデータ
を保持させること、およびリコールに関しては回数に制
限がないことである。
組み合わせた不揮発性半導体記憶装置の構造と動作につ
いては広く知られており前記文献にも説明がある。この
構成の利点は、ＤＲＡＭとＥＥＰＲＯＭに別々のデータ
を保持させること、およびリコールに関しては回数に制
限がないことである。
【００１１】以下に、強誘電体を用いた不揮発性半導体
記憶装置の構造と動作について、プロセスのばらつきに
対して許容度の高い２トランジスタ／セル方式による場
合を例に挙げて具体的に説明する。
記憶装置の構造と動作について、プロセスのばらつきに
対して許容度の高い２トランジスタ／セル方式による場
合を例に挙げて具体的に説明する。
【００１２】この不揮発性半導体記憶装置は、図３５に
示すように、それぞれワード線デコーダ３１とプレート
線デコーダ３２とに接続された多数のワード線ＷＬとこ
れに対応する多数のプレート線ＰＴを有すると共に、１
対ごとにセンスアンプ３３に接続された多数のビット線
対ｂｉｔ，ｂｉｔバーを有している。ただし、図３５で
は、このビット線対ｂｉｔ，ｂｉｔバーとセンスアンプ
３３を１組のみ示している。
示すように、それぞれワード線デコーダ３１とプレート
線デコーダ３２とに接続された多数のワード線ＷＬとこ
れに対応する多数のプレート線ＰＴを有すると共に、１
対ごとにセンスアンプ３３に接続された多数のビット線
対ｂｉｔ，ｂｉｔバーを有している。ただし、図３５で
は、このビット線対ｂｉｔ，ｂｉｔバーとセンスアンプ
３３を１組のみ示している。
【００１３】上記ワード線ＷＬとこれに対応するプレー
ト線ＰＴがビット線対ｂｉｔ，ｂｉｔバーに交差する各
交差部には、それぞれメモリセル３４が配置されてい
る。ただし、図では１個のメモリセル３４のみを示して
いる。このメモリセル３４は、２個の容量素子Ｃ1，Ｃ2
と２個の選択トランジスタＱ1，Ｑ2によって構成されて
いる。容量素子Ｃ1，Ｃ2は、一方の端子がそれぞれ選択
トランジスタＱ1，Ｑ2を介してビット線対ｂｉｔ，ｂｉ
ｔバーに接続されると共に、他方の端子がプレート線Ｐ
Ｔに接続されている。また、選択トランジスタＱ1，Ｑ2
のゲートは、ワード線ＷＬに接続されている。
ト線ＰＴがビット線対ｂｉｔ，ｂｉｔバーに交差する各
交差部には、それぞれメモリセル３４が配置されてい
る。ただし、図では１個のメモリセル３４のみを示して
いる。このメモリセル３４は、２個の容量素子Ｃ1，Ｃ2
と２個の選択トランジスタＱ1，Ｑ2によって構成されて
いる。容量素子Ｃ1，Ｃ2は、一方の端子がそれぞれ選択
トランジスタＱ1，Ｑ2を介してビット線対ｂｉｔ，ｂｉ
ｔバーに接続されると共に、他方の端子がプレート線Ｐ
Ｔに接続されている。また、選択トランジスタＱ1，Ｑ2
のゲートは、ワード線ＷＬに接続されている。
【００１４】上記構成の不揮発性半導体記憶装置は、ア
ドレスバッファ３５に入力されたアドレスに基づいてワ
ード線デコーダ３１とプレート線デコーダ３２が１本の
ワード線ＷＬとプレート線ＰＴを選択し、制御信号入力
バッファ３６に入力された制御信号に基づくモードでメ
モリセル３４へのアクセスが行われる。即ち、揮発性と
して記憶されるデータのアクセスを行う揮発性モードで
は、揮発性モードタイミング制御回路３７に制御され、
不揮発性として記憶されているデータの読み出しと再書
き込みを行うリコールモードでは、リコールモードタイ
ミング制御回路３８に制御され、データを不揮発性とし
て記憶するための書き込みを行うストアモードでは、ス
トアモードタイミング制御回路３９に制御されてアクセ
ス動作が行われる。また、アクセスされるデータは、デ
ータＩ／Ｏインターフェイス４０を介して外部と入出力
が行われる。
ドレスバッファ３５に入力されたアドレスに基づいてワ
ード線デコーダ３１とプレート線デコーダ３２が１本の
ワード線ＷＬとプレート線ＰＴを選択し、制御信号入力
バッファ３６に入力された制御信号に基づくモードでメ
モリセル３４へのアクセスが行われる。即ち、揮発性と
して記憶されるデータのアクセスを行う揮発性モードで
は、揮発性モードタイミング制御回路３７に制御され、
不揮発性として記憶されているデータの読み出しと再書
き込みを行うリコールモードでは、リコールモードタイ
ミング制御回路３８に制御され、データを不揮発性とし
て記憶するための書き込みを行うストアモードでは、ス
トアモードタイミング制御回路３９に制御されてアクセ
ス動作が行われる。また、アクセスされるデータは、デ
ータＩ／Ｏインターフェイス４０を介して外部と入出力
が行われる。
【００１５】上記ストアモードタイミング制御回路３９
でのストアモードによるデータの書き込み動作を図３７
および図３８に基づいて詳細に説明する。例えばデータ
“０”の書き込みを行う場合には、図３７に示すよう
に、ビット線ｂｉｔに０Ｖ，ビット線ｂｉｔバーに５Ｖ
（電源電圧ＶCC）の電圧を印加すると共にワード線ＷＬ
をアクティブにした状態で、プレート線ＰＴに０Ｖ→５
Ｖ→０Ｖと変化する電圧パルスを印加する。すると、一
方の容量素子Ｃ1の強誘電体は、分極状態を図３４のＣ
点またはＥ点からＢ点→Ｃ点というように変化させ、他
方の容量素子Ｃ2の強誘電体は、分極状態をＤ点→Ｅ点
→Ｄ点というように変化させる。したがって、この後電
圧を取り去ってもこれらの容量素子Ｃ1，Ｃ2の強誘電体
には、それぞれＣ点とＥ点の残留分極が生じ、これによ
って“０”のデータが不揮発性として記憶される。
でのストアモードによるデータの書き込み動作を図３７
および図３８に基づいて詳細に説明する。例えばデータ
“０”の書き込みを行う場合には、図３７に示すよう
に、ビット線ｂｉｔに０Ｖ，ビット線ｂｉｔバーに５Ｖ
（電源電圧ＶCC）の電圧を印加すると共にワード線ＷＬ
をアクティブにした状態で、プレート線ＰＴに０Ｖ→５
Ｖ→０Ｖと変化する電圧パルスを印加する。すると、一
方の容量素子Ｃ1の強誘電体は、分極状態を図３４のＣ
点またはＥ点からＢ点→Ｃ点というように変化させ、他
方の容量素子Ｃ2の強誘電体は、分極状態をＤ点→Ｅ点
→Ｄ点というように変化させる。したがって、この後電
圧を取り去ってもこれらの容量素子Ｃ1，Ｃ2の強誘電体
には、それぞれＣ点とＥ点の残留分極が生じ、これによ
って“０”のデータが不揮発性として記憶される。
【００１６】また、“１”のデータの書き込みを行う場
合には、図３８に示すように、ビット線対ｂｉｔ，ｂｉ
ｔバーに上記とは逆の５Ｖと０Ｖの電圧を印加する。そ
して、以降同様の手順でワード線ＷＬをアクティブにし
プレート線ＰＴに電圧パルスを印加すると、容量素子Ｃ
1，Ｃ2の強誘電体にそれぞれ上記とは逆のＥ点とＣ点の
残留分極が生じ、これによって“１”のデータが不揮発
性として記憶される。
合には、図３８に示すように、ビット線対ｂｉｔ，ｂｉ
ｔバーに上記とは逆の５Ｖと０Ｖの電圧を印加する。そ
して、以降同様の手順でワード線ＷＬをアクティブにし
プレート線ＰＴに電圧パルスを印加すると、容量素子Ｃ
1，Ｃ2の強誘電体にそれぞれ上記とは逆のＥ点とＣ点の
残留分極が生じ、これによって“１”のデータが不揮発
性として記憶される。
【００１７】次に、上記リコールモードタイミング制御
回路３８でのリコールモードによるデータの読み出し動
作を図３９に基づいて詳細に説明する。この場合には、
ビット線対ｂｉｔ，ｂｉｔバーを０Ｖの電位にプリチャ
ージした後に開放状態にする。そして、ワード線ＷＬを
アクティブにし、プレート線ＰＴの電圧を０Ｖ→５Ｖに
変化させると、例えば“０”のデータが記憶されている
ときには、一方の容量素子Ｃ1の強誘電体の分極状態が
図３４のＣ点→Ｂ点に変化し、他方の容量素子Ｃ2の強
誘電体の分極状態がＥ点→Ｂ点に変化する。すると、他
方の容量素子Ｃ2の強誘電体の場合には分極状態が反転
されるので、これに接続されるビット線ｂｉｔバーの電
位がビット線ｂｉｔの電位に比べ数百ｍＶ程度高くな
る。したがって、これらビット線対ｂｉｔ，ｂｉｔバー
の電位差をセンスアンプ３３によってセンスすれば、不
揮発性として記憶されたデータを読み出すことができ
る。ただし、この場合には、容量素子Ｃ1，Ｃ2の強誘電
体の分極状態は共にＢ点に移動するので、不揮発性とし
て記憶していたデータは失われ破壊読み出しが行われる
ことになる。したがって、このリコールモードでは、セ
ンスアンプ３３によってビット線対ｂｉｔ，ｂｉｔバー
が０Ｖと５Ｖの電位に確定された後に、上記ストアモー
ドの場合と同様の手順でプレート線ＰＴに０Ｖ→５Ｖ→
０Ｖと変化する電圧パルスを印加することにより読み出
したデータを不揮発性として記憶させ再書き込みを行う
こともできる。また、この後にプレート線ＰＴを例えば
０Ｖに維持しておけば、ビット線対ｂｉｔ，ｂｉｔバー
の確定された電位がメモリセル３４の電極に電荷として
蓄積され、後述するＤＲＡＭモードによる記憶も行われ
る。
回路３８でのリコールモードによるデータの読み出し動
作を図３９に基づいて詳細に説明する。この場合には、
ビット線対ｂｉｔ，ｂｉｔバーを０Ｖの電位にプリチャ
ージした後に開放状態にする。そして、ワード線ＷＬを
アクティブにし、プレート線ＰＴの電圧を０Ｖ→５Ｖに
変化させると、例えば“０”のデータが記憶されている
ときには、一方の容量素子Ｃ1の強誘電体の分極状態が
図３４のＣ点→Ｂ点に変化し、他方の容量素子Ｃ2の強
誘電体の分極状態がＥ点→Ｂ点に変化する。すると、他
方の容量素子Ｃ2の強誘電体の場合には分極状態が反転
されるので、これに接続されるビット線ｂｉｔバーの電
位がビット線ｂｉｔの電位に比べ数百ｍＶ程度高くな
る。したがって、これらビット線対ｂｉｔ，ｂｉｔバー
の電位差をセンスアンプ３３によってセンスすれば、不
揮発性として記憶されたデータを読み出すことができ
る。ただし、この場合には、容量素子Ｃ1，Ｃ2の強誘電
体の分極状態は共にＢ点に移動するので、不揮発性とし
て記憶していたデータは失われ破壊読み出しが行われる
ことになる。したがって、このリコールモードでは、セ
ンスアンプ３３によってビット線対ｂｉｔ，ｂｉｔバー
が０Ｖと５Ｖの電位に確定された後に、上記ストアモー
ドの場合と同様の手順でプレート線ＰＴに０Ｖ→５Ｖ→
０Ｖと変化する電圧パルスを印加することにより読み出
したデータを不揮発性として記憶させ再書き込みを行う
こともできる。また、この後にプレート線ＰＴを例えば
０Ｖに維持しておけば、ビット線対ｂｉｔ，ｂｉｔバー
の確定された電位がメモリセル３４の電極に電荷として
蓄積され、後述するＤＲＡＭモードによる記憶も行われ
る。
【００１８】なお、このリコールモードでビット線対ｂ
ｉｔ，ｂｉｔバーに生じる電位差は、残留分極に比例し
ビット線容量に反比例するので、残留分極が大きくビッ
ト線容量が小さいほど大きな電位差が得られセンスアン
プ３３による検出が容易になることが分かる。
ｉｔ，ｂｉｔバーに生じる電位差は、残留分極に比例し
ビット線容量に反比例するので、残留分極が大きくビッ
ト線容量が小さいほど大きな電位差が得られセンスアン
プ３３による検出が容易になることが分かる。
【００１９】上記揮発性モードタイミング制御回路３７
でのＤＲＡＭモードによるアクセスは、プレート線ＰＴ
に０Ｖまたは５Ｖを印加した状態で通常のＤＲＡＭと同
様の手順によって行われる。すると、容量素子Ｃ1，Ｃ2
における強誘電体の分極状態が図３４のＤ点とＥ点との
間またはＢ点とＣ点との間だけで移動し分極反転を伴わ
ないので、通常のＤＲＡＭと同様に容量素子Ｃ1，Ｃ2に
蓄積された電荷のみによって揮発性記憶されたデータの
読み出しと書き込みを行うことができる。ただし、この
場合には、リフレッシュを行うことによって揮発性記憶
されたデータを維持する必要がある。
でのＤＲＡＭモードによるアクセスは、プレート線ＰＴ
に０Ｖまたは５Ｖを印加した状態で通常のＤＲＡＭと同
様の手順によって行われる。すると、容量素子Ｃ1，Ｃ2
における強誘電体の分極状態が図３４のＤ点とＥ点との
間またはＢ点とＣ点との間だけで移動し分極反転を伴わ
ないので、通常のＤＲＡＭと同様に容量素子Ｃ1，Ｃ2に
蓄積された電荷のみによって揮発性記憶されたデータの
読み出しと書き込みを行うことができる。ただし、この
場合には、リフレッシュを行うことによって揮発性記憶
されたデータを維持する必要がある。
【００２０】なお、ここでは２トランジスタ／セル方式
による強誘電体を用いた不揮発性半導体記憶装置につい
て説明したが、例えば特願平４−３２４５０６号に述べ
られているような高集積化に適した１トランジスタ １
キャパシタ／セル方式（以下、「１トランジスタ／セル
方式」という）による強誘電体を用いた不揮発性半導体
記憶装置についてもほぼ同様である。このような１トラ
ンジスタ／セル方式を用いたメモリセル３４の一例を図
３６に示す。この場合、センスアンプ３３は、ビット線
ｂｉｔの電位をビット線ｂｉｔバーの基準電位Ｖrefと
比較し、基準電位Ｖrefよりも大きい場合に“１”のデ
ータを読み出し、逆の場合に“０”のデータを読み出
す。
による強誘電体を用いた不揮発性半導体記憶装置につい
て説明したが、例えば特願平４−３２４５０６号に述べ
られているような高集積化に適した１トランジスタ １
キャパシタ／セル方式（以下、「１トランジスタ／セル
方式」という）による強誘電体を用いた不揮発性半導体
記憶装置についてもほぼ同様である。このような１トラ
ンジスタ／セル方式を用いたメモリセル３４の一例を図
３６に示す。この場合、センスアンプ３３は、ビット線
ｂｉｔの電位をビット線ｂｉｔバーの基準電位Ｖrefと
比較し、基準電位Ｖrefよりも大きい場合に“１”のデ
ータを読み出し、逆の場合に“０”のデータを読み出
す。
【００２１】また、通常のＤＲＡＭのようにアドレスを
マルチプレクスし行アドレスストローブ信号ＲＡＳバー
と列アドレスストローブ信号ＣＡＳバーを用いる場合に
もついてもほぼ同様である。このようにアドレスをマル
チプレクスする利点は、アドレス端子の数を減らし基板
実装密度を向上させ得ることである。
マルチプレクスし行アドレスストローブ信号ＲＡＳバー
と列アドレスストローブ信号ＣＡＳバーを用いる場合に
もついてもほぼ同様である。このようにアドレスをマル
チプレクスする利点は、アドレス端子の数を減らし基板
実装密度を向上させ得ることである。
【００２２】図４０に上記不揮発性半導体記憶装置を用
いた従来の構成を示す。この不揮発性半導体記憶装置の
各メモリデバイス４１には、外部の制御回路やＭＰＵ[M
icroProcessor Unit]などからアドレスバスを介して送
られて来るアドレスが入力されると共に、データバスを
介してデータの入出力が行われるようになっている。ま
た、制御信号として、不揮発性イネーブル信号ＮＥバ
ー，チップイネーブル信号ＣＥバー，出力イネーブル信
号ＯＥバー，リフレッシュ信号ＲＦＳＨバーおよび書込
イネーブル信号ＷＥバーが入力されると共に、電源ＶCC
が供給されるようになっている。
いた従来の構成を示す。この不揮発性半導体記憶装置の
各メモリデバイス４１には、外部の制御回路やＭＰＵ[M
icroProcessor Unit]などからアドレスバスを介して送
られて来るアドレスが入力されると共に、データバスを
介してデータの入出力が行われるようになっている。ま
た、制御信号として、不揮発性イネーブル信号ＮＥバ
ー，チップイネーブル信号ＣＥバー，出力イネーブル信
号ＯＥバー，リフレッシュ信号ＲＦＳＨバーおよび書込
イネーブル信号ＷＥバーが入力されると共に、電源ＶCC
が供給されるようになっている。
【００２３】上記不揮発性半導体記憶装置は、図４１に
示すように、電源ＯＮ時にまず不揮発性イネーブル信号
ＮＥバーをＬレベルにすると共に、出力イネーブル信号
ＯＥバーを繰り返しＬレベルとすることにより、全ての
メモリデバイス４１をセルフリコールして、不揮発性記
憶されていたデータを揮発性記憶に移行させる。そし
て、その後はＤＲＡＭとして揮発性モードによる高速の
読み出しおよび書き込みのアクセスを行うと共にリフレ
ッシュを実行する。また、電源ＯＦＦの直前またはその
他必要な場合に、不揮発性イネーブル信号ＮＥバーをＬ
レベルにすると共に、書込イネーブル信号ＷＥバーをＬ
レベルとすることにより、全てのメモリデバイス４１を
セルフストアして、揮発性記憶されていたデータを不揮
発性記憶とする。これらのセルフリコールとセルフスト
アは、分極反転回数が許す限り多く繰り返すことによ
り、記憶データの揮発性または不揮発性への移行を確実
にすることができる。
示すように、電源ＯＮ時にまず不揮発性イネーブル信号
ＮＥバーをＬレベルにすると共に、出力イネーブル信号
ＯＥバーを繰り返しＬレベルとすることにより、全ての
メモリデバイス４１をセルフリコールして、不揮発性記
憶されていたデータを揮発性記憶に移行させる。そし
て、その後はＤＲＡＭとして揮発性モードによる高速の
読み出しおよび書き込みのアクセスを行うと共にリフレ
ッシュを実行する。また、電源ＯＦＦの直前またはその
他必要な場合に、不揮発性イネーブル信号ＮＥバーをＬ
レベルにすると共に、書込イネーブル信号ＷＥバーをＬ
レベルとすることにより、全てのメモリデバイス４１を
セルフストアして、揮発性記憶されていたデータを不揮
発性記憶とする。これらのセルフリコールとセルフスト
アは、分極反転回数が許す限り多く繰り返すことによ
り、記憶データの揮発性または不揮発性への移行を確実
にすることができる。
【００２４】なお、上記セルフリコールやセルフストア
を行うための回路構成については、特願平５−２６２６
４８号および特願平６−８７９５号に詳細な説明があ
る。
を行うための回路構成については、特願平５−２６２６
４８号および特願平６−８７９５号に詳細な説明があ
る。
【００２５】また、従来の擬似ＳＲＡＭ[Static RAM]で
は、外部制御信号に同期したリフレッシュをオートリフ
レッシュと称し、外部制御信号に同期しないリフレッシ
ュをセルフリフレッシュと称している。そして、不揮発
性半導体記憶装置についても、同様にオートリコールと
セルフリコールおよびオートストアとセルフストアとを
使い分ける場合がある。ただし、以下の説明でセルフリ
コールおよびセルフストアという場合には、オートリコ
ールおよびオートストアも含むものとする。
は、外部制御信号に同期したリフレッシュをオートリフ
レッシュと称し、外部制御信号に同期しないリフレッシ
ュをセルフリフレッシュと称している。そして、不揮発
性半導体記憶装置についても、同様にオートリコールと
セルフリコールおよびオートストアとセルフストアとを
使い分ける場合がある。ただし、以下の説明でセルフリ
コールおよびセルフストアという場合には、オートリコ
ールおよびオートストアも含むものとする。
【００２６】
【発明が解決しようとする課題】ところで、上記両方式
の不揮発性半導体記憶装置は、データを不揮発性として
記憶させるストアモードとこのデータを読み出すリコー
ルモードのみで動作させることも可能である。
の不揮発性半導体記憶装置は、データを不揮発性として
記憶させるストアモードとこのデータを読み出すリコー
ルモードのみで動作させることも可能である。
【００２７】しかしながら、ＤＲＡＭとＥＥＰＲＯＭを
組み合わせた不揮発性半導体記憶装置の場合には、ＥＥ
ＰＲＯＭの書き換え回数が約１０万回に制限されるの
で、頻繁に書き換えを行うと直に寿命が尽きてしまう。
一方、強誘電体を用いた不揮発性半導体記憶装置の場合
にも、メモリセル３４の容量素子Ｃ1，Ｃ2に用いられる
強誘電体が分極反転の可能な回数に限度があり、リコー
ル／ストア動作は１０8回〜１０12回程度までに制限さ
れるので、約１０ＭHzのサイクル周期で連続アクセスを
行うと、数日でメモリセル３４の寿命が尽きることにな
る。
組み合わせた不揮発性半導体記憶装置の場合には、ＥＥ
ＰＲＯＭの書き換え回数が約１０万回に制限されるの
で、頻繁に書き換えを行うと直に寿命が尽きてしまう。
一方、強誘電体を用いた不揮発性半導体記憶装置の場合
にも、メモリセル３４の容量素子Ｃ1，Ｃ2に用いられる
強誘電体が分極反転の可能な回数に限度があり、リコー
ル／ストア動作は１０8回〜１０12回程度までに制限さ
れるので、約１０ＭHzのサイクル周期で連続アクセスを
行うと、数日でメモリセル３４の寿命が尽きることにな
る。
【００２８】このため、ＤＲＡＭとＥＥＰＲＯＭ（ただ
し、以下の説明ではＥＥＰＲＯＭは、ＭＦＳＴ構造［Me
tal-Ferroeletric-Semiconductor-Transistor］のデバ
イスを含むものとする）を組み合わせた不揮発性半導体
記憶装置の場合には、上記のように、通常動作時には揮
発性モードによってＤＲＡＭに対してのみアクセスを行
い、電源ＯＦＦの直前または不揮発性記憶が必要な場合
にのみストアモードによってＤＲＡＭ上のデータをＥＥ
ＰＲＯＭに待避させると共に、次の電源ＯＮ時にリコー
ルモードによってこのデータを再びＤＲＡＭに読み出す
ようにして、ＥＥＰＲＯＭの書き換え回数が増加しない
ようにしている。一方、強誘電体を用いた不揮発性半導
体記憶装置の場合には、通常動作時には揮発性モードに
よる分極反転を伴わないアクセスを行い、電源ＯＦＦ時
にのみストアモードによってメモリセル３４のデータを
不揮発性として記憶させると共に、次の電源ＯＮ後の最
初の読み出し時にのみリコールモードによってこのデー
タを呼び出すようにして、分極反転を伴うアクセス回数
をできるだけ少なくするようにしている。また、リコー
ル／ストアモードによるアクセスは、プレート線電位を
上下変化させる必要があるので、このような揮発性モー
ドを用いた場合には、低消費電力および高速アクセスと
なる利点もある。
し、以下の説明ではＥＥＰＲＯＭは、ＭＦＳＴ構造［Me
tal-Ferroeletric-Semiconductor-Transistor］のデバ
イスを含むものとする）を組み合わせた不揮発性半導体
記憶装置の場合には、上記のように、通常動作時には揮
発性モードによってＤＲＡＭに対してのみアクセスを行
い、電源ＯＦＦの直前または不揮発性記憶が必要な場合
にのみストアモードによってＤＲＡＭ上のデータをＥＥ
ＰＲＯＭに待避させると共に、次の電源ＯＮ時にリコー
ルモードによってこのデータを再びＤＲＡＭに読み出す
ようにして、ＥＥＰＲＯＭの書き換え回数が増加しない
ようにしている。一方、強誘電体を用いた不揮発性半導
体記憶装置の場合には、通常動作時には揮発性モードに
よる分極反転を伴わないアクセスを行い、電源ＯＦＦ時
にのみストアモードによってメモリセル３４のデータを
不揮発性として記憶させると共に、次の電源ＯＮ後の最
初の読み出し時にのみリコールモードによってこのデー
タを呼び出すようにして、分極反転を伴うアクセス回数
をできるだけ少なくするようにしている。また、リコー
ル／ストアモードによるアクセスは、プレート線電位を
上下変化させる必要があるので、このような揮発性モー
ドを用いた場合には、低消費電力および高速アクセスと
なる利点もある。
【００２９】そして、これらの不揮発性半導体記憶装置
は、外部から入力される制御信号（不揮発性イネーブル
信号ＮＥバー，チップイネーブル信号ＣＥバー，出力イ
ネーブル信号ＯＥバー，書込イネーブルＷＥバーおよび
リフレッシュ信号ＲＦＳＨバー、またはアドレスをマル
チプレクスする場合には、行アドレスストローブ信号Ｒ
ＡＳバー，列アドレスストローブ信号ＣＡＳバー，出力
イネーブル信号ＯＥバーおよび書込イネーブルＷＥバー
など）の組み合わせを変化させることにより、上記スト
アモードおよびリコールモード並びに揮発性モードによ
る書き込み若しくは読み出しまたはリフレッシュを行っ
ていた。即ち、例えばリコールモードは、不揮発性イネ
ーブル信号ＮＥバーと出力イネーブル信号ＯＥバーをＬ
レベルとし、ストアモードは、不揮発性イネーブル信号
ＮＥバーと書込イネーブル信号ＷＥバーをＬレベルと
し、揮発性モードの読み出しはチップイネーブル信号Ｃ
Ｅバーと出力イネーブル信号ＯＥバーをＬレベルとし、
書き込みはチップイネーブル信号ＣＥバーと書込イネー
ブル信号ＷＥバーをＬレベルとする。
は、外部から入力される制御信号（不揮発性イネーブル
信号ＮＥバー，チップイネーブル信号ＣＥバー，出力イ
ネーブル信号ＯＥバー，書込イネーブルＷＥバーおよび
リフレッシュ信号ＲＦＳＨバー、またはアドレスをマル
チプレクスする場合には、行アドレスストローブ信号Ｒ
ＡＳバー，列アドレスストローブ信号ＣＡＳバー，出力
イネーブル信号ＯＥバーおよび書込イネーブルＷＥバー
など）の組み合わせを変化させることにより、上記スト
アモードおよびリコールモード並びに揮発性モードによ
る書き込み若しくは読み出しまたはリフレッシュを行っ
ていた。即ち、例えばリコールモードは、不揮発性イネ
ーブル信号ＮＥバーと出力イネーブル信号ＯＥバーをＬ
レベルとし、ストアモードは、不揮発性イネーブル信号
ＮＥバーと書込イネーブル信号ＷＥバーをＬレベルと
し、揮発性モードの読み出しはチップイネーブル信号Ｃ
Ｅバーと出力イネーブル信号ＯＥバーをＬレベルとし、
書き込みはチップイネーブル信号ＣＥバーと書込イネー
ブル信号ＷＥバーをＬレベルとする。
【００３０】ただし、リフレッシュ動作については、通
常のＤＲＡＭについて用いられる擬似ＳＲＡＭのセルフ
リフレッシュ機能を設けておけば、揮発性モード時に自
動的にリフレッシュ動作を行わせることができるように
なる。このセルフリフレッシュ機能は、例えばリフレッ
シュ信号ＲＦＳＨバーをＬレベルにし、または列アドレ
スストローブ信号ＣＡＳバーを行アドレスストローブ信
号ＲＡＳバーよりも先にＬレベルにすることにより、ク
ロック信号に基づいて内部のアドレスカウンタがアドレ
スを自動生成し各メモリセルのリフレッシュ動作を順次
行わせるようにしたものであり、これによってメモリデ
バイスの周辺回路構成を単純化したりリフレッシュ動作
の制御を簡素化することができる。
常のＤＲＡＭについて用いられる擬似ＳＲＡＭのセルフ
リフレッシュ機能を設けておけば、揮発性モード時に自
動的にリフレッシュ動作を行わせることができるように
なる。このセルフリフレッシュ機能は、例えばリフレッ
シュ信号ＲＦＳＨバーをＬレベルにし、または列アドレ
スストローブ信号ＣＡＳバーを行アドレスストローブ信
号ＲＡＳバーよりも先にＬレベルにすることにより、ク
ロック信号に基づいて内部のアドレスカウンタがアドレ
スを自動生成し各メモリセルのリフレッシュ動作を順次
行わせるようにしたものであり、これによってメモリデ
バイスの周辺回路構成を単純化したりリフレッシュ動作
の制御を簡素化することができる。
【００３１】本発明は、上記不揮発性半導体記憶装置の
省電力化と使い勝手の問題と大容量化に伴う問題を解決
すべくなされたものである。これらの各問題について以
下に詳細に説明する。
省電力化と使い勝手の問題と大容量化に伴う問題を解決
すべくなされたものである。これらの各問題について以
下に詳細に説明する。
【００３２】従来の不揮発性半導体記憶装置は、図４０
および図４１に示したように、電源ＯＮ後に（場合によ
っては不揮発性イネーブル信号ＮＥバーなどを用いて）
全てのメモリデバイス４１のセルフリコールを行い記憶
データを揮発性のＤＲＡＭ上に移行させていた。したが
って、これらの記憶データは、ストアされるまではリフ
レッシュによって維持しなければならず、特に一度もア
クセスされることがなかったデータまで無駄にリフレッ
シュを行わなければならないので、消費電力が不必要に
大きくなるという問題があった。そして、これは小容量
のメモリデバイスを多数個使用した不揮発性半導体記憶
装置や大容量のメモリデバイスを単体で使用した不揮発
性半導体記憶装置に共通する。
および図４１に示したように、電源ＯＮ後に（場合によ
っては不揮発性イネーブル信号ＮＥバーなどを用いて）
全てのメモリデバイス４１のセルフリコールを行い記憶
データを揮発性のＤＲＡＭ上に移行させていた。したが
って、これらの記憶データは、ストアされるまではリフ
レッシュによって維持しなければならず、特に一度もア
クセスされることがなかったデータまで無駄にリフレッ
シュを行わなければならないので、消費電力が不必要に
大きくなるという問題があった。そして、これは小容量
のメモリデバイスを多数個使用した不揮発性半導体記憶
装置や大容量のメモリデバイスを単体で使用した不揮発
性半導体記憶装置に共通する。
【００３３】また、従来は、リコールやストアのために
不揮発性半導体記憶装置に特有の不揮発性イネーブル信
号ＮＥバーなどを用いて制御する必要があり、既存の規
格に準拠したインターフェイスを設けることができない
場合があるという問題もあった。
不揮発性半導体記憶装置に特有の不揮発性イネーブル信
号ＮＥバーなどを用いて制御する必要があり、既存の規
格に準拠したインターフェイスを設けることができない
場合があるという問題もあった。
【００３４】さらに、不揮発性半導体記憶装置の大容量
化に伴う問題をより詳しく説明する。図４０の個々のメ
モリデバイス４１の揮発性モード時におけるリフレッシ
ュ動作は、大容量化に伴い従来の通常のＤＲＡＭ（擬似
ＳＲＡＭを含む）と同様に、リフレッシュ間隔が増加す
ると予測される。即ち、通常のＤＲＡＭでは、２５６Ｋ
ビットのもので４ｍ秒／２５６サイクル、１Ｍビットの
もので８ｍ秒／５１２サイクル、４Ｍビットのもので１
６ｍ秒／１０２４サイクル、１６Ｍビットのもので３２
ｍ秒／２０４８サイクル、１Ｇビットのもので２５６ｍ
秒／１６３８４サイクルへとリフレッシュ間隔が増加し
ていた。また、現在の４ＭビットのＤＲＡＭなどでは、
このリフレッシュ間隔を１０倍に延ばしてリフレッシュ
動作時の消費電力を小さく抑える動作モードを設けた製
品も存在する。
化に伴う問題をより詳しく説明する。図４０の個々のメ
モリデバイス４１の揮発性モード時におけるリフレッシ
ュ動作は、大容量化に伴い従来の通常のＤＲＡＭ（擬似
ＳＲＡＭを含む）と同様に、リフレッシュ間隔が増加す
ると予測される。即ち、通常のＤＲＡＭでは、２５６Ｋ
ビットのもので４ｍ秒／２５６サイクル、１Ｍビットの
もので８ｍ秒／５１２サイクル、４Ｍビットのもので１
６ｍ秒／１０２４サイクル、１６Ｍビットのもので３２
ｍ秒／２０４８サイクル、１Ｇビットのもので２５６ｍ
秒／１６３８４サイクルへとリフレッシュ間隔が増加し
ていた。また、現在の４ＭビットのＤＲＡＭなどでは、
このリフレッシュ間隔を１０倍に延ばしてリフレッシュ
動作時の消費電力を小さく抑える動作モードを設けた製
品も存在する。
【００３５】ところが、現状のＤＲＡＭのデータ保持時
間は、高温の最悪状態で一般に５００ｍ秒（電源電圧が
５Ｖの場合）程度であり、このような大容量化に伴いリ
フレッシュ間隔を増加させると歩留りが低下するという
問題が生じる。そこで、半導体製造プロセスの改良によ
り酸化膜リーク電流を減少させてデータ保持時間をさら
に長くする方法もあるが、この半導体製造プロセスの改
良には技術的な限界があり、技術的には可能であっても
コスト的に実用化が困難な場合もある。また、リフレッ
シュ間隔を短縮させることにより歩留りの低下を防止す
る方法もあるが、このようにリフレッシュ間隔を短縮す
ると、リフレッシュ動作に要する時間の割り合いが増加
するので、読み出しや書き込みのアクセスを行うことが
できる時間の割り合いが短くなり使い勝手が悪くなると
いう新たな問題が生じる。例えば、読み出しや書き込み
のサイクル時間を１６０ｎ秒と仮定すると、４ｍ秒／２
５６サイクルでは、リフレッシュ動作に要する時間が約
４０μ秒（＝１６０ｎ秒×２５６サイクル）となり４ｍ
秒のリフレッシュ間隔の約１％で済むが、２ｍ秒／２５
６サイクルでは、この約４０μ秒のリフレッシュ動作に
要する時間が２ｍ秒のリフレッシュ間隔の約２％まで増
加し、使い勝手が悪くなる。
間は、高温の最悪状態で一般に５００ｍ秒（電源電圧が
５Ｖの場合）程度であり、このような大容量化に伴いリ
フレッシュ間隔を増加させると歩留りが低下するという
問題が生じる。そこで、半導体製造プロセスの改良によ
り酸化膜リーク電流を減少させてデータ保持時間をさら
に長くする方法もあるが、この半導体製造プロセスの改
良には技術的な限界があり、技術的には可能であっても
コスト的に実用化が困難な場合もある。また、リフレッ
シュ間隔を短縮させることにより歩留りの低下を防止す
る方法もあるが、このようにリフレッシュ間隔を短縮す
ると、リフレッシュ動作に要する時間の割り合いが増加
するので、読み出しや書き込みのアクセスを行うことが
できる時間の割り合いが短くなり使い勝手が悪くなると
いう新たな問題が生じる。例えば、読み出しや書き込み
のサイクル時間を１６０ｎ秒と仮定すると、４ｍ秒／２
５６サイクルでは、リフレッシュ動作に要する時間が約
４０μ秒（＝１６０ｎ秒×２５６サイクル）となり４ｍ
秒のリフレッシュ間隔の約１％で済むが、２ｍ秒／２５
６サイクルでは、この約４０μ秒のリフレッシュ動作に
要する時間が２ｍ秒のリフレッシュ間隔の約２％まで増
加し、使い勝手が悪くなる。
【００３６】また、不揮発性半導体記憶装置の大容量化
に伴い、リフレッシュ動作の１サイクルの間に同時に活
性化されるビット線の本数（即ち、メモリセルの数）が
増加するので、リフレッシュ動作に要する電流が増大し
て消費電力が大きくなるという問題が生じる。例えば、
２５６ＫビットのＤＲＡＭでは、同時に活性化されるビ
ット数は１０２４ビット／サイクルであるが、１Ｍビッ
トでは２０４８ビット／サイクルとなり、４Ｍビットで
は４０９６ビット／サイクルとなって、ＤＲＡＭの各世
代ごとに２倍ずつに増加するので、これに伴ってリフレ
ッシュ電流も増大していた。なぜなら、ＤＲＡＭのデー
タは、メモリセルの容量素子に蓄積される可変の電荷と
して記憶されるものであり、メモリセル内にはプルアッ
プまたはプルダウン能動素子回路によりこの電荷をリス
トアする機能が設けられていない。このため、メモリセ
ルの容量素子にフルレール論理０または１の電荷を与え
るために、メモリセル以外の回路から電流を供給する必
要があり、この容量素子でのリーク電流を補うために、
各ワード線ごとの全てのメモリセルについて一定の時間
間隔でリフレッシュ動作を行う必要がある。
に伴い、リフレッシュ動作の１サイクルの間に同時に活
性化されるビット線の本数（即ち、メモリセルの数）が
増加するので、リフレッシュ動作に要する電流が増大し
て消費電力が大きくなるという問題が生じる。例えば、
２５６ＫビットのＤＲＡＭでは、同時に活性化されるビ
ット数は１０２４ビット／サイクルであるが、１Ｍビッ
トでは２０４８ビット／サイクルとなり、４Ｍビットで
は４０９６ビット／サイクルとなって、ＤＲＡＭの各世
代ごとに２倍ずつに増加するので、これに伴ってリフレ
ッシュ電流も増大していた。なぜなら、ＤＲＡＭのデー
タは、メモリセルの容量素子に蓄積される可変の電荷と
して記憶されるものであり、メモリセル内にはプルアッ
プまたはプルダウン能動素子回路によりこの電荷をリス
トアする機能が設けられていない。このため、メモリセ
ルの容量素子にフルレール論理０または１の電荷を与え
るために、メモリセル以外の回路から電流を供給する必
要があり、この容量素子でのリーク電流を補うために、
各ワード線ごとの全てのメモリセルについて一定の時間
間隔でリフレッシュ動作を行う必要がある。
【００３７】さらに、全メモリデバイス４１を一括して
セルフリコールすると、電源ＯＦＦ時にも全メモリデバ
イス４１のセルフストアを行わなければならず、データ
の安全性のためにこのようなセルフリコールやセルフス
トアを短時間に実行しようとすると、大きな電流供給能
力を有する電源が必要になるという問題もあった。そし
て、大容量のメモリデバイスを単体で使用した不揮発性
半導体記憶装置であっても同様である。
セルフリコールすると、電源ＯＦＦ時にも全メモリデバ
イス４１のセルフストアを行わなければならず、データ
の安全性のためにこのようなセルフリコールやセルフス
トアを短時間に実行しようとすると、大きな電流供給能
力を有する電源が必要になるという問題もあった。そし
て、大容量のメモリデバイスを単体で使用した不揮発性
半導体記憶装置であっても同様である。
【００３８】なお、従来の不揮発性半導体記憶装置にＳ
ＲＡＭやＤＲＡＭによるキャッシュメモリを設けて、不
揮発性半導体記憶装置自身はリコールモードとストアモ
ードでのみ使用してアクセスを行うようにすることも従
来から実施されている。しかしながら、この場合にも、
キャッシュメモリへのヒット率を向上させるために、こ
のキャッシュメモリを大容量化すると、不揮発性半導体
記憶装置からのデータの転送に長時間を要するようにな
るという問題が発生する。即ち、例えばキャッシュメモ
リの容量が５１２Ｋバイト（４Ｍビット）のときに１０
０ｎ秒サイクルで５１２Ｋバイトのデータを転送すると
約５１．２ｍ秒の転送時間となるが、キャッシュメモリ
の容量が２Ｍバイト（１６Ｍビット）に増えると転送時
間が約２００ｍ秒に増加する。
ＲＡＭやＤＲＡＭによるキャッシュメモリを設けて、不
揮発性半導体記憶装置自身はリコールモードとストアモ
ードでのみ使用してアクセスを行うようにすることも従
来から実施されている。しかしながら、この場合にも、
キャッシュメモリへのヒット率を向上させるために、こ
のキャッシュメモリを大容量化すると、不揮発性半導体
記憶装置からのデータの転送に長時間を要するようにな
るという問題が発生する。即ち、例えばキャッシュメモ
リの容量が５１２Ｋバイト（４Ｍビット）のときに１０
０ｎ秒サイクルで５１２Ｋバイトのデータを転送すると
約５１．２ｍ秒の転送時間となるが、キャッシュメモリ
の容量が２Ｍバイト（１６Ｍビット）に増えると転送時
間が約２００ｍ秒に増加する。
【００３９】本発明は、上記従来の問題を解決するもの
で、アクセスが行われた領域のみをリコールすることに
より、全メモリデバイスや大容量のメモリデバイスの全
体についてリフレッシュ動作などを行う必要がない不揮
発性半導体記憶装置を提供することを目的とする。
で、アクセスが行われた領域のみをリコールすることに
より、全メモリデバイスや大容量のメモリデバイスの全
体についてリフレッシュ動作などを行う必要がない不揮
発性半導体記憶装置を提供することを目的とする。
【００４０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、記憶データの維持に電源の供給を必要とす
る揮発性記憶手段と、記憶データの維持に電源の供給を
必要とせず、かつこの記憶データの書き換えが可能な不
揮発性記憶手段とを有し、外部からのアクセス要求に対
して、該揮発性記憶手段における指定されたアドレスの
記憶データを読み出しまたはこの記憶データを指定され
たデータに書き換えるアクセス手段と、該不揮発性記憶
手段の一部の領域の記憶データを該揮発性記憶手段の対
応する領域に移行させるリコール手段と、該揮発性記憶
手段の一部の領域の記憶データを該不揮発性記憶手段の
対応する領域に移行させるストア手段とを備えた不揮発
性半導体記憶装置において、該揮発性記憶手段の各領域
について、電源の供給後に、またはこの電源の供給後に
該ストア手段が実行されている場合には最後の該ストア
手段の実行後に、該リコール手段が実行済みであるかま
たは未実行であるかを記憶するリコール状態記憶手段
と、外部からのアクセス要求があった場合に、指定され
たアドレスを含む領域についての該リコール状態記憶手
段の記憶状態に応じて、該リコール手段が実行済みの状
態であれば、直ちに該アクセス手段を実行させ、該リコ
ール手段が未実行の状態であれば、該揮発性記憶手段に
おける指定されたアドレスを含む領域に、該不揮発性記
憶手段における対応する領域の記憶データを移行させる
該リコール手段を実行させた後に該アクセス手段を実行
させるアクセス制御手段とを備えたものであり、そのこ
とにより上記目的が達成される。
記憶装置は、記憶データの維持に電源の供給を必要とす
る揮発性記憶手段と、記憶データの維持に電源の供給を
必要とせず、かつこの記憶データの書き換えが可能な不
揮発性記憶手段とを有し、外部からのアクセス要求に対
して、該揮発性記憶手段における指定されたアドレスの
記憶データを読み出しまたはこの記憶データを指定され
たデータに書き換えるアクセス手段と、該不揮発性記憶
手段の一部の領域の記憶データを該揮発性記憶手段の対
応する領域に移行させるリコール手段と、該揮発性記憶
手段の一部の領域の記憶データを該不揮発性記憶手段の
対応する領域に移行させるストア手段とを備えた不揮発
性半導体記憶装置において、該揮発性記憶手段の各領域
について、電源の供給後に、またはこの電源の供給後に
該ストア手段が実行されている場合には最後の該ストア
手段の実行後に、該リコール手段が実行済みであるかま
たは未実行であるかを記憶するリコール状態記憶手段
と、外部からのアクセス要求があった場合に、指定され
たアドレスを含む領域についての該リコール状態記憶手
段の記憶状態に応じて、該リコール手段が実行済みの状
態であれば、直ちに該アクセス手段を実行させ、該リコ
ール手段が未実行の状態であれば、該揮発性記憶手段に
おける指定されたアドレスを含む領域に、該不揮発性記
憶手段における対応する領域の記憶データを移行させる
該リコール手段を実行させた後に該アクセス手段を実行
させるアクセス制御手段とを備えたものであり、そのこ
とにより上記目的が達成される。
【００４１】また、好ましくは、本発明の不揮発性半導
体記憶装置におけるアクセス制御手段が、外部からのア
クセス要求があり、指定されたアドレスを含む領域につ
いてリコール状態記憶手段にリコール手段が未実行の状
態であることを記憶されていた場合に、該揮発性記憶手
段における指定されたアドレスを含む領域に、該不揮発
性記憶手段における対応する領域の記憶データを移行さ
せる該リコール手段を実行させた後に該アクセス手段を
実行させると共に、今回の該リコール手段の実行の対象
にならない領域のうちで、該リコール状態記憶手段に該
リコール手段が実行済みの状態であることを記憶された
領域が存在しているときには、今回の該リコール手段の
実行の前若しくは後にまたはこれと並行して、該揮発性
記憶手段における当該リコール手段が実行済みの状態で
ある領域の記憶データを該不揮発性記憶手段に移行させ
るストア手段を実行させる。
体記憶装置におけるアクセス制御手段が、外部からのア
クセス要求があり、指定されたアドレスを含む領域につ
いてリコール状態記憶手段にリコール手段が未実行の状
態であることを記憶されていた場合に、該揮発性記憶手
段における指定されたアドレスを含む領域に、該不揮発
性記憶手段における対応する領域の記憶データを移行さ
せる該リコール手段を実行させた後に該アクセス手段を
実行させると共に、今回の該リコール手段の実行の対象
にならない領域のうちで、該リコール状態記憶手段に該
リコール手段が実行済みの状態であることを記憶された
領域が存在しているときには、今回の該リコール手段の
実行の前若しくは後にまたはこれと並行して、該揮発性
記憶手段における当該リコール手段が実行済みの状態で
ある領域の記憶データを該不揮発性記憶手段に移行させ
るストア手段を実行させる。
【００４２】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるアクセス制御手段が、外部からの
アクセス要求があり、指定されたアドレスを含む領域に
ついて前記リコール状態記憶手段に前記リコール手段が
未実行の状態であることを記憶されていた場合に、該揮
発性記憶手段における指定されたアドレスを含む領域
に、該不揮発性記憶手段における対応する領域の記憶デ
ータを移行させる該リコール手段を実行させた後に該ア
クセス手段を実行させると共に、今回の該リコール手段
の実行の対象にならない領域のうちで、該リコール状態
記憶手段に該リコール手段が実行済みの状態であること
を記憶された領域が所定数以上存在しているときには、
今回の該リコール手段の実行の前若しくは後にまたはこ
れと並行して、該揮発性記憶手段における当該リコール
手段が実行済みの状態である全部または一部の領域の記
憶データを該不揮発性記憶手段に移行させる。
導体記憶装置におけるアクセス制御手段が、外部からの
アクセス要求があり、指定されたアドレスを含む領域に
ついて前記リコール状態記憶手段に前記リコール手段が
未実行の状態であることを記憶されていた場合に、該揮
発性記憶手段における指定されたアドレスを含む領域
に、該不揮発性記憶手段における対応する領域の記憶デ
ータを移行させる該リコール手段を実行させた後に該ア
クセス手段を実行させると共に、今回の該リコール手段
の実行の対象にならない領域のうちで、該リコール状態
記憶手段に該リコール手段が実行済みの状態であること
を記憶された領域が所定数以上存在しているときには、
今回の該リコール手段の実行の前若しくは後にまたはこ
れと並行して、該揮発性記憶手段における当該リコール
手段が実行済みの状態である全部または一部の領域の記
憶データを該不揮発性記憶手段に移行させる。
【００４３】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるアクセス制御手段が、リコール手
段を実行させる場合に、少なくとも当該リコール手段の
実行が完了するまで外部に向けて待機信号を出力する。
導体記憶装置におけるアクセス制御手段が、リコール手
段を実行させる場合に、少なくとも当該リコール手段の
実行が完了するまで外部に向けて待機信号を出力する。
【００４４】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるリコール状態記憶手段がいずれか
の領域についてリコール手段が実行済みの状態であるこ
とを記憶している場合に、外部に向けてストア要求信号
を出力するストア要求出力手段が設けられる。
導体記憶装置におけるリコール状態記憶手段がいずれか
の領域についてリコール手段が実行済みの状態であるこ
とを記憶している場合に、外部に向けてストア要求信号
を出力するストア要求出力手段が設けられる。
【００４５】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における不揮発性記憶手段がＥＥＰＲＯＭ
によって構成される。
導体記憶装置における不揮発性記憶手段がＥＥＰＲＯＭ
によって構成される。
【００４６】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における揮発性記憶手段がＳＲＡＭによっ
て構成される。
導体記憶装置における揮発性記憶手段がＳＲＡＭによっ
て構成される。
【００４７】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における揮発性記憶手段がＤＲＡＭによっ
て構成される。
導体記憶装置における揮発性記憶手段がＤＲＡＭによっ
て構成される。
【００４８】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における揮発性記憶手段がＤＲＡＭによっ
て構成され、かつ不揮発性記憶手段が、該揮発性記憶手
段におけるＤＲＡＭの各メモリセルの容量素子を強誘電
体を介在させたものとし、該強誘電体の分極方向によっ
てデータを記憶する強誘電体を用いた不揮発性記憶素子
によって構成される。
導体記憶装置における揮発性記憶手段がＤＲＡＭによっ
て構成され、かつ不揮発性記憶手段が、該揮発性記憶手
段におけるＤＲＡＭの各メモリセルの容量素子を強誘電
体を介在させたものとし、該強誘電体の分極方向によっ
てデータを記憶する強誘電体を用いた不揮発性記憶素子
によって構成される。
【００４９】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるアクセス制御手段が、リコール手
段を実行させる場合に、今回の該リコール手段の実行の
対象にならない領域のうちで、リコール状態記憶手段に
該リコール手段が実行済みの状態であることを記憶され
た領域が存在するときは、当該リコール手段の実行が完
了するまでの間、ＤＲＡＭによって構成される揮発性記
憶手段における当該領域についてリフレッシュを行うセ
ルフリフレッシュ手段が設けられる。
導体記憶装置におけるアクセス制御手段が、リコール手
段を実行させる場合に、今回の該リコール手段の実行の
対象にならない領域のうちで、リコール状態記憶手段に
該リコール手段が実行済みの状態であることを記憶され
た領域が存在するときは、当該リコール手段の実行が完
了するまでの間、ＤＲＡＭによって構成される揮発性記
憶手段における当該領域についてリフレッシュを行うセ
ルフリフレッシュ手段が設けられる。
【００５０】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、ＤＲＡＭによって構成される揮
発性記憶手段の各領域について、連続して実行されるリ
フレッシュ回数を計数するリフレッシュ回数計数手段
と、該リフレッシュ回数計数手段が所定回数以上の計数
を行った場合に、該揮発性記憶手段における当該領域の
記憶データを不揮発性記憶手段に移行させるストア手段
を実行するセルフストア手段が設けられる。
導体記憶装置において、ＤＲＡＭによって構成される揮
発性記憶手段の各領域について、連続して実行されるリ
フレッシュ回数を計数するリフレッシュ回数計数手段
と、該リフレッシュ回数計数手段が所定回数以上の計数
を行った場合に、該揮発性記憶手段における当該領域の
記憶データを不揮発性記憶手段に移行させるストア手段
を実行するセルフストア手段が設けられる。
【００５１】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、ＤＲＡＭによって構成される揮
発性記憶手段の各領域について、リコール手段が実行さ
れてからストア手段が実行されるまでの間であって、最
後のアクセス手段の実行後に実行されたリフレッシュ回
数を計数するリフレッシュ回数計数手段と、該リフレッ
シュ回数計数手段が所定回数以上の計数を行った場合
に、該揮発性記憶手段における当該領域の記憶データを
不揮発性記憶手段に移行させる該ストア手段を実行する
セルフストア手段が設けられる。
導体記憶装置において、ＤＲＡＭによって構成される揮
発性記憶手段の各領域について、リコール手段が実行さ
れてからストア手段が実行されるまでの間であって、最
後のアクセス手段の実行後に実行されたリフレッシュ回
数を計数するリフレッシュ回数計数手段と、該リフレッ
シュ回数計数手段が所定回数以上の計数を行った場合
に、該揮発性記憶手段における当該領域の記憶データを
不揮発性記憶手段に移行させる該ストア手段を実行する
セルフストア手段が設けられる。
【００５２】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるアクセス手段が、チップイネーブ
ル信号または行アドレスストローブ信号がアクティブと
なることにより外部からのアクセス要求であると判断す
るものである。
導体記憶装置におけるアクセス手段が、チップイネーブ
ル信号または行アドレスストローブ信号がアクティブと
なることにより外部からのアクセス要求であると判断す
るものである。
【００５３】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるストア手段が、揮発性記憶手段の
各領域についてアクセス手段によるデータの書き換えの
アクセスが実行されたかどうかを記憶するデータ書換状
態記憶手段を有し、該データ書換状態記憶手段の記憶状
態がデータの書き換えのアクセスが実行された状態であ
る領域の記憶データを不揮発性記憶手段の対応する領域
に自動的に移行させるセルフストア手段が設けられる。
導体記憶装置におけるストア手段が、揮発性記憶手段の
各領域についてアクセス手段によるデータの書き換えの
アクセスが実行されたかどうかを記憶するデータ書換状
態記憶手段を有し、該データ書換状態記憶手段の記憶状
態がデータの書き換えのアクセスが実行された状態であ
る領域の記憶データを不揮発性記憶手段の対応する領域
に自動的に移行させるセルフストア手段が設けられる。
【００５４】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるストア手段が、揮発性記憶手段の
各領域についてのリコール状態記憶手段の記憶状態を検
査し、該記憶状態がリコール手段の実行済みである領域
の記憶データを不揮発性記憶手段の対応する領域に移行
させる。
導体記憶装置におけるストア手段が、揮発性記憶手段の
各領域についてのリコール状態記憶手段の記憶状態を検
査し、該記憶状態がリコール手段の実行済みである領域
の記憶データを不揮発性記憶手段の対応する領域に移行
させる。
【００５５】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるストア手段が、内部カウンタによ
って順次生成した内部アドレスにより揮発性記憶手段の
処理対象となる領域内の記憶データを順に不揮発性記憶
手段の対応する領域に移行させるものであり、かつアク
セス手段による当該領域へのアクセスがあった場合にの
み該内部カウンタの内部アドレスをリセットする。
導体記憶装置におけるストア手段が、内部カウンタによ
って順次生成した内部アドレスにより揮発性記憶手段の
処理対象となる領域内の記憶データを順に不揮発性記憶
手段の対応する領域に移行させるものであり、かつアク
セス手段による当該領域へのアクセスがあった場合にの
み該内部カウンタの内部アドレスをリセットする。
【００５６】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における不揮発性半導体記憶装置が、単一
のデバイス上のメモリセル内に、複数のメモリアレイか
らなり、記憶データの維持に電源の供給を必要とする揮
発性記憶手段と、該揮発性記憶手段の各メモリアレイに
対応する別個のまたは同一の複数のメモリアレイからな
り、記憶データの維持に電源の供給を必要とせず、かつ
この記憶データの書き換えが可能な不揮発性記憶手段と
を有し、外部からのアクセス要求に対して、該揮発性記
憶手段における指定されたアドレスの記憶データを読み
出しまたはこの記憶データを指定されたデータに書き換
えるアクセス手段と、該不揮発性記憶手段の記憶データ
を各メモリアレイごとに独立に該揮発性記憶手段の対応
するメモリアレイに移行させるリコール手段と、該揮発
性記憶手段の記憶データを各メモリアレイごとに独立に
該不揮発性記憶手段の対応するメモリアレイに移行させ
るストア手段とを備えたものであり、リコール状態記憶
手段が、該揮発性記憶手段の各メモリアレイごとに独立
に該リコール手段が実行済みであるかまたは未実行であ
るかを記憶するものであり、領域がメモリアレイであ
る。
導体記憶装置における不揮発性半導体記憶装置が、単一
のデバイス上のメモリセル内に、複数のメモリアレイか
らなり、記憶データの維持に電源の供給を必要とする揮
発性記憶手段と、該揮発性記憶手段の各メモリアレイに
対応する別個のまたは同一の複数のメモリアレイからな
り、記憶データの維持に電源の供給を必要とせず、かつ
この記憶データの書き換えが可能な不揮発性記憶手段と
を有し、外部からのアクセス要求に対して、該揮発性記
憶手段における指定されたアドレスの記憶データを読み
出しまたはこの記憶データを指定されたデータに書き換
えるアクセス手段と、該不揮発性記憶手段の記憶データ
を各メモリアレイごとに独立に該揮発性記憶手段の対応
するメモリアレイに移行させるリコール手段と、該揮発
性記憶手段の記憶データを各メモリアレイごとに独立に
該不揮発性記憶手段の対応するメモリアレイに移行させ
るストア手段とを備えたものであり、リコール状態記憶
手段が、該揮発性記憶手段の各メモリアレイごとに独立
に該リコール手段が実行済みであるかまたは未実行であ
るかを記憶するものであり、領域がメモリアレイであ
る。
【００５７】上記構成により、以下その作用について説
明する。
明する。
【００５８】本発明の不揮発性半導体記憶装置において
は、１チップマイクロコンピュータなどに内蔵されるメ
モリモジュールの全部または一部として構成されるも
の、１チップのメモリデバイスとして構成されるもの、
および、複数のメモリデバイスまたは複数のメモリデバ
イスとこれらのインターフェイス回路（コントローラ）
との組み合わせとして構成されるものを含む。揮発性記
憶手段としては、ＳＲＡＭやＤＲＡＭが代表的なもので
ある。ＤＲＡＭを用いる場合には、記憶データの維持の
ために、単に電源を供給するだけでなく、記憶データの
読み出しと再書き込みによるリフレッシュが必要とな
る。不揮発性記憶手段としては、ＥＥＰＲＯＭや請求項
６に示す強誘電体を用いた不揮発性記憶素子が代表的な
ものである。ＳＲＡＭやＤＲＡＭとＥＥＰＲＯＭを組み
合わせる場合、これらをそれぞれ別のチップのメモリデ
バイスとしたり、同一チップ上の別のブロック（メモリ
アレイ）に形成する他、各メモリセル内でこれらを組み
合わせることも可能である。ＤＲＡＭと強誘電体を用い
た不揮発性記憶素子とを組み合わせる場合には、これら
は各メモリセル内の同一の容量素子を揮発性と不揮発性
のモードに分けて利用する。
は、１チップマイクロコンピュータなどに内蔵されるメ
モリモジュールの全部または一部として構成されるも
の、１チップのメモリデバイスとして構成されるもの、
および、複数のメモリデバイスまたは複数のメモリデバ
イスとこれらのインターフェイス回路（コントローラ）
との組み合わせとして構成されるものを含む。揮発性記
憶手段としては、ＳＲＡＭやＤＲＡＭが代表的なもので
ある。ＤＲＡＭを用いる場合には、記憶データの維持の
ために、単に電源を供給するだけでなく、記憶データの
読み出しと再書き込みによるリフレッシュが必要とな
る。不揮発性記憶手段としては、ＥＥＰＲＯＭや請求項
６に示す強誘電体を用いた不揮発性記憶素子が代表的な
ものである。ＳＲＡＭやＤＲＡＭとＥＥＰＲＯＭを組み
合わせる場合、これらをそれぞれ別のチップのメモリデ
バイスとしたり、同一チップ上の別のブロック（メモリ
アレイ）に形成する他、各メモリセル内でこれらを組み
合わせることも可能である。ＤＲＡＭと強誘電体を用い
た不揮発性記憶素子とを組み合わせる場合には、これら
は各メモリセル内の同一の容量素子を揮発性と不揮発性
のモードに分けて利用する。
【００５９】上記揮発性記憶手段には、記憶領域の所定
単位ごと（例えば１ビットや１バイトごと）にアドレス
が割り当てられる。アクセス手段は、このアドレス単位
で揮発性記憶手段の各記憶データにアクセスを行う。不
揮発性記憶手段は、揮発性記憶手段の記憶領域にそれぞ
れ１対１で対応する記憶領域を備えている。なお、揮発
性記憶手段または不揮発性記憶手段に、相互に対応しな
い記憶領域が存在してもよいが、このような領域に関し
ては本発明の実施対象とはならない。リコール手段は、
不揮発性記憶手段の全部ではなく一部の領域の記憶デー
タを該揮発性記憶手段に移行させ得るものでなければな
らず、例えば１ビット単位、１バイト単位、ページ単位
（ワード線単位）、メモリアレイ単位またはチップ単位
でリコールを行う。このリコールを行うリコール単位
は、通常は１アドレス単位または複数アドレス単位とな
る。ストア手段も、通常はリコール単位と同じ単位でス
トアを行うが、必ずしもこれに限定される必要はない。
単位ごと（例えば１ビットや１バイトごと）にアドレス
が割り当てられる。アクセス手段は、このアドレス単位
で揮発性記憶手段の各記憶データにアクセスを行う。不
揮発性記憶手段は、揮発性記憶手段の記憶領域にそれぞ
れ１対１で対応する記憶領域を備えている。なお、揮発
性記憶手段または不揮発性記憶手段に、相互に対応しな
い記憶領域が存在してもよいが、このような領域に関し
ては本発明の実施対象とはならない。リコール手段は、
不揮発性記憶手段の全部ではなく一部の領域の記憶デー
タを該揮発性記憶手段に移行させ得るものでなければな
らず、例えば１ビット単位、１バイト単位、ページ単位
（ワード線単位）、メモリアレイ単位またはチップ単位
でリコールを行う。このリコールを行うリコール単位
は、通常は１アドレス単位または複数アドレス単位とな
る。ストア手段も、通常はリコール単位と同じ単位でス
トアを行うが、必ずしもこれに限定される必要はない。
【００６０】リコール状態記憶手段は、リコール単位ご
とにリコール手段の実行済みまたは未実行の状態を記憶
できれば足りる。したがって、このリコール状態記憶手
段は、リコール単位となる各領域ごとの１ビットの状態
フラグによって構成することができる。この状態フラグ
は、電源の供給開始時にリセットし、リコール手段が実
行されるたびにセットすると共に、ストア手段が実行さ
れるたびにリセットすればよい。揮発性記憶手段として
ＤＲＡＭを用いる場合に、このリコール状態記憶手段の
いずれかの領域の記憶状態がリコール手段の実行済みに
なると、この領域についてリフレッシュ動作が必要とな
る。
とにリコール手段の実行済みまたは未実行の状態を記憶
できれば足りる。したがって、このリコール状態記憶手
段は、リコール単位となる各領域ごとの１ビットの状態
フラグによって構成することができる。この状態フラグ
は、電源の供給開始時にリセットし、リコール手段が実
行されるたびにセットすると共に、ストア手段が実行さ
れるたびにリセットすればよい。揮発性記憶手段として
ＤＲＡＭを用いる場合に、このリコール状態記憶手段の
いずれかの領域の記憶状態がリコール手段の実行済みに
なると、この領域についてリフレッシュ動作が必要とな
る。
【００６１】アクセス制御手段は、外部からのアクセス
要求があった場合に、指定されたアドレスについてのリ
コール状態記憶手段の記憶状態に応じて、このリコール
手段が実行済みの状態、即ち当該アドレスの記憶データ
が揮発性記憶手段によって記憶されている状態であれ
ば、直ちに該アクセス手段を実行させる。したがって、
この場合には、通常のＳＲＡＭやＤＲＡＭの場合と同様
に、高速のアクセスが可能となる。
要求があった場合に、指定されたアドレスについてのリ
コール状態記憶手段の記憶状態に応じて、このリコール
手段が実行済みの状態、即ち当該アドレスの記憶データ
が揮発性記憶手段によって記憶されている状態であれ
ば、直ちに該アクセス手段を実行させる。したがって、
この場合には、通常のＳＲＡＭやＤＲＡＭの場合と同様
に、高速のアクセスが可能となる。
【００６２】上記リコール手段が未実行の状態、即ち当
該領域の記憶データが不揮発性記憶手段によって記憶さ
れている状態であれば、一旦リコール手段を実行させて
記憶データを揮発性記憶手段に移行させた後にアクセス
手段を実行させる。この場合には、リコール動作によっ
てアクセス速度が遅くはなるが、アクセスを行う側から
見れば、いずれの場合にも同じ揮発性記憶手段に対する
アクセス操作を行うだけで済むので、記憶データが揮発
性と不揮発性のいずれの状態であるかを管理して不揮発
性イネーブル信号ＮＥバーなどを用いて制御する必要が
なくなる。なお、この際のリコール手段は、少なくとも
指定されたアドレスを含むリコール単位の領域をリコー
ルする必要がある。
該領域の記憶データが不揮発性記憶手段によって記憶さ
れている状態であれば、一旦リコール手段を実行させて
記憶データを揮発性記憶手段に移行させた後にアクセス
手段を実行させる。この場合には、リコール動作によっ
てアクセス速度が遅くはなるが、アクセスを行う側から
見れば、いずれの場合にも同じ揮発性記憶手段に対する
アクセス操作を行うだけで済むので、記憶データが揮発
性と不揮発性のいずれの状態であるかを管理して不揮発
性イネーブル信号ＮＥバーなどを用いて制御する必要が
なくなる。なお、この際のリコール手段は、少なくとも
指定されたアドレスを含むリコール単位の領域をリコー
ルする必要がある。
【００６３】また、上記リコール手段がリコールを行う
のは、不揮発性記憶手段の一部の領域の記憶データに限
られる。このため、アクセス手段が一度もアクセスを行
わない領域では、記憶データが不揮発性記憶手段に記憶
されたままの状態に保持されるので、揮発性記憶手段の
記憶データを維持するための電源の供給やＤＲＡＭの場
合のリフレッシュが不要となり、消費電力を低減化する
ことができる。一般にコンピュータシステムによるメモ
リへのアクセスは、ある程度連続したアドレスや一定の
範囲内のアドレスに限定されるものなので、不揮発性記
憶手段の記憶データの一部や大部分が一度もアクセスさ
れずに終わる可能性は大きく、この消費電力の低減化の
効果も十分に期待できる。
のは、不揮発性記憶手段の一部の領域の記憶データに限
られる。このため、アクセス手段が一度もアクセスを行
わない領域では、記憶データが不揮発性記憶手段に記憶
されたままの状態に保持されるので、揮発性記憶手段の
記憶データを維持するための電源の供給やＤＲＡＭの場
合のリフレッシュが不要となり、消費電力を低減化する
ことができる。一般にコンピュータシステムによるメモ
リへのアクセスは、ある程度連続したアドレスや一定の
範囲内のアドレスに限定されるものなので、不揮発性記
憶手段の記憶データの一部や大部分が一度もアクセスさ
れずに終わる可能性は大きく、この消費電力の低減化の
効果も十分に期待できる。
【００６４】請求項２は、上記アクセス制御手段がリコ
ール手段を実行させる場合に、既にリコール手段が実行
されている領域があれば、この領域についてストア手段
を実行させるようにした発明を示す。この場合には、リ
コール手段が実行済みの状態となる領域は常に１箇所の
リコール単位（複数のリコール単位を同時にリコールす
る場合にはこれらの領域）に限定される。したがって、
これによってストアされた領域に再度アクセスを行う場
合にはリコールし直さなければならないという無駄は生
じるが、揮発性記憶手段の記憶データを維持するための
電源の供給などがさらに少なくて済むので、消費電力の
低減化の効果はさらに向上する。
ール手段を実行させる場合に、既にリコール手段が実行
されている領域があれば、この領域についてストア手段
を実行させるようにした発明を示す。この場合には、リ
コール手段が実行済みの状態となる領域は常に１箇所の
リコール単位（複数のリコール単位を同時にリコールす
る場合にはこれらの領域）に限定される。したがって、
これによってストアされた領域に再度アクセスを行う場
合にはリコールし直さなければならないという無駄は生
じるが、揮発性記憶手段の記憶データを維持するための
電源の供給などがさらに少なくて済むので、消費電力の
低減化の効果はさらに向上する。
【００６５】請求項３は、請求項２の発明を含む発明で
あるが、リコール手段が実行されても既にリコール手段
が実行されている領域が所定容量以下であればストア手
段は実行されず、また、このストア手段を実行する領域
は既にリコール手段が実行されている領域全部に限らな
い発明について示す。この場合には、同時にリコール手
段が実行済みの状態となる領域の最大容量を限定するこ
とができる。そして、この容量を超えるアクセス要求が
あった場合には、既にリコール済みの状態にある領域の
全部または一部をストアする。一部をストアする場合
に、いずれの領域をストアするかは、例えば仮想記憶に
おけるページ置き換えアルゴリズム[pagereplacement a
lgorithm]などを利用して、今後再度アクセスされる可
能性が最も低い領域を選択することにより決定できる。
あるが、リコール手段が実行されても既にリコール手段
が実行されている領域が所定容量以下であればストア手
段は実行されず、また、このストア手段を実行する領域
は既にリコール手段が実行されている領域全部に限らな
い発明について示す。この場合には、同時にリコール手
段が実行済みの状態となる領域の最大容量を限定するこ
とができる。そして、この容量を超えるアクセス要求が
あった場合には、既にリコール済みの状態にある領域の
全部または一部をストアする。一部をストアする場合
に、いずれの領域をストアするかは、例えば仮想記憶に
おけるページ置き換えアルゴリズム[pagereplacement a
lgorithm]などを利用して、今後再度アクセスされる可
能性が最も低い領域を選択することにより決定できる。
【００６６】この発明においても、リコール手段が実行
済みの状態となる領域を常に所定の容量以下に限定する
ことができるので、消費電力の低減化を向上させること
ができる。しかも、リコール手段が実行済みの状態とな
る領域は１箇所以上のリコール単位とすることができる
ので、リコール手段を実行することなく再アクセスを行
うことができる可能性を示すいわゆるヒット率は、請求
項２の発明の場合よりも高くなる可能性がある。
済みの状態となる領域を常に所定の容量以下に限定する
ことができるので、消費電力の低減化を向上させること
ができる。しかも、リコール手段が実行済みの状態とな
る領域は１箇所以上のリコール単位とすることができる
ので、リコール手段を実行することなく再アクセスを行
うことができる可能性を示すいわゆるヒット率は、請求
項２の発明の場合よりも高くなる可能性がある。
【００６７】上記ストア手段は、リコール手段の実行の
前後またはこれと並行して実行される。リコール手段と
ストア手段を並行して実行する場合には、これらを同時
に実行することができる電源容量が必要となる。リコー
ル手段の実行の前にストア手段を実行する場合には、ア
クセス速度はさらに遅くなるが、ストアされる領域とリ
コールされる領域の記憶データが過渡的にでも揮発性記
憶手段に記憶されて同時に電源の供給が必要となる状態
を避けることができ、電源容量が特に制限される機器に
適した構成となる。
前後またはこれと並行して実行される。リコール手段と
ストア手段を並行して実行する場合には、これらを同時
に実行することができる電源容量が必要となる。リコー
ル手段の実行の前にストア手段を実行する場合には、ア
クセス速度はさらに遅くなるが、ストアされる領域とリ
コールされる領域の記憶データが過渡的にでも揮発性記
憶手段に記憶されて同時に電源の供給が必要となる状態
を避けることができ、電源容量が特に制限される機器に
適した構成となる。
【００６８】請求項４は、上記アクセス制御手段がリコ
ール手段を実行させる場合に、外部に向けて待機信号を
出力させるようにした発明を示す。アクセス要求時にア
クセス制御手段がリコール手段を実行させると、直接ア
クセス手段を実行させる場合に比べアクセスの終了のタ
イミングが遅れる。そこで、このように待機信号を出力
すれば、外部装置がこれをバスサイクルなどの終了確認
信号として検出し、待機信号が非アクティブとなるまで
待機することができるので、タイミングのずれを吸収で
きる。一般のコンピュータシステムやマイクロプロセッ
サでは、メモリデバイスなどに依存することなくアクセ
スを行うことができるようにするために、ＷＡＩＴ，Ｒ
ＥＡＤＹまたはＤＴＡＣＫなどの信号名でこのような待
機信号を受け付けるようになっている。なお、請求項２
や請求項３の発明のように、リコール手段の実行の前に
ストア手段が実行されることがある場合には、このスト
ア手段の実行の間も待機信号を出力させる。
ール手段を実行させる場合に、外部に向けて待機信号を
出力させるようにした発明を示す。アクセス要求時にア
クセス制御手段がリコール手段を実行させると、直接ア
クセス手段を実行させる場合に比べアクセスの終了のタ
イミングが遅れる。そこで、このように待機信号を出力
すれば、外部装置がこれをバスサイクルなどの終了確認
信号として検出し、待機信号が非アクティブとなるまで
待機することができるので、タイミングのずれを吸収で
きる。一般のコンピュータシステムやマイクロプロセッ
サでは、メモリデバイスなどに依存することなくアクセ
スを行うことができるようにするために、ＷＡＩＴ，Ｒ
ＥＡＤＹまたはＤＴＡＣＫなどの信号名でこのような待
機信号を受け付けるようになっている。なお、請求項２
や請求項３の発明のように、リコール手段の実行の前に
ストア手段が実行されることがある場合には、このスト
ア手段の実行の間も待機信号を出力させる。
【００６９】請求項５は、いずれかのアドレスの記憶デ
ータが揮発性記憶手段によって記憶されている状態にあ
る場合に、外部に向けてストア要求信号を出力するスト
ア要求出力手段が設けられた発明を示す。ストア要求出
力手段は、リコール状態記憶手段における各領域（通常
はリコール単位ごと）の状態の論理和演算を行うことに
よりストア要求信号を作成することができる。このスト
ア要求信号を検査することにより不揮発性半導体記憶装
置のストアの必要性を簡単に検出できるので、電源供給
を停止する際のストア手段の実行を外部で管理する場合
には、制御を容易に行うことができるようになる。な
お、揮発性記憶手段としてＤＲＡＭを用いる場合には、
このストア要求信号はリフレッシュ要求信号と同じ意味
となる。
ータが揮発性記憶手段によって記憶されている状態にあ
る場合に、外部に向けてストア要求信号を出力するスト
ア要求出力手段が設けられた発明を示す。ストア要求出
力手段は、リコール状態記憶手段における各領域（通常
はリコール単位ごと）の状態の論理和演算を行うことに
よりストア要求信号を作成することができる。このスト
ア要求信号を検査することにより不揮発性半導体記憶装
置のストアの必要性を簡単に検出できるので、電源供給
を停止する際のストア手段の実行を外部で管理する場合
には、制御を容易に行うことができるようになる。な
お、揮発性記憶手段としてＤＲＡＭを用いる場合には、
このストア要求信号はリフレッシュ要求信号と同じ意味
となる。
【００７０】請求項７は、アクセス要求時にリコールが
行われる場合に、既にＤＲＡＭにリコールされている他
の領域の記憶データをリフレッシュするようにした発明
を示す。揮発性記憶手段にＤＲＡＭを用いる場合、この
ＤＲＡＭのリフレッシュは内部カウンタによって行アド
レスを自動生成して行うようにすることが多い。しか
し、このような行アドレスを自動生成するリフレッシュ
を非同期的に行ったのでは、外部装置からのアクセス要
求にリフレッシュ待ちの時間が発生するおそれが生じる
ので、通常は外部からの信号に同期させたオートリフレ
ッシュを行うようにしている。ただし、このリフレッシ
ュを行わせるための外部からの信号は、例えば出力イネ
ーブル信号ＯＥバーをチップイネーブル信号ＣＥバーの
Ｈレベル（非アクティブ）時にＬレベルとしたり、列ア
ドレスストローブ信号ＣＡＳバーを行アドレスストロー
ブ信号ＲＡＳバーよりも先にＬレベルとするもの（ＣＡ
ＳバービフォアＲＡＳバー方式）であるため、アクセス
要求時にはこれらの信号が使えずリフレッシュを行わせ
ることができなくなる。そこで、アクセス要求時にリコ
ール手段が実行されることによりアクセス時間が長期と
なる場合には、セルフリフレッシュ手段によってこのリ
コールの間にも無駄なく他の揮発性記憶手段の記憶デー
タのリフレッシュを行うようにすることができる。な
お、アクセス要求時にリコール手段が実行されたこと
は、請求項４に示す待機信号を検査すれば容易に検出す
ることができる。
行われる場合に、既にＤＲＡＭにリコールされている他
の領域の記憶データをリフレッシュするようにした発明
を示す。揮発性記憶手段にＤＲＡＭを用いる場合、この
ＤＲＡＭのリフレッシュは内部カウンタによって行アド
レスを自動生成して行うようにすることが多い。しか
し、このような行アドレスを自動生成するリフレッシュ
を非同期的に行ったのでは、外部装置からのアクセス要
求にリフレッシュ待ちの時間が発生するおそれが生じる
ので、通常は外部からの信号に同期させたオートリフレ
ッシュを行うようにしている。ただし、このリフレッシ
ュを行わせるための外部からの信号は、例えば出力イネ
ーブル信号ＯＥバーをチップイネーブル信号ＣＥバーの
Ｈレベル（非アクティブ）時にＬレベルとしたり、列ア
ドレスストローブ信号ＣＡＳバーを行アドレスストロー
ブ信号ＲＡＳバーよりも先にＬレベルとするもの（ＣＡ
ＳバービフォアＲＡＳバー方式）であるため、アクセス
要求時にはこれらの信号が使えずリフレッシュを行わせ
ることができなくなる。そこで、アクセス要求時にリコ
ール手段が実行されることによりアクセス時間が長期と
なる場合には、セルフリフレッシュ手段によってこのリ
コールの間にも無駄なく他の揮発性記憶手段の記憶デー
タのリフレッシュを行うようにすることができる。な
お、アクセス要求時にリコール手段が実行されたこと
は、請求項４に示す待機信号を検査すれば容易に検出す
ることができる。
【００７１】請求項８は、揮発性記憶手段にＤＲＡＭを
用いた場合に、このＤＲＡＭ上の記憶データについて、
リフレッシュが連続して所定回数以上行われると、セル
フストア手段によって自動的にストアされるようにした
発明を示す。これにより、外部からリフレッシュを行わ
せるための信号を所定時間以上連続して送れば、記憶デ
ータを不揮発性記憶手段にストアさせることができる。
また、この所定回数を請求項７で示したセルフリフレッ
シュ手段によるリフレッシュ回数よりも少なくしておけ
ば、アクセス時にリコールが行われると、この間に他の
揮発性記憶手段の記憶データがストアされることにな
り、請求項２の発明と同じ構成となる。
用いた場合に、このＤＲＡＭ上の記憶データについて、
リフレッシュが連続して所定回数以上行われると、セル
フストア手段によって自動的にストアされるようにした
発明を示す。これにより、外部からリフレッシュを行わ
せるための信号を所定時間以上連続して送れば、記憶デ
ータを不揮発性記憶手段にストアさせることができる。
また、この所定回数を請求項７で示したセルフリフレッ
シュ手段によるリフレッシュ回数よりも少なくしておけ
ば、アクセス時にリコールが行われると、この間に他の
揮発性記憶手段の記憶データがストアされることにな
り、請求項２の発明と同じ構成となる。
【００７２】請求項９は、揮発性記憶手段にＤＲＡＭを
用いた場合に、このＤＲＡＭ上の記憶データについて、
アクセスがないままリフレッシュが所定回数以上行われ
ると、セルフストア手段によって自動的にストアされる
ようにした発明を示す。これにより、アクセス頻度の低
い記憶データを自動的にストアすることができるので、
無駄にリフレッシュを繰り返して消費電力が増加するの
を防止できるようになる。
用いた場合に、このＤＲＡＭ上の記憶データについて、
アクセスがないままリフレッシュが所定回数以上行われ
ると、セルフストア手段によって自動的にストアされる
ようにした発明を示す。これにより、アクセス頻度の低
い記憶データを自動的にストアすることができるので、
無駄にリフレッシュを繰り返して消費電力が増加するの
を防止できるようになる。
【００７３】なお、上記請求項８および請求項９のリフ
レッシュ回数計数手段は、通常はリフレッシュを同時に
または連続的に行う領域ごとにまとめてリフレッシュ回
数を計数すれば足りる。
レッシュ回数計数手段は、通常はリフレッシュを同時に
または連続的に行う領域ごとにまとめてリフレッシュ回
数を計数すれば足りる。
【００７４】また、上記リコール手段とストア手段の実
行時やリフレッシュ時に用いるクロックの周期は、それ
ぞれの目的に合わせて適宜変えることができる。即ち、
例えばリフレッシュ時のクロックは消費電力の削減のた
めに周期を長くし、リコール手段とストア手段の実行時
のクロックは、アクセス速度などの高速化のために周期
を短くする。
行時やリフレッシュ時に用いるクロックの周期は、それ
ぞれの目的に合わせて適宜変えることができる。即ち、
例えばリフレッシュ時のクロックは消費電力の削減のた
めに周期を長くし、リコール手段とストア手段の実行時
のクロックは、アクセス速度などの高速化のために周期
を短くする。
【００７５】本発明の不揮発性半導体記憶装置によれ
ば、外部から不揮発性イネーブル信号ＮＥバーなどを用
いて制御を行う必要がなくなるので、請求項１０に示す
ようにチップイネーブル信号ＣＥバーや行アドレススト
ローブ信号ＲＡＳバーのみによってアクセスを行うこと
ができるようにすれば、通常のＤＲＡＭや擬似ＳＲＡＭ
などの同様の取り扱いが可能となる。
ば、外部から不揮発性イネーブル信号ＮＥバーなどを用
いて制御を行う必要がなくなるので、請求項１０に示す
ようにチップイネーブル信号ＣＥバーや行アドレススト
ローブ信号ＲＡＳバーのみによってアクセスを行うこと
ができるようにすれば、通常のＤＲＡＭや擬似ＳＲＡＭ
などの同様の取り扱いが可能となる。
【００７６】請求項１１は、揮発性記憶手段によって記
憶されたデータが書き換えられた場合に、ストア手段が
自動的にストア動作を行うセルフストア手段が設けられ
た発明を示す。
憶されたデータが書き換えられた場合に、ストア手段が
自動的にストア動作を行うセルフストア手段が設けられ
た発明を示す。
【００７７】請求項１２は、ストア手段がストア動作を
行う領域をリコール状態記憶手段の記憶状態に基づいて
決定する発明を示す。このようにリコール状態記憶手段
の記憶状態を検査すれば、各領域の記憶状態を容易に知
ることができる。
行う領域をリコール状態記憶手段の記憶状態に基づいて
決定する発明を示す。このようにリコール状態記憶手段
の記憶状態を検査すれば、各領域の記憶状態を容易に知
ることができる。
【００７８】請求項１３は、ストア手段がストア動作を
分割して実行する場合に、このストア動作の途中でアク
セス手段によるアクセスがあると、再度この領域の最初
から改めてストア動作を行うようにした発明を示す。ス
トア動作が途中で中断されても内部カウンタをリセット
せずにおけば、引き続いてストア動作を続行することに
よりその領域のストアを完了させることができる。ただ
し、この場合でも、途中でアクセスがあるとデータの内
容が書き替わる可能性があるので、この場合には最初か
らストア動作をやり直すようにする。
分割して実行する場合に、このストア動作の途中でアク
セス手段によるアクセスがあると、再度この領域の最初
から改めてストア動作を行うようにした発明を示す。ス
トア動作が途中で中断されても内部カウンタをリセット
せずにおけば、引き続いてストア動作を続行することに
よりその領域のストアを完了させることができる。ただ
し、この場合でも、途中でアクセスがあるとデータの内
容が書き替わる可能性があるので、この場合には最初か
らストア動作をやり直すようにする。
【００７９】請求項１４は、不揮発性半導体記憶装置が
単一のメモリデバイスまたは１チップマイクロコンピュ
ータなどのデバイス内のメモリモジュールによって構成
され、メモリセルが複数のメモリアレイに分割された場
合の発明を示す。例えばメモリデバイスが大容量化され
た場合に、メモリセルを複数のメモリアレイに分割し、
アクセスが行われたメモリアレイのみをリコールするよ
うにすれば、一度もアクセスが行われないメモリアレイ
や一旦リコールされた後にストアされたメモリアレイで
無駄に揮発性の記憶データを維持するための電源の供給
やＤＲＡＭの場合のリフレッシュが不要となり、消費電
力を低減化することができる。また、リコールされて揮
発性記憶の状態となるメモリアレイの数を限定できるの
で、この大容量化に伴うストア時間の延長を防止でき
る。さらに、ＤＲＡＭの場合にも、リフレッシュ動作に
要する時間を短縮できるので、リフレッシュ間隔を短縮
してもアクセスを行うための時間の割り合いを十分に確
保することができる。この場合、リコール手段やストア
手段の実行単位は各メモリアレイごととする。また、リ
コール状態記憶手段の状態記憶単位も各メモリアレイご
ととする。そして、この各メモリアレイごとの記憶状態
に基づいて上記と同様の制御が行われる。この際、アク
セス時に指定されたアドレスを含む領域のリコール状態
記憶手段の記憶状態と、その他の領域の記憶状態の論理
和演算結果と、全ての領域の記憶状態の論理和演算結果
の信号を内部的に生成すれば、これらの制御を容易に管
理することができるようになる。
単一のメモリデバイスまたは１チップマイクロコンピュ
ータなどのデバイス内のメモリモジュールによって構成
され、メモリセルが複数のメモリアレイに分割された場
合の発明を示す。例えばメモリデバイスが大容量化され
た場合に、メモリセルを複数のメモリアレイに分割し、
アクセスが行われたメモリアレイのみをリコールするよ
うにすれば、一度もアクセスが行われないメモリアレイ
や一旦リコールされた後にストアされたメモリアレイで
無駄に揮発性の記憶データを維持するための電源の供給
やＤＲＡＭの場合のリフレッシュが不要となり、消費電
力を低減化することができる。また、リコールされて揮
発性記憶の状態となるメモリアレイの数を限定できるの
で、この大容量化に伴うストア時間の延長を防止でき
る。さらに、ＤＲＡＭの場合にも、リフレッシュ動作に
要する時間を短縮できるので、リフレッシュ間隔を短縮
してもアクセスを行うための時間の割り合いを十分に確
保することができる。この場合、リコール手段やストア
手段の実行単位は各メモリアレイごととする。また、リ
コール状態記憶手段の状態記憶単位も各メモリアレイご
ととする。そして、この各メモリアレイごとの記憶状態
に基づいて上記と同様の制御が行われる。この際、アク
セス時に指定されたアドレスを含む領域のリコール状態
記憶手段の記憶状態と、その他の領域の記憶状態の論理
和演算結果と、全ての領域の記憶状態の論理和演算結果
の信号を内部的に生成すれば、これらの制御を容易に管
理することができるようになる。
【００８０】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００８１】〔第１実施形態〕図１〜図１４は本発明の
第１実施形態を示すものであって、図１はメモリデバイ
スの構成を示すブロック図、図２は不揮発性半導体記憶
装置の全体構成を示すブロック図、図３はＰＣカードイ
ンターフェイス回路のブロック図、図４は内部チップイ
ネーブル信号発生回路のブロック図、図５はウエイト信
号発生回路のブロック図、図６はセルフリコールモード
タイミング制御回路とその周辺回路のブロック図、図７
はセルフリコールモードの動作を示すタイムチャート、
図８はセルフストアモードタイミング制御回路とその周
辺回路のブロック図、図９はセルフストアモードの動作
を示すタイムチャート、図１０はセルフストアモードタ
イミング制御回路の一部を示すブロック図、図１１はセ
ルフリコールが実行される場合の読み出しアクセスの動
作を示すタイムチャート、図１２はＭＰＵのバスサイク
ルを示すタイムチャート、図１３は読み出しアクセスの
動作を示すタイムチャート、図１４はリフレッシュ動作
を示すタイムチャートである。
第１実施形態を示すものであって、図１はメモリデバイ
スの構成を示すブロック図、図２は不揮発性半導体記憶
装置の全体構成を示すブロック図、図３はＰＣカードイ
ンターフェイス回路のブロック図、図４は内部チップイ
ネーブル信号発生回路のブロック図、図５はウエイト信
号発生回路のブロック図、図６はセルフリコールモード
タイミング制御回路とその周辺回路のブロック図、図７
はセルフリコールモードの動作を示すタイムチャート、
図８はセルフストアモードタイミング制御回路とその周
辺回路のブロック図、図９はセルフストアモードの動作
を示すタイムチャート、図１０はセルフストアモードタ
イミング制御回路の一部を示すブロック図、図１１はセ
ルフリコールが実行される場合の読み出しアクセスの動
作を示すタイムチャート、図１２はＭＰＵのバスサイク
ルを示すタイムチャート、図１３は読み出しアクセスの
動作を示すタイムチャート、図１４はリフレッシュ動作
を示すタイムチャートである。
【００８２】〔不揮発性半導体記憶装置の全体構成〕本
実施形態は、携帯型情報機器に記憶装置として装着され
るＰＣカードについて説明する。このＰＣカードは、図
２に示すように、強誘電体を用いたＮＶＤＲＡＭからな
る複数（ｎ個）のメモリデバイス１とＰＣカードインタ
ーフェイス回路２とによって構成されている。メモリデ
バイス１は、図２０に示したような強誘電体を用いたＮ
ＶＤＲＡＭからなる２トランジスタ／セル方式のメモリ
セルとその周辺回路を１チップに集積した集積回路であ
る。これらのメモリデバイス１は、後に説明するよう
に、内部で行アドレスを生成することにより、自動的に
全アドレスのリコール，ストアおよびリフレッシュを行
うようになっている。したがって、リコールおよびスト
アは、これら各メモリデバイス１ごとのチップ単位で一
括して行われることになる。また、各メモリデバイス１
は、記憶データが不揮発性であるかまたはＤＲＡＭにリ
コールされて揮発性になっているのかを外部に知らせる
ための記憶状態信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣnバー
を出力するようになっている。この記憶状態信号ＲＦ／
ＲＣ1バー〜ＲＦ／ＲＣnバーは、Ｈレベルの場合をリフ
レッシュ要求信号と称し、Ｌレベルをリコール要求信号
と称する。
実施形態は、携帯型情報機器に記憶装置として装着され
るＰＣカードについて説明する。このＰＣカードは、図
２に示すように、強誘電体を用いたＮＶＤＲＡＭからな
る複数（ｎ個）のメモリデバイス１とＰＣカードインタ
ーフェイス回路２とによって構成されている。メモリデ
バイス１は、図２０に示したような強誘電体を用いたＮ
ＶＤＲＡＭからなる２トランジスタ／セル方式のメモリ
セルとその周辺回路を１チップに集積した集積回路であ
る。これらのメモリデバイス１は、後に説明するよう
に、内部で行アドレスを生成することにより、自動的に
全アドレスのリコール，ストアおよびリフレッシュを行
うようになっている。したがって、リコールおよびスト
アは、これら各メモリデバイス１ごとのチップ単位で一
括して行われることになる。また、各メモリデバイス１
は、記憶データが不揮発性であるかまたはＤＲＡＭにリ
コールされて揮発性になっているのかを外部に知らせる
ための記憶状態信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣnバー
を出力するようになっている。この記憶状態信号ＲＦ／
ＲＣ1バー〜ＲＦ／ＲＣnバーは、Ｈレベルの場合をリフ
レッシュ要求信号と称し、Ｌレベルをリコール要求信号
と称する。
【００８３】〔ＰＣカードインターフェイス回路２〕Ｐ
Ｃカードインターフェイス回路２は、これらのメモリデ
バイス１の各入出力信号を装置本体側のＰＣＭＣＩＡ／
ＪＥＩＤＡ規格に準拠したコネクタの入出力信号に適合
させるためのインターフェイス回路である。本実施形態
は、従来の不揮発性半導体記憶装置における不揮発性イ
ネーブル信号ＮＥバーなどのような不揮発性半導体記憶
装置に特有の信号を有さないので、容易にインターフェ
イス回路を構成することができる。ただし、本実施形態
を不揮発性イネーブル信号ＮＥバーなどの不揮発性半導
体記憶装置に特有の信号を用いた構成とすることも可能
である。なお、ここでは、本実施形態に直接関係のない
他のＰＣＭＣＩＡ／ＪＥＩＤＡ規格の信号については説
明を省略している。
Ｃカードインターフェイス回路２は、これらのメモリデ
バイス１の各入出力信号を装置本体側のＰＣＭＣＩＡ／
ＪＥＩＤＡ規格に準拠したコネクタの入出力信号に適合
させるためのインターフェイス回路である。本実施形態
は、従来の不揮発性半導体記憶装置における不揮発性イ
ネーブル信号ＮＥバーなどのような不揮発性半導体記憶
装置に特有の信号を有さないので、容易にインターフェ
イス回路を構成することができる。ただし、本実施形態
を不揮発性イネーブル信号ＮＥバーなどの不揮発性半導
体記憶装置に特有の信号を用いた構成とすることも可能
である。なお、ここでは、本実施形態に直接関係のない
他のＰＣＭＣＩＡ／ＪＥＩＤＡ規格の信号については説
明を省略している。
【００８４】図３に示すように、装置本体側から入力さ
れるチップイネーブル信号ＣＥバーは、内部チップイネ
ーブル信号発生回路２１によりｎ種類の内部チップイネ
ーブル信号ＣＥ1バー〜ＣＥnバーに変換されて、それぞ
れ対応するメモリデバイス１に送られる。内部チップイ
ネーブル信号発生回路２１は、図４に示すように、装置
本体側から入力されるアドレスバス上のアドレスの例え
ば上位側をデコーダ２１ａでデコードすると共に、チッ
プイネーブル信号ＣＥバーがＬレベル（イネーブル）の
場合にのみゲート回路２１ｂを介してこれらのデコード
結果が出力されるようにしたチップ選択回路である。し
たがって、チップイネーブル信号ＣＥバーがＬレベルに
なると、その際に指定されたアドレスを割り当てられた
いずれか１個のメモリデバイス１に送る内部チップイネ
ーブル信号ＣＥiバー（ｉ＝１〜ｎ）のみがＬレベルと
される。装置本体は、アクセスを要求する場合に、まず
このチップイネーブル信号ＣＥバーをＬレベルとしアド
レスバス上にアドレスを送出するので、この内部チップ
イネーブル信号ＣＥ1バー〜ＣＥnバーによってアクセス
要求の対象となる１個のメモリデバイス１が選択され
る。
れるチップイネーブル信号ＣＥバーは、内部チップイネ
ーブル信号発生回路２１によりｎ種類の内部チップイネ
ーブル信号ＣＥ1バー〜ＣＥnバーに変換されて、それぞ
れ対応するメモリデバイス１に送られる。内部チップイ
ネーブル信号発生回路２１は、図４に示すように、装置
本体側から入力されるアドレスバス上のアドレスの例え
ば上位側をデコーダ２１ａでデコードすると共に、チッ
プイネーブル信号ＣＥバーがＬレベル（イネーブル）の
場合にのみゲート回路２１ｂを介してこれらのデコード
結果が出力されるようにしたチップ選択回路である。し
たがって、チップイネーブル信号ＣＥバーがＬレベルに
なると、その際に指定されたアドレスを割り当てられた
いずれか１個のメモリデバイス１に送る内部チップイネ
ーブル信号ＣＥiバー（ｉ＝１〜ｎ）のみがＬレベルと
される。装置本体は、アクセスを要求する場合に、まず
このチップイネーブル信号ＣＥバーをＬレベルとしアド
レスバス上にアドレスを送出するので、この内部チップ
イネーブル信号ＣＥ1バー〜ＣＥnバーによってアクセス
要求の対象となる１個のメモリデバイス１が選択され
る。
【００８５】装置本体側から入力される出力イネーブル
信号ＯＥバーは、図３に示すように、そのまま各メモリ
デバイス１に送られると共に、後に説明するリフレッシ
ュ信号発生回路２２にも送られるようになっている。
信号ＯＥバーは、図３に示すように、そのまま各メモリ
デバイス１に送られると共に、後に説明するリフレッシ
ュ信号発生回路２２にも送られるようになっている。
【００８６】装置本体側から入力される書込イネーブル
信号ＷＥバーは、内部書込イネーブル信号発生回路２３
により内部書込イネーブル信号ＷＥINバーに変換され
て、各メモリデバイス１に送られる。内部書込イネーブ
ル信号発生回路２３は、ＰＣカードに書き込み禁止（ラ
イトプロテクト）状態を設定するスイッチ２３ａが備え
られていて、このスイッチ２３ａが書き込み許可の状
態、即ち接地電源ＧＮＤ側に接続されている場合にの
み、書込イネーブル信号ＷＥバーをＯＲゲート２３ｂを
介してそのまま内部書込イネーブル信号ＷＥINバーとし
て出力することができる。しかし、スイッチ２３ａが書
き込み禁止の状態、即ち電源ＶCC側に接続されている場
合には、書込イネーブル信号ＷＥバーをＯＲゲート２３
ｂで遮断し、内部書込イネーブル信号ＷＥINバーを常に
Ｈレベルとすることにより、各メモリデバイス１への書
き込みアクセスを禁止する。また、この内部書込イネー
ブル信号発生回路２３は、スイッチ２３ａの接続状態を
ライトプロテクト信号ＷＰとして装置本体側に出力し、
このライトプロテクト信号ＷＰがＨレベルの場合には、
接続されたＰＣカードが書き込み禁止状態であることを
通知するようになっている。
信号ＷＥバーは、内部書込イネーブル信号発生回路２３
により内部書込イネーブル信号ＷＥINバーに変換され
て、各メモリデバイス１に送られる。内部書込イネーブ
ル信号発生回路２３は、ＰＣカードに書き込み禁止（ラ
イトプロテクト）状態を設定するスイッチ２３ａが備え
られていて、このスイッチ２３ａが書き込み許可の状
態、即ち接地電源ＧＮＤ側に接続されている場合にの
み、書込イネーブル信号ＷＥバーをＯＲゲート２３ｂを
介してそのまま内部書込イネーブル信号ＷＥINバーとし
て出力することができる。しかし、スイッチ２３ａが書
き込み禁止の状態、即ち電源ＶCC側に接続されている場
合には、書込イネーブル信号ＷＥバーをＯＲゲート２３
ｂで遮断し、内部書込イネーブル信号ＷＥINバーを常に
Ｈレベルとすることにより、各メモリデバイス１への書
き込みアクセスを禁止する。また、この内部書込イネー
ブル信号発生回路２３は、スイッチ２３ａの接続状態を
ライトプロテクト信号ＷＰとして装置本体側に出力し、
このライトプロテクト信号ＷＰがＨレベルの場合には、
接続されたＰＣカードが書き込み禁止状態であることを
通知するようになっている。
【００８７】装置本体側から入力されるアドレスバス上
のアドレスは、上記のように例えば上位側が内部チップ
イネーブル信号発生回路２１に送られると、残りの下位
側をそのまま各メモリデバイス１に送るようになってい
る。また、データバス上のデータは、そのまま各メモリ
デバイス１に入出力されるようになっている。
のアドレスは、上記のように例えば上位側が内部チップ
イネーブル信号発生回路２１に送られると、残りの下位
側をそのまま各メモリデバイス１に送るようになってい
る。また、データバス上のデータは、そのまま各メモリ
デバイス１に入出力されるようになっている。
【００８８】各メモリデバイス１から出力される記憶状
態信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣnバーは、ウエイト
信号発生回路２４によりウエイト信号ＷＡＩＴバー（待
機信号）に変換されて、装置本体側に出力される。ウエ
イト信号発生回路２４は、上記内部チップイネーブル信
号ＣＥ1バー〜ＣＥnバーも入力されるようになってい
て、図５に示すように、ゲート回路２４ａによって同一
のメモリデバイス１について内部チップイネーブル信号
ＣＥiバーと記憶状態信号ＲＦ／ＲＣiバーとが同時にＬ
レベルとなる場合を検出すると共に、ＮＯＲゲート２４
ｂを介してこの同時にＬレベルとなる場合が存在するこ
とが検出された場合にのみＬレベルとなるウエイト信号
ＷＡＩＴバーを出力するようになっている。したがっ
て、このウエイト信号ＷＡＩＴバーは、アクセスが要求
されたメモリデバイス１の記憶データがまだＤＲＡＭに
はリコールされていない状態である場合にＬレベルとな
る。そして、この場合には、後に説明するように、当該
メモリデバイス１においてセルフリコールが行われる。
態信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣnバーは、ウエイト
信号発生回路２４によりウエイト信号ＷＡＩＴバー（待
機信号）に変換されて、装置本体側に出力される。ウエ
イト信号発生回路２４は、上記内部チップイネーブル信
号ＣＥ1バー〜ＣＥnバーも入力されるようになってい
て、図５に示すように、ゲート回路２４ａによって同一
のメモリデバイス１について内部チップイネーブル信号
ＣＥiバーと記憶状態信号ＲＦ／ＲＣiバーとが同時にＬ
レベルとなる場合を検出すると共に、ＮＯＲゲート２４
ｂを介してこの同時にＬレベルとなる場合が存在するこ
とが検出された場合にのみＬレベルとなるウエイト信号
ＷＡＩＴバーを出力するようになっている。したがっ
て、このウエイト信号ＷＡＩＴバーは、アクセスが要求
されたメモリデバイス１の記憶データがまだＤＲＡＭに
はリコールされていない状態である場合にＬレベルとな
る。そして、この場合には、後に説明するように、当該
メモリデバイス１においてセルフリコールが行われる。
【００８９】また、上記記憶状態信号ＲＦ／ＲＣ1バー
〜ＲＦ／ＲＣnバーは、ＮＯＲゲート２５により第２バ
ックアップ電源信号ＢＶＤ2に変換されて、装置本体側
に出力される。したがって、第２バックアップ電源信号
ＢＶＤ2は、記憶データがＤＲＡＭにリコールされた状
態にあるメモリデバイス１が１個でもあればＬレベルと
なる。そして、第１バックアップ電源信号ＢＶＤ1は、
電源ＶCCにプルアップされ常にＨレベルの状態で装置本
体側に出力される。ＰＣＭＣＩＡ／ＪＥＩＤＡ規格で
は、これらのバックアップ電源信号ＢＶＤ1，ＢＶＤ2
は、下記表１に示すような意味付けがなされている。
〜ＲＦ／ＲＣnバーは、ＮＯＲゲート２５により第２バ
ックアップ電源信号ＢＶＤ2に変換されて、装置本体側
に出力される。したがって、第２バックアップ電源信号
ＢＶＤ2は、記憶データがＤＲＡＭにリコールされた状
態にあるメモリデバイス１が１個でもあればＬレベルと
なる。そして、第１バックアップ電源信号ＢＶＤ1は、
電源ＶCCにプルアップされ常にＨレベルの状態で装置本
体側に出力される。ＰＣＭＣＩＡ／ＪＥＩＤＡ規格で
は、これらのバックアップ電源信号ＢＶＤ1，ＢＶＤ2
は、下記表１に示すような意味付けがなされている。
【００９０】
【表１】
【００９１】そこで、装置本体側では、本実施形態のＰ
Ｃカードが装着された場合に、この第２バックアップ電
源信号ＢＶＤ2がＨレベルであれば、全てのメモリデバ
イス１の記憶データが不揮発性の状態にあり、Ｌレベル
であれば、記憶データが揮発性の状態にあるメモリデバ
イス１が存在すると解釈することにより、例えば電源供
給の停止前にストアを行う必要があることを検出できる
ようになる。なお、これらのバックアップ電源信号ＢＶ
Ｄ1，ＢＶＤ2は、役割りを逆にし、第１バックアップ電
源信号ＢＶＤ2側をプルアップするようにしてもよい。
また、将来、他にもっと的確な信号が規格に割り当てら
れた場合や、他にもっとふさわしい信号を規定している
規格では、これらの信号を用いることもできる。
Ｃカードが装着された場合に、この第２バックアップ電
源信号ＢＶＤ2がＨレベルであれば、全てのメモリデバ
イス１の記憶データが不揮発性の状態にあり、Ｌレベル
であれば、記憶データが揮発性の状態にあるメモリデバ
イス１が存在すると解釈することにより、例えば電源供
給の停止前にストアを行う必要があることを検出できる
ようになる。なお、これらのバックアップ電源信号ＢＶ
Ｄ1，ＢＶＤ2は、役割りを逆にし、第１バックアップ電
源信号ＢＶＤ2側をプルアップするようにしてもよい。
また、将来、他にもっと的確な信号が規格に割り当てら
れた場合や、他にもっとふさわしい信号を規定している
規格では、これらの信号を用いることもできる。
【００９２】上記ウエイト信号ＷＡＩＴバーは、先に述
べたリフレッシュ信号発生回路２２にも入力される。リ
フレッシュ信号発生回路２２は、図示の各論理ゲートを
組み合わせることにより、下記表２に示す真理値表に基
づいて、チップイネーブル信号ＣＥバー，出力イネーブ
ル信号ＯＥバーおよびウエイト信号ＷＡＩＴバーをリフ
レッシュ信号ＲＦＳＨバーに変換する論理回路である。
べたリフレッシュ信号発生回路２２にも入力される。リ
フレッシュ信号発生回路２２は、図示の各論理ゲートを
組み合わせることにより、下記表２に示す真理値表に基
づいて、チップイネーブル信号ＣＥバー，出力イネーブ
ル信号ＯＥバーおよびウエイト信号ＷＡＩＴバーをリフ
レッシュ信号ＲＦＳＨバーに変換する論理回路である。
【００９３】
【表２】
【００９４】表中の”−”はｄｏｎ'ｔ ｃａｒｅを示
す。このリフレッシュ信号ＲＦＳＨバーは、各メモリデ
バイス１に送られる。各メモリデバイス１は、記憶デー
タが揮発性となっている場合に、このリフレッシュ信号
ＲＦＳＨバーがＬレベルになると、リフレッシュを行う
ようになっている。なお、各メモリデバイス１のリフレ
ッシュ信号ＲＦＳＨバーの入力端子は、一般の擬似ＳＲ
ＡＭのように出力イネーブル信号ＯＥバーの端子と兼用
するようにしてもよい。
す。このリフレッシュ信号ＲＦＳＨバーは、各メモリデ
バイス１に送られる。各メモリデバイス１は、記憶デー
タが揮発性となっている場合に、このリフレッシュ信号
ＲＦＳＨバーがＬレベルになると、リフレッシュを行う
ようになっている。なお、各メモリデバイス１のリフレ
ッシュ信号ＲＦＳＨバーの入力端子は、一般の擬似ＳＲ
ＡＭのように出力イネーブル信号ＯＥバーの端子と兼用
するようにしてもよい。
【００９５】出力イネーブル信号ＯＥバーは、本来はア
クセス時、即ちチップイネーブル信号ＣＥバーがＬレベ
ルの場合に、メモリデバイス１がデータバス上にデータ
を送出することを許可するための信号である。しかし、
チップイネーブル信号ＣＥバーがＨレベルの場合には、
この出力イネーブル信号ＯＥバーを用いてメモリデバイ
ス１のリフレッシュも制御するようにしたものが従来か
らあり、本実施形態でもこれを採用している。即ち、表
２に示すように、チップイネーブル信号ＣＥバーがＨレ
ベルの場合に、出力イネーブル信号ＯＥバーをＬレベル
にすると、リフレッシュ信号ＲＦＳＨバーがＬレベルと
なるので、これによって非アクセス時に各メモリデバイ
ス１にオートリフレッシュを行わせることができる。ま
た、本実施形態では、チップイネーブル信号ＣＥバーが
Ｌレベルの場合にも、ウエイト信号ＷＡＩＴバーがＬレ
ベルになったときには、リフレッシュ信号ＲＦＳＨバー
がＬレベルとなる。したがって、アクセスが要求された
メモリデバイス１でセルフリコールが発生すると、この
間にも、他のメモリデバイス１のセルフリフレッシュが
行われることになる。
クセス時、即ちチップイネーブル信号ＣＥバーがＬレベ
ルの場合に、メモリデバイス１がデータバス上にデータ
を送出することを許可するための信号である。しかし、
チップイネーブル信号ＣＥバーがＨレベルの場合には、
この出力イネーブル信号ＯＥバーを用いてメモリデバイ
ス１のリフレッシュも制御するようにしたものが従来か
らあり、本実施形態でもこれを採用している。即ち、表
２に示すように、チップイネーブル信号ＣＥバーがＨレ
ベルの場合に、出力イネーブル信号ＯＥバーをＬレベル
にすると、リフレッシュ信号ＲＦＳＨバーがＬレベルと
なるので、これによって非アクセス時に各メモリデバイ
ス１にオートリフレッシュを行わせることができる。ま
た、本実施形態では、チップイネーブル信号ＣＥバーが
Ｌレベルの場合にも、ウエイト信号ＷＡＩＴバーがＬレ
ベルになったときには、リフレッシュ信号ＲＦＳＨバー
がＬレベルとなる。したがって、アクセスが要求された
メモリデバイス１でセルフリコールが発生すると、この
間にも、他のメモリデバイス１のセルフリフレッシュが
行われることになる。
【００９６】〔メモリデバイス１〕各メモリデバイス１
の構成を図１に基づいて詳細に説明する。
の構成を図１に基づいて詳細に説明する。
【００９７】本実施形態のメモリデバイス１は、図１に
示すように、強誘電体を用いたＮＶＤＲＡＭの多数のメ
モリセルからなるメモリ部１８を備えている。そして、
装置本体側から入力されるアドレスは、アドレス選択回
路１６を介してドライバ／デコーダ回路１７でデコード
され、このメモリ部１８の特定のメモリセルにアクセス
できるようになっている。また、このアクセスのための
各制御信号は、制御信号入力回路１１を介して揮発性モ
ードタイミング制御回路１３，セルフリコールモードタ
イミング制御回路１４およびセルフストアモードタイミ
ング制御回路１５に送られるようになっている。揮発性
モードタイミング制御回路１３は、メモリ部１８にＤＲ
ＡＭと同様の揮発性モードでアクセスするための制御回
路であり、セルフリコールモードタイミング制御回路１
４は、リコールモードでアクセスするための制御回路で
あり、セルフストアモードタイミング制御回路１５は、
ストアモードでアクセスするための制御回路である。そ
して、これらの制御回路１３〜１５に制御されてアクセ
ス制御回路１９がドライバ／デコーダ回路１７およびメ
モリ部１８の各モードによる駆動を制御するようになっ
ている。セルフリコールモードタイミング制御回路１４
およびセルフストアモードタイミング制御回路１５の構
成については、後にさらに詳細に説明する。
示すように、強誘電体を用いたＮＶＤＲＡＭの多数のメ
モリセルからなるメモリ部１８を備えている。そして、
装置本体側から入力されるアドレスは、アドレス選択回
路１６を介してドライバ／デコーダ回路１７でデコード
され、このメモリ部１８の特定のメモリセルにアクセス
できるようになっている。また、このアクセスのための
各制御信号は、制御信号入力回路１１を介して揮発性モ
ードタイミング制御回路１３，セルフリコールモードタ
イミング制御回路１４およびセルフストアモードタイミ
ング制御回路１５に送られるようになっている。揮発性
モードタイミング制御回路１３は、メモリ部１８にＤＲ
ＡＭと同様の揮発性モードでアクセスするための制御回
路であり、セルフリコールモードタイミング制御回路１
４は、リコールモードでアクセスするための制御回路で
あり、セルフストアモードタイミング制御回路１５は、
ストアモードでアクセスするための制御回路である。そ
して、これらの制御回路１３〜１５に制御されてアクセ
ス制御回路１９がドライバ／デコーダ回路１７およびメ
モリ部１８の各モードによる駆動を制御するようになっ
ている。セルフリコールモードタイミング制御回路１４
およびセルフストアモードタイミング制御回路１５の構
成については、後にさらに詳細に説明する。
【００９８】このメモリデバイス１には、リコール要求
ラッチ回路１２が設けられている。このリコール要求ラ
ッチ回路１２は、上記記憶状態信号ＲＦ／ＲＣiバーを
出力する回路であり、電源ＯＮの直後にはこの記憶状態
信号ＲＦ／ＲＣiバーをＬレベルのリコール要求信号と
し、セルフリコールモードタイミング制御回路１４から
リコール完了信号が送られて来るとＨレベルのリフレッ
シュ要求信号に変化させ、セルフストアモードタイミン
グ制御回路１５からストア完了信号が送られて来るとＬ
レベルのリコール要求信号に戻すようになっている。こ
のリコール要求ラッチ回路１２の構成についても、後に
さらに詳細に説明する。
ラッチ回路１２が設けられている。このリコール要求ラ
ッチ回路１２は、上記記憶状態信号ＲＦ／ＲＣiバーを
出力する回路であり、電源ＯＮの直後にはこの記憶状態
信号ＲＦ／ＲＣiバーをＬレベルのリコール要求信号と
し、セルフリコールモードタイミング制御回路１４から
リコール完了信号が送られて来るとＨレベルのリフレッ
シュ要求信号に変化させ、セルフストアモードタイミン
グ制御回路１５からストア完了信号が送られて来るとＬ
レベルのリコール要求信号に戻すようになっている。こ
のリコール要求ラッチ回路１２の構成についても、後に
さらに詳細に説明する。
【００９９】制御信号入力回路１１は、上記ＰＣカード
インターフェイス回路２から送られて来る内部チップイ
ネーブル信号ＣＥiバー，出力イネーブル信号ＯＥバ
ー，書込イネーブル信号ＷＥバーおよびリフレッシュ信
号ＲＦＳＨバーと上記リコール要求ラッチ回路１２が出
力する記憶状態信号ＲＦ／ＲＣiバーを入力し、揮発性
モード信号φ1バー，リコールモード信号φ2バーおよび
ストアモード信号φ3バーに変換して出力する論理回路
である。内部チップイネーブル信号ＣＥiバーは、バッ
ファ回路１１ａを介してＯＲゲート１１ｂ，１１ｃ，１
１ｄの一方の入力に送られると共に、インバータ１１ｅ
で反転されて、ＮＡＮＤゲート１１ｆおよびＯＲゲート
１１ｇの一方の入力に送られる。出力イネーブル信号Ｏ
Ｅバーと書込イネーブル信号ＷＥバーは、それぞれＯＲ
ゲート１１ｂ，１１ｃの他方の入力に送られる。また、
リフレッシュ信号ＲＦＳＨバーは、ＯＲゲート１１ｇの
他方のゲートに送られる。記憶状態信号ＲＦ／ＲＣiバ
ーは、ＮＡＮＤゲート１１ｆとＯＲゲート１１ｄの他方
の入力に送られると共に、インバータ１１ｈで反転され
て、ＯＲゲート１１ｇのさら他方の入力に送られる。そ
して、ＮＡＮＤゲート１１ｆの出力は、揮発性モード信
号φ1バーとして揮発性モードタイミング制御回路１３
に送られ、ＯＲゲート１１ｄの出力はリコールモード信
号φ2バーとしてセルフリコールモードタイミング制御
回路１４に送られ、ＯＲゲート１１ｇの出力はストアモ
ード信号φ3バーとしてセルフストアモードタイミング
制御回路１５に送られる。また、ＯＲゲート１１ｂ，１
１ｃの出力は、それぞれ内部チップイネーブル信号ＣＥ
iバーがＬレベルの場合、即ち当該メモリデバイス１へ
のアクセス時にのみ有効な出力イネーブル信号ＯＥバー
と書込イネーブル信号ＷＥバーとして揮発性モードタイ
ミング制御回路１３に送られる。
インターフェイス回路２から送られて来る内部チップイ
ネーブル信号ＣＥiバー，出力イネーブル信号ＯＥバ
ー，書込イネーブル信号ＷＥバーおよびリフレッシュ信
号ＲＦＳＨバーと上記リコール要求ラッチ回路１２が出
力する記憶状態信号ＲＦ／ＲＣiバーを入力し、揮発性
モード信号φ1バー，リコールモード信号φ2バーおよび
ストアモード信号φ3バーに変換して出力する論理回路
である。内部チップイネーブル信号ＣＥiバーは、バッ
ファ回路１１ａを介してＯＲゲート１１ｂ，１１ｃ，１
１ｄの一方の入力に送られると共に、インバータ１１ｅ
で反転されて、ＮＡＮＤゲート１１ｆおよびＯＲゲート
１１ｇの一方の入力に送られる。出力イネーブル信号Ｏ
Ｅバーと書込イネーブル信号ＷＥバーは、それぞれＯＲ
ゲート１１ｂ，１１ｃの他方の入力に送られる。また、
リフレッシュ信号ＲＦＳＨバーは、ＯＲゲート１１ｇの
他方のゲートに送られる。記憶状態信号ＲＦ／ＲＣiバ
ーは、ＮＡＮＤゲート１１ｆとＯＲゲート１１ｄの他方
の入力に送られると共に、インバータ１１ｈで反転され
て、ＯＲゲート１１ｇのさら他方の入力に送られる。そ
して、ＮＡＮＤゲート１１ｆの出力は、揮発性モード信
号φ1バーとして揮発性モードタイミング制御回路１３
に送られ、ＯＲゲート１１ｄの出力はリコールモード信
号φ2バーとしてセルフリコールモードタイミング制御
回路１４に送られ、ＯＲゲート１１ｇの出力はストアモ
ード信号φ3バーとしてセルフストアモードタイミング
制御回路１５に送られる。また、ＯＲゲート１１ｂ，１
１ｃの出力は、それぞれ内部チップイネーブル信号ＣＥ
iバーがＬレベルの場合、即ち当該メモリデバイス１へ
のアクセス時にのみ有効な出力イネーブル信号ＯＥバー
と書込イネーブル信号ＷＥバーとして揮発性モードタイ
ミング制御回路１３に送られる。
【０１００】上記構成により、この制御信号入力回路１
１は、下記表３に示すように、内部チップイネーブル信
号ＣＥiバーがＬレベルであり記憶状態信号ＲＦ／ＲＣi
バーがＨレベルである場合にのみ揮発性モード信号φ1
バーをＬレベル（アクティブ）とする。
１は、下記表３に示すように、内部チップイネーブル信
号ＣＥiバーがＬレベルであり記憶状態信号ＲＦ／ＲＣi
バーがＨレベルである場合にのみ揮発性モード信号φ1
バーをＬレベル（アクティブ）とする。
【０１０１】
【表３】
【０１０２】したがって、当該メモリデバイス１にアク
セス要求があり、かつそのメモリデバイス１の記憶デー
タがＤＲＡＭにリコール済みであった場合には、揮発性
モードタイミング制御回路１３が働いて、ＤＲＡＭに対
するアクセスが行われる。また、この際揮発性モードタ
イミング制御回路１３は、書込イネーブル信号ＷＥバー
にしたがって書き込みのアクセス制御または読み出しの
アクセス制御を行うと共に、出力イネーブル信号ＯＥバ
ーにしたがって読み出しのアクセスの場合のデータ出力
の制御を行う。
セス要求があり、かつそのメモリデバイス１の記憶デー
タがＤＲＡＭにリコール済みであった場合には、揮発性
モードタイミング制御回路１３が働いて、ＤＲＡＭに対
するアクセスが行われる。また、この際揮発性モードタ
イミング制御回路１３は、書込イネーブル信号ＷＥバー
にしたがって書き込みのアクセス制御または読み出しの
アクセス制御を行うと共に、出力イネーブル信号ＯＥバ
ーにしたがって読み出しのアクセスの場合のデータ出力
の制御を行う。
【０１０３】また、この制御信号入力回路１１は、下記
表４に示すように、内部チップイネーブル信号ＣＥiバ
ーと記憶状態信号ＲＦ／ＲＣiバーが共にＬレベルであ
る場合にのみリコールモード信号φ2バーをＬレベル
（アクティブ）とする。
表４に示すように、内部チップイネーブル信号ＣＥiバ
ーと記憶状態信号ＲＦ／ＲＣiバーが共にＬレベルであ
る場合にのみリコールモード信号φ2バーをＬレベル
（アクティブ）とする。
【０１０４】
【表４】
【０１０５】したがって、当該メモリデバイス１にアク
セス要求があったが、そのメモリデバイス１の記憶デー
タがＤＲＡＭにまだリコールされていなかった場合に、
セルフリコールモードタイミング制御回路１４が働い
て、まず記憶データのリコールが行われる。そして、こ
のリコールが完了すると、リコール要求ラッチ回路１２
が出力する記憶状態信号ＲＦ／ＲＣiバーがＨレベルに
変化するので、リコールモード信号φ2バーがＨレベル
に戻ると共に、揮発性モード信号φ1バーがＬレベルに
変わり、リコールされたＤＲＡＭに対して上記のように
揮発性モードタイミング制御回路１３によるアクセスが
行われる。
セス要求があったが、そのメモリデバイス１の記憶デー
タがＤＲＡＭにまだリコールされていなかった場合に、
セルフリコールモードタイミング制御回路１４が働い
て、まず記憶データのリコールが行われる。そして、こ
のリコールが完了すると、リコール要求ラッチ回路１２
が出力する記憶状態信号ＲＦ／ＲＣiバーがＨレベルに
変化するので、リコールモード信号φ2バーがＨレベル
に戻ると共に、揮発性モード信号φ1バーがＬレベルに
変わり、リコールされたＤＲＡＭに対して上記のように
揮発性モードタイミング制御回路１３によるアクセスが
行われる。
【０１０６】さらに、この制御信号入力回路１１は、下
記表５に示すように、内部チップイネーブル信号ＣＥi
バーと記憶状態信号ＲＦ／ＲＣiバーが共にＨレベルで
あり、リフレッシュ信号ＲＦＳＨバーがＬレベルである
場合にのみストアモード信号φ3バーをＬレベル（アク
ティブ）とする。
記表５に示すように、内部チップイネーブル信号ＣＥi
バーと記憶状態信号ＲＦ／ＲＣiバーが共にＨレベルで
あり、リフレッシュ信号ＲＦＳＨバーがＬレベルである
場合にのみストアモード信号φ3バーをＬレベル（アク
ティブ）とする。
【０１０７】
【表５】
【０１０８】したがって、当該メモリデバイス１にアク
セス要求がなく、そのメモリデバイス１の記憶データが
ＤＲＡＭにリコール済みであり、かつリフレッシュ信号
ＲＦＳＨバーによりリフレッシュが指示されている場合
に、セルフストアモードタイミング制御回路１５が働
く。このセルフストアモードタイミング制御回路１５
は、後に説明するように、まずＤＲＡＭ上の記憶データ
のリフレッシュを行い、このリフレッシュが所定回数以
上実行された場合にセルフストアを行うようになってい
る。
セス要求がなく、そのメモリデバイス１の記憶データが
ＤＲＡＭにリコール済みであり、かつリフレッシュ信号
ＲＦＳＨバーによりリフレッシュが指示されている場合
に、セルフストアモードタイミング制御回路１５が働
く。このセルフストアモードタイミング制御回路１５
は、後に説明するように、まずＤＲＡＭ上の記憶データ
のリフレッシュを行い、このリフレッシュが所定回数以
上実行された場合にセルフストアを行うようになってい
る。
【０１０９】ここで、チップイネーブル信号ＣＥバーが
Ｈレベルの場合には、装置本体側からの出力イネーブル
信号ＯＥバーをＬレベルに変化させることにより、記憶
データがリコール済みの全てのメモリデバイス１のリフ
レッシュと場合によってセルフストアを行わせることが
できる。また、チップイネーブル信号ＣＥバーがＬレベ
ルの場合には、上記ＰＣカードインターフェイス回路２
の制御により、アクセスの対象となったメモリデバイス
１を除き、かつ記憶データがリコール済みである全ての
メモリデバイス１のリフレッシュと場合によってセルフ
ストアを自動的に行うことができる。なお、この場合に
アクセスの対象となるメモリデバイス１は、常に記憶デ
ータがまだリコールされていないものである。
Ｈレベルの場合には、装置本体側からの出力イネーブル
信号ＯＥバーをＬレベルに変化させることにより、記憶
データがリコール済みの全てのメモリデバイス１のリフ
レッシュと場合によってセルフストアを行わせることが
できる。また、チップイネーブル信号ＣＥバーがＬレベ
ルの場合には、上記ＰＣカードインターフェイス回路２
の制御により、アクセスの対象となったメモリデバイス
１を除き、かつ記憶データがリコール済みである全ての
メモリデバイス１のリフレッシュと場合によってセルフ
ストアを自動的に行うことができる。なお、この場合に
アクセスの対象となるメモリデバイス１は、常に記憶デ
ータがまだリコールされていないものである。
【０１１０】〔セルフリコールモードタイミング制御回
路１４〕図６および図７に基づいて、上記セルフリコー
ルモードタイミング制御回路１４をさらに詳細に説明す
る。
路１４〕図６および図７に基づいて、上記セルフリコー
ルモードタイミング制御回路１４をさらに詳細に説明す
る。
【０１１１】図６に示すように、セルフリコールモード
タイミング制御回路１４に送られて来たリコールモード
信号φ2バーは、制御信号発生回路１４ａに入力され
る。制御信号発生回路１４ａは、このリコールモード信
号φ2バーを反転して、リコールモード信号φ2と内部ア
ドレス選択信号φINAを生成する回路である。したがっ
て、図７に示すように、時刻ｔ0にリコールモード信号
φ2バーがＬレベルに変化すると、リコールモード信号
φ2と内部アドレス選択信号φINAはＨレベルに変化す
る。この内部アドレス選択信号φINAは、アドレス選択
回路１６に送られる。アドレス選択回路１６では、この
内部アドレス選択信号φINAがＨレベルになると、アド
レスバス上のアドレスではなく、アドレスカウンタ１４
ｂが生成する内部アドレスＡ0〜Ａmを選択してドライバ
／デコーダ回路１７に出力するようになっている。
タイミング制御回路１４に送られて来たリコールモード
信号φ2バーは、制御信号発生回路１４ａに入力され
る。制御信号発生回路１４ａは、このリコールモード信
号φ2バーを反転して、リコールモード信号φ2と内部ア
ドレス選択信号φINAを生成する回路である。したがっ
て、図７に示すように、時刻ｔ0にリコールモード信号
φ2バーがＬレベルに変化すると、リコールモード信号
φ2と内部アドレス選択信号φINAはＨレベルに変化す
る。この内部アドレス選択信号φINAは、アドレス選択
回路１６に送られる。アドレス選択回路１６では、この
内部アドレス選択信号φINAがＨレベルになると、アド
レスバス上のアドレスではなく、アドレスカウンタ１４
ｂが生成する内部アドレスＡ0〜Ａmを選択してドライバ
／デコーダ回路１７に出力するようになっている。
【０１１２】リコールモード信号φ2は、タイマ回路１
４ｃと選択回路１４ｄに送られると共に、アクセス制御
回路１９にも送られる。そして、このリコールモード信
号φ2がＨレベルになると、タイマ回路１４ｃは周期Ｔ
1，Ｔ2，Ｔ3の３種類のクロックを発生させ、選択回路
１４ｄはここから周期Ｔ2のクロックを選択してアドレ
スカウンタ１４ｂに送る。また、アクセス制御回路１９
では、このリコールモード信号φ2のＨレベルに応じ
て、リコールモードによるプレート線やビット線の制御
を行う。
４ｃと選択回路１４ｄに送られると共に、アクセス制御
回路１９にも送られる。そして、このリコールモード信
号φ2がＨレベルになると、タイマ回路１４ｃは周期Ｔ
1，Ｔ2，Ｔ3の３種類のクロックを発生させ、選択回路
１４ｄはここから周期Ｔ2のクロックを選択してアドレ
スカウンタ１４ｂに送る。また、アクセス制御回路１９
では、このリコールモード信号φ2のＨレベルに応じ
て、リコールモードによるプレート線やビット線の制御
を行う。
【０１１３】本実施形態では、上記クロックの周期Ｔ1
を１６μ秒，周期Ｔ2を２μ秒および周期Ｔ3を１μ秒に
設定している。したがって、ここで選択された周期Ｔ2
のクロックは、図７に示すように、周期Ｔ1のクロック
よりも十分に周波数が高くなる。
を１６μ秒，周期Ｔ2を２μ秒および周期Ｔ3を１μ秒に
設定している。したがって、ここで選択された周期Ｔ2
のクロックは、図７に示すように、周期Ｔ1のクロック
よりも十分に周波数が高くなる。
【０１１４】また、図示しない周期Ｔ3のクロックは、
この周期Ｔ2のクロックよりも周波数が高いことにな
る。なお、周期Ｔ1のクロックは、リフレッシュ用のク
ロック信号であり、低消費電力のために比較的周波数の
低いクロックとしている。また、周期Ｔ3のクロック
は、ストア用のクロック信号であり、電源ＯＦＦ時の迅
速なストア動作を行う必要性から高い周波数のクロック
としている。
この周期Ｔ2のクロックよりも周波数が高いことにな
る。なお、周期Ｔ1のクロックは、リフレッシュ用のク
ロック信号であり、低消費電力のために比較的周波数の
低いクロックとしている。また、周期Ｔ3のクロック
は、ストア用のクロック信号であり、電源ＯＦＦ時の迅
速なストア動作を行う必要性から高い周波数のクロック
としている。
【０１１５】アドレスカウンタ１４ｂは、電源ＯＮ時に
一時Ｈレベルとなる電源投入信号ＰＯＮによってリセッ
トされ、上記選択回路１４ｄからのクロック信号の入力
によってカウントを行うカウンタである。したがって、
図７に示すように、このカウント値の最下位ビットであ
るアドレスＡ0は、周期Ｔ2のクロック信号と同じ周期で
変化し、最上位ビットであるアドレスＡmは、これの２
のｍ乗倍の周期で変化する。そして、このカウント値の
全ビットである内部アドレスＡ0〜Ａmが上記のようにア
ドレス選択回路１６に送られる。すると、メモリ部１８
では、このアドレスカウンタ１４ｂからの内部アドレス
Ａ0〜Ａmが変化するたびにワード線単位でリコールが行
われ、各メモリセルの強誘電体に分極方向として不揮発
性記憶されていたデータが容量素子上の電荷として揮発
性のＤＲＡＭ上に移行される。そして、このアドレスカ
ウンタ１４ｂのカウントが１順すると、メモリ部１８上
の全ての記憶データが１回だけリコールされることにな
る。
一時Ｈレベルとなる電源投入信号ＰＯＮによってリセッ
トされ、上記選択回路１４ｄからのクロック信号の入力
によってカウントを行うカウンタである。したがって、
図７に示すように、このカウント値の最下位ビットであ
るアドレスＡ0は、周期Ｔ2のクロック信号と同じ周期で
変化し、最上位ビットであるアドレスＡmは、これの２
のｍ乗倍の周期で変化する。そして、このカウント値の
全ビットである内部アドレスＡ0〜Ａmが上記のようにア
ドレス選択回路１６に送られる。すると、メモリ部１８
では、このアドレスカウンタ１４ｂからの内部アドレス
Ａ0〜Ａmが変化するたびにワード線単位でリコールが行
われ、各メモリセルの強誘電体に分極方向として不揮発
性記憶されていたデータが容量素子上の電荷として揮発
性のＤＲＡＭ上に移行される。そして、このアドレスカ
ウンタ１４ｂのカウントが１順すると、メモリ部１８上
の全ての記憶データが１回だけリコールされることにな
る。
【０１１６】上記アドレスカウンタ１４ｂの最上位ビッ
トのアドレスＡmは、リコールカウンタ１４ｅにも送ら
れるようになっている。リコールカウンタ１４ｅは、こ
のアドレスＡmをカウントするカウンタであり、アドレ
スカウンタ１４ｂがカウントを１順するたびに１回のカ
ウントが行われる。したがって、このリコールカウンタ
１４ｅは、メモリ部１８のリコール回数をカウントする
ことになる。そして、このリコールカウンタ１４ｅがリ
コール回数を所定回数までカウントすると、リコール完
了信号をリコール要求ラッチ回路１２に出力する。
トのアドレスＡmは、リコールカウンタ１４ｅにも送ら
れるようになっている。リコールカウンタ１４ｅは、こ
のアドレスＡmをカウントするカウンタであり、アドレ
スカウンタ１４ｂがカウントを１順するたびに１回のカ
ウントが行われる。したがって、このリコールカウンタ
１４ｅは、メモリ部１８のリコール回数をカウントする
ことになる。そして、このリコールカウンタ１４ｅがリ
コール回数を所定回数までカウントすると、リコール完
了信号をリコール要求ラッチ回路１２に出力する。
【０１１７】リコール要求ラッチ回路１２は、ＲＳフリ
ップフロップなどからなるセット／リセットが可能なラ
ッチ回路１２ａを備えている。そして、上記リコール完
了信号が送られて来ると、このラッチ回路１２ａをリセ
ットし、その出力を反転バッファ回路１２ｂを介してＨ
レベルに変えて記憶状態信号ＲＦ／ＲＣiバーとして出
力する。したがって、図７に示すように、時刻ｔ1にリ
コールカウンタ１４ｅが所定回数カウントしたとする
と、リコール要求ラッチ回路１２から出力される記憶状
態信号ＲＦ／ＲＣiバーがＨレベルのリフレッシュ要求
信号に変化し、これによってリコールモード信号φ2バ
ーがＨレベル（非アクティブ）に戻ると共に、リコール
モード信号φ2や内部アドレス選択信号φINAもＬレベル
に戻りタイマ回路１４ｃがクロックの発生を停止するの
で、時刻ｔ0から期間ＴSRを要してリコールの一連の動
作が完了する。
ップフロップなどからなるセット／リセットが可能なラ
ッチ回路１２ａを備えている。そして、上記リコール完
了信号が送られて来ると、このラッチ回路１２ａをリセ
ットし、その出力を反転バッファ回路１２ｂを介してＨ
レベルに変えて記憶状態信号ＲＦ／ＲＣiバーとして出
力する。したがって、図７に示すように、時刻ｔ1にリ
コールカウンタ１４ｅが所定回数カウントしたとする
と、リコール要求ラッチ回路１２から出力される記憶状
態信号ＲＦ／ＲＣiバーがＨレベルのリフレッシュ要求
信号に変化し、これによってリコールモード信号φ2バ
ーがＨレベル（非アクティブ）に戻ると共に、リコール
モード信号φ2や内部アドレス選択信号φINAもＬレベル
に戻りタイマ回路１４ｃがクロックの発生を停止するの
で、時刻ｔ0から期間ＴSRを要してリコールの一連の動
作が完了する。
【０１１８】なお、上記セルフリコールモードタイミン
グ制御回路１４におけるリコールカウンタ１４ｅは、後
に説明するように、メモリ部１８のストアが完了し、リ
コール要求ラッチ回路１２が出力する記憶状態信号ＲＦ
／ＲＣiバーがＬレベルのリコール要求信号に変化した
際に、パルス発生回路１４ｆによってカウント値をリセ
ットされ、次回のリコールに備えるようになっている。
グ制御回路１４におけるリコールカウンタ１４ｅは、後
に説明するように、メモリ部１８のストアが完了し、リ
コール要求ラッチ回路１２が出力する記憶状態信号ＲＦ
／ＲＣiバーがＬレベルのリコール要求信号に変化した
際に、パルス発生回路１４ｆによってカウント値をリセ
ットされ、次回のリコールに備えるようになっている。
【０１１９】また、上記リコール要求ラッチ回路１２
は、次に説明するストア完了信号と電源投入信号ＰＯＮ
とをＯＲゲート１２ｃを介して入力し、このＯＲゲート
１２ｃの出力がＨレベルになるとラッチ回路１２ａをセ
ットするようになっている。したがって、ここでラッチ
回路１２ａがリセットされるまでは、電源ＯＮ時または
前回のストアによってセットされた状態になっている。
は、次に説明するストア完了信号と電源投入信号ＰＯＮ
とをＯＲゲート１２ｃを介して入力し、このＯＲゲート
１２ｃの出力がＨレベルになるとラッチ回路１２ａをセ
ットするようになっている。したがって、ここでラッチ
回路１２ａがリセットされるまでは、電源ＯＮ時または
前回のストアによってセットされた状態になっている。
【０１２０】〔セルフストアモードタイミング制御回路
１５〕図８および図９に基づいて、上記セルフストアモ
ードタイミング制御回路１５をさらに詳細に説明する。
１５〕図８および図９に基づいて、上記セルフストアモ
ードタイミング制御回路１５をさらに詳細に説明する。
【０１２１】図８に示すように、セルフストアモードタ
イミング制御回路１５に送られて来たストアモード信号
φ3バーは、制御信号発生回路１５ａに入力される。制
御信号発生回路１５ａは、このストアモード信号φ3バ
ーを反転して、ストアモード信号φ3と内部アドレス選
択信号φINAを生成する回路である。したがって、図９
に示すように、時刻ｔ10にストアモード信号φ3バーが
Ｌレベルに変化すると、ストアモード信号φ3と内部ア
ドレス選択信号φINAはＨレベルに変化する。この内部
アドレス選択信号φINAは、上記セルフリコールモード
タイミング制御回路１４で説明したものと同じ信号であ
り、これによってアドレスカウンタ１５ｂが生成する内
部アドレスＡ0〜Ａmが選択される。
イミング制御回路１５に送られて来たストアモード信号
φ3バーは、制御信号発生回路１５ａに入力される。制
御信号発生回路１５ａは、このストアモード信号φ3バ
ーを反転して、ストアモード信号φ3と内部アドレス選
択信号φINAを生成する回路である。したがって、図９
に示すように、時刻ｔ10にストアモード信号φ3バーが
Ｌレベルに変化すると、ストアモード信号φ3と内部ア
ドレス選択信号φINAはＨレベルに変化する。この内部
アドレス選択信号φINAは、上記セルフリコールモード
タイミング制御回路１４で説明したものと同じ信号であ
り、これによってアドレスカウンタ１５ｂが生成する内
部アドレスＡ0〜Ａmが選択される。
【０１２２】ストアモード信号φ3は、選択回路１５ｃ
に送られると共に、ＡＮＤゲート１５ｄの一方の入力を
介してタイマ回路１５ｅにも送られる。そして、このス
トアモード信号φ3がＨレベルになると、タイマ回路１
５ｅは周期Ｔ1，Ｔ2，Ｔ3の３種類のクロックを発生さ
せ、選択回路１５ｃはここでは周期Ｔ1のクロックを選
択してアドレスカウンタ１５ｂに送る。これら３種類の
クロックも、上記セルフリコールモードタイミング制御
回路１４で説明したものと同じものである。
に送られると共に、ＡＮＤゲート１５ｄの一方の入力を
介してタイマ回路１５ｅにも送られる。そして、このス
トアモード信号φ3がＨレベルになると、タイマ回路１
５ｅは周期Ｔ1，Ｔ2，Ｔ3の３種類のクロックを発生さ
せ、選択回路１５ｃはここでは周期Ｔ1のクロックを選
択してアドレスカウンタ１５ｂに送る。これら３種類の
クロックも、上記セルフリコールモードタイミング制御
回路１４で説明したものと同じものである。
【０１２３】アドレスカウンタ１５ｂも、上記セルフリ
コールモードタイミング制御回路１４で説明したアドレ
スカウンタ１４ｂと同じ構成であり、図９に示すよう
に、このカウント値の最下位ビットであるアドレスＡ0
は、周期Ｔ1のクロック信号と同じ周期で変化し、最上
位ビットであるアドレスＡmは、これの２のｍ乗倍の周
期で変化する。そして、このカウント値の全ビットであ
る内部アドレスＡ0〜Ａmが上記のようにアドレス選択回
路１６に送られる。また、ここでは、アクセス制御回路
１９は、リフレッシュモードによるプレート線やビット
線の制御を行う。したがって、メモリ部１８では、この
アドレスカウンタ１５ｂからの内部アドレスＡ0〜Ａmが
変化するたびにワード線単位でＤＲＡＭのリフレッシュ
が行われる。そして、このアドレスカウンタ１５ｂのカ
ウントが１順すると、メモリ部１８のＤＲＡＭ上の全て
の記憶データが１回だけリフレッシュされることにな
る。
コールモードタイミング制御回路１４で説明したアドレ
スカウンタ１４ｂと同じ構成であり、図９に示すよう
に、このカウント値の最下位ビットであるアドレスＡ0
は、周期Ｔ1のクロック信号と同じ周期で変化し、最上
位ビットであるアドレスＡmは、これの２のｍ乗倍の周
期で変化する。そして、このカウント値の全ビットであ
る内部アドレスＡ0〜Ａmが上記のようにアドレス選択回
路１６に送られる。また、ここでは、アクセス制御回路
１９は、リフレッシュモードによるプレート線やビット
線の制御を行う。したがって、メモリ部１８では、この
アドレスカウンタ１５ｂからの内部アドレスＡ0〜Ａmが
変化するたびにワード線単位でＤＲＡＭのリフレッシュ
が行われる。そして、このアドレスカウンタ１５ｂのカ
ウントが１順すると、メモリ部１８のＤＲＡＭ上の全て
の記憶データが１回だけリフレッシュされることにな
る。
【０１２４】上記アドレスカウンタ１５ｂの最上位ビッ
トのアドレスＡmは、リフレッシュカウンタ１５ｆにも
送られるようになっている。リフレッシュカウンタ１５
ｆは、このアドレスＡmをカウントすることにより上記
リフレッシュ回数をカウントするカウンタである。そし
て、このリフレッシュカウンタ１５ｆがリフレッシュ回
数を所定回数までカウントすると、最上位ビットの出力
をＨレベルに変化させてラッチ回路１５ｇをセットす
る。このラッチ回路１５ｇのラッチ出力は、選択回路１
５ｃとアクセス制御回路１９に送られるようになってい
て、このセットによりラッチ出力がＨレベルに変化する
と、これまで周期Ｔ1のクロックを選択していた選択回
路１５ｃが周期Ｔ3のクロックに選択を変更すると共
に、リフレッシュモードによる制御を行っていたアクセ
ス制御回路１９がストアモードによる制御に切り替わ
る。したがって、メモリ部１８では、内部アドレスＡ0
〜Ａmが変化するたびにワード線単位でストアが行われ
るようになり、ＤＲＡＭ上に揮発性記憶されていたデー
タが各メモリセルの強誘電体に分極方向として不揮発性
記憶される。そして、アドレスカウンタ１５ｂのカウン
トが１順すると、メモリ部１８上の全ての記憶データが
１回だけストアされることになる。
トのアドレスＡmは、リフレッシュカウンタ１５ｆにも
送られるようになっている。リフレッシュカウンタ１５
ｆは、このアドレスＡmをカウントすることにより上記
リフレッシュ回数をカウントするカウンタである。そし
て、このリフレッシュカウンタ１５ｆがリフレッシュ回
数を所定回数までカウントすると、最上位ビットの出力
をＨレベルに変化させてラッチ回路１５ｇをセットす
る。このラッチ回路１５ｇのラッチ出力は、選択回路１
５ｃとアクセス制御回路１９に送られるようになってい
て、このセットによりラッチ出力がＨレベルに変化する
と、これまで周期Ｔ1のクロックを選択していた選択回
路１５ｃが周期Ｔ3のクロックに選択を変更すると共
に、リフレッシュモードによる制御を行っていたアクセ
ス制御回路１９がストアモードによる制御に切り替わ
る。したがって、メモリ部１８では、内部アドレスＡ0
〜Ａmが変化するたびにワード線単位でストアが行われ
るようになり、ＤＲＡＭ上に揮発性記憶されていたデー
タが各メモリセルの強誘電体に分極方向として不揮発性
記憶される。そして、アドレスカウンタ１５ｂのカウン
トが１順すると、メモリ部１８上の全ての記憶データが
１回だけストアされることになる。
【０１２５】図９では、時刻ｔ10から期間ＴRFにわたっ
てリフレッシュが行われ、時刻ｔ11にリフレッシュカウ
ンタ１５ｆの出力がＨレベルに変わる。すると、アドレ
スＡ0，Ａmの周期が周期Ｔ3のクロックに基づいて高速
で変化することになり、これによってストアが迅速に実
行される。
てリフレッシュが行われ、時刻ｔ11にリフレッシュカウ
ンタ１５ｆの出力がＨレベルに変わる。すると、アドレ
スＡ0，Ａmの周期が周期Ｔ3のクロックに基づいて高速
で変化することになり、これによってストアが迅速に実
行される。
【０１２６】上記アドレスカウンタ１５ｂの最上位ビッ
トのアドレスＡmとリフレッシュカウンタ１５ｆの最上
位ビットの出力は、ＡＮＤゲート１５ｈを介してストア
カウンタ１５ｉにも送られるようになっている。ストア
カウンタ１５ｉは、リフレッシュカウンタ１５ｆが所定
回数のカウントを終了した後にアドレスカウンタ１５ｂ
が出力するアドレスＡmをカウントすることにより上記
ストア回数をカウントするカウンタである。そして、こ
のストアカウンタ１５ｉがストア回数を所定回数までカ
ウントすると、最上位ビットの出力をＨレベルに変化さ
せてラッチ回路１５ｊをセットする。このラッチ回路１
５ｊのラッチ出力は、上記ストア完了信号としてリコー
ル要求ラッチ回路１２に送られる。したがって、リコー
ル要求ラッチ回路１２から出力される記憶状態信号ＲＦ
／ＲＣiバーは、Ｌレベルのリコール要求信号に変換す
る。
トのアドレスＡmとリフレッシュカウンタ１５ｆの最上
位ビットの出力は、ＡＮＤゲート１５ｈを介してストア
カウンタ１５ｉにも送られるようになっている。ストア
カウンタ１５ｉは、リフレッシュカウンタ１５ｆが所定
回数のカウントを終了した後にアドレスカウンタ１５ｂ
が出力するアドレスＡmをカウントすることにより上記
ストア回数をカウントするカウンタである。そして、こ
のストアカウンタ１５ｉがストア回数を所定回数までカ
ウントすると、最上位ビットの出力をＨレベルに変化さ
せてラッチ回路１５ｊをセットする。このラッチ回路１
５ｊのラッチ出力は、上記ストア完了信号としてリコー
ル要求ラッチ回路１２に送られる。したがって、リコー
ル要求ラッチ回路１２から出力される記憶状態信号ＲＦ
／ＲＣiバーは、Ｌレベルのリコール要求信号に変換す
る。
【０１２７】この結果、図９に示すように、時刻ｔ12に
ストアカウンタ１５ｉの最上位ビットの出力がＨレベル
に変化したとすると、リコール要求ラッチ回路１２から
出力される記憶状態信号ＲＦ／ＲＣiバーがＬレベルの
リコール要求信号に変化し、これによってストアモード
信号φ3バーがＨレベル（非アクティブ）に戻ると共
に、ストアモード信号φ3や内部アドレス選択信号φINA
もＬレベルに戻り、タイマ回路１５ｅがクロックの発生
を停止するので、時刻ｔ10から期間ＴSSを要してリフレ
ッシュおよびセルフストアの一連の動作が完了する。ま
た、リフレッシュカウンタ１５ｆとストアカウンタ１５
ｉは、ストアモード信号φ3がＬレベルに戻ることによ
りリセットされるようになっているので、カウント値も
初期状態に戻る。
ストアカウンタ１５ｉの最上位ビットの出力がＨレベル
に変化したとすると、リコール要求ラッチ回路１２から
出力される記憶状態信号ＲＦ／ＲＣiバーがＬレベルの
リコール要求信号に変化し、これによってストアモード
信号φ3バーがＨレベル（非アクティブ）に戻ると共
に、ストアモード信号φ3や内部アドレス選択信号φINA
もＬレベルに戻り、タイマ回路１５ｅがクロックの発生
を停止するので、時刻ｔ10から期間ＴSSを要してリフレ
ッシュおよびセルフストアの一連の動作が完了する。ま
た、リフレッシュカウンタ１５ｆとストアカウンタ１５
ｉは、ストアモード信号φ3がＬレベルに戻ることによ
りリセットされるようになっているので、カウント値も
初期状態に戻る。
【０１２８】本実施形態では、上記のように記憶状態信
号ＲＦ／ＲＣiバーがＬレベルのリコール要求信号に変
化すると、制御信号入力回路１１がストアモード信号φ
3バーがＨレベルに戻すようになっているが、ストア完
了後にもこのストアモード信号φ3バーがＬレベルのま
ま維持されるような構成とすることもできる。本実施形
態においても、ラッチ回路１５ｊのラッチ出力は、イン
バータ１５ｋを介して上記ＡＮＤゲート１５ｄの他方の
入力に送られるので、ストアモード信号φ3がＨレベル
のままであっても、タイマ回路１５ｅのクロック出力を
停止させることができる。また、ストアカウンタ１５ｉ
の最上位ビットの出力がＨレベルに変化すると、インバ
ータ１５ｌとＡＮＤゲート１５ｍの一方の入力を介して
ラッチ回路１５ｇがリセットされるので、選択回路１５
ｃとアクセス制御回路１９は、これによって初期状態に
戻ることができる。なお、このラッチ回路１５ｇは、ス
トアモード信号φ3バーがＨレベルに戻りストアモード
信号φ3がＬレベルとなった場合にも、ＡＮＤゲート１
５ｍの他方の入力を介してリセットされる。
号ＲＦ／ＲＣiバーがＬレベルのリコール要求信号に変
化すると、制御信号入力回路１１がストアモード信号φ
3バーがＨレベルに戻すようになっているが、ストア完
了後にもこのストアモード信号φ3バーがＬレベルのま
ま維持されるような構成とすることもできる。本実施形
態においても、ラッチ回路１５ｊのラッチ出力は、イン
バータ１５ｋを介して上記ＡＮＤゲート１５ｄの他方の
入力に送られるので、ストアモード信号φ3がＨレベル
のままであっても、タイマ回路１５ｅのクロック出力を
停止させることができる。また、ストアカウンタ１５ｉ
の最上位ビットの出力がＨレベルに変化すると、インバ
ータ１５ｌとＡＮＤゲート１５ｍの一方の入力を介して
ラッチ回路１５ｇがリセットされるので、選択回路１５
ｃとアクセス制御回路１９は、これによって初期状態に
戻ることができる。なお、このラッチ回路１５ｇは、ス
トアモード信号φ3バーがＨレベルに戻りストアモード
信号φ3がＬレベルとなった場合にも、ＡＮＤゲート１
５ｍの他方の入力を介してリセットされる。
【０１２９】ここで、図９において、時刻ｔ11に達する
までにストアモード信号φ3バーがＨレベル（非アクテ
ィブ）に戻されたとすると、タイマ回路１５ｅがクロッ
ク出力を停止すると共に、リフレッシュカウンタ１５ｆ
とストアカウンタ１５ｉがリセットされるので、ＤＲＡ
Ｍのリフレッシュを行うだけでストアは実行されない。
したがって、リフレッシュ信号ＲＦＳＨバーを期間ＴRF
に満たない短い期間だけ繰り返しＬレベルにすることに
より、ＤＲＡＭのリフレッシュのみを行うことができ
る。
までにストアモード信号φ3バーがＨレベル（非アクテ
ィブ）に戻されたとすると、タイマ回路１５ｅがクロッ
ク出力を停止すると共に、リフレッシュカウンタ１５ｆ
とストアカウンタ１５ｉがリセットされるので、ＤＲＡ
Ｍのリフレッシュを行うだけでストアは実行されない。
したがって、リフレッシュ信号ＲＦＳＨバーを期間ＴRF
に満たない短い期間だけ繰り返しＬレベルにすることに
より、ＤＲＡＭのリフレッシュのみを行うことができ
る。
【０１３０】ただし、本実施形態では、図８に示したよ
うに、リフレッシュカウンタ１５ｆをストアモード信号
φ3のＬレベルによってリセットするようにしている
が、図１０に示すように、このリセットを上記揮発性モ
ード信号φ1バーによって行うようにすれば、上記のよ
うにリフレッシュ信号ＲＦＳＨバーを短い期間だけ繰り
返しＬレベルとしたときに、この間に当該メモリデバイ
ス１へのアクセス要求が行われないと、リフレッシュカ
ウンタ１５ｆのカウント値が累積されるので、何度目か
にリフレッシュ信号ＲＦＳＨバーをＬレベルにしたとき
に、上記ストアが実行されるようになる。この場合に
は、ストアを明示的に指示しなくても、アクセス頻度の
低いメモリデバイス１が自動的にストアされることにな
る。
うに、リフレッシュカウンタ１５ｆをストアモード信号
φ3のＬレベルによってリセットするようにしている
が、図１０に示すように、このリセットを上記揮発性モ
ード信号φ1バーによって行うようにすれば、上記のよ
うにリフレッシュ信号ＲＦＳＨバーを短い期間だけ繰り
返しＬレベルとしたときに、この間に当該メモリデバイ
ス１へのアクセス要求が行われないと、リフレッシュカ
ウンタ１５ｆのカウント値が累積されるので、何度目か
にリフレッシュ信号ＲＦＳＨバーをＬレベルにしたとき
に、上記ストアが実行されるようになる。この場合に
は、ストアを明示的に指示しなくても、アクセス頻度の
低いメモリデバイス１が自動的にストアされることにな
る。
【０１３１】また、上記セルフリコールモードタイミン
グ制御回路１４により期間ＴSRにわたってセルフリコー
ルが行われている間にも、リフレッシュ信号ＲＦＳＨバ
ーがＬレベルとなり、他のリコール済みのメモリデバイ
ス１では、このセルフストアモードタイミング制御回路
１５によるリフレッシュが実行される。そこで、このリ
フレッシュが行われる期間ＴRFをセルフリコールが行わ
れる期間ＴSRよりも短く設定しておけば、いずれかのメ
モリデバイス１がアクセス要求によりセルフリコールさ
れると、他の既にリコール済みのメモリデバイス１がセ
ルフストアされることになる。したがって、この場合に
は、リコール済みのメモリデバイス１を常に１個だけに
限定することができる。また、このようにリコール済み
のメモリデバイス１を１個だけに限定せず、セルフスト
アを行うメモリデバイス１を適宜選択して、リコール済
みのメモリデバイス１が所定個以下に限定されるように
制御することも可能である。
グ制御回路１４により期間ＴSRにわたってセルフリコー
ルが行われている間にも、リフレッシュ信号ＲＦＳＨバ
ーがＬレベルとなり、他のリコール済みのメモリデバイ
ス１では、このセルフストアモードタイミング制御回路
１５によるリフレッシュが実行される。そこで、このリ
フレッシュが行われる期間ＴRFをセルフリコールが行わ
れる期間ＴSRよりも短く設定しておけば、いずれかのメ
モリデバイス１がアクセス要求によりセルフリコールさ
れると、他の既にリコール済みのメモリデバイス１がセ
ルフストアされることになる。したがって、この場合に
は、リコール済みのメモリデバイス１を常に１個だけに
限定することができる。また、このようにリコール済み
のメモリデバイス１を１個だけに限定せず、セルフスト
アを行うメモリデバイス１を適宜選択して、リコール済
みのメモリデバイス１が所定個以下に限定されるように
制御することも可能である。
【０１３２】なお、上記では、説明を容易にするため
に、セルフリコールモードタイミング制御回路１４とセ
ルフストアモードタイミング制御回路１５とを全く別個
の回路として示したが、揮発性モードタイミング制御回
路１３も含めて、これらの回路には、タイマ回路やカウ
ンタなどのように共用できるものが多いため、通常はこ
れらを適宜組み合わせた回路構成としている。
に、セルフリコールモードタイミング制御回路１４とセ
ルフストアモードタイミング制御回路１５とを全く別個
の回路として示したが、揮発性モードタイミング制御回
路１３も含めて、これらの回路には、タイマ回路やカウ
ンタなどのように共用できるものが多いため、通常はこ
れらを適宜組み合わせた回路構成としている。
【０１３３】また、本実施形態では、上記セルフリコー
ルやセルフストアをアドレスカウンタ１４ｂ，１５ｂが
順次カウントする行アドレスに基づいてページ単位（ワ
ード線単位）で一括して実行しているので、例えば１ペ
ージにメモリセルが１０２４個あるとすれば、１ビット
ずつ転送する場合に比べはるかに高速に処理を行うこと
ができる。
ルやセルフストアをアドレスカウンタ１４ｂ，１５ｂが
順次カウントする行アドレスに基づいてページ単位（ワ
ード線単位）で一括して実行しているので、例えば１ペ
ージにメモリセルが１０２４個あるとすれば、１ビット
ずつ転送する場合に比べはるかに高速に処理を行うこと
ができる。
【０１３４】ところで、各メモリデバイス１のワード線
本数を１０２４本とし、全ワード線にわたるセルフリコ
ールを２回繰りかえしたとすると、このときのクロック
の周期Ｔ2は２μ秒であることから、期間ＴSRは、 ＴSR＝２μ秒×１０２４本×２回 の計算により約４ｍ秒となる。そして、各メモリセルは
１回のリコールによって強誘電体の分極反転が発生する
確立が２分の１となるので、平均すればこの期間ＴSRご
とに１回の分極反転を受けることになる。したがって、
この強誘電体薄膜の分極回数の限度を１０11回とする
と、これに期間ＴSRを乗じた期間は４×１０8秒とな
り、約１０年間の動作保証が可能となる。
本数を１０２４本とし、全ワード線にわたるセルフリコ
ールを２回繰りかえしたとすると、このときのクロック
の周期Ｔ2は２μ秒であることから、期間ＴSRは、 ＴSR＝２μ秒×１０２４本×２回 の計算により約４ｍ秒となる。そして、各メモリセルは
１回のリコールによって強誘電体の分極反転が発生する
確立が２分の１となるので、平均すればこの期間ＴSRご
とに１回の分極反転を受けることになる。したがって、
この強誘電体薄膜の分極回数の限度を１０11回とする
と、これに期間ＴSRを乗じた期間は４×１０8秒とな
り、約１０年間の動作保証が可能となる。
【０１３５】また、本実施形態では、これらセルフリコ
ールやセルフストアおよびオートリフレッシュは、互い
に周期の異なるクロックによって実行されるので、これ
らの動作時間をそれぞれに最適化することが可能とな
る。
ールやセルフストアおよびオートリフレッシュは、互い
に周期の異なるクロックによって実行されるので、これ
らの動作時間をそれぞれに最適化することが可能とな
る。
【０１３６】〔不揮発性半導体記憶装置の動作〕上記構
成の不揮発性半導体記憶装置の動作を図１１〜図１４に
基づいて説明する。
成の不揮発性半導体記憶装置の動作を図１１〜図１４に
基づいて説明する。
【０１３７】図１１は、まだリコールが行われていない
メモリデバイス１のアドレスを指定して読み出しアクセ
スが行われた場合の動作を示す。
メモリデバイス１のアドレスを指定して読み出しアクセ
スが行われた場合の動作を示す。
【０１３８】時刻ｔ20にチップイネーブル信号ＣＥバー
がＬレベル（イネーブル）になると、そのときに指定さ
れたアドレスを割り当てられたメモリデバイス１が出力
する記憶状態信号ＲＦ／ＲＣiバーがＬレベルのリコー
ル要求信号であることから、まずリコールモード信号φ
2バーがＬレベルとなり、期間ＴSRにわたってセルフリ
コールが実行される。なお、出力イネーブル信号ＯＥバ
ー信号は、この間にＬレベルとなる。次に、この期間Ｔ
SRが経過して時刻ｔ21になると、記憶状態信号ＲＦ／Ｒ
ＣiバーがＨレベルのリフレッシュ要求信号となるの
で、リコールモード信号φ2バーがＨレベルに戻ると共
に、揮発性モード信号φ1バーがＬレベルとなって、Ｄ
ＲＡＭ上にリコールされた記憶データの読み出しが行わ
れる。そして、メモリデバイス１からデータバス上に送
出されたデータを装置本体側が読み取って時刻ｔ22にチ
ップイネーブル信号ＣＥバーをＨレベルに戻すと、揮発
性モード信号φ1バーがＨレベルに戻って読み出しアク
セスを終了する。したがって、装置本体側では、メモリ
デバイス１がリコール済みかどうかを管理してアクセス
モードを変更する必要がなく、いずれのメモリデバイス
１に対しても同じ操作で擬似ＳＲＡＭなどと同様にアク
セスを行うことができる。しかも、アクセスが行われな
いメモリデバイス１はリコールされないので、不必要に
リフレッシュを行い消費電力を増大させるようなことも
なくなる。
がＬレベル（イネーブル）になると、そのときに指定さ
れたアドレスを割り当てられたメモリデバイス１が出力
する記憶状態信号ＲＦ／ＲＣiバーがＬレベルのリコー
ル要求信号であることから、まずリコールモード信号φ
2バーがＬレベルとなり、期間ＴSRにわたってセルフリ
コールが実行される。なお、出力イネーブル信号ＯＥバ
ー信号は、この間にＬレベルとなる。次に、この期間Ｔ
SRが経過して時刻ｔ21になると、記憶状態信号ＲＦ／Ｒ
ＣiバーがＨレベルのリフレッシュ要求信号となるの
で、リコールモード信号φ2バーがＨレベルに戻ると共
に、揮発性モード信号φ1バーがＬレベルとなって、Ｄ
ＲＡＭ上にリコールされた記憶データの読み出しが行わ
れる。そして、メモリデバイス１からデータバス上に送
出されたデータを装置本体側が読み取って時刻ｔ22にチ
ップイネーブル信号ＣＥバーをＨレベルに戻すと、揮発
性モード信号φ1バーがＨレベルに戻って読み出しアク
セスを終了する。したがって、装置本体側では、メモリ
デバイス１がリコール済みかどうかを管理してアクセス
モードを変更する必要がなく、いずれのメモリデバイス
１に対しても同じ操作で擬似ＳＲＡＭなどと同様にアク
セスを行うことができる。しかも、アクセスが行われな
いメモリデバイス１はリコールされないので、不必要に
リフレッシュを行い消費電力を増大させるようなことも
なくなる。
【０１３９】また、上記期間ＴSRの間には、ウエイト信
号ＷＡＩＴバーもＬレベルとなるので、装置本体側では
これを検出して、上記時刻ｔ21の後にデータバス上にデ
ータが送出されるまでバスサイクルに待機サイクルを挿
入し待機することができる。このようなウエイト信号Ｗ
ＡＩＴバーは、ほとんどのコンピュータシステムやマイ
クロプロセッサで受け付けることが可能である。例えば
図１２にモトローラ社の１６ビットＭＰＵであるＭＣ６
８０００のバスサイクルを示す。このＭＣ６８０００に
おける各信号と本実施形態の各信号とは、下記表６に示
すように対応する。
号ＷＡＩＴバーもＬレベルとなるので、装置本体側では
これを検出して、上記時刻ｔ21の後にデータバス上にデ
ータが送出されるまでバスサイクルに待機サイクルを挿
入し待機することができる。このようなウエイト信号Ｗ
ＡＩＴバーは、ほとんどのコンピュータシステムやマイ
クロプロセッサで受け付けることが可能である。例えば
図１２にモトローラ社の１６ビットＭＰＵであるＭＣ６
８０００のバスサイクルを示す。このＭＣ６８０００に
おける各信号と本実施形態の各信号とは、下記表６に示
すように対応する。
【０１４０】
【表６】
【０１４１】ここで、１回目の読み出しサイクルと２回
目の書き込みサイクルでは、マイクロプロセッサが時刻
ｔ30，ｔ31のタイミングでデータ転送アクノリッジ信号
ＤＴＡＣＫバーを検査しているが、いずれもＬレベル
（アクティブ）であるため、そのままアクセスが続行さ
れている。これに対して、３回目の読み出しサイクルで
は、時刻ｔ32にデータ転送アクノリッジ信号ＤＴＡＣＫ
バーを検査してもまだＨレベルであったために、１サイ
クルの待機サイクルを挿入している。そして、時刻ｔ33
に再度データ転送アクノリッジ信号ＤＴＡＣＫバーを検
査し、これがＬレベルとなっていたことから、以降は再
びアクセスを継続している。したがって、このようなマ
イクロプロセッサに本実施形態のウエイト信号ＷＡＩＴ
バーの反転信号を送るようにすれば、セルフリコールの
発生によるアクセスのタイミングの遅れを吸収すること
ができる。
目の書き込みサイクルでは、マイクロプロセッサが時刻
ｔ30，ｔ31のタイミングでデータ転送アクノリッジ信号
ＤＴＡＣＫバーを検査しているが、いずれもＬレベル
（アクティブ）であるため、そのままアクセスが続行さ
れている。これに対して、３回目の読み出しサイクルで
は、時刻ｔ32にデータ転送アクノリッジ信号ＤＴＡＣＫ
バーを検査してもまだＨレベルであったために、１サイ
クルの待機サイクルを挿入している。そして、時刻ｔ33
に再度データ転送アクノリッジ信号ＤＴＡＣＫバーを検
査し、これがＬレベルとなっていたことから、以降は再
びアクセスを継続している。したがって、このようなマ
イクロプロセッサに本実施形態のウエイト信号ＷＡＩＴ
バーの反転信号を送るようにすれば、セルフリコールの
発生によるアクセスのタイミングの遅れを吸収すること
ができる。
【０１４２】さらに、上記期間ＴSRの間には、リフレッ
シュ信号ＲＦＳＨバーもＬレベルとなり、これによって
既にリコール済みの他のメモリデバイス１のＤＲＡＭ上
の記憶データをリフレッシュすることができる。したが
って、リコールの発生により比較的長い時間にわたり装
置本体側からリフレッシュの実行を指示できなくなる不
都合を解消することができる。
シュ信号ＲＦＳＨバーもＬレベルとなり、これによって
既にリコール済みの他のメモリデバイス１のＤＲＡＭ上
の記憶データをリフレッシュすることができる。したが
って、リコールの発生により比較的長い時間にわたり装
置本体側からリフレッシュの実行を指示できなくなる不
都合を解消することができる。
【０１４３】また、このリフレッシュを開始してからセ
ルフストアに移行するまでの期間ＴRFをセルフリコール
に要する期間ＴSRよりも短く設定しておけば、この間に
他の既にリコール済みのメモリデバイス１をストアし不
揮発性記憶に戻すことができるので、リコール済みのメ
モリデバイス１が２個以上になることを防止でき、特に
本実施形態のように電流供給能力が制限される携帯型情
報機器においても、リフレッシュに要する消費電力が過
大になるようなおそれがなくなる。なお、ＰＣカードイ
ンターフェイス回路２における内部チップイネーブル信
号発生回路２１をチップイネーブル信号ＣＥバーがＬレ
ベルとなった場合に直にいずれかの内部チップイネーブ
ル信号ＣＥiバーをＬレベルとせずに、先に他のメモリ
デバイス１のセルフストアの実行を済ませるように構成
することもできる。この場合には、セルフストアとセル
フリコールを同時に実行する必要がないので、さらに電
流供給能力が制限されるシステムに応用することができ
る。このセルフストアは、セルフリコールの後に実行す
ることも可能である。
ルフストアに移行するまでの期間ＴRFをセルフリコール
に要する期間ＴSRよりも短く設定しておけば、この間に
他の既にリコール済みのメモリデバイス１をストアし不
揮発性記憶に戻すことができるので、リコール済みのメ
モリデバイス１が２個以上になることを防止でき、特に
本実施形態のように電流供給能力が制限される携帯型情
報機器においても、リフレッシュに要する消費電力が過
大になるようなおそれがなくなる。なお、ＰＣカードイ
ンターフェイス回路２における内部チップイネーブル信
号発生回路２１をチップイネーブル信号ＣＥバーがＬレ
ベルとなった場合に直にいずれかの内部チップイネーブ
ル信号ＣＥiバーをＬレベルとせずに、先に他のメモリ
デバイス１のセルフストアの実行を済ませるように構成
することもできる。この場合には、セルフストアとセル
フリコールを同時に実行する必要がないので、さらに電
流供給能力が制限されるシステムに応用することができ
る。このセルフストアは、セルフリコールの後に実行す
ることも可能である。
【０１４４】図１３は、既にリコールが行われているメ
モリデバイス１のアドレスを指定して読み出しアクセス
が行われた場合の動作を示す。
モリデバイス１のアドレスを指定して読み出しアクセス
が行われた場合の動作を示す。
【０１４５】時刻ｔ40にチップイネーブル信号ＣＥバー
がＬレベル（イネーブル）になると、そのときに指定さ
れたアドレスを割り当てられたメモリデバイス１が出力
する記憶状態信号ＲＦ／ＲＣiバーがＨレベルのリフレ
ッシュ要求信号であることから、図１１に示した時刻ｔ
21以降の場合と同様に、揮発性モード信号φ1バーがＬ
レベルとなって、ＤＲＡＭ上の記憶データの読み出しが
行われる。そして、データを読み取り時刻ｔ41にチップ
イネーブル信号ＣＥバーをＨレベルに戻すと、揮発性モ
ード信号φ1バーがＨレベルに戻り、読み出しアクセス
が終了する。この場合には、セルフリコールによる待機
時間がなく、通常のＤＲＡＭの場合と同様の高速アクセ
スが可能となる。
がＬレベル（イネーブル）になると、そのときに指定さ
れたアドレスを割り当てられたメモリデバイス１が出力
する記憶状態信号ＲＦ／ＲＣiバーがＨレベルのリフレ
ッシュ要求信号であることから、図１１に示した時刻ｔ
21以降の場合と同様に、揮発性モード信号φ1バーがＬ
レベルとなって、ＤＲＡＭ上の記憶データの読み出しが
行われる。そして、データを読み取り時刻ｔ41にチップ
イネーブル信号ＣＥバーをＨレベルに戻すと、揮発性モ
ード信号φ1バーがＨレベルに戻り、読み出しアクセス
が終了する。この場合には、セルフリコールによる待機
時間がなく、通常のＤＲＡＭの場合と同様の高速アクセ
スが可能となる。
【０１４６】図１４は、既にリコールが行われているメ
モリデバイス１のリフレッシュとセルフストアを行う場
合の動作を示す。
モリデバイス１のリフレッシュとセルフストアを行う場
合の動作を示す。
【０１４７】時刻ｔ50と時刻ｔ51に、チップイネーブル
信号ＣＥバーをＨレベルに保持したままで、出力イネー
ブル信号ＯＥバーを期間ＴRFよりも十分に短い期間だけ
Ｌレベルにすると、リフレッシュ信号ＲＦＳＨバーとス
トアモード信号φ3バーがこれに応じてＬレベルとな
り、この間リコール済みのメモリデバイス１の記憶デー
タのリフレッシュが行われる。そして、時刻ｔ52に、出
力イネーブル信号ＯＥバーを期間ＴRFよりも長い期間に
わたりＬレベルにすると、リフレッシュ信号ＲＦＳＨバ
ーとストアモード信号φ3バーもＬレベルとなり、この
時刻ｔ52から期間ＴRFが経過するまでリフレッシュが行
われた後にセルフストアが実行される。すると、時刻ｔ
53に記憶状態信号ＲＦ／ＲＣiバーがＬレベルのリコー
ル要求信号に変化し、これに伴ってリフレッシュ信号Ｒ
ＦＳＨバーとストアモード信号φ3バーがＨレベルに戻
ることによりセルフストアが完了して、各メモリデバイ
ス１が不揮発性記憶によるスタンバイ状態となる。ま
た、このようにして全てのメモリデバイス１の出力する
記憶状態信号ＲＦ／ＲＣiバーがＬレベルのリコール要
求信号に変化すると、第２バックアップ電源信号ＢＶＤ
2がＨレベルとなるので、本体装置側では、これを検出
することにより、いつ電源ＯＦＦにしても記憶データが
損なわれるおそれがないことが分かる。
信号ＣＥバーをＨレベルに保持したままで、出力イネー
ブル信号ＯＥバーを期間ＴRFよりも十分に短い期間だけ
Ｌレベルにすると、リフレッシュ信号ＲＦＳＨバーとス
トアモード信号φ3バーがこれに応じてＬレベルとな
り、この間リコール済みのメモリデバイス１の記憶デー
タのリフレッシュが行われる。そして、時刻ｔ52に、出
力イネーブル信号ＯＥバーを期間ＴRFよりも長い期間に
わたりＬレベルにすると、リフレッシュ信号ＲＦＳＨバ
ーとストアモード信号φ3バーもＬレベルとなり、この
時刻ｔ52から期間ＴRFが経過するまでリフレッシュが行
われた後にセルフストアが実行される。すると、時刻ｔ
53に記憶状態信号ＲＦ／ＲＣiバーがＬレベルのリコー
ル要求信号に変化し、これに伴ってリフレッシュ信号Ｒ
ＦＳＨバーとストアモード信号φ3バーがＨレベルに戻
ることによりセルフストアが完了して、各メモリデバイ
ス１が不揮発性記憶によるスタンバイ状態となる。ま
た、このようにして全てのメモリデバイス１の出力する
記憶状態信号ＲＦ／ＲＣiバーがＬレベルのリコール要
求信号に変化すると、第２バックアップ電源信号ＢＶＤ
2がＨレベルとなるので、本体装置側では、これを検出
することにより、いつ電源ＯＦＦにしても記憶データが
損なわれるおそれがないことが分かる。
【０１４８】なお、装置本体側では、電源ＯＦＦ時にこ
の第２バックアップ電源信号ＢＶＤ2を検査して必要が
あれば不揮発性半導体記憶装置にセルフストア動作を行
わせるように制御するが、この電源ＯＦＦ時を検出して
自動的にセルフストアを行うことができるような発明も
既に提案されている（特願平２−２０２９５８号）。
の第２バックアップ電源信号ＢＶＤ2を検査して必要が
あれば不揮発性半導体記憶装置にセルフストア動作を行
わせるように制御するが、この電源ＯＦＦ時を検出して
自動的にセルフストアを行うことができるような発明も
既に提案されている（特願平２−２０２９５８号）。
【０１４９】先に述べたリフレッシュ信号発生回路２２
の他の例としては、第２バックアップ電源信号ＢＶＤ2
が一定時間”Ｌ”レベルの状態にあり、かつ、その間、
リフレッシュ信号ＲＦＳＨバーが”Ｈ”レベルを保て
ば、自動的にリフレッシュ信号ＲＦＳＨバーを”Ｌ”レ
ベルにして、セルフストアを行うことも可能である。
の他の例としては、第２バックアップ電源信号ＢＶＤ2
が一定時間”Ｌ”レベルの状態にあり、かつ、その間、
リフレッシュ信号ＲＦＳＨバーが”Ｈ”レベルを保て
ば、自動的にリフレッシュ信号ＲＦＳＨバーを”Ｌ”レ
ベルにして、セルフストアを行うことも可能である。
【０１５０】〔実施形態の変形例〕図１５および図１６
に上記実施形態におけるセルフストアモードタイミング
制御回路１５の他の例を示す。なお、図８に示した実施
形態と同様の機能を有する構成部材には同じ番号を付記
して説明を省略する。
に上記実施形態におけるセルフストアモードタイミング
制御回路１５の他の例を示す。なお、図８に示した実施
形態と同様の機能を有する構成部材には同じ番号を付記
して説明を省略する。
【０１５１】図８に示した実施形態では、ラッチ回路１
５ｇの出力をアクセス制御回路１９に送っているが、こ
こでは、図１５に示すように、ＡＮＤゲート１５ｄの出
力信号をアクセス制御回路１９に送るようにしている。
この構成によれば、ストアモード信号φ3バーがＬレベ
ルに切り替わりタイマ回路１５ｅがクロック出力を開始
してからラッチ回路１５ｊの出力によってこのタイマ回
路１５ｅがクロック出力を停止するまでの全期間にわた
ってアクセス制御回路１９がストアモードで制御を行う
ことになる。したがって、図１６に示すように、リフレ
ッシュカウンタ１５ｆとストアカウンタ１５ｉとが周期
Ｔ1と周期Ｔ3のクロックに基づいてそれぞれカウントを
行う期間ＴSSの全期間にわたってセルフストアが実行さ
れる。
５ｇの出力をアクセス制御回路１９に送っているが、こ
こでは、図１５に示すように、ＡＮＤゲート１５ｄの出
力信号をアクセス制御回路１９に送るようにしている。
この構成によれば、ストアモード信号φ3バーがＬレベ
ルに切り替わりタイマ回路１５ｅがクロック出力を開始
してからラッチ回路１５ｊの出力によってこのタイマ回
路１５ｅがクロック出力を停止するまでの全期間にわた
ってアクセス制御回路１９がストアモードで制御を行う
ことになる。したがって、図１６に示すように、リフレ
ッシュカウンタ１５ｆとストアカウンタ１５ｉとが周期
Ｔ1と周期Ｔ3のクロックに基づいてそれぞれカウントを
行う期間ＴSSの全期間にわたってセルフストアが実行さ
れる。
【０１５２】図１７に上記実施形態におけるセルフスト
アモードタイミング制御回路１５のさらに他の例を示
す。なお、図１５に示した実施形態と同様の機能を有す
る構成部材には同じ番号を付記して説明を省略する。
アモードタイミング制御回路１５のさらに他の例を示
す。なお、図１５に示した実施形態と同様の機能を有す
る構成部材には同じ番号を付記して説明を省略する。
【０１５３】図１５に示した実施形態では、セルフスト
アの回数をリフレッシュカウンタ１５ｆとストアカウン
タ１５ｉとの２個のカウンタでカウントしているが、こ
こでは、図１７に示すように、リフレッシュカウンタ１
５ｆのカウンタのみを用いてカウント行っている。
アの回数をリフレッシュカウンタ１５ｆとストアカウン
タ１５ｉとの２個のカウンタでカウントしているが、こ
こでは、図１７に示すように、リフレッシュカウンタ１
５ｆのカウンタのみを用いてカウント行っている。
【０１５４】〔第２実施形態〕図１８〜図３３は本発明
の第２実施形態を示すものであって、図１８はメモリデ
バイスの構成を示すブロック図、図１９はリコール要求
ラッチ回路の一部の構成を示すブロック図、図２０はリ
コール要求ラッチ回路の残りの構成を示すブロック図、
図２１はセルフリコールモードタイミング制御回路とそ
の周辺回路のブロック図、図２２はセルフリコールモー
ドの動作を示すタイムチャート、図２３はセルフストア
モードタイミング制御回路とその周辺回路のブロック
図、図２４は図２３のセルフストアモードタイミング制
御回路のリフレッシュ動作を示すタイムチャート、図２
５は図２３のセルフストアモードタイミング制御回路の
セルフストアモードの動作を示すタイムチャート、図２
６はセルフストアモードタイミング制御回路とその周辺
回路の他の構成を示すブロック図、図２７は図２６のセ
ルフストアモードタイミング制御回路のセルフストアモ
ードの動作を示すタイムチャート、図２８は図２６のセ
ルフストアモードタイミング制御回路のリフレッシュ動
作を示すタイムチャート、図２９はセルフストアモード
タイミング制御回路とその周辺回路のさらに他の構成を
示すブロック図、図３０はセルフリコールが実行される
場合の読み出しアクセスの動作を示すタイムチャート、
図３１はセルフストアとセルフリコールが実行される場
合の読み出しアクセスの動作を示すタイムチャート、図
３２はオートリフレッシュとセルフストアの動作を示す
タイムチャート、図３３は読み出しアクセスの動作を示
すタイムチャートである。なお、図１〜図１７に示した
第１実施形態と同様の機能を有する構成部材には同じ番
号を付記して説明を省略する。
の第２実施形態を示すものであって、図１８はメモリデ
バイスの構成を示すブロック図、図１９はリコール要求
ラッチ回路の一部の構成を示すブロック図、図２０はリ
コール要求ラッチ回路の残りの構成を示すブロック図、
図２１はセルフリコールモードタイミング制御回路とそ
の周辺回路のブロック図、図２２はセルフリコールモー
ドの動作を示すタイムチャート、図２３はセルフストア
モードタイミング制御回路とその周辺回路のブロック
図、図２４は図２３のセルフストアモードタイミング制
御回路のリフレッシュ動作を示すタイムチャート、図２
５は図２３のセルフストアモードタイミング制御回路の
セルフストアモードの動作を示すタイムチャート、図２
６はセルフストアモードタイミング制御回路とその周辺
回路の他の構成を示すブロック図、図２７は図２６のセ
ルフストアモードタイミング制御回路のセルフストアモ
ードの動作を示すタイムチャート、図２８は図２６のセ
ルフストアモードタイミング制御回路のリフレッシュ動
作を示すタイムチャート、図２９はセルフストアモード
タイミング制御回路とその周辺回路のさらに他の構成を
示すブロック図、図３０はセルフリコールが実行される
場合の読み出しアクセスの動作を示すタイムチャート、
図３１はセルフストアとセルフリコールが実行される場
合の読み出しアクセスの動作を示すタイムチャート、図
３２はオートリフレッシュとセルフストアの動作を示す
タイムチャート、図３３は読み出しアクセスの動作を示
すタイムチャートである。なお、図１〜図１７に示した
第１実施形態と同様の機能を有する構成部材には同じ番
号を付記して説明を省略する。
【０１５５】〔メモリデバイス１〕本実施形態では、単
一のメモリデバイスで構成される不揮発性半導体記憶装
置について説明する。ただし、この不揮発性半導体記憶
装置は、１チップマイクロコンピュータなどのデバイス
内のメモリモジュールとして構成することもできる。ま
た、この不揮発性半導体記憶装置を単体で使用してもよ
いし、複数個を組み合わせて使用することもできる。
一のメモリデバイスで構成される不揮発性半導体記憶装
置について説明する。ただし、この不揮発性半導体記憶
装置は、１チップマイクロコンピュータなどのデバイス
内のメモリモジュールとして構成することもできる。ま
た、この不揮発性半導体記憶装置を単体で使用してもよ
いし、複数個を組み合わせて使用することもできる。
【０１５６】本実施形態のメモリデバイス１は、第１実
施形態と同様に強誘電体を用いたＮＶＤＲＡＭの多数の
メモリセルからなるメモリ部１８を備えている。ただ
し、本実施形態のメモリ部１８は、各メモリアレイごと
に複数（ｎ個）に分割され、個々のメモリ部１８ごとに
セルフリコール動作やセルフストア動作が行われるよう
になっている。また、リコール要求ラッチ回路１２は、
外部に出力する記憶状態信号ＲＦ／ＲＣバーの他に、内
部的に各メモリ部１８に対応する記憶状態信号ＲＦ／Ｒ
Ｃ1バー〜ＲＦ／ＲＣnバーと３種類の記憶状態信号ＲＦ
／ＲＣORバー，ＲＦ／ＲＣSバー，ＲＦ／ＲＣUS-ORバー
を生成するようになっている。記憶状態信号ＲＦ／ＲＣ
1〜ＲＦ／ＲＣnは、各メモリ部１８の記憶データが不揮
発性であるか（Ｌレベル：リコール要求）またはＤＲＡ
Ｍにリコールされて揮発性になっているのか（Ｈレベ
ル：リフレッシュ要求）を知らせるための信号であり、
第１実施形態における各メモリデバイス１についての記
憶状態信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣnバーに対応す
る。記憶状態信号ＲＦ／ＲＣORバーは、揮発性になって
いるメモリ部１８が１個でも存在する場合にＨレベルと
なる信号であり、記憶状態信号ＲＦ／ＲＣSバーは、ア
クセスの際にアドレスを指定されたメモリ部１８が既に
揮発性になっている場合にＨレベルとなる信号であり、
記憶状態信号ＲＦ／ＲＣUS-ORバーは、アクセスの際に
アドレスを指定されたメモリ部１８以外で揮発性になっ
ているメモリ部１８が１個でも存在する場合にＨレベル
となる信号である。
施形態と同様に強誘電体を用いたＮＶＤＲＡＭの多数の
メモリセルからなるメモリ部１８を備えている。ただ
し、本実施形態のメモリ部１８は、各メモリアレイごと
に複数（ｎ個）に分割され、個々のメモリ部１８ごとに
セルフリコール動作やセルフストア動作が行われるよう
になっている。また、リコール要求ラッチ回路１２は、
外部に出力する記憶状態信号ＲＦ／ＲＣバーの他に、内
部的に各メモリ部１８に対応する記憶状態信号ＲＦ／Ｒ
Ｃ1バー〜ＲＦ／ＲＣnバーと３種類の記憶状態信号ＲＦ
／ＲＣORバー，ＲＦ／ＲＣSバー，ＲＦ／ＲＣUS-ORバー
を生成するようになっている。記憶状態信号ＲＦ／ＲＣ
1〜ＲＦ／ＲＣnは、各メモリ部１８の記憶データが不揮
発性であるか（Ｌレベル：リコール要求）またはＤＲＡ
Ｍにリコールされて揮発性になっているのか（Ｈレベ
ル：リフレッシュ要求）を知らせるための信号であり、
第１実施形態における各メモリデバイス１についての記
憶状態信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣnバーに対応す
る。記憶状態信号ＲＦ／ＲＣORバーは、揮発性になって
いるメモリ部１８が１個でも存在する場合にＨレベルと
なる信号であり、記憶状態信号ＲＦ／ＲＣSバーは、ア
クセスの際にアドレスを指定されたメモリ部１８が既に
揮発性になっている場合にＨレベルとなる信号であり、
記憶状態信号ＲＦ／ＲＣUS-ORバーは、アクセスの際に
アドレスを指定されたメモリ部１８以外で揮発性になっ
ているメモリ部１８が１個でも存在する場合にＨレベル
となる信号である。
【０１５７】制御信号入力回路１１は、これら記憶状態
信号ＲＦ／ＲＣSバー，ＲＦ／ＲＣUS-ORバーに基づいて
各タイミング制御回路１３，１４，１５を制御するよう
になっている。即ち、揮発性モードタイミング制御回路
１３を動作させる揮発性モード信号φ1バーは、チップ
イネーブル信号ＣＥバーがＬレベル（アクティブ）とな
り、記憶状態信号ＲＦ／ＲＣSバーがＨレベルで選択さ
れたメモリ部１８が既に揮発性となっている場合にＬレ
ベル（アクティブ）となって、直ちに指定メモリ部１８
へのアクセスを行う。また、セルフリコールモードタイ
ミング制御回路１４を動作させるリコールモード信号φ
2バーは、チップイネーブル信号ＣＥバーがＬレベル
（アクティブ）となり、記憶状態信号ＲＦ／ＲＣUS-OR
バー，ＲＦ／ＲＣSバーが共にＬレベルで全てのメモリ
部１８が不揮発性である場合にＬレベル（アクティブ）
となって、アクセスの前に指定メモリ部１８のセルフリ
コールが行われる。さらに、セルフストアモードタイミ
ング制御回路１５を動作させる信号は、ストアモード信
号φ3バーに対応するストアモード信号φ31バーの他に
ストアモード信号φ33バーが設けられる。そして、この
ストアモード信号φ33バーは、チップイネーブル信号Ｃ
ＥバーがＬレベル（アクティブ）となり、記憶状態信号
ＲＦ／ＲＣUS-ORバーがＨレベルでいずれかのメモリ部
１８が揮発性である場合にＬレベル（アクティブ）とな
って、セルフリコールの前に揮発性のメモリ部１８のセ
ルフストアが行われる。
信号ＲＦ／ＲＣSバー，ＲＦ／ＲＣUS-ORバーに基づいて
各タイミング制御回路１３，１４，１５を制御するよう
になっている。即ち、揮発性モードタイミング制御回路
１３を動作させる揮発性モード信号φ1バーは、チップ
イネーブル信号ＣＥバーがＬレベル（アクティブ）とな
り、記憶状態信号ＲＦ／ＲＣSバーがＨレベルで選択さ
れたメモリ部１８が既に揮発性となっている場合にＬレ
ベル（アクティブ）となって、直ちに指定メモリ部１８
へのアクセスを行う。また、セルフリコールモードタイ
ミング制御回路１４を動作させるリコールモード信号φ
2バーは、チップイネーブル信号ＣＥバーがＬレベル
（アクティブ）となり、記憶状態信号ＲＦ／ＲＣUS-OR
バー，ＲＦ／ＲＣSバーが共にＬレベルで全てのメモリ
部１８が不揮発性である場合にＬレベル（アクティブ）
となって、アクセスの前に指定メモリ部１８のセルフリ
コールが行われる。さらに、セルフストアモードタイミ
ング制御回路１５を動作させる信号は、ストアモード信
号φ3バーに対応するストアモード信号φ31バーの他に
ストアモード信号φ33バーが設けられる。そして、この
ストアモード信号φ33バーは、チップイネーブル信号Ｃ
ＥバーがＬレベル（アクティブ）となり、記憶状態信号
ＲＦ／ＲＣUS-ORバーがＨレベルでいずれかのメモリ部
１８が揮発性である場合にＬレベル（アクティブ）とな
って、セルフリコールの前に揮発性のメモリ部１８のセ
ルフストアが行われる。
【０１５８】〔リコール要求ラッチ回路１２〕以降は上
記メモリデバイス１が４個（ｎ＝４）のメモリ部１８を
有する場合について説明する。また、これらのメモリ部
１８は、アドレスＡ1〜Ａmのさらに上位の２ビットのア
ドレスＡm+1，Ａm+2により選択されるものとする。リコ
ール要求ラッチ回路１２は、図１９に示すように、第１
実施形態の場合と同様のラッチ回路１２ａと反転バッフ
ァ回路１２ｂとＯＲゲート１２ｃとからなる回路を、各
メモリ部１８に対応させて４個備えている。そして、こ
れらのラッチ回路１２ａは、ストア完了信号がＨレベル
（アクティブ）になった場合にセットされ、反転バッフ
ァ回路１２ｂを介してそれぞれ記憶状態信号ＲＦ／ＲＣ
1バー〜ＲＦ／ＲＣ4バーをＬレベル（リコール要求）と
する。本実施形態では、２個以上のメモリ部１８が同時
に揮発性となることはないので、このように１種類のス
トア完了信号によって４個のラッチ回路１２ａを一律に
セットすることができる。また、これらのラッチ回路１
２ａは、ＮＡＮＤゲート１２ｄによりアドレスＡm+1，
Ａm+2をデコードした結果でマスクされたリコール完了
信号に基づいてリセットされるようになっている。即
ち、リコール完了信号がＨレベル（アクティブ）になっ
た場合、アドレスＡm+1，Ａm+2で選択されたメモリ部１
８に対応するラッチ回路１２ａのみがリセットされて、
反転バッファ回路１２ｂを介しいずれかの記憶状態信号
ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣ4バーをＨレベル（リフレ
ッシュ要求）とする。なお、各反転バッファ回路１２ｂ
の出力は、ワイヤードＯＲ接続が可能となるように、オ
ープンコレクタ方式としてもよい。
記メモリデバイス１が４個（ｎ＝４）のメモリ部１８を
有する場合について説明する。また、これらのメモリ部
１８は、アドレスＡ1〜Ａmのさらに上位の２ビットのア
ドレスＡm+1，Ａm+2により選択されるものとする。リコ
ール要求ラッチ回路１２は、図１９に示すように、第１
実施形態の場合と同様のラッチ回路１２ａと反転バッフ
ァ回路１２ｂとＯＲゲート１２ｃとからなる回路を、各
メモリ部１８に対応させて４個備えている。そして、こ
れらのラッチ回路１２ａは、ストア完了信号がＨレベル
（アクティブ）になった場合にセットされ、反転バッフ
ァ回路１２ｂを介してそれぞれ記憶状態信号ＲＦ／ＲＣ
1バー〜ＲＦ／ＲＣ4バーをＬレベル（リコール要求）と
する。本実施形態では、２個以上のメモリ部１８が同時
に揮発性となることはないので、このように１種類のス
トア完了信号によって４個のラッチ回路１２ａを一律に
セットすることができる。また、これらのラッチ回路１
２ａは、ＮＡＮＤゲート１２ｄによりアドレスＡm+1，
Ａm+2をデコードした結果でマスクされたリコール完了
信号に基づいてリセットされるようになっている。即
ち、リコール完了信号がＨレベル（アクティブ）になっ
た場合、アドレスＡm+1，Ａm+2で選択されたメモリ部１
８に対応するラッチ回路１２ａのみがリセットされて、
反転バッファ回路１２ｂを介しいずれかの記憶状態信号
ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣ4バーをＨレベル（リフレ
ッシュ要求）とする。なお、各反転バッファ回路１２ｂ
の出力は、ワイヤードＯＲ接続が可能となるように、オ
ープンコレクタ方式としてもよい。
【０１５９】上記各ラッチ回路１２ａから反転バッファ
回路１２ｂを介して出力される記憶状態信号ＲＦ／ＲＣ
1バー〜ＲＦ／ＲＣ4バーは、図２０に示すように、全メ
モリアレイ記憶状態演算回路１２ｅと選択メモリアレイ
記憶状態演算回路１２ｆと非選択メモリアレイ記憶状態
演算回路１２ｇとに入力されるようになっている。全メ
モリアレイ記憶状態演算回路１２ｅは、この記憶状態信
号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣ4バーの論理和を演算す
る回路であり、これによって揮発性になっているメモリ
部１８が１個でも存在する場合にＨレベルとなる記憶状
態信号ＲＦ／ＲＣORバーを出力する。選択メモリアレイ
記憶状態演算回路１２ｆは、アドレスＡm+1，Ａm+2をデ
コードして選択されたメモリ部１８に対応する記憶状態
信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣ4バーのみを抽出する
回路であり、これによってアドレスＡm+1，Ａm+2で選択
されたメモリ部１８が揮発性（Ｈレベル）となっている
かどうかを知らせる記憶状態信号ＲＦ／ＲＣSバーを出
力する。また、これらの記憶状態信号ＲＦ／ＲＣORバ
ー，ＲＦ／ＲＣSバーは選択回路１２ｈに送られ、チッ
プイネーブル信号ＣＥバーの状態に応じて３状態バッフ
ァを介していずれかの信号が記憶状態信号ＲＦ／ＲＣバ
ーとして出力される。即ち、記憶状態信号ＲＦ／ＲＣバ
ーは、チップイネーブル信号ＣＥバーがＨレベル（非ア
クティブ）の場合には、記憶状態信号ＲＦ／ＲＣORバー
が選択されて揮発性のメモリ部１８が存在するかどうか
を知らせる信号となり、チップイネーブル信号ＣＥバー
がＬレベル（アクティブ）の場合には、記憶状態信号Ｒ
Ｆ／ＲＣSバーが選択されて選択したメモリ部１８が揮
発性であるかどうかを知らせる信号となる。非選択メモ
リアレイ記憶状態演算回路１２ｇは、アドレスＡm+1，
Ａm+2で選択されなかった全てのメモリ部１８に対応す
る記憶状態信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣ4バーの論
理和を演算する回路であり、これによって非選択のメモ
リ部１８に揮発性となっているものが存在するかどうか
を知らせる記憶状態信号ＲＦ／ＲＣUS-ORバーを出力す
る。
回路１２ｂを介して出力される記憶状態信号ＲＦ／ＲＣ
1バー〜ＲＦ／ＲＣ4バーは、図２０に示すように、全メ
モリアレイ記憶状態演算回路１２ｅと選択メモリアレイ
記憶状態演算回路１２ｆと非選択メモリアレイ記憶状態
演算回路１２ｇとに入力されるようになっている。全メ
モリアレイ記憶状態演算回路１２ｅは、この記憶状態信
号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣ4バーの論理和を演算す
る回路であり、これによって揮発性になっているメモリ
部１８が１個でも存在する場合にＨレベルとなる記憶状
態信号ＲＦ／ＲＣORバーを出力する。選択メモリアレイ
記憶状態演算回路１２ｆは、アドレスＡm+1，Ａm+2をデ
コードして選択されたメモリ部１８に対応する記憶状態
信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣ4バーのみを抽出する
回路であり、これによってアドレスＡm+1，Ａm+2で選択
されたメモリ部１８が揮発性（Ｈレベル）となっている
かどうかを知らせる記憶状態信号ＲＦ／ＲＣSバーを出
力する。また、これらの記憶状態信号ＲＦ／ＲＣORバ
ー，ＲＦ／ＲＣSバーは選択回路１２ｈに送られ、チッ
プイネーブル信号ＣＥバーの状態に応じて３状態バッフ
ァを介していずれかの信号が記憶状態信号ＲＦ／ＲＣバ
ーとして出力される。即ち、記憶状態信号ＲＦ／ＲＣバ
ーは、チップイネーブル信号ＣＥバーがＨレベル（非ア
クティブ）の場合には、記憶状態信号ＲＦ／ＲＣORバー
が選択されて揮発性のメモリ部１８が存在するかどうか
を知らせる信号となり、チップイネーブル信号ＣＥバー
がＬレベル（アクティブ）の場合には、記憶状態信号Ｒ
Ｆ／ＲＣSバーが選択されて選択したメモリ部１８が揮
発性であるかどうかを知らせる信号となる。非選択メモ
リアレイ記憶状態演算回路１２ｇは、アドレスＡm+1，
Ａm+2で選択されなかった全てのメモリ部１８に対応す
る記憶状態信号ＲＦ／ＲＣ1バー〜ＲＦ／ＲＣ4バーの論
理和を演算する回路であり、これによって非選択のメモ
リ部１８に揮発性となっているものが存在するかどうか
を知らせる記憶状態信号ＲＦ／ＲＣUS-ORバーを出力す
る。
【０１６０】〔セルフリコールモードタイミング制御回
路１４〕図２１および図２２に基づいて、セルフリコー
ルモードタイミング制御回路１４を詳細に説明する。
路１４〕図２１および図２２に基づいて、セルフリコー
ルモードタイミング制御回路１４を詳細に説明する。
【０１６１】本実施形態のセルフリコールモードタイミ
ング制御回路１４は、図６に示した第１実施形態のもの
とほぼ同様の構成である。ただし、リコールカウンタ１
４ｅのリセットは、記憶状態信号ＲＦ／ＲＣiバーでは
なく記憶状態信号ＲＦ／ＲＣORバーを用い、制御信号発
生回路１４ａもリコールモード信号φ2バーがＬレベル
（アクティブ）になると共に、この記憶状態信号ＲＦ／
ＲＣORバーもＬレベル（リコール要求）である場合にの
みリコールモード信号φ2をＨレベル（アクティブ）と
してセルフリコール動作を実行するようになっている。
従って、図２２に示すこのセルフリコールモードタイミ
ング制御回路１４の動作も、記憶状態信号ＲＦ／ＲＣOR
バーを用いる点を除けば図７に示したものと全く同じで
ある。また、このセルフリコールモードタイミング制御
回路１４がセルフリコール動作を実行する対象となるメ
モリ部１８は、アドレスＡm+1，Ａm+2によってリコール
モード信号φ2を送るドライバ／デコーダ回路１７を選
択することにより決定する。
ング制御回路１４は、図６に示した第１実施形態のもの
とほぼ同様の構成である。ただし、リコールカウンタ１
４ｅのリセットは、記憶状態信号ＲＦ／ＲＣiバーでは
なく記憶状態信号ＲＦ／ＲＣORバーを用い、制御信号発
生回路１４ａもリコールモード信号φ2バーがＬレベル
（アクティブ）になると共に、この記憶状態信号ＲＦ／
ＲＣORバーもＬレベル（リコール要求）である場合にの
みリコールモード信号φ2をＨレベル（アクティブ）と
してセルフリコール動作を実行するようになっている。
従って、図２２に示すこのセルフリコールモードタイミ
ング制御回路１４の動作も、記憶状態信号ＲＦ／ＲＣOR
バーを用いる点を除けば図７に示したものと全く同じで
ある。また、このセルフリコールモードタイミング制御
回路１４がセルフリコール動作を実行する対象となるメ
モリ部１８は、アドレスＡm+1，Ａm+2によってリコール
モード信号φ2を送るドライバ／デコーダ回路１７を選
択することにより決定する。
【０１６２】〔セルフストアモードタイミング制御回路
１５〕図２３〜図２５に基づいて、セルフストアモード
タイミング制御回路１５を詳細に説明する。
１５〕図２３〜図２５に基づいて、セルフストアモード
タイミング制御回路１５を詳細に説明する。
【０１６３】本実施形態のセルフストアモードタイミン
グ制御回路１５は、図８に示した第１実施形態のものと
ほぼ同様の構成である。ただし、制御信号発生回路１４
ａは、ストアモード信号φ31バー，φ33バーのいずれか
一方がＬレベル（アクティブ）になると共に、記憶状態
信号ＲＦ／ＲＣORバーがＨレベル（リフレッシュ要求）
である場合にのみストアモード信号φ3をＨレベル（ア
クティブ）としてセルフストア動作を実行するようにな
っている。また、このセルフストアモードタイミング制
御回路１５がセルフストア動作を実行する対象となるメ
モリ部１８は、アドレスＡm+1，Ａm+2を用いなくても、
各メモリ部１８が対応する記憶状態信号ＲＦ／ＲＣ1〜
ＲＦ／ＲＣ4によってストアモード信号φ3を送るドライ
バ／デコーダ回路１７を選択することにより決定するこ
とができる。ストアモード信号φ31バーがＬレベル（ア
クティブ）となりリフレッシュを行う場合の図２４に示
す動作は、図９に示したものとほぼ同様である。また、
ストアモード信号φ33バーがＬレベル（アクティブ）と
なりセルフストアを行う場合の動作を図２５に示す。こ
こでは、期間ＴSSの全期間にわたってストア動作のみを
行う。
グ制御回路１５は、図８に示した第１実施形態のものと
ほぼ同様の構成である。ただし、制御信号発生回路１４
ａは、ストアモード信号φ31バー，φ33バーのいずれか
一方がＬレベル（アクティブ）になると共に、記憶状態
信号ＲＦ／ＲＣORバーがＨレベル（リフレッシュ要求）
である場合にのみストアモード信号φ3をＨレベル（ア
クティブ）としてセルフストア動作を実行するようにな
っている。また、このセルフストアモードタイミング制
御回路１５がセルフストア動作を実行する対象となるメ
モリ部１８は、アドレスＡm+1，Ａm+2を用いなくても、
各メモリ部１８が対応する記憶状態信号ＲＦ／ＲＣ1〜
ＲＦ／ＲＣ4によってストアモード信号φ3を送るドライ
バ／デコーダ回路１７を選択することにより決定するこ
とができる。ストアモード信号φ31バーがＬレベル（ア
クティブ）となりリフレッシュを行う場合の図２４に示
す動作は、図９に示したものとほぼ同様である。また、
ストアモード信号φ33バーがＬレベル（アクティブ）と
なりセルフストアを行う場合の動作を図２５に示す。こ
こでは、期間ＴSSの全期間にわたってストア動作のみを
行う。
【０１６４】図２６〜図２８に、セルフストアモードタ
イミング制御回路１５の他の例を示す。この例では、タ
イマ回路１５ｅの周期を切り換えるためのストアカウン
タ１５ｉが省略されているので、図２７に示すように、
期間ＴSSの全期間にわたって周期Ｔ3が選択されてスト
ア動作が実行される。また、図２８に示すように、リフ
レッシュ信号ＲＦＳＨバーによってストアモード信号φ
31バーがＬレベル（アクティブ）になった場合には、不
揮発性データと揮発性データのストア動作とリフレッシ
ュ動作が同時に行われる。
イミング制御回路１５の他の例を示す。この例では、タ
イマ回路１５ｅの周期を切り換えるためのストアカウン
タ１５ｉが省略されているので、図２７に示すように、
期間ＴSSの全期間にわたって周期Ｔ3が選択されてスト
ア動作が実行される。また、図２８に示すように、リフ
レッシュ信号ＲＦＳＨバーによってストアモード信号φ
31バーがＬレベル（アクティブ）になった場合には、不
揮発性データと揮発性データのストア動作とリフレッシ
ュ動作が同時に行われる。
【０１６５】図２９に、セルフストアモードタイミング
制御回路１５のさらに他の例を示す。この例では、リフ
レッシュカウンタ１５ｆのリセット信号として揮発性モ
ード信号φ1バーを用いるので、揮発性動作を行わない
限りこのリフレッシュカウンタ１５ｆがリセットされな
い。したがって、この場合には、リフレッシュ信号ＲＦ
ＳＨバーを図２８に示す期間ＴSS1の間連続してＬレベ
ル（オートリフレッシュ）としなくても、繰り返しリフ
レッシュ信号ＲＦＳＨバーを短期間ずつＬレベルし、か
つその間にアクセスを行わなければ、全データを自動的
に不揮発性記憶とするオートストアを行うことができる
ようになり、不揮発性半導体記憶装置の使い勝手が向上
する。
制御回路１５のさらに他の例を示す。この例では、リフ
レッシュカウンタ１５ｆのリセット信号として揮発性モ
ード信号φ1バーを用いるので、揮発性動作を行わない
限りこのリフレッシュカウンタ１５ｆがリセットされな
い。したがって、この場合には、リフレッシュ信号ＲＦ
ＳＨバーを図２８に示す期間ＴSS1の間連続してＬレベ
ル（オートリフレッシュ）としなくても、繰り返しリフ
レッシュ信号ＲＦＳＨバーを短期間ずつＬレベルし、か
つその間にアクセスを行わなければ、全データを自動的
に不揮発性記憶とするオートストアを行うことができる
ようになり、不揮発性半導体記憶装置の使い勝手が向上
する。
【０１６６】〔不揮発性半導体記憶装置の動作〕上記構
成の不揮発性半導体記憶装置の動作を図３０〜図３３に
基づいて説明する。
成の不揮発性半導体記憶装置の動作を図３０〜図３３に
基づいて説明する。
【０１６７】図３０は、全てのメモリ部１８が不揮発性
の記憶状態である場合に、アドレスを指定して読み出し
アクセスが行われたときの動作を示す。この場合、チッ
プイネーブル信号ＣＥバーがＬレベル（アクティブ）に
なったときの３種類の記憶状態信号ＲＦ／ＲＣORバー，
ＲＦ／ＲＣSバー，ＲＦ／ＲＣUS-ORバーは全てＬレベル
（リコール要求）となり、図１１に示した場合と同様の
動作により、まずアドレスで選択されたメモリ部１８が
セルフリコールされて、次にこのメモリ部１８の揮発性
の記憶状態のデータが読み出される。また、メモリ部１
８のセルフリコールが完了すると、記憶状態信号ＲＦ／
ＲＣORバー，ＲＦ／ＲＣSバーが共にＨレベル（リフレ
ッシュ要求）となる。
の記憶状態である場合に、アドレスを指定して読み出し
アクセスが行われたときの動作を示す。この場合、チッ
プイネーブル信号ＣＥバーがＬレベル（アクティブ）に
なったときの３種類の記憶状態信号ＲＦ／ＲＣORバー，
ＲＦ／ＲＣSバー，ＲＦ／ＲＣUS-ORバーは全てＬレベル
（リコール要求）となり、図１１に示した場合と同様の
動作により、まずアドレスで選択されたメモリ部１８が
セルフリコールされて、次にこのメモリ部１８の揮発性
の記憶状態のデータが読み出される。また、メモリ部１
８のセルフリコールが完了すると、記憶状態信号ＲＦ／
ＲＣORバー，ＲＦ／ＲＣSバーが共にＨレベル（リフレ
ッシュ要求）となる。
【０１６８】図３１は、読み出しアクセスによりアドレ
スで指定されなかったいずれかのメモリ部１８が揮発性
の記憶状態である場合の動作を示す。この場合、チップ
イネーブル信号ＣＥバーがＬレベル（アクティブ）にな
ったときの記憶状態信号ＲＦ／ＲＣORバー，ＲＦ／ＲＣ
US-ORバーがＨレベル（リフレッシュ要求）となり、ま
ず揮発性の記憶状態となるメモリ部１８がセルフストア
され、次にアドレスで選択されたメモリ部１８がセルフ
リコールされて、最後にこのメモリ部１８の揮発性の記
憶状態のデータが読み出される。また、メモリ部１８の
セルフストアが完了すると、記憶状態信号ＲＦ／ＲＣOR
バー，ＲＦ／ＲＣUS-ORバーがＬレベル（リコール要
求）となり、記憶状態信号ＲＦ／ＲＣSバーがＨレベル
（リフレッシュ要求）となる。
スで指定されなかったいずれかのメモリ部１８が揮発性
の記憶状態である場合の動作を示す。この場合、チップ
イネーブル信号ＣＥバーがＬレベル（アクティブ）にな
ったときの記憶状態信号ＲＦ／ＲＣORバー，ＲＦ／ＲＣ
US-ORバーがＨレベル（リフレッシュ要求）となり、ま
ず揮発性の記憶状態となるメモリ部１８がセルフストア
され、次にアドレスで選択されたメモリ部１８がセルフ
リコールされて、最後にこのメモリ部１８の揮発性の記
憶状態のデータが読み出される。また、メモリ部１８の
セルフストアが完了すると、記憶状態信号ＲＦ／ＲＣOR
バー，ＲＦ／ＲＣUS-ORバーがＬレベル（リコール要
求）となり、記憶状態信号ＲＦ／ＲＣSバーがＨレベル
（リフレッシュ要求）となる。
【０１６９】図３２にオートリフレッシュとセルフスト
アの動作を示す。チップイネーブル信号ＣＥバーがＨレ
ベル（非アクティブ）の状態で、リフレッシュ信号ＲＦ
ＳＨバーを短期間Ｌレベル（オートリフレッシュ）にす
ると、図１８に示すように、記憶状態信号ＲＦ／ＲＣバ
ー、即ち記憶状態信号ＲＦ／ＲＣORバーがＨレベル（リ
フレッシュ要求）であれば、ストアモード信号φ31バー
がＬレベル（アクティブ）となるので、オートリフレッ
シュが行われる。また、リフレッシュ信号ＲＦＳＨバー
を期間ＴSS1以上の期間Ｌレベルにするとセルフストア
が行われる。そして、このセルフストアにより記憶状態
信号ＲＦ／ＲＣバー、即ち記憶状態信号ＲＦ／ＲＣORバ
ーがＬレベルになると、ストアモード信号φ31バーがＨ
レベルとなり、セルフストア動作が停止されて、消費電
力の少ないスタンバイ状態となる。
アの動作を示す。チップイネーブル信号ＣＥバーがＨレ
ベル（非アクティブ）の状態で、リフレッシュ信号ＲＦ
ＳＨバーを短期間Ｌレベル（オートリフレッシュ）にす
ると、図１８に示すように、記憶状態信号ＲＦ／ＲＣバ
ー、即ち記憶状態信号ＲＦ／ＲＣORバーがＨレベル（リ
フレッシュ要求）であれば、ストアモード信号φ31バー
がＬレベル（アクティブ）となるので、オートリフレッ
シュが行われる。また、リフレッシュ信号ＲＦＳＨバー
を期間ＴSS1以上の期間Ｌレベルにするとセルフストア
が行われる。そして、このセルフストアにより記憶状態
信号ＲＦ／ＲＣバー、即ち記憶状態信号ＲＦ／ＲＣORバ
ーがＬレベルになると、ストアモード信号φ31バーがＨ
レベルとなり、セルフストア動作が停止されて、消費電
力の少ないスタンバイ状態となる。
【０１７０】図３３は、読み出しアクセスによりアドレ
スで指定されたメモリ部１８が既に揮発性の記憶状態で
ある場合の動作を示す。この場合、チップイネーブル信
号ＣＥバーがＬレベル（アクティブ）になったときの記
憶状態信号ＲＦ／ＲＣORバー，ＲＦ／ＲＣSバーがＨレ
ベル（リフレッシュ要求）となり、直ちにこのメモリ部
１８の揮発性の記憶状態のデータが読み出される。この
際、リコールモード信号φ2やリコールモード信号φ31
がＨレベルのままとなるので、セルフリコールモードタ
イミング制御回路１４やセルフストアモードタイミング
制御回路１５は動作しない。
スで指定されたメモリ部１８が既に揮発性の記憶状態で
ある場合の動作を示す。この場合、チップイネーブル信
号ＣＥバーがＬレベル（アクティブ）になったときの記
憶状態信号ＲＦ／ＲＣORバー，ＲＦ／ＲＣSバーがＨレ
ベル（リフレッシュ要求）となり、直ちにこのメモリ部
１８の揮発性の記憶状態のデータが読み出される。この
際、リコールモード信号φ2やリコールモード信号φ31
がＨレベルのままとなるので、セルフリコールモードタ
イミング制御回路１４やセルフストアモードタイミング
制御回路１５は動作しない。
【０１７１】上記不揮発性半導体記憶装置は、セルフリ
コールモードタイミング制御回路１４におけるタイマ回
路１４ｃの期間Ｔ2を２μ秒とし、ワード線数を１０２
４本とし、全ワード線にわたるセルフリコール動作を２
回繰り返すと、セルフリコールＴSRは、 時間ＴSR＝２μ秒×１０２４×２＝約４ｍ秒 の計算から約４×１０-3秒となる。そして、強誘電体薄
膜の分極反転回数を１０11とすると、４×１０8秒（約
１０年間）の動作を保証できる。また、無駄にメモリ部
１８を揮発性記憶の状態としないので、消費電力を低減
すると共に、大容量化に伴うストア時間の延長を防止で
きる。また、揮発性となるメモリ部１８は、常に１個以
内に限られるので、リフレッシュ動作に要する時間を短
縮できリフレッシュ間隔も短縮することができる。
コールモードタイミング制御回路１４におけるタイマ回
路１４ｃの期間Ｔ2を２μ秒とし、ワード線数を１０２
４本とし、全ワード線にわたるセルフリコール動作を２
回繰り返すと、セルフリコールＴSRは、 時間ＴSR＝２μ秒×１０２４×２＝約４ｍ秒 の計算から約４×１０-3秒となる。そして、強誘電体薄
膜の分極反転回数を１０11とすると、４×１０8秒（約
１０年間）の動作を保証できる。また、無駄にメモリ部
１８を揮発性記憶の状態としないので、消費電力を低減
すると共に、大容量化に伴うストア時間の延長を防止で
きる。また、揮発性となるメモリ部１８は、常に１個以
内に限られるので、リフレッシュ動作に要する時間を短
縮できリフレッシュ間隔も短縮することができる。
【０１７２】例えば、記憶容量が６４Ｍビットの不揮発
性半導体記憶装置が１６Ｍビットずつのメモリアレイ
（メモリ部１８）に４分割されているものとする。従来
の６４ＭビットＤＲＡＭでは、リフレッシュ間隔が６４
ｍ秒でリフレッシュアドレス（ワード線）が４０９６本
あるので、１回のリフレッシュ動作より活性化されるビ
ット線は１６３８４本であった。一世代前の１６Ｍビッ
トのＤＲＡＭでは、リフレッシュ間隔が３２ｍ秒であっ
たが、６４ＭビットのＤＲＡＭでは、ビット線とワード
線の本数がそれぞれ２倍になるので、リフレッシュ間隔
も２倍必要になる。したがって、このように記憶容量の
大容量化を図ると、メモリセルのデータ保持時間を長く
する必要が生じ、これによって歩留りが低下すると共
に、１回のリフレッシュ動作により活性化されるビット
線数が増加することにより消費電力も増大する。また、
一般にコンピュータシステムによるメモリへのアクセス
は、ある程度連続したアドレスや一定の範囲内のアドレ
スに限定されるものなので、例えば頻繁にアクセスが行
われる領域が１６Ｍビット（２Ｍバイト）以下であった
とすると、残りの４８Ｍビットの領域は、揮発性データ
の保持のために無駄にリフレッシュ動作を繰り返すこと
になる。しかし、本実施形態の不揮発性半導体記憶装置
では、リフレッシュ動作が必要な領域は常に１個のメモ
リアレイ（メモリ部１８）までに限られるので、無駄な
リフレッシュ動作による消費電力の増大を防止できると
共に、大容量であるにもかかわらずリフレッシュ間隔を
短縮でき、不揮発性半導体記憶装置の歩留りを向上させ
ることができる。また、２５６Ｍビットの場合であれ
ば、従来のＤＲＡＭではリフレッシュ間隔が１２８ｍ秒
で、リフレッシュアドレスは８１９２本となるが、本実
施形態によりメモリアレイを１６Ｍビットずつ１６分割
すれば、リフレッシュ間隔を３２ｍ秒、リフレッシュア
ドレスは２０４８本とすることができるので、消費電力
を低減しリフレッシュサイクルとリフレッシュ間隔を短
縮できるようになる。なお、メモリアレイは、このよう
に均等分割される場合に限定されることはなく、任意に
分割することができる。
性半導体記憶装置が１６Ｍビットずつのメモリアレイ
（メモリ部１８）に４分割されているものとする。従来
の６４ＭビットＤＲＡＭでは、リフレッシュ間隔が６４
ｍ秒でリフレッシュアドレス（ワード線）が４０９６本
あるので、１回のリフレッシュ動作より活性化されるビ
ット線は１６３８４本であった。一世代前の１６Ｍビッ
トのＤＲＡＭでは、リフレッシュ間隔が３２ｍ秒であっ
たが、６４ＭビットのＤＲＡＭでは、ビット線とワード
線の本数がそれぞれ２倍になるので、リフレッシュ間隔
も２倍必要になる。したがって、このように記憶容量の
大容量化を図ると、メモリセルのデータ保持時間を長く
する必要が生じ、これによって歩留りが低下すると共
に、１回のリフレッシュ動作により活性化されるビット
線数が増加することにより消費電力も増大する。また、
一般にコンピュータシステムによるメモリへのアクセス
は、ある程度連続したアドレスや一定の範囲内のアドレ
スに限定されるものなので、例えば頻繁にアクセスが行
われる領域が１６Ｍビット（２Ｍバイト）以下であった
とすると、残りの４８Ｍビットの領域は、揮発性データ
の保持のために無駄にリフレッシュ動作を繰り返すこと
になる。しかし、本実施形態の不揮発性半導体記憶装置
では、リフレッシュ動作が必要な領域は常に１個のメモ
リアレイ（メモリ部１８）までに限られるので、無駄な
リフレッシュ動作による消費電力の増大を防止できると
共に、大容量であるにもかかわらずリフレッシュ間隔を
短縮でき、不揮発性半導体記憶装置の歩留りを向上させ
ることができる。また、２５６Ｍビットの場合であれ
ば、従来のＤＲＡＭではリフレッシュ間隔が１２８ｍ秒
で、リフレッシュアドレスは８１９２本となるが、本実
施形態によりメモリアレイを１６Ｍビットずつ１６分割
すれば、リフレッシュ間隔を３２ｍ秒、リフレッシュア
ドレスは２０４８本とすることができるので、消費電力
を低減しリフレッシュサイクルとリフレッシュ間隔を短
縮できるようになる。なお、メモリアレイは、このよう
に均等分割される場合に限定されることはなく、任意に
分割することができる。
【０１７３】ところで、図２１や図２３で示すタイマ回
路１４ｃ，１５ｅのように、３種類の周期Ｔ1〜Ｔ3を出
力できるようにすれば、個別に３種類のタイマ回路を設
ける場合に比べてレイアウト面積を縮小することができ
るという利点もある。
路１４ｃ，１５ｅのように、３種類の周期Ｔ1〜Ｔ3を出
力できるようにすれば、個別に３種類のタイマ回路を設
ける場合に比べてレイアウト面積を縮小することができ
るという利点もある。
【０１７４】〔他の実施形態〕なお、上記実施形態で
は、ｎ個のメモリデバイス１とＰＣカードインターフェ
イス回路２とからなる不揮発性半導体記憶装置や大容量
の１個のメモリデバイスによって構成される不揮発性半
導体記憶装置を示したが、１チップマイクロコンピュー
タなどに内蔵されるメモリモジュールの全部または一部
に対しても同様に実施することができる。また、本実施
形態のメモリデバイス１のメモリセルは、プロセスばら
つきに対して許容度の高い２トランジスタ／セル方式の
ものを用いたが、高集積化が可能な１トランジスタ／セ
ル方式（特願平４−３２４５０６号）、またはその他の
方式のものであってもよい。さらに、本実施形態のよう
に強誘電体を用いたＮＶＤＲＡＭの不揮発性半導体記憶
装置の他に、ＥＥＰＲＯＭとＳＲＡＭまたはＤＲＡＭを
組み合わせた不揮発性半導体記憶装置などを用いること
もできる。また、チップイネーブル信号ＣＥバーの代わ
りに、通常のＤＲＡＭのように行アドレスストローブ信
号ＲＡＳバーと列アドレスストローブ信号ＣＡＳバーを
用いる構成にすることも容易に可能である。
は、ｎ個のメモリデバイス１とＰＣカードインターフェ
イス回路２とからなる不揮発性半導体記憶装置や大容量
の１個のメモリデバイスによって構成される不揮発性半
導体記憶装置を示したが、１チップマイクロコンピュー
タなどに内蔵されるメモリモジュールの全部または一部
に対しても同様に実施することができる。また、本実施
形態のメモリデバイス１のメモリセルは、プロセスばら
つきに対して許容度の高い２トランジスタ／セル方式の
ものを用いたが、高集積化が可能な１トランジスタ／セ
ル方式（特願平４−３２４５０６号）、またはその他の
方式のものであってもよい。さらに、本実施形態のよう
に強誘電体を用いたＮＶＤＲＡＭの不揮発性半導体記憶
装置の他に、ＥＥＰＲＯＭとＳＲＡＭまたはＤＲＡＭを
組み合わせた不揮発性半導体記憶装置などを用いること
もできる。また、チップイネーブル信号ＣＥバーの代わ
りに、通常のＤＲＡＭのように行アドレスストローブ信
号ＲＡＳバーと列アドレスストローブ信号ＣＡＳバーを
用いる構成にすることも容易に可能である。
【０１７５】
【発明の効果】以上の説明から明らかなように、本発明
の不揮発性半導体記憶装置によれば、必要な記憶データ
のみをリコールして揮発性記憶手段に移行させ、アクセ
スされない記憶データは不揮発性記憶手段に留めること
ができるので、揮発性記憶手段の記憶データの維持に必
要な電力消費の無駄をなくすことができる。
の不揮発性半導体記憶装置によれば、必要な記憶データ
のみをリコールして揮発性記憶手段に移行させ、アクセ
スされない記憶データは不揮発性記憶手段に留めること
ができるので、揮発性記憶手段の記憶データの維持に必
要な電力消費の無駄をなくすことができる。
【０１７６】また、外部装置からは、従来のように不揮
発性イネーブル信号ＮＥバーなどを使用して明示的にリ
コールを指示する必要がなくなるので、制御が簡単にな
り、通常のＳＲＡＭやＤＲＡＭまたは擬似ＳＲＡＭとほ
ぼ同様の操作で利用できる使い勝手のよい不揮発性半導
体記憶装置を提供することができる。しかも、このよう
に不揮発性イネーブル信号ＮＥバーなどの特別な信号を
使わずに済むということは、ＳＲＡＭなどを対象とした
既存のメモリインターフェイス規格に準拠する不揮発性
半導体記憶装置のインターフェイスを作成することが可
能になるという利点も生じる。
発性イネーブル信号ＮＥバーなどを使用して明示的にリ
コールを指示する必要がなくなるので、制御が簡単にな
り、通常のＳＲＡＭやＤＲＡＭまたは擬似ＳＲＡＭとほ
ぼ同様の操作で利用できる使い勝手のよい不揮発性半導
体記憶装置を提供することができる。しかも、このよう
に不揮発性イネーブル信号ＮＥバーなどの特別な信号を
使わずに済むということは、ＳＲＡＭなどを対象とした
既存のメモリインターフェイス規格に準拠する不揮発性
半導体記憶装置のインターフェイスを作成することが可
能になるという利点も生じる。
【０１７７】さらに、本発明の不揮発性半導体記憶装置
は、揮発性記憶手段の各領域についてリコール状態記憶
手段がリコール済みかどうかの状態を記憶しているの
で、例えば複数チップのメモリデバイスとインターフェ
イス回路とを組み合わせて本発明を実施するような場合
の制御回路の構成を容易にすると共に、このリコール状
態記憶手段の記憶状態を外部に出力させるようにすれ
ば、外部装置からも不揮発性半導体記憶装置内部の状態
を簡単に検出することができるようになる。そして、特
に請求項５の発明のように、このリコール状態記憶手段
の記憶状態に基づいて生成するストア要求信号を外部に
出力させるようにしておけば、外部装置は、電源供給を
停止する場合などにも、不揮発性半導体記憶装置がスト
アを行う必要があるかどうかを容易に検出することがで
き、制御が容易になるという利点を生じる。
は、揮発性記憶手段の各領域についてリコール状態記憶
手段がリコール済みかどうかの状態を記憶しているの
で、例えば複数チップのメモリデバイスとインターフェ
イス回路とを組み合わせて本発明を実施するような場合
の制御回路の構成を容易にすると共に、このリコール状
態記憶手段の記憶状態を外部に出力させるようにすれ
ば、外部装置からも不揮発性半導体記憶装置内部の状態
を簡単に検出することができるようになる。そして、特
に請求項５の発明のように、このリコール状態記憶手段
の記憶状態に基づいて生成するストア要求信号を外部に
出力させるようにしておけば、外部装置は、電源供給を
停止する場合などにも、不揮発性半導体記憶装置がスト
アを行う必要があるかどうかを容易に検出することがで
き、制御が容易になるという利点を生じる。
【０１７８】請求項２と請求項３の発明によれば、アク
セス時にリコールが行われると、適宜他の領域について
自動的にストアを実行することにより、揮発性記憶手段
に記憶されるデータの量を制限することができるので、
この揮発性記憶手段の記憶データの維持に必要な消費電
力をある程度以上にならないように制限することができ
る。したがって、例えば電源容量が制限される携帯型情
報機器において、記憶装置として利用されるＩＣカード
に本発明の不揮発性半導体記憶装置を実施したような場
合にも、ＤＲＡＭのリフレッシュに必要な電流の供給が
電源容量を超えてしまうようなおそれがなくなる。
セス時にリコールが行われると、適宜他の領域について
自動的にストアを実行することにより、揮発性記憶手段
に記憶されるデータの量を制限することができるので、
この揮発性記憶手段の記憶データの維持に必要な消費電
力をある程度以上にならないように制限することができ
る。したがって、例えば電源容量が制限される携帯型情
報機器において、記憶装置として利用されるＩＣカード
に本発明の不揮発性半導体記憶装置を実施したような場
合にも、ＤＲＡＭのリフレッシュに必要な電流の供給が
電源容量を超えてしまうようなおそれがなくなる。
【０１７９】請求項４の発明によれば、アクセス時にリ
コールが発生すると、その間に待機信号が出力されるの
で、外部装置では、この待機信号がアクティブな間バス
サイクルなどに待機サイクルを挿入し、リコールの発生
によるアクセスのタイミングの遅れを吸収することがで
きる。
コールが発生すると、その間に待機信号が出力されるの
で、外部装置では、この待機信号がアクティブな間バス
サイクルなどに待機サイクルを挿入し、リコールの発生
によるアクセスのタイミングの遅れを吸収することがで
きる。
【０１８０】請求項７の発明によれば、揮発性記憶手段
にＤＲＡＭを用いた場合、アクセス時にリコールが発生
しアクセス時間が長くなると、その間に他の領域のリフ
レッシュを行うことができるようになる。また、請求項
８の発明によれば、このＤＲＡＭについて所定回数以上
のリフレッシュが連続して行われると自動的にストアさ
れるので、外部からリフレッシュを行わせるための信号
を所定時間以上連続して送るだけで記憶データをストア
させることができ、不揮発性イネーブル信号ＮＥバーな
どの特別の信号による制御が不要となる。しかも、この
所定回数を請求項７の発明によって行われるリフレッシ
ュ回数よりも少なく設定すれば、アクセス時にリコール
が発生するたびに先にリコールされた領域をストアする
ことができるので、請求項２の発明が簡単な構成で実現
できる。
にＤＲＡＭを用いた場合、アクセス時にリコールが発生
しアクセス時間が長くなると、その間に他の領域のリフ
レッシュを行うことができるようになる。また、請求項
８の発明によれば、このＤＲＡＭについて所定回数以上
のリフレッシュが連続して行われると自動的にストアさ
れるので、外部からリフレッシュを行わせるための信号
を所定時間以上連続して送るだけで記憶データをストア
させることができ、不揮発性イネーブル信号ＮＥバーな
どの特別の信号による制御が不要となる。しかも、この
所定回数を請求項７の発明によって行われるリフレッシ
ュ回数よりも少なく設定すれば、アクセス時にリコール
が発生するたびに先にリコールされた領域をストアする
ことができるので、請求項２の発明が簡単な構成で実現
できる。
【０１８１】請求項９の発明によれば、揮発性記憶手段
にＤＲＡＭを用いた場合に、アクセスが行われることな
くリフレッシュが所定回数以上行われると、その領域の
記憶データが自動的にストアされるので、これによりア
クセス頻度の低い記憶データを無駄にリフレッシュする
ことがなくなり、消費電力が増加するのを防止すること
ができる。
にＤＲＡＭを用いた場合に、アクセスが行われることな
くリフレッシュが所定回数以上行われると、その領域の
記憶データが自動的にストアされるので、これによりア
クセス頻度の低い記憶データを無駄にリフレッシュする
ことがなくなり、消費電力が増加するのを防止すること
ができる。
【０１８２】請求項１４の発明によれば、メモリデバイ
スが大容量化された場合にも、メモリセルを複数のメモ
リアレイに分割することにより、無駄に全てのメモリア
レイの記憶データを維持するための電源の供給やリフレ
ッシュ動作が不要となり、消費電力を低減化することが
できる。また、この大容量化に伴うストア時間の延長を
防止できると共に、リフレッシュサイクルとリフレッシ
ュ間隔を短縮することにより、大容量化に伴う不揮発性
半導体記憶装置の歩留りの低下を防止することができ
る。
スが大容量化された場合にも、メモリセルを複数のメモ
リアレイに分割することにより、無駄に全てのメモリア
レイの記憶データを維持するための電源の供給やリフレ
ッシュ動作が不要となり、消費電力を低減化することが
できる。また、この大容量化に伴うストア時間の延長を
防止できると共に、リフレッシュサイクルとリフレッシ
ュ間隔を短縮することにより、大容量化に伴う不揮発性
半導体記憶装置の歩留りの低下を防止することができ
る。
【図１】本発明の第１実施形態を示すものであって、メ
モリデバイスの構成を示すブロック図である。
モリデバイスの構成を示すブロック図である。
【図２】本発明の第１実施形態を示すものであって、不
揮発性半導体記憶装置の全体構成を示すブロック図であ
る。
揮発性半導体記憶装置の全体構成を示すブロック図であ
る。
【図３】本発明の第１実施形態を示すものであって、Ｐ
Ｃカードインターフェイス回路のブロック図である。
Ｃカードインターフェイス回路のブロック図である。
【図４】本発明の第１実施形態を示すものであって、内
部チップイネーブル信号発生回路のブロック図である。
部チップイネーブル信号発生回路のブロック図である。
【図５】本発明の第１実施形態を示すものであって、ウ
エイト信号発生回路のブロック図である。
エイト信号発生回路のブロック図である。
【図６】本発明の第１実施形態を示すものであって、セ
ルフリコールモードタイミング制御回路とその周辺回路
のブロック図である。
ルフリコールモードタイミング制御回路とその周辺回路
のブロック図である。
【図７】本発明の第１実施形態を示すものであって、セ
ルフリコールモードの動作を示すタイムチャートであ
る。
ルフリコールモードの動作を示すタイムチャートであ
る。
【図８】本発明の第１実施形態を示すものであって、セ
ルフストアモードタイミング制御回路とその周辺回路の
ブロック図である。
ルフストアモードタイミング制御回路とその周辺回路の
ブロック図である。
【図９】本発明の第１実施形態を示すものであって、セ
ルフストアモードの動作を示すタイムチャートである。
ルフストアモードの動作を示すタイムチャートである。
【図１０】本発明の第１実施形態を示すものであって、
セルフストアモードタイミング制御回路の一部を示すブ
ロック図である。
セルフストアモードタイミング制御回路の一部を示すブ
ロック図である。
【図１１】本発明の第１実施形態を示すものであって、
セルフリコールが実行される場合の読み出しアクセスの
動作を示すタイムチャートである。
セルフリコールが実行される場合の読み出しアクセスの
動作を示すタイムチャートである。
【図１２】本発明の第１実施形態を示すものであって、
ＭＰＵのバスサイクルを示すタイムチャートである。
ＭＰＵのバスサイクルを示すタイムチャートである。
【図１３】本発明の第１実施形態を示すものであって、
読み出しアクセスの動作を示すタイムチャートである。
読み出しアクセスの動作を示すタイムチャートである。
【図１４】本発明の第１実施形態を示すものであって、
リフレッシュ動作を示すタイムチャートである。
リフレッシュ動作を示すタイムチャートである。
【図１５】本発明の第１実施形態を示すものであって、
セルフストアモードタイミング制御回路とその周辺回路
の他の構成を示すブロック図である。
セルフストアモードタイミング制御回路とその周辺回路
の他の構成を示すブロック図である。
【図１６】本発明の第１実施形態を示すものであって、
図１５のセルフストアモードタイミング制御回路におけ
るセルフストアモードの動作を示すタイムチャートであ
る。
図１５のセルフストアモードタイミング制御回路におけ
るセルフストアモードの動作を示すタイムチャートであ
る。
【図１７】本発明の第１実施形態を示すものであって、
セルフストアモードタイミング制御回路とその周辺回路
のさらに他の構成を示すブロック図である。
セルフストアモードタイミング制御回路とその周辺回路
のさらに他の構成を示すブロック図である。
【図１８】本発明の第２実施形態を示すものであって、
メモリデバイスの構成を示すブロック図である。
メモリデバイスの構成を示すブロック図である。
【図１９】本発明の第２実施形態を示すものであって、
リコール要求ラッチ回路の一部の構成を示すブロック図
である。
リコール要求ラッチ回路の一部の構成を示すブロック図
である。
【図２０】本発明の第２実施形態を示すものであって、
リコール要求ラッチ回路の残りの構成を示すブロック図
である。
リコール要求ラッチ回路の残りの構成を示すブロック図
である。
【図２１】本発明の第２実施形態を示すものであって、
セルフリコールモードタイミング制御回路とその周辺回
路のブロック図である。
セルフリコールモードタイミング制御回路とその周辺回
路のブロック図である。
【図２２】本発明の第２実施形態を示すものであって、
セルフリコールモードの動作を示すタイムチャートであ
る。
セルフリコールモードの動作を示すタイムチャートであ
る。
【図２３】本発明の第２実施形態を示すものであって、
セルフストアモードタイミング制御回路とその周辺回路
のブロック図である。
セルフストアモードタイミング制御回路とその周辺回路
のブロック図である。
【図２４】本発明の第２実施形態を示すものであって、
図２３のセルフストアモードタイミング制御回路のリフ
レッシュ動作を示すタイムチャートである。
図２３のセルフストアモードタイミング制御回路のリフ
レッシュ動作を示すタイムチャートである。
【図２５】本発明の第２実施形態を示すものであって、
図２３のセルフストアモードタイミング制御回路のセル
フストアモードの動作を示すタイムチャートである。
図２３のセルフストアモードタイミング制御回路のセル
フストアモードの動作を示すタイムチャートである。
【図２６】本発明の第２実施形態を示すものであって、
セルフストアモードタイミング制御回路とその周辺回路
の他の構成を示すブロック図である。
セルフストアモードタイミング制御回路とその周辺回路
の他の構成を示すブロック図である。
【図２７】本発明の第２実施形態を示すものであって、
図２６のセルフストアモードタイミング制御回路のセル
フストアモードの動作を示すタイムチャートである。
図２６のセルフストアモードタイミング制御回路のセル
フストアモードの動作を示すタイムチャートである。
【図２８】本発明の第２実施形態を示すものであって、
図２６のセルフストアモードタイミング制御回路のリフ
レッシュ動作を示すタイムチャートである。
図２６のセルフストアモードタイミング制御回路のリフ
レッシュ動作を示すタイムチャートである。
【図２９】本発明の第２実施形態を示すものであって、
セルフストアモードタイミング制御回路とその周辺回路
のさらに他の構成を示すブロック図である。
セルフストアモードタイミング制御回路とその周辺回路
のさらに他の構成を示すブロック図である。
【図３０】本発明の第２実施形態を示すものであって、
セルフリコールが実行される場合の読み出しアクセスの
動作を示すタイムチャートである。
セルフリコールが実行される場合の読み出しアクセスの
動作を示すタイムチャートである。
【図３１】本発明の第２実施形態を示すものであって、
セルフストアとセルフリコールが実行される場合の読み
出しアクセスの動作を示すタイムチャートである。
セルフストアとセルフリコールが実行される場合の読み
出しアクセスの動作を示すタイムチャートである。
【図３２】本発明の第２実施形態を示すものであって、
オートリフレッシュとセルフストアの動作を示すタイム
チャートである。
オートリフレッシュとセルフストアの動作を示すタイム
チャートである。
【図３３】本発明の第２実施形態を示すものであって、
読み出しアクセスの動作を示すタイムチャートである。
読み出しアクセスの動作を示すタイムチャートである。
【図３４】強誘電体のヒステリシス特性を示す図であ
る。
る。
【図３５】従来の２トランジスタ／セル方式の不揮発性
半導体記憶装置の構成を示すブロック図である。
半導体記憶装置の構成を示すブロック図である。
【図３６】従来の１トランジスタ／セル方式の不揮発性
半導体記憶装置の構成を示すブロック図である。
半導体記憶装置の構成を示すブロック図である。
【図３７】強誘電体を用いたメモリセルにストアモード
によりデータ“０”を書き込む場合の動作を説明する図
である。
によりデータ“０”を書き込む場合の動作を説明する図
である。
【図３８】強誘電体を用いたメモリセルにストアモード
によりデータ“１”を書き込む場合の動作を説明する図
である。
によりデータ“１”を書き込む場合の動作を説明する図
である。
【図３９】強誘電体を用いたメモリセルからリコールモ
ードによりデータを読み出す場合の動作を説明する図で
ある。
ードによりデータを読み出す場合の動作を説明する図で
ある。
【図４０】従来の不揮発性半導体記憶装置の全体構成を
示すブロック図である。
示すブロック図である。
【図４１】従来の不揮発性半導体記憶装置の動作を示す
タイムチャートである。
タイムチャートである。
１ メモリデバイス １１ 制御信号入力回路 １４ セルフリコールモードタイミング制御回路 １５ セルフストアモードタイミング制御回路 ２ ＰＣカードインターフェイス回路
Claims (14)
- 【請求項１】 記憶データの維持に電源の供給を必要と
する揮発性記憶手段と、記憶データの維持に電源の供給
を必要とせず、かつこの記憶データの書き換えが可能な
不揮発性記憶手段とを有し、外部からのアクセス要求に
対して、該揮発性記憶手段における指定されたアドレス
の記憶データを読み出しまたはこの記憶データを指定さ
れたデータに書き換えるアクセス手段と、該不揮発性記
憶手段の一部の領域の記憶データを該揮発性記憶手段の
対応する領域に移行させるリコール手段と、該揮発性記
憶手段の一部の領域の記憶データを該不揮発性記憶手段
の対応する領域に移行させるストア手段とを備えた不揮
発性半導体記憶装置において、 該揮発性記憶手段の各領域について、電源の供給後に、
またはこの電源の供給後に該ストア手段が実行されてい
る場合には最後の該ストア手段の実行後に、該リコール
手段が実行済みであるかまたは未実行であるかを記憶す
るリコール状態記憶手段と、 外部からのアクセス要求があった場合に、指定されたア
ドレスを含む領域についての該リコール状態記憶手段の
記憶状態に応じて、該リコール手段が実行済みの状態で
あれば、直ちに該アクセス手段を実行させ、該リコール
手段が未実行の状態であれば、該揮発性記憶手段におけ
る指定されたアドレスを含む領域に、該不揮発性記憶手
段における対応する領域の記憶データを移行させる該リ
コール手段を実行させた後に該アクセス手段を実行させ
るアクセス制御手段とを備えた不揮発性半導体記憶装
置。 - 【請求項２】 前記アクセス制御手段が、外部からのア
クセス要求があり、指定されたアドレスを含む領域につ
いて前記リコール状態記憶手段に前記リコール手段が未
実行の状態であることを記憶されていた場合に、該揮発
性記憶手段における指定されたアドレスを含む領域に、
該不揮発性記憶手段における対応する領域の記憶データ
を移行させる該リコール手段を実行させた後に該アクセ
ス手段を実行させると共に、今回の該リコール手段の実
行の対象にならない領域のうちで、該リコール状態記憶
手段に該リコール手段が実行済みの状態であることを記
憶された領域が存在しているときには、今回の該リコー
ル手段の実行の前若しくは後にまたはこれと並行して、
該揮発性記憶手段における当該リコール手段が実行済み
の状態である領域の記憶データを該不揮発性記憶手段に
移行させる前記ストア手段を実行させる請求項１記載の
不揮発性半導体記憶装置。 - 【請求項３】 前記アクセス制御手段が、外部からのア
クセス要求があり、指定されたアドレスを含む領域につ
いて前記リコール状態記憶手段に前記リコール手段が未
実行の状態であることを記憶されていた場合に、該揮発
性記憶手段における指定されたアドレスを含む領域に、
該不揮発性記憶手段における対応する領域の記憶データ
を移行させる該リコール手段を実行させた後に該アクセ
ス手段を実行させると共に、今回の該リコール手段の実
行の対象にならない領域のうちで、該リコール状態記憶
手段に該リコール手段が実行済みの状態であることを記
憶された領域が所定数以上存在しているときには、今回
の該リコール手段の実行の前若しくは後にまたはこれと
並行して、該揮発性記憶手段における当該リコール手段
が実行済みの状態である全部または一部の領域の記憶デ
ータを該不揮発性記憶手段に移行させる前記ストア手段
を実行させる請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 前記アクセス制御手段が、前記リコール
手段を実行させる場合に、少なくとも当該リコール手段
の実行が完了するまで外部に向けて待機信号を出力する
請求項１〜３のうちいずれかに記載の不揮発性半導体記
憶装置。 - 【請求項５】 前記リコール状態記憶手段がいずれかの
領域について前記リコール手段が実行済みの状態である
ことを記憶している場合に、外部に向けてストア要求信
号を出力するストア要求出力手段が設けられた請求項１
〜４のうちいずれかに記載の不揮発性半導体記憶装置。 - 【請求項６】 前記揮発性記憶手段がＤＲＡＭによって
構成され、かつ前記不揮発性記憶手段が、該揮発性記憶
手段におけるＤＲＡＭの各メモリセルの容量素子を強誘
電体を介在させたものとし、該強誘電体の分極方向によ
ってデータを記憶する強誘電体を用いた不揮発性記憶素
子によって構成される請求項１〜５のうちいずれかに記
載の不揮発性半導体記憶装置。 - 【請求項７】 前記アクセス制御手段が、前記リコール
手段を実行させる場合に、今回の該リコール手段の実行
の対象にならない領域のうちで、前記リコール状態記憶
手段に該リコール手段が実行済みの状態であることを記
憶された領域が存在するときは、当該リコール手段の実
行が完了するまでの間、ＤＲＡＭによって構成される前
記揮発性記憶手段における当該領域についてリフレッシ
ュを行うセルフリフレッシュ手段が設けられた請求項６
記載の不揮発性半導体記憶装置。 - 【請求項８】 ＤＲＡＭによって構成される前記揮発性
記憶手段の各領域について、連続して実行されるリフレ
ッシュ回数を計数するリフレッシュ回数計数手段と、該
リフレッシュ回数計数手段が所定回数以上の計数を行っ
た場合に、該揮発性記憶手段における当該領域の記憶デ
ータを前記不揮発性記憶手段に移行させる前記ストア手
段を実行するセルフストア手段が設けられた請求項６ま
たは７記載の不揮発性半導体記憶装置。 - 【請求項９】 ＤＲＡＭによって構成される前記揮発性
記憶手段の各領域について、前記リコール手段が実行さ
れてから前記ストア手段が実行されるまでの間であっ
て、最後の前記アクセス手段の実行後に実行されたリフ
レッシュ回数を計数するリフレッシュ回数計数手段と、
該リフレッシュ回数計数手段が所定回数以上の計数を行
った場合に、該揮発性記憶手段における当該領域の記憶
データを前記不揮発性記憶手段に移行させる該ストア手
段を実行するセルフストア手段が設けられた請求項６ま
たは７記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記アクセス手段が、チップイネーブ
ル信号または行アドレスストローブ信号がアクティブと
なることにより外部からのアクセス要求であると判断す
る請求項１〜９のうちいずれかに記載の不揮発性半導体
記憶装置。 - 【請求項１１】 前記ストア手段が、前記揮発性記憶手
段の各領域についてアクセス手段によるデータの書き換
えのアクセスが実行されたかどうかを記憶するデータ書
換状態記憶手段を有し、該データ書換状態記憶手段の記
憶状態がデータの書き換えのアクセスが実行された状態
である領域の記憶データを前記不揮発性記憶手段の対応
する領域に自動的に移行させるセルフストア手段が設け
られたものである請求項１〜１０のうちいずれかに記載
の不揮発性半導体記憶装置。 - 【請求項１２】 前記ストア手段が、前記揮発性記憶手
段の各領域についてのリコール状態記憶手段の記憶状態
を検査し、該記憶状態がリコール手段の実行済みである
領域の記憶データを前記不揮発性記憶手段の対応する領
域に移行させるものである請求項１〜１１のうちいずれ
かに記載の不揮発性半導体記憶装置。 - 【請求項１３】 前記ストア手段が、内部カウンタによ
って順次生成した内部アドレスにより前記揮発性記憶手
段の処理対象となる領域内の記憶データを順に前記不揮
発性記憶手段の対応する領域に移行させるものであり、
かつアクセス手段による当該領域へのアクセスがあった
場合にのみ該内部カウンタの内部アドレスをリセットす
るものである請求項１〜１２のうちいずれかに記載の不
揮発性半導体記憶装置。 - 【請求項１４】 前記不揮発性半導体記憶装置が、単一
のデバイス上のメモリセル内に、複数のメモリアレイか
らなり、記憶データの維持に電源の供給を必要とする揮
発性記憶手段と、該揮発性記憶手段の各メモリアレイに
対応する別個のまたは同一の複数のメモリアレイからな
り、記憶データの維持に電源の供給を必要とせず、かつ
この記憶データの書き換えが可能な不揮発性記憶手段と
を有し、外部からのアクセス要求に対して、該揮発性記
憶手段における指定されたアドレスの記憶データを読み
出しまたはこの記憶データを指定されたデータに書き換
えるアクセス手段と、該不揮発性記憶手段の記憶データ
を各メモリアレイごとに独立に該揮発性記憶手段の対応
するメモリアレイに移行させるリコール手段と、該揮発
性記憶手段の記憶データを各メモリアレイごとに独立に
該不揮発性記憶手段の対応するメモリアレイに移行させ
るストア手段とを備えたものであり、 前記リコール状態記憶手段が、該揮発性記憶手段の各メ
モリアレイごとに独立に該リコール手段が実行済みであ
るかまたは未実行であるかを記憶するものであり、 前記領域がメモリアレイである請求項１〜１３のうちい
ずれかに記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20636695A JP3400899B2 (ja) | 1994-08-17 | 1995-08-11 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-193341 | 1994-08-17 | ||
| JP19334194 | 1994-08-17 | ||
| JP20636695A JP3400899B2 (ja) | 1994-08-17 | 1995-08-11 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08111087A true JPH08111087A (ja) | 1996-04-30 |
| JP3400899B2 JP3400899B2 (ja) | 2003-04-28 |
Family
ID=26507820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20636695A Expired - Fee Related JP3400899B2 (ja) | 1994-08-17 | 1995-08-11 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400899B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1021689A (ja) * | 1996-07-01 | 1998-01-23 | Hitachi Ltd | 強誘電体メモリ |
| JP2021152984A (ja) * | 2017-06-09 | 2021-09-30 | マイクロン テクノロジー，インク． | デュアル・モード強誘電体メモリ・セル動作 |
-
1995
- 1995-08-11 JP JP20636695A patent/JP3400899B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1021689A (ja) * | 1996-07-01 | 1998-01-23 | Hitachi Ltd | 強誘電体メモリ |
| JP2021152984A (ja) * | 2017-06-09 | 2021-09-30 | マイクロン テクノロジー，インク． | デュアル・モード強誘電体メモリ・セル動作 |
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| Publication number | Publication date |
|---|---|
| JP3400899B2 (ja) | 2003-04-28 |
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