JP3741230B2 - 強誘電体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は強誘電体メモリに関し、例えば、不揮発モード及び揮発モードを有するシャドーＲＡＭ（ランダムアクセスメモリ）ならびにそのＳ／Ｎ比（信号対雑音比）の向上に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
強誘電体キャパシタ及びアドレス選択ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）を含む強誘電体型のメモリセルが格子状に配置されてなるメモリアレイをその基本構成要素とする強誘電体メモリがある。また、強誘電体メモリの一種として、通常動作時は強誘電体キャパシタのプレート電位及びビット線のプリチャージ電位を電源電圧及び接地電位間の中間電位として揮発モードで動作させ、電源切断時には不揮発モードで動作させるいわゆるシャドーＲＡＭが、例えば、特開平７−２１７８４等に記載されている。
【０００３】
【発明が解決しようとする課題】
上記シャドーＲＡＭにおいて、不揮発モードによる保持データの読み書きは、強誘電体キャパシタの電極間にある強誘電体の分極を利用して行われ、保持データの読み出し動作は、例えば、ビット線を接地電位ＶＳＳにプリチャージしてフローティング状態とした後、ワード線を選択してアドレス選択ＭＯＳＦＥＴをオン状態とし、あるいは強誘電体キャパシタの他方の電極に供給されるプレート電圧を電源電圧ＶＣＣとして、強誘電体キャパシタに選択的に電荷が流れ込むことによるビット線の電位変化を検出して行われる。言い換えるならば、不揮発モードによる読み出し動作は、ビット線の寄生容量にチャージされた接地電位を、選択されたメモリセルの強誘電体キャパシタの電極間容量との間でチャージシェアして強誘電体キャパシタの電極間に電界をかけ、強誘電体の分極状態の遷移にともなう電荷の移動を利用して行われる訳であって、このときビット線に得られる信号量は、チャージシェアにより強誘電体キャパシタの電極間に印加される電界すなわちビット線の寄生容量Ｃｄと強誘電体キャパシタの電極間容量Ｃｓとの比つまり容量カップリング比Ｃｄ／Ｃｓが大きいほど大きくなる。
【０００４】
一方、シャドーＲＡＭの揮発モードによる保持データの読み書きは、強誘電体の分極にともない強誘電体キャパシタの電極間容量に蓄積される電荷を利用して行われ、揮発モードによる読み出し動作は、例えば、ビット線を電源電圧ＶＣＣ及び接地電位ＶＳＳ間の中間電位ＨＶＣにプリチャージしてフローティング状態とした後、ワード線を選択してアドレス選択ＭＯＳＦＥＴをオン状態とし、強誘電体キャパシタの電極間容量に蓄積された電荷が移動することによるビット線の電位変化を検出して行われる。言い換えるならば、揮発モードによる読み出し動作は、強誘電体の分極にともなって強誘電体キャパシタの電極間容量に蓄積された電荷をビット線の寄生容量との間でチャージシェアすることにより実現される訳であって、このときビット線に得られる信号量は、不揮発モードの場合とは逆に、容量カップリング比Ｃｄ／Ｃｓが小さくほど大きくなる。
【０００５】
このように、シャドーＲＡＭの不揮発モード及び揮発モードによる読み出し動作時のビット線における信号量つまりＳ／Ｎ比は、容量カップリング比Ｃｄ／Ｃｓに関して相反する条件を必要とするため、従来の方法では、両方の条件を満たしてシャドーＲＡＭの各動作モードにおけるＳ／Ｎ比を同時に高めることが難しく、容量カップリング比Ｃｄ／Ｃｓの設定が困難な状況にある。
【０００６】
この発明の目的は、各動作モードにおけるＳ／Ｎ比を同時に高くしかつその容量カップリング比を容易に設定しうるシャドーＲＡＭ等の強誘電体メモリを実現することにある。
【０００７】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、不揮発モード及び揮発モードを有するシャドーＲＡＭ等の強誘電体メモリにおいて、メモリアレイを構成する強誘電体メモリセルのそれぞれを、強誘電体キャパシタからなる第１のキャパシタと、第１のキャパシタと実質並列形態に設けられ強誘電体キャパシタ又は通常のキャパシタからなる第２のキャパシタと、第１及び第２のキャパシタの共通結合された一方の電極と対応するビット線との間にそれぞれ設けられるアドレス選択ＭＯＳＦＥＴとにより構成する。また、強誘電体メモリが不揮発モードから揮発モードへ移行するためのリコールモードで選択状態とされるときには、第１のキャパシタの他方の電極が共通結合される第１のプレート線に例えば電源電圧のようなハイレベルを、第２のキャパシタの他方の電極が共通結合される第２のプレート線に接地電位のようなロウレベルをそれぞれ供給するとともに、強誘電体メモリが揮発モードによる通常の読み出し又は書き込みモードで選択状態とされるときには、第１及び第２のプレート線に接地電位のようなロウレベルを供給する。
【０００９】
上記した手段によれば、強誘電体メモリが不揮発モードから揮発モードへの移行のためのリコールモードで選択状態とされるときには、第２のキャパシタをビット線の寄生容量と同様に負荷容量として作用させ、リコール動作時の容量カップリング比を大きくすることができるとともに、シャドーＲＡＭが揮発モードによる通常の読み出し又は書き込みモードで選択状態とされるときには、第２のキャパシタを第１のキャパシタと同様に情報蓄積容量として作用させ、通常読み出し動作時の容量カップリング比を小さくすることができる。この結果、その各動作モードにおけるＳ／Ｎ比を同時に高くしかつ容量カップリング比を容易に設定しうるシャドーＲＡＭ等の強誘電体メモリを実現することができる。
【００１０】
【発明の実施の形態】
図１には、この発明が適用されたシャドーＲＡＭ（強誘電体メモリ）の一実施例のブロック図が示されている。同図をもとに、まずこの実施例のシャドーＲＡＭの構成及び動作の概要を説明する。なお、図１の各ブロックを構成する回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１１】
図１において、この実施例のシャドーＲＡＭは、いわゆるシェアドセンス方式を採り、センスアンプＳＡの両側に配置されこのセンスアンプＳＡを共有する一対のメモリアレイＡＲＹＬ及びＡＲＹＲと、これらのメモリアレイに対応して設けられる一対のＸアドレスデコーダＸＤＬ及びＸＤＲと、メモリアレイＡＲＹＬの左側に示されるＹアドレスデコーダＹＤとを備える。
【００１２】
メモリアレイＡＲＹＬ及びＡＲＹＲは、いわゆる２セル・１トランジスタ型アレイとされ、図の垂直方向に平行して配置されるｍ＋１本のワード線と、水平方向に平行して配置されるｎ＋１組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、（ｍ＋１）×（ｎ＋１）個の強誘電体メモリセルが格子状に配置される。この実施例において、メモリアレイＡＲＹＬ及びＡＲＹＲは、さらに、例えばワード線のセンスアンプＳＡ側に平行して配置される２本のダミーワード線と、これらのワード線及びダミーワード線にそれぞれ隣接して平行配置されるｍ＋１本のプレート線ならびに２本のダミーセル用プレート線とを含む。ダミーワード線及び相補ビット線の交点には、２×（ｎ＋１）個のダミーセルが格子配置される。メモリアレイＡＲＹＬ及びＡＲＹＲならびにその周辺部の具体的構成については、後で詳細に説明する。
【００１３】
メモリアレイＡＲＹＬ及びＡＲＹＲを構成するワード線及びダミーワード線ならびにプレート線及びダミーセル用プレート線は、その下方において対応するＸアドレスデコーダＸＤＬ又はＸＤＲに結合され、それぞれ所定の組み合わせで選択的に選択レベルとされる。ＸアドレスデコーダＸＤＬ及びＸＤＲには、ＸアドレスラッチＸＬから最上位ビットを除くｉビットの内部アドレス信号Ｘ０〜Ｘｉ−１が共通に供給される。また、クロック発生回路ＣＧから対応する内部制御信号ＸＧＬ又はＸＧＲがそれぞれ供給されるとともに、内部制御信号ＲＥＣＭ及びＳＴＭが共通に供給される。ＸアドレスラッチＸＬには、アドレス入力端子Ａ０〜ＡｉからアドレスバッファＡＢを介してＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給され、リフレッシュカウンタＲＦＣからリフレッシュアドレス信号ＲＸ０〜ＲＸｉが供給される。ＸアドレスラッチＸＬには、さらにクロック発生回路ＣＧから内部制御信号ＲＦ及びＸＬが供給され、リフレッシュカウンタＲＦＣには図示されない内部制御信号ＲＣが供給される。
【００１４】
内部制御信号ＲＥＣＭは、シャドーＲＡＭがリコールモードで選択状態とされるとき選択的に電源電圧ＶＣＣのようなハイレベルとされ、内部制御信号ＳＴＭは、シャドーＲＡＭが退避モードで選択状態とされるとき選択的にハイレベルとされる。また、内部制御信号ＲＦは、シャドーＲＡＭがリフレッシュモード，リコールモードあるいは退避モードで選択状態とされるとき、選択的に電源電圧ＶＣＣのようなハイレベルとされ、内部制御信号ＲＣは、これらのモードにおいて所定のタイミングで選択的にかつ一時的にハイレベルとされる。
【００１５】
リフレッシュカウンタＲＦＣは、シャドーＲＡＭがリコールモード，退避モードあるいはＣＢＲリフレッシュモードとされるとき、クロック発生回路ＣＧから供給される内部制御信号ＲＣに従って歩進動作を行い、リフレッシュアドレス信号ＲＸ０〜ＲＸｉを形成して、ＸアドレスラッチＸＬに供給する。
【００１６】
ＸアドレスラッチＸＬは、シャドーＲＡＭが通常の動作モードとされ内部制御信号ＲＦがロウレベルとされるとき、アドレス入力端子Ａ０〜ＡｉからアドレスバッファＡＢを介して入力されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持する。また、シャドーＲＡＭがリコールモード，退避モードあるいはＣＢＲリフレッシュモードとされ内部制御信号ＲＦがハイレベルとされるときには、リフレッシュカウンタＲＦＣから供給されるリフレッシュアドレス信号ＲＸ０〜ＲＸｉを内部制御信号ＸＬに従って取り込み、保持する。そして、これらのＸアドレス信号又はリフレッシュアドレス信号をもとに、内部アドレス信号Ｘ０〜Ｘｉを形成する。このうち、最上位ビットの内部アドレス信号Ｘｉは、クロック発生回路ＣＧに供給され、その他の内部アドレス信号Ｘ０〜Ｘｉ−１は、ＸアドレスデコーダＸＤＬ及びＸＤＲに供給される。
【００１７】
ＸアドレスデコーダＸＤＬ及びＸＤＲは、対応する内部制御信号ＸＧＬ又はＸＧＲのハイレベルを受けてそれぞれ選択的に動作状態とされ、内部アドレス信号Ｘ０〜Ｘｉ−１をデコードして、メモリアレイＡＲＹＬ又はＡＲＹＲの対応するワード線，ダミーワード線ならびにプレート線及びダミーセル用プレート線を所定の組み合わせで選択的に選択レベルとする。
【００１８】
すなわち、ＸアドレスデコーダＸＤＬ及びＸＤＲは、内部アドレス信号Ｘ０〜Ｘｉ−１のデコード結果に従って、メモリアレイＡＲＹＬ又はＡＲＹＲの対応するワード線を択一的に高電圧ＶＣＨのような選択レベルとすると同時に、シャドーＲＡＭがリコールモード又は退避モードとされ内部制御信号ＲＥＣＭ又はＳＴＭがハイレベルとされることを条件に、対応するプレート線をそれぞれ所定のタイミングで択一的に電源電圧ＶＣＣのような選択レベルとする。また、シャドーＲＡＭがリコールモードとされるときには、最下位ビットの内部アドレス信号Ｘ０のデコード結果に従って、メモリアレイＡＲＹＬ又はＡＲＹＲの対応するダミーワード線を択一的に高電圧ＶＣＨのような選択レベルとすると同時に、対応するダミーセル用プレート線を所定のタイミングで択一的に電源電圧ＶＣＣのような選択レベルとする。なお、ワード線及びダミーワード線の選択レベルとなる高電圧ＶＣＨは、電源電圧ＶＣＣより少なくとも強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴのしきい値電圧分以上高い電位とされる。
【００１９】
次に、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相補ビット線は、センスアンプＳＡの対応する単位回路に結合される。センスアンプＳＡには、クロック発生回路ＣＧからシェアド制御信号ＳＨＬ及びＳＨＲ，プリチャージ制御信号ＰＣならびにコモンソース線信号ＣＳＰ及びＣＳＮが供給され、図示されない内部電圧発生回路から所定のプリチャージ電圧ＶＰＣが供給される。
【００２０】
シェアド制御信号ＳＨＬ及びＳＨＲは、シャドーＲＡＭが非選択状態とされるとき、その双方がともに高電圧ＶＣＨのようなハイレベルとされ、シャドーＲＡＭが選択状態とされると、その一方が選択的に接地電位ＶＳＳのようなロウレベルとされる。また、プリチャージ制御信号ＰＣは、シャドーＲＡＭが非選択状態とされるとき、電源電圧ＶＣＣのようなハイレベルとされ、シャドーＲＡＭが選択状態とされると、所定のタイミングでロウレベルとされる。さらに、コモンソース線信号ＣＳＰ及びＣＳＮは、シャドーＲＡＭが非選択状態とされるとき、それぞれ接地電位ＶＳＳ又は電源電圧ＶＣＣのような無効レベルとされ、シャドーＲＡＭが選択状態とされると、所定のタイミングでそれぞれ電源電圧ＶＣＣ又は接地電位ＶＳＳのような選択レベルとされる。プリチャージ電圧ＶＰＣは、シャドーＲＡＭが揮発モードによる通常の動作モードあるいは退避モードとされるとき、電源電圧ＶＣＣ及び接地電位ＶＳＳ間の中間電位ＨＶＣとされるが、リコールモードとされるときには接地電位ＶＳＳとされる。
【００２１】
センスアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの各相補ビット線にそれぞれ対応して設けられるｎ＋１個の単位回路を備え、これらの単位回路のそれぞれは、一対のＣＭＯＳ（相補型ＭＯＳ）インバータが互いに交差結合されてなる単位増幅回路を含む。これらの単位増幅回路つまり各単位回路の相補入出力ノードは、そのゲートにシェアド制御信号ＳＨＬを共通に受けるＮチャンネル型の一対のシェアドＭＯＳＦＥＴを介してメモリアレイＡＲＹＬの対応する相補ビット線にそれぞれ結合されるとともに、そのゲートにシェアド制御信号ＳＨＲを共通に受けるＮチャンネル型の他の一対のシェアドＭＯＳＦＥＴを介してメモリアレイＡＲＹＲの対応する相補ビット線にそれぞれ結合される。
【００２２】
センスアンプＳＡの各単位回路は、さらに、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴが直並列結合されてなるビット線プリチャージ回路と、各単位回路の相補入出力ノードと相補共通データ線ＣＤ＊（ここで、例えば非反転共通データ線ＣＤＴ及び反転共通データ線ＣＤＢを、合わせて相補共通データ線ＣＤ＊のように＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされるいわゆる非反転信号等についてはその名称の末尾にＴを付して表し、それが有効とされるとき選択的にロウレベルとされる反転信号等についてはその名称の末尾にＢを付して表す。以下同様）との間にそれぞれ設けられるＮチャンネル型の一対のスイッチＭＯＳＦＥＴとをそれぞれ含む。このうち、各ビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴのゲートには、プリチャージ制御信号ＰＣが共通に供給され、各スイッチＭＯＳＦＥＴのゲートには、ＹアドレスデコーダＹＤから対応するビット線選択信号が供給される。
【００２３】
これにより、メモリアレイＡＲＹＬの各相補ビット線は、シェアド制御信号ＳＨＬがハイレベルとされセンスアンプＳＡの対応するシェアドＭＯＳＦＥＴがオン状態とされることで選択的にセンスアンプＳＡの対応する単位回路の相補入出力ノードに接続され、メモリアレイＡＲＹＲの各相補ビット線は、シェアド制御信号ＳＨＲがハイレベルとされセンスアンプＳＡの対応するシェアドＭＯＳＦＥＴがオン状態とされることで選択的に対応する単位回路の相補入出力ノードに接続される。なお、シャドーＲＡＭが非選択状態とされるとき、シェアド制御信号ＳＨＬ及びＳＨＲは、前述のように、ともにハイレベルとされるため、センスアンプＳＡの各単位回路の相補入出力ノードには、メモリアレイＡＲＹＬ及びＡＲＹＲの対応する相補ビット線が同時に接続状態とされる。このとき、センスアンプＳＡの各単位回路では、ビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴがプリチャージ制御信号ＰＣのハイレベルを受けて一斉にオン状態となり、メモリアレイＡＲＹＬ及びＡＲＹＲの各相補ビット線の非反転及び反転信号線はともにプリチャージ電圧ＶＰＣにプリチャージされる。
【００２４】
センスアンプＳＡの各単位増幅回路は、コモンソース線信号ＣＳＰ及びＣＳＮがそれぞれ電源電圧ＶＣＣ又は接地電位ＶＳＳのような有効レベルとされることで選択的にかつ一斉に動作状態とされ、メモリアレイＡＲＹＬ又はＡＲＹＲの選択されたワード線及びダミーワード線に結合されるｎ＋１個の強誘電体メモリセル及びダミーセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。これらの２値読み出し信号は、ビット線選択信号が択一的にハイレベルとされ対応する単位回路のスイッチＭＯＳＦＥＴがオン状態とされることで択一的に相補共通データ線ＣＤ＊に伝達され、メインアンプＭＡに伝達される。センスアンプＳＡの具体的構成及び動作については、後で詳細に説明する。
【００２５】
ＹアドレスデコーダＹＤには、ＹアドレスラッチＹＬからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが供給され、クロック発生回路ＣＧから内部制御信号ＹＧが供給される。また、ＹアドレスラッチＹＬには、アドレス入力端子Ａ０〜ＡｉからアドレスバッファＡＢを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給され、クロック発生回路ＣＧから内部制御信号ＹＬが供給される。
【００２６】
ＹアドレスラッチＹＬは、シャドーＲＡＭが選択状態とされるとき、アドレス入力端子Ａ０〜ＡｉからアドレスバッファＡＢを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持するとともに、これらのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹＤに供給する。このとき、ＹアドレスデコーダＹＤは、内部制御信号ＹＧのハイレベルを受けて選択的に動作状態とされ、ＹアドレスラッチＹＬから供給される内部アドレス信号Ｙ０〜Ｙｉをデコードして、センスアンプＳＡに対する前記ビット線選択信号を択一的にハイレベルとする。
【００２７】
相補共通データ線ＣＤ＊は、その他方においてメインアンプＭＡに結合され、このメインアンプＭＡは、ライトアンプ及びリードアンプを含む。このうち、ライトアンプの入力端子は入力バッファＩＢの出力端子に結合され、その出力端子は相補共通データ線ＣＤ＊に結合される。また、リードアンプの入力端子は相補共通データ線ＣＤ＊に結合され、その出力端子は出力バッファＯＢの入力端子に結合される。入力バッファＩＢの入力端子はデータ入力端子Ｄｉｎに結合され、出力バッファＯＢの出力端子はデータ出力端子Ｄｏｕｔに結合される。メインアンプＭＡのライトアンプには、クロック発生回路ＣＧから内部制御信号ＷＣが供給され、出力バッファＯＢには内部制御信号ＯＣが供給される。
【００２８】
入力バッファＩＢは、シャドーＲＡＭが書き込みモードで選択状態とされるとき、データ入力端子Ｄｉｎを介して入力される書き込みデータを取り込み、メインアンプＭＡのライトアンプに伝達する。このとき、メインアンプＭＡのライトアンプは、内部制御信号ＷＣのハイレベルを受けて選択的に動作状態とされ、入力バッファＩＢから伝達される書き込みデータを所定の相補書き込み信号とした後、相補共通データ線ＣＤ＊からセンスアンプＳＡを介してメモリアレイＡＲＹＬ又はＡＲＹＲの選択された１個の強誘電体メモリセルに書き込む。
【００２９】
一方、メインアンプＭＡのリードアンプは、シャドーＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＡＲＹＬ又はＡＲＹＲの選択された１個の強誘電体メモリセルからセンスアンプＳＡ及び相補共通データ線ＣＤ＊を介して出力される読み出し信号を増幅し、出力バッファＯＢに伝達する。このとき、出力バッファＯＢは、内部制御信号ＯＣのハイレベルを受けて選択的に動作状態とされ、メインアンプＭＡのリードアンプから伝達される読み出し信号をデータ出力端子ＤｏｕｔからシャドーＲＡＭの外部に出力する。
【００３０】
クロック発生回路ＣＧには、外部のアクセス装置から外部端子ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＯＥＢならびにＭＯＤ０及びＭＯＤ１を介して、起動制御信号となるロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢ，出力イネーブル信号ＯＥＢならびにモード制御信号ＭＯＤ０及びＭＯＤ１がそれぞれ供給されるとともに、ＸアドレスラッチＸＬから最上位ビットの内部アドレス信号Ｘｉが供給される。
【００３１】
クロック発生回路ＣＧは、ロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢ，出力イネーブル信号ＯＥＢならびにモード制御信号ＭＯＤ０及びＭＯＤ１と、ＸアドレスラッチＸＬから供給される最上位ビットの内部アドレス信号Ｘｉとをもとに、シャドーＲＡＭの動作モードを選択的に決定するとともに、上記各種の内部制御信号等をそれぞれ選択的に形成して、シャドーＲＡＭの各部に供給する。
【００３２】
図２には、図１のシャドーＲＡＭに含まれるメモリアレイＡＲＹＬ及びＡＲＹＲならびにその周辺部の一実施例の部分的な回路図が示されている。同図をもとに、メモリアレイＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡの具体的構成及び動作を説明する。なお、メモリアレイに関する以下の説明は、メモリアレイＡＲＹＬを例に進められるが、メモリアレイＡＲＹＲについてはこれと対称的な構成とされるため類推されたい。以下の回路図において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【００３３】
図２において、メモリアレイＡＲＹＬは、特に制限されないが、図の垂直方向に平行して配置されるｍ＋１本のワード線ＷＬ０〜ＷＬｍならびにダミーワード線ＤＷＬ０〜ＤＷＬ１と、水平方向に平行して配置されるｎ＋１組の相補ビット線ＢＬ０＊〜ＢＬｎ＊とを含む。ワード線ＷＬ０〜ＷＬｍならびに相補ビット線ＢＬ０＊〜ＢＬｎ＊の交点には、実質並列形態に設けられる２個の強誘電体キャパシタＣｓａ（第１のキャパシタ）及びＣｓｂ（第２のキャパシタ）と１個のアドレス選択ＭＯＳＦＥＴＱｓからなる（ｍ＋１）×（ｎ＋１）個の２セル・１トランジスタ型強誘電体メモリセルが格子状に配置される。また、ダミーワード線ＤＷＬ０〜ＤＷＬ１ならびに相補ビット線ＢＬ０＊〜ＢＬｎ＊の交点には、２個の強誘電体キャパシタＣｙと１個のアドレス選択ＭＯＳＦＥＴＱｙからなる２×（ｎ＋１）個のいわゆる倍面積型ダミーセルが格子状に配置される。
【００３４】
メモリアレイＡＲＹＬの同一列に配置されるｍ＋１個のメモリセルの強誘電体キャパシタＣｓａ及びＣｓｂの一方の電極は、それぞれ共通結合されて各メモリセルの情報蓄積ノードとなり、対応するアドレス選択ＭＯＳＦＥＴＱｓを介して相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転又は反転信号線に所定の規則性をもって交互に結合される。また、メモリアレイＡＲＹＬの同一行に配置されるｎ＋１個のメモリセルの強誘電体キャパシタＣｓａ及びＣｓｂの他方の電極つまりプレートは、対応するプレート線ＰＬ０ａ〜ＰＬｍａ（第１のプレート線）あるいはＰＬ０ｂ〜ＰＬｍｂ（第２のプレート線）にそれぞれ共通結合される。同様に、メモリアレイＡＲＹＬの同一列に配置される２個のダミーセルの２個の強誘電体キャパシタＣｙの一方の電極は、それぞれ共通結合されて各ダミーセルの情報蓄積ノードとなり、対応するアドレス選択ＭＯＳＦＥＴＱｙを介して相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転又は反転信号線に所定の規則性をもって交互に結合される。また、メモリアレイＡＲＹＬの同一行に配置されるｎ＋１個のダミーセルの２個の強誘電体キャパシタＣｙの他方の電極つまりプレートは、対応するダミーセル用プレート線ＰＹ０又はＰＹ１にそれぞれ共通結合される。
【００３５】
メモリアレイＡＲＹＬの同一行に配置されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱｓのゲートは、対応するワード線ＷＬ０〜ＷＬｍにそれぞれ共通結合される。また、メモリアレイＡＲＹＬの同一行に配置されるｎ＋１個のダミーセルのアドレス選択ＭＯＳＦＥＴＱｙのゲートは、対応するダミーワード線ＤＷＬ０〜ＤＷＬ１にそれぞれ共通結合される。
【００３６】
ワード線ＷＬ０〜ＷＬｍは、通常、接地電位ＶＳＳのような非選択レベルとされるが、シャドーＲＡＭが選択状態とされるときには、内部アドレス信号Ｘ０〜Ｘｉ−１のデコード結果に従って択一的に高電圧ＶＣＨのような選択レベルとされる。また、ダミーワード線ＤＷＬ０〜ＤＷＬ１は、通常、接地電位ＶＳＳのような非選択レベルとされるが、シャドーＲＡＭがリコールモードで選択状態とされるときには、最下位ビットの内部アドレス信号Ｘ０のデコード結果に従って択一的に高電圧ＶＣＨのような選択レベルとされる。一方、プレート線ＰＬ０ａ〜ＰＬｍａならびにＰＬ０ｂ〜ＰＬｍｂの電位つまり第１及び第２のプレート電圧は、シャドーＲＡＭが揮発モードによる通常の読み出し又は書き込みモードとされるとき、ともに接地電位ＶＳＳのようなロウレベルとされるが、リコールモード又は退避モードで選択状態とされるときには、内部アドレス信号Ｘ０〜Ｘｉ−１のデコード結果に従って、プレート線ＰＬ０ａ〜ＰＬｍａのみがそれぞれ所定のタイミングで一時的にかつ択一的に電源電圧ＶＣＣとされる。
【００３７】
これらのことから、シャドーＲＡＭが揮発モードによる通常の読み出し又は書き込みモードとされるとき、メモリアレイＡＲＹＬを構成する強誘電体メモリセルの強誘電体キャパシタＣｓａ及びＣｓｂは、そのプレート電圧つまりプレート線ＰＬ０ａ〜ＰＬｍａならびにＰＬ０ｂ〜ＰＬｍｂが接地電位ＶＳＳのようなロウレベルとされることで論理的に並列結合され、ともにその電極間容量に保持データに応じた電荷を蓄積するいわゆる情報蓄積容量として作用する。また、メモリアレイＡＲＹＬでは、ワード線ＷＬ０〜ＷＬｍの指定された１本が択一的に高電圧ＶＣＨのような選択レベルとされ、相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転又は反転信号線には、この選択ワード線に結合されるｎ＋１個の強誘電体メモリセルの強誘電体キャパシタＣｓａ及びＣｓｂの電極間容量に蓄積された電荷に対応する微小読み出し信号がそれぞれ出力される。
【００３８】
一方、シャドーＲＡＭがリコールモードで選択状態とされるとき、メモリアレイＡＲＹＬを構成する強誘電体メモリセルの強誘電体キャパシタＣｓａは、そのプレート電圧つまりプレート線ＰＬ０ａ〜ＰＬｍａが電源電圧ＶＣＣのようなハイレベルとされることで、その電極間強誘電体に保持データに応じた分極を生じるいわゆる不揮発セルとして作用するが、強誘電体キャパシタＣｓｂは、そのプレート電圧つまりプレート線ＰＬ０ｂ〜ＰＬｍｂが接地電位ＶＳＳのようなロウレベルのままとされることで、対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊の寄生容量と同様に、強誘電体キャパシタＣｓａに対する負荷容量として作用する。このとき、メモリアレイＡＲＹＬでは、ワード線ＷＬ０〜ＷＬｍの指定された１本が択一的に高電圧ＶＣＨのような選択レベルとされるとともに、対応するダミーワード線ＤＷＬ０又はＤＷＬ１が同時に選択レベルとされる。このため、相補ビット線ＢＬ０＊〜ＢＬｎ＊の例えば非反転信号線には、選択ワード線に結合されるｎ＋１個の強誘電体メモリセルの強誘電体キャパシタＣｓａの分極状態に応じた微小読み出し信号が出力され、その対をなす反転信号線には、選択されたダミーワード線に結合されるｎ＋１個のダミーセルの２個の強誘電体キャパシタＣｙの分極状態に応じた微小読み出し信号が出力される。
【００３９】
この実施例において、ダミーワード線ＤＷＬ０に結合されるｎ＋１個のダミーセルは、リコール動作に先立って、すべて論理“１”のデータを保持すべくリセットされ、ダミーワード線ＤＷＬ１に結合されるｎ＋１個のダミーセルは、すべて論理“０”のデータを保持すべくリセットされる。また、ダミーセルのそれぞれは、並列結合された２個の強誘電体キャパシタＣｙを含み、強誘電体メモリセルを構成する強誘電体キャパシタＣｓａの２倍の容量を有するものとされる。したがって、各ダミーセルから出力される微小読み出し信号のレベルは、強誘電体メモリセルから出力される論理“０”又は“１”の微小読み出し信号のほぼ中間レベルとなり、センスアンプＳＡの各単位増幅回路における読み出し信号の論理レベル判定動作の基準値となる。強誘電体メモリセル及びダミーセルの情報保持特性ならびにその具体的動作については、後で詳細に説明する。
【００４０】
次に、センスアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個の単位回路を備え、これらの単位回路のそれぞれは、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１ならびにＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳインバータが互いに交差結合されてなる単位増幅回路を含む。各単位増幅回路を構成するＰチャンネルＭＯＳＦＥＴＰ１及びＰ２のソースは、コモンソース線ＣＳＰに共通結合され、ＮチャンネルＭＯＳＦＥＴＮ１及びＮ２のソースはコモンソース線ＣＳＮに共通結合される。また、ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたドレインならびにＭＯＳＦＥＴＰ２及びＮ２の共通結合されたゲートは、それぞれ各単位増幅回路つまり単位回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴとなり、ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたゲートならびにＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレインは、それぞれ反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢとなる。なお、コモンソース線ＣＳＰ及びＣＳＮが、前記コモンソース線信号ＣＳＰ及びＣＳＮに対応するものであることは言うまでもない。
【００４１】
センスアンプＳＡの各単位回路は、さらに、その相補入出力ノードＢＳ０＊〜ＢＳｎ＊と相補共通データ線ＣＤ＊との間にそれぞれ設けられるＮチャンネル型の一対のスイッチＭＯＳＦＥＴＮ３及びＮ４と、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ５〜Ｎ７が直並列結合されてなるビット線プリチャージ回路とをそれぞれ含む。また、各単位回路は、その相補入出力ノードＢＳ０＊〜ＢＳｎ＊とメモリアレイＡＲＹＬの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊との間にそれぞれ設けられるＮチャンネル型の一対のシェアドＭＯＳＦＥＴＮ８及びＮ９をそれぞれ含み、その相補入出力ノードＢＳ０＊〜ＢＳｎ＊とメモリアレイＡＲＹＲの対応する相補ビット線ＢＲ０＊〜ＢＲｎ＊との間にそれぞれ設けられるもう一対のシェアドＭＯＳＦＥＴＮＡ及びＮＢをそれぞれ含む。
【００４２】
センスアンプＳＡの各単位回路を構成するスイッチＭＯＳＦＥＴＮ３及びＮ４のドレインは、対応する非反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴあるいは反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢに結合される。また、これらのスイッチＭＯＳＦＥＴのソースは、相補共通データ線ＣＤ＊の非反転又は反転信号線にそれぞれ共通結合され、その共通結合されたゲートには、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳ０〜ＹＳｎが供給される。一方、各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴＮ５〜Ｎ７のゲートには、クロック発生回路ＣＧからプリチャージ制御信号ＰＣが共通に供給され、プリチャージＭＯＳＦＥＴＮ６及びＮ７の共通結合されたソースには、図示されない内部電圧発生回路から所定のプリチャージ電圧ＶＰＣが供給される。さらに、シェアドＭＯＳＦＥＴＮ８及びＮ９のゲートには、クロック発生回路ＣＧからシェアド制御信号ＳＨＬが共通に供給され、シェアドＭＯＳＦＥＴＮＡ及びＮＢのゲートには、シェアド制御信号ＳＨＲが共通に供給される。
【００４３】
プリチャージ制御信号ＰＣは、前述のように、シャドーＲＡＭが非選択状態とされるとき、電源電圧ＶＣＣのようなハイレベルとされ、シャドーＲＡＭが選択状態とされると、所定のタイミングで接地電位ＶＳＳのようなロウレベルとされる。また、プリチャージ電圧ＶＰＣは、シャドーＲＡＭが揮発モードによる通常の動作モードとされるとき、電源電圧ＶＣＣ及び接地電位ＶＳＳ間の中間電位ＨＶＣとされ、リコールモードとされるときには、接地電位ＶＳＳのようなロウレベルとされる。さらに、シェアド制御信号ＳＨＬ及びＳＨＲは、シャドーＲＡＭが非選択状態とされるとき、ともに高電圧ＶＣＨのようなハイレベルとされ、選択状態とされるときには、そのいずれか一方が所定のタイミングで選択的に接地電位ＶＳＳのようなロウレベルとされる。
【００４４】
これらのことから、センスアンプＳＡの各単位回路のシェアドＭＯＳＦＥＴＮ８及びＮ９ならびにＮＡ及びＮＢは、対応するシェアド制御信号ＳＨＬ又はＳＨＲのハイレベルを受けて選択的にオン状態となり、メモリアレイＡＲＹＬ又はＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊とセンスアンプＳＡの対応する単位回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊との間を選択的に接続状態とする。また、各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴＮ５〜Ｎ７は、プリチャージ制御信号ＰＣのハイレベルを受けて選択的にオン状態となり、センスアンプＳＡの各単位回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴならびに反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢつまりはメモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線をプリチャージ電圧ＶＰＣつまり中間電位ＨＶＣ又は接地電位ＶＳＳにプリチャージする。
【００４５】
一方、センスアンプＳＡの各単位回路の単位増幅回路は、コモンソース線ＣＳＰ及びＣＳＮが電源電圧ＶＣＣ又は接地電位ＶＳＳのような有効レベルとされることで選択的にかつ一斉に動作状態とされ、メモリアレイＡＲＹＬ又はＡＲＹＲの選択されたワード線に結合されるｎ＋１個のメモリセルあるいは選択されたワード線及びダミーワード線に結合されるそれぞれｎ＋１個のメモリセル及びダミーセルから対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊を介して出力される微小読み出し信号をそれぞれ比較増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。さらに、各単位回路のスイッチＭＯＳＦＥＴＮ３及びＮ４は、対応するビット線選択信号ＹＳ０〜ＹＳｎが択一的にハイレベルとされることで選択的にオン状態となり、センスアンプＳＡの対応する単位回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊と相補共通データ線ＣＤ＊つまりメインアンプＭＡとの間を選択的に接続状態とする。
【００４６】
図３には、図２のメモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセルの一実施例の情報保持特性図が示されている。同図をもとに、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセル及びダミーセルの情報保持特性と、その各動作モードにおける具体的動作を説明する。なお、メモリセルに関する以下の説明は通常の強誘電体メモリセルを中心に進めるが、ダミーセルについてはこれと異なる部分についてのみ説明を付け加える。
【００４７】
図３において、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセルは、強誘電体キャパシタＣｓａの電極間に印加される電界と電極間にある強誘電体の分極との関係について図示のような情報保持特性を有する。すなわち、点Ａにある初期の強誘電体は、電極間に例えば電源電圧ＶＣＣの絶対値に相当する正方向の電界＋Ｅｐが印加されることでその状態を点Ｂに移し、正方向の最大分極＋Ｐｐを生じる。この分極は、電界の絶対値が小さくなることで徐々に低下するが、電界がゼロとなる点Ｃにおいても分極＋Ｐｒが残留する。一方、強誘電体の分極状態は、逆方向の電界−Ｅｃが印加される点Ｄを境に反転し、電源電圧ＶＣＣの絶対値に相当する電界−Ｅｐが印加される点Ｅにおいて逆方向の最大分極−Ｐｐを生じる。この分極は、電界の絶対値が小さくなることで徐々に低下するが、電界がゼロとなる点Ｆにおいても分極−Ｐｒが残留する。そして、正方向の電界＋Ｅｃが印加される点Ｇを境に正転し、上記点Ｂに至る。
【００４８】
この実施例において、相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転信号線側に結合される強誘電体メモリセルは、特に制限されないが、その強誘電体キャパシタＣｓａの分極状態が＋側にあるとき論理“１”のデータを保持するものとされ、−側にあるとき論理“０”のデータを保持するものとされる。また、相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の反転信号線側に結合される強誘電体メモリセルは、その強誘電体キャパシタＣｓａの分極状態が−側にあるとき論理“１”のデータを保持するものとされ、＋側にあるとき論理“０”のデータを保持するものとされる。強誘電体メモリセルの分極状態の推移を示す各動作点については、後記するシャドーＲＡＭの各動作モードの具体的説明に際して再三引用する。
【００４９】
図４には、図１のシャドーＲＡＭのリコール動作時の一実施例の信号波形図が示され、図５及び図６には、その通常読み出し動作時及び退避動作時の一実施例の信号波形図がそれぞれ示されている。また、図７には、図１のシャドーＲＡＭのリコール動作時及び通常読み出し動作時の接続図が示され、図８には、この発明に先立って本願発明者等が開発したシャドーＲＡＭのリコール動作時及び通常読み出し動作時の接続図が示されている。さらに、図９には、図１及び図８のシャドーＲＡＭの容量カップリング比の比較図が示されている。これらの図をもとに、この実施例のシャドーＲＡＭの各モードの具体的動作ならびにその特徴について説明する。なお、以下の信号波形図では、メモリアレイＡＲＹＬのワード線ＷＬ０を指定して各動作モードが実行される場合が例示され、ワード線ＷＬ０及び相補ビット線ＢＬ０＊の交点に配置される強誘電体メモリセルは、論理“１”のデータを保持するものとされる。また、以下の説明は、メモリアレイＡＲＹＬに対するリコール動作を中心に進めるが、通常読み出し動作及び退避動作ならびにメモリアレイＡＲＹＲに対する動作については類推されたい。
【００５０】
図４において、シャドーＲＡＭが電源投入直後の非選択状態とされるとき、センスアンプＳＡに対するプリチャージ制御信号ＰＣは、電源電圧ＶＣＣのようなハイレベルとされ、シェアド制御信号ＳＨＬ及びＳＨＲは、ともに高電圧ＶＣＨのようなハイレベルとされる。また、プリチャージ電圧ＶＰＣは、接地電位ＶＳＳのようなロウレベルとされ、コモンソース線ＣＳＰ及びＣＳＮは、それぞれ接地電位ＶＳＳ又は電源電圧ＶＣＣの無効レベルとされる。メモリアレイＡＲＹＬでは、ワード線ＷＬ０〜ＷＬｍがすべて接地電位ＶＳＳのような非選択レベルとされ、ダミーワード線ＤＷＬ０〜ＤＷＬ１も、すべて非選択レベルとされる。また、ワード線ＷＬ０〜ＷＬｍに対応するプレート線ＰＬ０ａ〜ＰＬｍａならびにＰＬ０ｂ〜ＰＬｍｂは、すべて接地電位ＶＳＳのようなロウレベルとされ、ダミーワード線ＤＷＬ０〜ＤＷＬ１に対応するダミーセル用プレート線ＰＹ０〜ＰＹ１も、すべて接地電位ＶＳＳのようなロウレベルとされる。
【００５１】
これにより、シャドーＲＡＭでは、メモリアレイＡＲＹＬを構成する相補ビット線ＢＬ０＊〜ＢＬｎ＊がセンスアンプＳＡの対応する単位回路に接続され、その非反転及び反転信号線がプリチャージ電圧ＶＰＣつまり接地電位ＶＳＳにプリチャージされる。このとき、メモリアレイＡＲＹＬを構成する強誘電体メモリセルのそれぞれは、その分極状態が図３の点Ｃ又は点Ｆにあり、選択的に論理“１”又は“０”のデータを保持するものとされる。また、その電極間容量の蓄積電荷は、アドレス選択ＭＯＳＦＥＴＱｓの拡散層を介してリークされ、情報蓄積ノードは、ほぼ接地電位ＶＳＳのようなロウレベルとなっている。
【００５２】
この実施例において、ダミーワード線ＤＷＬ０に結合されるｎ＋１個のダミーセルは、リコール動作に先立って、すべて論理“１”のデータを保持すべくリセットされ、ダミーワード線ＤＷＬ１に結合されるｎ＋１個のダミーセルは、論理“０”のデータを保持すべくリセットされる。したがって、ダミーワード線ＤＷＬ０つまり相補ビット線ＢＬ０＊〜ＢＬｎ＊の反転信号線側に結合されるダミーセルの強誘電体キャパシタＣｙの分極状態は、図３の点Ｆにあり、ダミーワード線ＤＷＬ１つまり相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転信号線側に結合されるダミーセルの強誘電体キャパシタＣｙの分極状態も点Ｆにある。
【００５３】
シャドーＲＡＭは、モード制御信号ＭＯＤ０がハイレベルとされモード制御信号ＭＯＤ１がロウレベルとされた状態で、カラムアドレスストローブ信号ＣＡＳＢがロウアドレスストローブ信号ＲＡＳＢに先立ってロウレベルとされるいわゆるＣＢＲ（ＣＡＳビフォアＲＡＳ）サイクルが実行されることで、選択的にリコールモードとされる。このとき、シャドーＲＡＭでは、前記のように、内部制御信号ＲＦがハイレベルとされ、リコール動作の対象となるワード線は、リフレッシュカウンタＲＦＣから出力されるリフレッシュアドレス信号ＲＸ０〜ＲＸｉによって順次択一的に指定される。また、シャドーＲＡＭでは、ロウアドレスストローブ信号ＲＡＳＢの立ち下がりを受けてプリチャージ制御信号ＰＣがロウレベルとされ、指定されたワード線ＷＬ０を含まないメモリアレイＡＲＹＲに対応するシェアド制御信号ＳＨＲが高電圧ＶＣＨのようなハイレベルから接地電位ＶＳＳのようなロウレベルに変化される。さらに、やや遅れて指定されたワード線ＷＬ０と対応するダミーワード線ＤＷＬ０が高電圧ＶＣＨのような選択レベルとされるとともに、少し遅れてワード線ＷＬ０に対応するプレート線ＰＬ０ａとダミーワード線ＤＷＬ０に対応するプレート線ＰＹ０とが同時に電源電圧ＶＣＣのハイレベルとされ、さらに遅れてコモンソース線ＣＳＰ及びＣＳＮがそれぞれ電源電圧ＶＣＣ又は接地電位ＶＳＳのような有効レベルとされる。
【００５４】
シャドーＲＡＭでは、まずプリチャージ制御信号ＰＣのロウレベルを受けて、センスアンプＳＡの各単位回路のビット線プリチャージ回路による相補ビット線ＢＬ０＊〜ＢＬｎ＊のプリチャージ動作が停止され、シェアド制御信号ＳＨＬのロウレベルを受けて、各単位回路とメモリアレイＡＲＹＲの相補ビット線ＢＲ０＊〜ＢＲｎ＊との間の接続が断たれる。また、ワード線ＷＬ０の選択レベルを受けて、これに結合されるｎ＋１個の強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｓが一斉にオン状態となるが、各メモリセルの強誘電体キャパシタＣｓａ及びＣｓｂは、その一方の電極つまり相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転又は反転信号線とその他方の電極つまりプレート線ＰＬ０ａ及びＰＬ０ｂがすべて接地電位ＶＳＳとされることで、これまでの状態を保持する。
【００５５】
ここで、プレート線ＰＬ０ａが択一的にハイレベルとされると、メモリアレイＡＲＹＬのワード線ＷＬ０に結合されるｎ＋１個の強誘電体メモリセルの強誘電体キャパシタＣｓａには、電源電圧ＶＣＣの絶対値に対応する逆方向の電界が印加され、その分極状態は、強制的に図３の点Ｃ又は点Ｆから点Ｅへと移行する。このとき、例えば相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転信号線側に結合されかつ論理“１”のデータを保持するメモリセルでは、点Ｃから点Ｅへの分極反転をともなうため、比較的大きな負電荷の移動が必要となって、対応する非反転ビット線の電位が比較的大きく上昇する。しかし、例えば相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転信号線側に結合されかつ論理“０”のデータを保持するメモリセルでは、分極反転をともなわない点Ｆから点Ｅへの移行であるため、負電荷の移動量は少なく、対応する非反転ビット線の電位上昇も小さい。
【００５６】
一方、メモリアレイＡＲＹＬのダミーワード線ＤＷＬ０に結合されるｎ＋１個のダミーセルの強誘電体キャパシタＣｙには、ダミーセル用プレート線ＰＹ０がハイレベルとされることで、やはり電源電圧ＶＣＣの絶対値に対応する逆方向の電界が印加される。前述のように、ダミーワード線ＤＷＬ０及びＤＷＬ１に結合されるすべてのダミーセルは、リコール動作に先立って、それぞれ論理“１”又は“０”のデータを保持すべくリセットされ、その分極状態はともに図３の点Ｆにある。また、各ダミーセルは、並列結合された２個の強誘電体キャパシタＣｙを含み、その容量カップリング比Ｃｄ／Ｃｓは、ワード線ＷＬ０〜ＷＬｍに結合される通常の強誘電体メモリセルに比較して２倍とされる。したがって、ダミーワード線ＤＷＬ０に結合されるｎ＋１個のダミーセルでは、プレート線ＰＹ０のハイレベルを受けて、強誘電体キャパシタＣｙの分極状態が図３の点Ｆから点Ｅへと移行し、相補ビット線ＢＬ０＊〜ＢＬｎ＊の反転信号線の電位は、比較的小さく上昇するが、その絶対値は、容量カップリング比Ｃｄ／Ｃｓが２倍となるために、論理“０”のデータを保持する通常の強誘電体メモリセルからの信号量よりはほぼ２倍程度に大きくなり、論理“１”のデータを保持する通常の強誘電体メモリセルからの信号量よりは小さなものとなる。
【００５７】
上記相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線における微小な電位差は、コモンソース線ＣＳＰ及びＣＳＮがそれぞれ電源電圧ＶＣＣ又は接地電位ＶＳＳのような有効レベルとされることで、センスアンプＳＡの対応する単位増幅回路によりそれぞれ増幅され、２値読み出し信号とされる。そして、プレート線ＰＬ０ａが接地電位ＶＳＳとされた時点で、選択ワード線ＷＬ０に結合されるｎ＋１個の強誘電体メモリセルの強誘電体キャパシタＣｓａ及びＣｓｂの電極間容量に書き込まれ、揮発性データとなって、ワード線ＷＬ０に関するリコール動作が終了する。なお、このリコール動作に際して、ダミーワード線ＤＷＬ０に結合されるｎ＋１個のダミーセルの保持データは対応する選択メモリセルの保持データに応じて選択的に書き換えられるが、リコール動作が終了した時点で再度論理“１”又は“０”にリセットされ、初期状態に戻される。
【００５８】
センスアンプＳＡの各単位増幅回路による増幅動作が終了し、相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線にハイレベル又はロウレベルの２値読み出し信号が確立されるとき、ワード線ＷＬ０及び非反転ビット線ＢＬ０Ｔの交点に配置されかつ論理“１”のデータを保持する強誘電体メモリセルの強誘電体キャパシタＣｓａの一方の電極つまり情報蓄積ノードには、対応する非反転ビット線ＢＬ０Ｔの増幅後のハイレベルつまり電源電圧ＶＣＣが印加され、その他方の電極つまりプレートには、対応するプレート線ＰＬ０ａのハイレベルつまり電源電圧ＶＣＣが印加される。これにより、これらの強誘電体キャパシタＣｓａの電極間に印加される電界はゼロとなり、その分極状態は、図３の点Ｅから点Ｆへと移行する。また、ワード線ＷＬ０及び非反転ビット線ＢＬ０Ｔの交点に配置される強誘電体メモリセルが論理“０”のデータを保持する場合、その強誘電体キャパシタＣｓａの情報蓄積ノードには、非反転ビット線ＢＬ０Ｔの増幅後のロウレベルつまり接地電位ＶＳＳが印加され、そのプレートには、プレート線ＰＬ０ａのハイレベルつまり電源電圧ＶＣＣが印加される。このため、これらの強誘電体キャパシタＣｓａの電極間には、電源電圧ＶＣＣの絶対値に相当する電界が印加され、その分極状態は、移行することなく図３の点Ｅにある。
【００５９】
プレート線ＰＬ０ａがハイレベルから接地電位ＶＳＳのようなロウレベルに戻されると、ワード線ＷＬ０及び非反転ビット線ＢＬ０Ｔの交点に配置され論理“１”のデータを保持する強誘電体メモリセルの強誘電体キャパシタＣｓａの情報蓄積ノードには、対応する非反転ビット線ＢＬ０Ｔの増幅後のハイレベルが印加され、そのプレートには、プレート線ＰＬ０ａのロウレベルつまり接地電位ＶＳＳが印加される。このため、これらの強誘電体キャパシタＣｓａの電極間には、電源電圧ＶＣＣの絶対値に対応する正方向の電界が印加され、その分極状態は、図３の点Ｆから点Ｂへと移行する。また、ワード線ＷＬ０及び非反転ビット線ＢＬ０Ｔの交点に配置される強誘電体メモリセルが論理“０”のデータを保持する場合、その強誘電体キャパシタＣｓａの情報蓄積ノードには、非反転ビット線ＢＬ０Ｔの増幅後のロウレベルつまり接地電位ＶＳＳが印加され、そのプレートには、プレート線ＰＬ０ａのロウレベルつまり接地電位ＶＳＳが印加される。このため、これらの強誘電体キャパシタＣｓａの電極間に印加される電界はゼロとなり、その分極状態は、図３の点Ｅから点Ｆへと移行する。この分極状態は、揮発モードによる通常の読み出し動作が実行されることで徐々に点Ｃへと移行し、反転書き込み動作が実行されることで一挙に点Ｂへ移行する。
【００６０】
次に、シャドーＲＡＭが揮発モードの非選択状態とされるとき、プリチャージ電圧ＶＰＣは、図５に示されるように、電源電圧ＶＣＣ及び接地電位ＶＳＳ間の中間電位ＨＶＣとされるため、メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線は、ともに中間電位ＨＶＣにプリチャージされる。また、すべてのプレート線ＰＬ０ａ〜ＰＬｍａならびにＰＬ０ｂ〜ＰＬｍｂは、全体を通して接地電位ＶＳＳのようなロウレベルとされるため、例えば相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転信号線側に結合されかつ論理“１”のデータを保持する強誘電体メモリセルの強誘電体キャパシタＣｓａの一方の電極つまり情報蓄積ノードには、電源電圧ＶＣＣに対応する電荷が蓄積され、その両電極間には、電源電圧ＶＣＣの絶対値に対応する正方向の電界が印加される。一方、相補ビット線ＢＬ０＊〜ＢＬｎ＊の例えば非反転信号線側に結合されかつ論理“０”のデータを保持する強誘電体メモリセルの強誘電体キャパシタＣｓａの情報蓄積ノードには、接地電位ＶＳＳに対応する電荷が蓄積され、その両電極間に印加される電界はゼロとなる。これにより、論理“１”のデータを保持する強誘電体メモリセルは、所定の周期で蓄積電荷のリフレッシュ動作が繰り返されることを条件に、図３の点Ｂの分極状態を保持し、論理“０”のデータを保持する強誘電体メモリセルは、点Ｃの分極状態を保持し続ける。
【００６１】
シャドーＲＡＭは、モード制御信号ＭＯＤ０及びＭＯＤ１がともにロウレベルとされた状態で、ロウアドレスストローブ信号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢが所定の時間をおいて順次ロウレベルとされることで、揮発モードによる通常の読み出し動作を開始する。このとき、アドレス入力端子Ａ０〜Ａｉには、ロウアドレスストローブ信号ＲＡＳＢの立ち下がりに同期して、Ｘアドレス信号ＡＸ０〜ＡＸｉがワード線ＷＬ０つまりロウアドレスｒａ０を指定する組み合わせで供給され、カラムアドレスストローブ信号ＣＡＳＢの立ち下がりに同期して、Ｙアドレス信号ＡＹ０〜ＡＹｉがビット線選択信号ＹＳ０つまりカラムアドレスｃａ０を指定する組み合わせで供給される。
【００６２】
シャドーＲＡＭでは、まずロウアドレスストローブ信号ＲＡＳＢの立ち下がりを受けて、プリチャージ制御信号ＰＣ及びシェアド制御信号ＳＨＲがロウレベルとされる。また、やや遅れて指定されたワード線ＷＬ０が択一的に高電圧ＶＣＨのような選択レベルとされ、少し遅れてコモンソース線ＣＳＰ及びＣＳＮがそれぞれ電源電圧ＶＣＣ又は接地電位ＶＳＳのような有効レベルとされる。
【００６３】
メモリアレイＡＲＹＬでは、ワード線ＷＬ０の選択レベルを受けて、これに結合されるｎ＋１個の強誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｓが一斉にオン状態となり、相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転信号線には、強誘電体メモリセルＣｓａ及びＣｓｂの蓄積電荷に対応した微小読み出し信号が出力されるため、その電位がわずかに上昇し又は下降する。このとき、ダミーワード線ＤＷＬ０〜ＤＷＬ１は、ともに接地電位ＶＳＳとされるため、相補ビット線ＢＬ０＊〜ＢＬｎ＊の反転信号線は中間電位ＨＶＣのままとされる。相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線間における電位差は、コモンソース線ＣＳＰ及びＣＳＮがそれぞれ電源電圧ＶＣＣ又は接地電位ＶＳＳのような有効レベルとされることで、センスアンプＳＡの対応する単位増幅回路によってそれぞれ増幅され、２値読み出し信号となる。また、これらの２値読み出し信号は、選択ワード線ＷＬ０に結合されるｎ＋１個の強誘電体メモリセルの電極間容量に再書き込みされるとともに、カラムアドレスｃａ０つまりビット線選択信号ＹＳ０に対応する１ビットが、相補共通データ線ＣＤ＊，メインアンプＭＡ，出力バッファＯＢならびにデータ出力端子Ｄｏｕｔを介して出力される。
【００６４】
ワード線ＷＬ０が選択レベルとされてからコモンソース線ＣＳＰ及びＣＳＮが有効レベルとされるまでの間、例えば相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転信号線側に結合されるｎ＋１個の強誘電体メモリセルの強誘電体キャパシタＣｓａ及びＣｓｂの情報蓄積ノードには、対応する非反転ビット線のプリチャージ電位つまり中間電位ＨＶＣが印加され、そのプレートには、対応するプレート線の接地電位ＶＳＳが印加される。このため、これらの強誘電体メモリセルの分極状態は、図３の点Ｂ又は点Ｃからともに中間電位ＨＶＣに対応する点Ｊに移行するが、センスアンプＳＡの各単位増幅回路による読み出し信号の増幅動作が終了し相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線に２値読み出し信号が確立された時点で、またもとの点Ｂ又は点Ｃに戻される。
【００６５】
シャドーＲＡＭは、図６に示されるように、モード制御信号ＭＯＤ０がロウレベルとされモード制御信号ＭＯＤ１がハイレベルとされた状態で、ＣＢＲサイクルが実行されることで、揮発モードから不揮発モードへの移行のための退避動作を開始する。このとき、シャドーＲＡＭでは、コモンソース線ＣＳＰ及びＣＳＮが有効レベルとされてから所定時間が経過した時点でプレート線ＰＬ０ａが択一的にかつ一時的にハイレベルとされ、その他のプレート線ＰＬ１ａ〜ＰＬｍａならびにＰＬ０ｂ〜ＰＬｍｂはすべてロウレベルのままとされる。
【００６６】
メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊には、ワード線ＷＬ０の選択レベルを受けて、これに結合されるｎ＋１個の強誘電体メモリセルの蓄積電荷に対応する微小読み出し信号がそれぞれ出力され、これらの微小読み出し信号は、コモンソース線ＣＳＰ及びＣＳＮが有効レベルとされることで、センスアンプＳＡの対応する単位増幅回路によってそれぞれ増幅され、２値読み出し信号となる。そして、プレート線ＰＬ０ａがハイレベルとされると、選択されたｎ＋１個の強誘電体メモリセルのうち論理“１”のデータを保持する強誘電体メモリセルの強誘電体キャパシタでは、両電極間に印加される電界がゼロとなり、その分極状態は図３の点Ｂから点Ｃに移行する。また、論理“０”のデータを保持する強誘電体メモリセルの強誘電体キャパシタでは、両電極間に電源電圧ＶＣＣの絶対値に対応する逆方向の電界が印加され、その分極状態は図３の点Ｃから点Ｅへと移行する。これらの強誘電体メモリセルの分極状態は、プレート線ＰＬ０ａがロウレベルに戻されることで、それぞれ点Ｃから点Ｂあるいは点Ｅから点Ｆへと移行するが、ワード線ＷＬ０が非選択レベルに戻されアドレス選択ＭＯＳＦＥＴＱｓを介するリークが進むとやがて点Ｃ又は点Ｆに落ちつく。これにより、揮発モードにおいて各強誘電体メモリセルの電極間容量に蓄積電荷として保持されていた揮発性データは、各強誘電体メモリセルの分極状態に応じた不揮発性データとなり、ワード線ＷＬ０に関する退避動作が終了する。
【００６７】
ところで、この実施例のシャドーＲＡＭがリコールモードとされ、例えば選択ワード線ＷＬ０に結合されるｎ＋１個の強誘電体メモリセルの分極状態に応じた微小読み出し信号の出力動作が行われるとき、各強誘電体メモリセルの一方の強誘電体キャパシタＣｓａのプレートつまりプレート線ＰＬ０ａには、図７（ａ）に示されるように、電源電圧ＶＣＣが供給され、他方の強誘電体キャパシタＣｓｂのプレートつまりプレート線ＰＬ０ｂには、接地電位ＶＳＳが供給される。したがって、強誘電体キャパシタＣｓａは、その分極状態に応じた微小読み出し信号を出力するいわゆる不揮発情報セルとして作用するが、強誘電体キャパシタＣｓｂは、実質的には例えば非反転ビット線ＢＬ０Ｔに結合される寄生容量Ｃｄと同様、強誘電体キャパシタＣｓａに対する負荷容量として作用する。このため、リコールモードにおける容量カップリング比Ｃｄ／Ｃｓは、非反転ビット線ＢＬ０Ｔの寄生容量Ｃｄ，強誘電体キャパシタＣｓａならびにＣｓｂの静電容量値をそれぞれＣｄ，ＣｓａならびにＣｓｂとするとき、図９に示されるように、
Ｃｄ／Ｃｓ＝（Ｃｄ＋Ｃｓｂ）／Ｃｓａ
となり、例えば強誘電体キャパシタＣｓａ及びＣｓｂの静電容量値を１５０ｆＦ（フェムトファラッド）とし、非反転ビット線ＢＬ０Ｔの寄生容量Ｃｄの静電容量値を３００ｆＦとするとき、３のような比較的大きな値となる。
【００６８】
一方、シャドーＲＡＭが揮発モードによる通常読み出しモードとされるとき、各強誘電体メモリセルの２個の強誘電体キャパシタＣｓａ及びＣｓｂのプレートつまりプレート線ＰＬ０ａ及びＰＬ０ｂには、図７（ｂ）に示されるように、ともに接地電位ＶＳＳが供給される。したがって、強誘電体キャパシタＣｓｂは、他方の強誘電体キャパシタＣｓａと同様に、その電極間容量の蓄積電荷に対応した微小読み出し信号を出力する情報蓄積容量として作用する。このため、揮発モードにおけるシャドーＲＡＭの容量カップリング比Ｃｄ／Ｃｓは、
Ｃｄ／Ｃｓ＝Ｃｄ／（Ｃｓａ＋Ｃｓｂ）
となり、例えば１のような比較的小さな値となる。
【００６９】
周知のように、シャドーＲＡＭがリコールモードとされるとき、強誘電体キャパシタの両電極間に印加される電界の大きさは容量カップリング比Ｃｄ／Ｃｓが大きいほど大きくなり、これを受けて相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転又は反転信号線に得られる微小読み出し信号の信号量も大きくなる。また、シャドーＲＡＭが通常の読み出しモードとされるとき、相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線には、その寄生容量と強誘電体キャパシタとの間のチャージシェアによって蓄積電荷に対応する微小読み出し信号が得られ、その信号量は、容量カップリング比Ｃｄ／Ｃｓが小さいほど大きくなる。
【００７０】
つまり、各動作モードにおける信号量に着目した場合、シャドーＲＡＭは、容量カップリング比Ｃｄ／Ｃｓに関して相反する条件を必要とする訳であって、容量カップリング比Ｃｄ／Ｃｓが固定される図８の従来方式では、その最適値を設定することが困難となる。上記のように、各強誘電体メモリセルに２個の強誘電体キャパシタＣｓａ及びＣｓｂを設け、その一方を選択的に情報蓄積容量又は負荷容量として作用させることで、リコールモードにおける容量カップリング比Ｃｄ／Ｃｓを例えば３のように大きくしつつ、通常読み出しモードにおける容量カップリング比Ｃｄ／Ｃｓを１のように小さくすることができる。この結果、その各動作モードにおけるＳ／Ｎ比を同時に高くしかつ容量カップリング比を容易に設定しうるシャドーＲＡＭを実現することができるものとなる。
【００７１】
図１０には、この発明が適用されたシャドーＲＡＭのリコール動作時の第２の実施例の信号波形図が示され、図１１及び図１２には、その通常読み出し動作時及び退避動作時の第２の実施例の信号波形図がそれぞれ示されている。なお、この実施例のシャドーＲＡＭは、前記図１ないし図９の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００７２】
図１０において、この実施例のシャドーＲＡＭでは、プレート線ＰＬ０ａ〜ＰＬｍａならびにＰＬ０ｂ〜ＰＬｍｂが、不揮発モードから揮発モードへの移行のためのリコール動作が終了した時点で、接地電位ＶＳＳから中間電位ＨＶＣに変化される。また、これらのプレート線の中間電位ＨＶＣは、図１１に示されるように、シャドーＲＡＭが揮発モードによる通常の読み出し又は書き込みモードとされる間も保持され、図１２に示されるように、揮発モードから不揮発モードへの移行のための退避動作が終了した後、中間電位ＨＶＣから接地電位ＶＳＳに戻される。この結果、通常の使用状態において、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモリセルの強誘電体キャパシタＣｓａ及びＣｓｂの電極間にかかる電界の絶対値を二分の一とすることができ、強誘電体膜に対するストレスを低減して、シャドーＲＡＭの耐用期間を長くすることができる。
【００７３】
図１０のリコール動作が終了しプレート線ＰＬ０ａ〜ＰＬｍａならびにＰＬ０ｂ〜ＰＬｍｂが中間電位ＨＶＣとされると、例えばワード線ＷＬ０及び非反転ビット線ＢＬ０Ｔの交点に配置されかつ論理“１”のデータを保持する強誘電体メモリセルの強誘電体キャパシタＣｓａの分極状態は、図３の点Ｆから点Ｈへと移行し、論理“０”のデータを保持する強誘電体メモリセルの強誘電体キャパシタＣｓａの分極状態は、点Ｅから点Ｋへと移行する。この分極状態は、通常読み出し動作が実行されることで徐々に点Ｍへと移行し、揮発モードによる反転書き込みが行われることで一挙に点Ｈへ移行する。以後、退避動作が実行されるまでの間、強誘電体キャパシタＣｓａの分極状態は図３の太い点線に沿って変化し、退避動作が終了しプレート線ＰＬ０ａ〜ＰＬｍａならびにＰＬ０ｂ〜ＰＬｍｂが接地電位ＶＳＳに戻された後は、それぞれ点Ｃ及び点Ｆに落ちつく。
【００７４】
図１３には、この発明が適用されたシャドーＲＡＭのメモリアレイ及びその周辺部の第２の実施例の部分的な回路図が示され、図１４には、その一実施例の部分的な断面構造図が示されている。なお、これらの実施例は、前記図２の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。また、メモリアレイに関する以下の説明は、メモリアレイＡＲＹＬを例に進めるが、メモリアレイＡＲＹＲについては類推されたい。
【００７５】
図１３において、この実施例のシャドーＲＡＭのメモリアレイＡＲＹＬは、前記図２の実施例と同様に、ワード線ＷＬ０〜ＷＬｍに対応して設けられるそれぞれｍ＋１本のプレート線ＰＬ０ａ〜ＰＬｍａ（第１のプレート線）ならびにＰＬ０ｂ〜ＰＬｍｂ（第２のプレート線）を備えるが、プレート線ＰＬ０ｂ〜ＰＬｍｂは、プレート線ＰＬｂとしてすべて共通結合され、その電位は一斉に変化される。つまり、前記図２の実施例の説明から明らかなように、プレート線ＰＬ０ｂ〜ＰＬｍｂの電位は、その行アドレスに関係なく同じように変化され、指定外の行アドレスでは、対応するワード線が非選択レベルとされるためにその電位が変化しても問題は生じない訳であって、このようにプレート線ＰＬ０ｂ〜ＰＬｍｂを共通結合することで、メモリアレイＡＲＹＬ及びＡＲＹＲのデバイス構造を簡素化し、その低コスト化を図ることができるものである。
【００７６】
この実施例において、各強誘電体メモリセルの強誘電体キャパシタＣｓａ及びＣｓｂの共通結合された一方の電極は、図１４に示されるように、蓄積電極ＳＴＮとして一体化される。この蓄積電極ＳＴＮの上層には、強誘電体膜ＦＥＲをはさんで強誘電体キャパシタＣｓａの他方の電極つまりプレート線ＰＬ０ａ〜ＰＬｍａに対応する上部プレート線ＰＬａが形成され、その下層には、強誘電体膜ＦＥＲをはさんで強誘電体キャパシタＣｓｂの他方の電極つまりプレート線ＰＬ０ｂ〜ＰＬｍｂに対応する下部プレート線ＰＬｂが形成される。前述のように、この下部プレート線ＰＬｂは、すべてのプレート線ＰＬ０ｂ〜ＰＬｍｂを共通結合するものであって、図の奥行き方向にも前後して形成される。
【００７７】
なお、この実施例では、すべてのプレート線ＰＬ０ｂ〜ＰＬｍｂをプレート線ＰＬｂとして共通結合しているが、プレート線ＰＬ０ｂ〜ＰＬｍｂを所定数を単位でブロック分割し、ブロックごとに共通結合してもよい。
【００７８】
図１５には、この発明が適用されたシャドーＲＡＭのメモリアレイ及びその周辺部の第３の実施例の部分的な回路図が示されている。なお、この実施例は、前記図２の実施例を基本的に踏襲するものであるため、これと異なる部分について説明を追加する。また、メモリアレイに関する以下の説明は、メモリアレイＡＲＹＬを例に進めるが、メモリアレイＡＲＹＲについては類推されたい。
【００７９】
図１５において、この実施例のシャドーＲＡＭのメモリアレイＡＲＹＬを構成する強誘電体メモリセルは、その一方の電極が情報蓄積ノードとして共通結合される２個のキャパシタＣｓａ（第１のキャパシタ）及びＣｓｃ（第２のキャパシタ）をそれぞれ含む。このうち、キャパシタＣｓａは、強誘電体キャパシタからなり、キャパシタＣｓｃは、その電極間材料として強誘電体を使用しないいわゆる通常のキャパシタからなる。つまり、前記図２の説明から明らかなように、キャパシタＣｓｂに対応するキャパシタＣｓｃは、不揮発性データを保持する必要がないため、通常のキャパシタに置き換えることが可能であり、これによってシャドーＲＡＭの低コスト化を図ることができるものとなる。
【００８０】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）不揮発モード及び揮発モードを有するシャドーＲＡＭ等の強誘電体メモリにおいて、メモリアレイを構成する強誘電体メモリセルのそれぞれを、強誘電体キャパシタからなる第１のキャパシタと、第１のキャパシタと実質並列形態に設けられる第２のキャパシタと、第１及び第２のキャパシタの共通結合された一方の電極と対応するビット線との間にそれぞれ設けられるアドレス選択ＭＯＳＦＥＴとにより構成し、強誘電体メモリが不揮発モードから揮発モードへ移行するためのリコールモードで選択状態とされるときには、第１のキャパシタの他方の電極が共通結合される第１のプレート線に例えば電源電圧のようなハイレベルを供給し、第２のキャパシタの他方の電極が共通結合される第２のプレート線に例えば接地電位のようなロウレベルを供給するとともに、強誘電体メモリが揮発モードによる通常の読み出し又は書き込みモードで選択状態とされるときには、第１及び第２のプレート線に接地電位のようなロウレベルを供給することで、強誘電体メモリが不揮発モードから揮発モードへの移行のためのリコールモードで選択状態とされるときには、第２のキャパシタをビット線の寄生容量と同様に負荷容量として作用させ、リコール動作時の容量カップリング比を大きくすることができるとともに、シャドーＲＡＭが揮発モードによる通常の読み出し又は書き込みモードで選択状態とされるときには、第２のキャパシタを第１のキャパシタと同様に情報蓄積容量として作用させ、通常読み出し動作時の容量カップリング比を小さくすることができるという効果が得られる。
【００８１】
（２）上記（１）項により、その各動作モードにおけるＳ／Ｎ比を同時に高くしかつ容量カップリング比を容易に設定しうるシャドーＲＡＭ等の強誘電体メモリを実現することができるという効果が得られる。
（３）上記（１）及び（２）項において、リコール動作終了後における第１及び第２のプレート線の電位を、電源電圧及び接地電位間の中間電位とすることで、通常使用状態において強誘電体キャパシタからなる第１及び第２のキャパシタの強誘電体膜にかかるストレスを小さくし、シャドーＲＡＭ等の強誘電体メモリの耐用期間を長くすることができるという効果が得られる。
（４）上記（１）ないし（２）項において、第２のプレート線を所定数ごとに共通結合することで、メモリアレイのデバイス構造を簡素化し、シャドーＲＡＭ等の低コスト化を図ることができるという効果が得られる。
（５）上記（１）ないし（４）項において、第２のキャパシタをその電極間材料として強誘電体を使用しない通常のキャパシタとすることで、シャドーＲＡＭ等の低コスト化を図ることができるという効果が得られる。
【００８２】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、シャドーＲＡＭは、シェアドセンス方式を採ることを必須条件とはしない。また、メモリアレイＡＲＹＬ及びＡＲＹＲは、その直接周辺回路を含めて複数のメモリマットに分割することができる。さらに、シャドーＲＡＭは、例えば×４ビット，×８ビットあるいは×１６ビット等、任意のビット構成を採りうるし、そのブロック構成や起動制御信号及び内部制御信号の名称，組み合わせ及び有効レベルならびに電源電圧の極性等は、種々の実施形態を採りうる。
【００８３】
図２，図１３ならびに図１５において、シャドーＲＡＭのメモリアレイＡＲＹＬ及びＡＲＹＲは、所定数の冗長素子を含むことができる。また、相補ビット線ＢＬ０＊〜ＢＬｎ＊と各強誘電体メモリセルとの接続関係は、この実施例による制約を受けない。シェアドＭＯＳＦＥＴＮ８〜ＮＢは、ＰチャンネルＭＯＳＦＥＴに置き換えることができるし、Ｎチャンネル及びＰチャンネルＭＯＳＦＥＴを組み合わせた相補スイッチとしてもよい。また、シャドーＲＡＭは、いわゆる４セル・２トランジスタ型等、各種アレイ構成を採りうるし、相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊のプリチャージ方式も任意である。メモリアレイＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡの具体的構成及びＭＯＳＦＥＴの導電型等は、種々の実施形態を採りうる。
【００８４】
図３において、強誘電体メモリセルの情報保持特性は標準的な一例であって、この発明に制約を与えるものではない。図４ないし図６ならびに図１０ないし図１２において、各起動制御信号，内部制御信号ならびに内部信号の絶対的な時間関係及び有効レベル等は、この実施例の限りではない。図１４において、メモリアレイのデバイス構造は、種々の実施形態を採りうる。
【００８５】
さらに、この明細書に記載した実施例では、各強誘電体メモリセルの強誘電体キャパシタＣｓａ及びＣｓｂのプレート電圧を選択的に切り換えることで、リコール動作時には強誘電体キャパシタＣｓｂを負荷容量として、また揮発モードによる通常の読み出し動作時には情報蓄積容量として選択的に作用させているが、例えば、リコール動作時における強誘電体キャパシタＣｓｂの効果を必要としない場合、強誘電体キャパシタＣｓａ及びＣｓｂに対応して２本のワード線つまりは２個のアドレス選択ＭＯＳＦＥＴＱｓを設け、これらのアドレス選択ＭＯＳＦＥＴＱｓを動作モードに応じて選択的にオン状態とすることで、強誘電体キャパシタＣｓａ及びＣｓｂを選択的に並列接続するだけでもよい。
【００８６】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシャドーＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えば、同様なシャドーＲＡＭを内蔵するシングルチップマイクロコンピュータ等のデジタル集積回路装置にも適用できる。この発明は、少なくとも強誘電体キャパシタを含む強誘電体メモリセルが格子配置されてなるメモリアレイを具備しかつ不揮発モード及び揮発モードを有する強誘電体メモリならびにこれを含む装置又はシステムに広く適用できる。
【００８７】
【発明の効果】
本願において開示される発明のうち代表的なものにより得られる効果を簡単に説明すれば、下記の通りである。すなわち、不揮発モード及び揮発モードを有するシャドーＲＡＭ等の強誘電体メモリにおいて、メモリアレイを構成する強誘電体メモリセルのそれぞれを、強誘電体キャパシタからなる第１のキャパシタと、第１のキャパシタと実質並列形態に設けられ強誘電体キャパシタ又は通常のキャパシタからなる第２のキャパシタと、第１及び第２のキャパシタの共通結合された一方の電極と対応するビット線との間にそれぞれ設けられるアドレス選択ＭＯＳＦＥＴとにより構成する。また、強誘電体メモリが不揮発モードから揮発モードへ移行するためのリコールモードで選択状態とされるときには、第１のキャパシタの他方の電極が共通結合される第１のプレート線に例えば電源電圧のようなハイレベルを、第２のキャパシタの他方の電極が共通結合される第２のプレート線に接地電位のようなロウレベルをそれぞれ供給するとともに、強誘電体メモリが揮発モードによる通常の読み出し又は書き込みモードで選択状態とされるときには、第１及び第２のプレート線に接地電位のようなロウレベルを供給する。これにより、強誘電体メモリが不揮発モードから揮発モードへの移行のためのリコールモードで選択状態とされるときには、第２のキャパシタをビット線の寄生容量と同様に負荷容量として作用させ、リコール動作時の容量カップリング比を大きくすることができるとともに、シャドーＲＡＭが揮発モードによる通常の読み出し又は書き込みモードで選択状態とされるときには、第２のキャパシタを第１のキャパシタと同様に情報蓄積容量として作用させ、通常読み出し動作時の容量カップリング比を小さくすることができる。この結果、その各動作モードにおけるＳ／Ｎ比を同時に高くしかつ容量カップリング比を容易に設定しうるシャドーＲＡＭ等の強誘電体メモリを実現することができる。
【図面の簡単な説明】
【図１】この発明が適用されたシャドーＲＡＭの一実施例を示すブロック図である。
【図２】図１のシャドーＲＡＭに含まれるメモリアレイ及びその周辺部の第１の実施例を示す部分的な回路図である。
【図３】図２のメモリアレイを構成する強誘電体メモリセルの一実施例を示す情報保持特性図である。
【図４】図１のシャドーＲＡＭのリコール動作時の第１の実施例を示す信号波形図である。
【図５】図１のシャドーＲＡＭの通常読み出し動作時の第１の実施例を示す信号波形図である。
【図６】図１のシャドーＲＡＭの退避動作時の第１の実施例を示す信号波形図である。
【図７】図１のシャドーＲＡＭのリコール動作時及び通常読み出し動作時の接続図である。
【図８】この発明に先立って本願発明者等が開発したシャドーＲＡＭのリコール動作時及び通常読み出し動作時の接続図である。
【図９】図１及び図８のシャドーＲＡＭの容量カップリング比の比較図である。
【図１０】図１のシャドーＲＡＭのリコール動作時の第２の実施例を示す信号波形図である。
【図１１】図１のシャドーＲＡＭの通常読み出し動作時の第２の実施例を示す信号波形図である。
【図１２】図１のシャドーＲＡＭの退避動作時の第２の実施例を示す信号波形図である。
【図１３】図１のシャドーＲＡＭに含まれるメモリアレイ及びその周辺部の第２の実施例を示す部分的な回路図である。
【図１４】図１３のメモリアレイの一実施例を示す部分的な断面構造図である。
【図１５】図１のシャドーＲＡＭに含まれるメモリアレイ及びその周辺部の第３の実施例を示す部分的な回路図である。
【符号の説明】
ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、ＸＤＬ，ＸＤＲ……Ｘアドレスデコーダ、ＸＬ……Ｘアドレスラッチ、ＡＢ……アドレスバッファ、ＲＦＣ……リフレッシュカウンタ、ＳＡ……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＬ……Ｙアドレスラッチ、ＭＡ……メインアンプ、ＩＢ……入力バッファ、ＯＢ……出力バッファ、ＣＧ……クロック発生回路。
Ｄｉｎ……データ入力端子、Ｄｏｕｔ……データ出力端子、ＲＡＳＢ……ロウアドレスストローブ信号入力端子、ＣＡＳＢ……カラムアドレスストローブ信号入力端子、ＷＥＢ……ライトイネーブル信号入力端子、ＯＥＢ……出力イネーブル信号入力端子、ＭＯＤ０〜ＭＯＤ１……モード制御信号入力端子、Ａ０〜Ａｉ……アドレス入力端子。
ＷＬ０〜ＷＬｍ，ＷＲ０〜ＷＲｍ……ワード線、ＤＷＬ０〜ＤＷＬ１……ダミーワード線、ＢＬ０＊〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相補ビット線、Ｃｓａ，Ｃｓｂ……強誘電体メモリセル、Ｑｓ……アドレス選択ＭＯＳＦＥＴ、ＰＬ０ａ〜ＰＬｍａ，ＰＬ０ｂ〜ＰＬｍｂ……プレート線、Ｃｙ……ダミーセル、Ｑｙ……ダミーセル用アドレス選択ＭＯＳＦＥＴ、ＰＹ０〜ＰＹ１……ダミーセル用プレート線、ＢＳ０＊〜ＢＳｎ＊……センスアンプ各単位回路の相補入出力ノード、ＶＰＣ……プリチャージ電圧、ＳＨＬ，ＳＨＲ……シェアド制御信号、ＰＣ……プリチャージ制御信号、ＣＳＰ，ＣＳＮ……コモンソース線、ＹＳ０〜ＹＳｎ……ビット線選択信号、ＣＤ＊……相補共通データ線、Ｎ１〜ＮＢ……ＮチャンネルＭＯＳＦＥＴ、Ｐ１〜Ｐ２……ＰチャンネルＭＯＳＦＥＴ。
Ｃｓ……強誘電体メモリセル、ＵＳＡ０……単位増幅回路。
ＶＣＣ……電源電圧、ＶＳＳ……接地電位、ＨＶＣ……中間電位、ＶＣＨ……高電圧。
ＰＬａ……上部プレート線、ＰＬｂ……下部プレート線（共通プレート線），ＦＥＲ……強誘電体膜、ＳＴＮ……蓄積電極、ＷＬ……ワード線、ＢＬ……ビット線、Ｐ……プラグ、ＧＯＸ……ゲート酸化膜、ＮＤＬ……Ｎ型拡散層。
Ｃｓｃ……キャパシタ。

Claims (3)

1. 複数のワード線と、
   複数の相補ビット線と、
   上記複数のワード線と複数の相補ビット線うち一方との交差部に設けられた複数のメモリセルと、
   上記複数の相補ビット線に交差するよう設けられた第１及び第２ダミーワード線と、
   上記複数の相補ビット線の一方と上記第１ダミーワード線及び上記複数の相補ビット線の他方の上記第２ダミーワード線との交差部に設けられた複数のダミーセルとを備え、
   上記メモリセルは、強誘電体キャパシタからなる第１のキャパシタと、第２のキャパシタと、上記第１及び第２のキャパシタの一方の電極と対応する相補ビット線との間に設けられたアドレス選択ＭＯＳＦＥＴからなり、
   上記第２のキャパシタの他方の電極は、複数のワード線に対応したメモリセルにおいて共通化され、
   上記第１のキャパシタの他方の電極は、メモリセルの不揮発情報の読み出しの時に動作電圧に対応したレベルにされ、メモリセルの揮発情報の読み出しのときには回路の接地電位にされ、
   第２のキャパシタの共通化された他方の電極は上記メモリセルの不揮発情報及び揮発情報の読み出しのとき回路の接地電位にされ、
   上記ダミーセルは、上記メモリセルと同じ構造で非選択側ビット線電位を上記不揮発情報の読み信号の中間電位とするような容量値を持つようにされ、
   上記ダミーワード線は、メモリセルの不揮発情報の読み出しの時に非選択側ビット線に対応したダミーセルを選択し、メモリセルの揮発情報の読み出しのときには非選択状態にされることを特徴とする誘電体メモリ。
2. 請求項１において、
   上記第２のキャパシタは、その電極間材料として強誘電体を使用しない通常のキャパシタからなるものであることを特徴とする強誘電体メモリ。
3. 請求項１又は２において、
   上記メモリセルは、電源投入直後に上記不揮発情報の読み出しが行われて揮発モードでの書き込みや読み出しが行われ、電源遮断前に上記不揮発情報に置き換えられるものであることを特徴とする誘電体メモリ。

Images