JP3959341B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に係り、特にメモリコア部にＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）あるいは強誘電体メモリを用いる擬似ＳＲＡＭ（スタティック型ランダムアクセスメモリ）等を搭載した半導体集積回路装置に関する。
【０００２】
【従来の技術】
既存のＳＲＡＭと使用上の互換性を保ちつつ集積度を高めるために、メモリコア部にＤＲＡＭあるいは強誘電体メモリを用いた擬似ＳＲＡＭが製品化されている。従来の擬似ＳＲＡＭは、外部入力信号、例えば外部チップイネーブル信号／ＣＥから内部で時系列的に生成されたクロック信号により、内部回路の動作を制御する同期型が主流である。
【０００３】
ところで、近年、携帯電話向けに擬似ＳＲＡＭの需要が高まっており、外部入力信号に対して非同期でも動作する非同期型擬似ＳＲＡＭへの要求が強くなっている。
【０００４】
非同期型の擬似ＳＲＡＭを実現するためには、図２２のタイミングチャートに示すような動作が必要になる。（ａ）図は読み出し（Read）動作、（ｂ）図は書き込み（Write）動作を示している。
【０００５】
図２２に示すような読み出し及び書き込み動作を実現するためには、次のような構成が考えられる。すなわち、アドレス（Address）の遷移を検知する複数のＡＴＤ回路（アドレス遷移検知回路）を設け、これらＡＴＤ回路によりアドレスの遷移を検知し、検知結果の論理積信号ＡＴＤＳＵＭに基づいて、内部回路を制御する内部チップイネーブル信号ＩＮＣＥを生成する。そして、この内部チップイネーブル信号ＩＮＣＥから時系列的にワード線ＷＬやプレート線ＰＬを駆動する信号を生成し、内部回路の動作を制御する。
【０００６】
この場合、外部入力信号（外部チップイネーブル信号／ＣＥとアドレス信号）で規定されるサイクル時間は自由であるが、内部動作の制御にはタイムアウト回路（時間一定）を用いて生成した内部チップイネーブル信号ＩＮＣＥを用いるため、サイクル時間は一定となる。
【０００７】
上記のような構成では、読み出し動作には問題はないが、書き込み動作に制限が生ずる。これについて詳しく説明する。書き込み動作は、図２２（ｂ）のタイミングチャートに示したように、外部チップイネーブル信号／ＣＥが“Ｌ”レベルで、且つ外部ライトイネーブル信号／ＷＥが“Ｌ”レベルの時に行われる。しかし、例えばメモリコア部を強誘電体メモリで構成した擬似ＳＲＡＭの場合には、ワード線ＷＬが選択された後であってプレート線ＰＬがパルス駆動されている期間しかセルにデータを書き込むことができない。
【０００８】
従って、上述した条件以外の時に書き込み動作を行ってもセルにデータは書かれないので、この書き込み可能な期間内に外部ライトイネーブル信号／ＷＥを“Ｌ”レベルに設定して書き込みを行う必要がある。
【０００９】
このように、タイムアウト回路を用いて内部回路の動作を制御する信号を生成する従来の構成では、内部回路のサイクル時間が一定に決まってしまうため、書き込み動作の自由度が少なくなり、ユーザの使い勝手が悪くなる。
【００１０】
また、上記書き込み動作の１つの方法として、レイトライトという方式が知られている（例えば、特許文献１参照）。レイトライト方式では、外部から書き込み要求が与えられた動作サイクルでは、与えられた書き込みアドレス及び書き込みデータを半導体記憶装置の内部に取り込むだけの動作にとどめ、これら書き込みアドレス及び書き込みデータは次に書き込み要求があるまで内部に保持しておく。そして、メモリセルセルへの実際の書き込み動作は当該動作サイクルでは行わずに、次に書き込み要求が入力された動作サイクルで行うようにする。すなわち、メモリセルに対する書き込み動作を、次の書き込み要求がある動作サイクルまで遅延させる方式である。
【００１１】
上記レイトライト方式は、同期あるいは非同期方式の半導体記憶装置の高速アクセスを可能にするため考えられたものであり、シンクロナス仕様のような特殊な高速仕様を持つ半導体記憶装置等で用いられている。特に、ＳＲＡＭのような非破壊読出しを行うメモリコアの場合は、セルにラッチされているデータの読み出し及び書き換えを行うだけの動作を行えば良いので活用し易い。
【００１２】
図２３は、上記レイトライト方式が採用された半導体記憶装置の動作について説明するためのタイミングチャートである。外部チップイネーブル信号／ＣＥが“Ｌ”レベルになり、外部ライトイネーブル信号／ＷＥが“Ｌ”レベルになると書き込み動作となる。この書き込み動作では、メモリセルアレイの書き込みの対象となるアドレス“Ａ−１”と、このアドレス“Ａ−１”に対応するＩ／Ｏ線上の書き込みデータ“Ｄ−１”がデータレジスタに供給されて保持される。
【００１３】
次に、外部ライトイネーブル信号／ＷＥが“Ｈ”レベルになると、メモリセルアレイのアドレスＡ０に対応するワード線ＷＬが駆動され、ビット線上にデータが読み出される。このビット線上に読み出されたデータは、センスアンプで増幅された後、Ｉ／Ｏ線上に読み出しデータＱ０として出力される。
【００１４】
その後、外部ライトイネーブル信号／ＷＥが“Ｌ”レベルになると、１サイクル前の書き込み動作でデータレジスタに保持されているアドレス“Ａ−１”と書き込みデータ“Ｄ−１”を用いて書き込みが行われる。すなわち、メモリセルアレイのアドレス“Ａ−１”に対応するワード線ＷＬが駆動され、センスアンプを介してビット線上に書き込みデータ“Ｄ−１”が出力され、メモリセルへの書き込みが行われる。
【００１５】
書き込み動作の終了後、当該サイクルで書き込むべきアドレスＡ１と、このアドレスＡ１に対応するＩ／Ｏ線上の書き込みデータＤ１がデータレジスタに供給されて保持される。
【００１６】
以降は、同様にして読み出し動作と書き込み動作が交互に実行される。
【００１７】
しかし、この方式では、平均的な読み書きのアクセス時間は高速化されるが、書き込み動作は最小でも１サイクル遅れることになる。もし、読み出し動作が連続する場合は、書き込み要求が来るまで書き込み動作が行われないので、書き込みデータが書かれないことも起こりうる。なぜなら、ｎ回の書き込み動作サイクルを行うには、必ずｎ＋１回の書き込み動作サイクルを行う必要が生ずるためである。
【００１８】
従って、シンクロナス仕様の半導体記憶装置では、読み出しサイクルと書き込みサイクルの間に、必ず何も動作を行わない期間（デッドサイクル）を入れることになっている。このため、使用法に制限が生じ、汎用的ではない。
【００１９】
また、ＤＲＡＭコアを用いた擬似ＳＲＡＭに、上記レイトライト方式を適用した半導体記憶装置も知られている（例えば、特許文献２参照）。しかし、ＤＲＡＭや強誘電体メモリのような破壊読出しを行うメモリコアの場合、読み出し（書き込み）動作の後にセルデータの再書き込みをする時間（一般にはプリチャージ時間と称する）が必要であり、且つアクセスが開始されてから実際にセルにデータが書き込める状態になるまでにも時間が掛かる。更にＤＲＡＭは、揮発性メモリであるためリフレッシュ動作も必要である。
【００２０】
従って、１サイクルの中で何も行われていない空き時間は無いので、レイトライト方式は上記シンクロナス仕様のような特殊な仕様に対応するもの以外には有効に効果を発揮できない。また、レイトライト方式を用いても、上述したように内部動作の制御にタイムアウト回路を用いた方式で、例えばメモリコア部を強誘電体メモリで構成した擬似ＳＲＡＭの場合には、書き込み動作可能な時間は、ワード線ＷＬが選択された後であってプレート線ＰＬがパルス駆動されている期間のみであるという制約は改善されない。すなわち、ワード線ＷＬが選択された後であってプレート線ＰＬがパルス駆動されている期間しかセルにデータを書き込むことができない。
【００２１】
上述したように、レイトライト方式は、ＤＲＡＭや強誘電体メモリを用いた擬似ＳＲＡＭには書き込み動作の自由度が少なくなり、ユーザの使い勝手が悪くなる。
【００２２】
【特許文献１】
特許第３１７０１４６号
【００２３】
【特許文献２】
特開２００１−３５７６７１
【００２４】
【発明が解決しようとする課題】
上記のように、擬似ＳＲＡＭを搭載した従来の半導体集積回路装置は、非同期動作を行うと書き込み動作に制約が生じ、ユーザの使い勝手が悪くなるという問題があった。
【００２５】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる半導体集積回路装置を提供することにある。
【００２６】
【課題を解決するための手段】
本発明の半導体集積回路装置は、メモリセルアレイと、前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移、及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知するアドレス遷移検知回路と、前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、前記チップイネーブル遷移検知回路、前記アドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのアクセスを制御する所定幅の内部回路制御信号を発生するタイムアウト回路を備える制御回路とを具備し、前記制御回路は、前記メモリセルアレイに対する読み出し動作時に、前記タイムアウト回路によって前記メモリセルアレイの動作が制御され、前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間より前に前記ライトイネーブル遷移検知回路によってライトイネーブル信号終了の遷移が検知されたときは、前記タイムアウト回路によって前記メモリセルアレイの動作が制御され、前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間の経過後に前記ライトイネーブル遷移検知回路によってライトイネーブル信号終了の遷移が検知されたときは、前記ライトイネーブル信号の遷移に応答して前記メモリセルアレイの動作が制御されることを特徴としている。
【００２７】
上記のような構成によれば、非同期動作を行っても書き込み動作のサイクル時間を外部からの信号（ライトイネーブル信号）で決定できるので、書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１乃至図６はそれぞれ、本発明の第１の実施の形態に係る半導体集積回路装置について説明するためもので、図２は半導体集積回路装置に搭載される擬似ＳＲＡＭのアレイ全体の概要構成図、図１はその要部の詳細な構成例を示している。また、図３は上記図２に示したメモリセルアレイ中のメモリセルの構成例について説明するためのもので、等価回路とその動作波形を示している。図４は上記図３に示した強誘電体キャパシタの印加電圧と残留分極との関係（ヒステリシス特性）の一例を示している。更に、図５及び図６はそれぞれ上記図１乃至図３に示した擬似ＳＲＡＭの動作波形を示すタイミングチャートである。
【００２９】
図２に示す如く、擬似ＳＲＡＭは、入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１、ロウ系制御回路１２、カラム系制御回路１３、ロウデコーダ及びプレートデコーダ（ＲＤ／ＰＤ）１４、メモリセルアレイ１５、カラムデコーダ（ＣＤ）１６、入力系制御回路１７、書き込みデータラッチ１８、読み出しデータラッチ１９、ＤＱバッファ２３、内部ＣＥ制御回路（Int. CE Clock）１及び内部ＷＥ制御回路（Int. WE Clock）６等を含んで構成されている。
【００３０】
上記ロウ系制御回路１２にはロウアドレス信号ＡＤｘが入力され、カラム系制御回路１３にはカラムアドレス信号ＡＤｙが入力される。これらロウ系制御回路１２及びカラム系制御回路１３は、内部ＣＥ制御回路１から出力される内部チップイネーブル信号ＩＮＣＥによって制御される。この内部ＣＥ制御回路１には、上記入力回路及びＡＴＤ回路１１の出力信号が供給される。
【００３１】
上記ロウ系制御回路１２の出力信号は、ロウデコーダ及びプレートデコーダ１４に供給され、このロウデコーダ及びプレートデコーダ１４によってメモリセルアレイ１５中のワード線ＷＬとプレート線ＰＬの選択及び駆動が行われる。また、上記カラム系制御回路１３の出力信号は、カラムデコーダ１６に供給され、このカラムデコーダ１６によってメモリセルアレイ１５中のカラム選択線ＣＳＬの選択が行われる。また、上記カラム系制御回路１３の出力信号は、ＤＱバッファ２３に供給されている。
【００３２】
上記メモリセルアレイ１５中の選択されたセルへの書き込みデータＤｉｎは、書き込みデータラッチ１８にラッチされた後、データ線ＤＱＬを介して書き込まれる。一方、選択されたセルから読み出されたデータは、データ線ＤＱＬを介してＤＱバッファ２３に供給され、更に読み出しデータラッチ１９に供給されてラッチされ、読み出しデータＤｏｕｔとして出力される。
【００３３】
上記書き込みデータラッチ１８及び読み出しデータラッチ１９はそれぞれ、入出力系制御回路１７によって動作が制御される。この入出力系制御回路１７は、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥによって制御されるようになっている。
【００３４】
上記入力回路及びＡＴＤ回路１１は、図１に示すように、バッファ回路２、ＡＴＤ回路３及びＡＮＤ回路４を備えている。上記バッファ回路２は、外部チップイネーブル信号／ＣＥが入力されるバッファ（Buffer）２ａ、外部ロウアドレス信号ＡＤｘが入力されるバッファ２ｂ、外部カラムアドレス信号ＡＤｙが入力されるバッファ２ｃ、及び外部ライトイネーブル信号／ＷＥが入力されるバッファ２ｄから構成されている。
【００３５】
上記ＡＴＤ回路３は、上記各バッファ２ａ〜２ｄの出力信号が供給され、これらの信号の遷移を検知するＡＴＤ３ａ〜３ｄから構成されている。各ＡＴＤ３ａ〜３ｄから出力される検知結果を表す信号ＡＴＤＣＥ，ＡＴＤＡＤｘ，ＡＴＤＡＤｙ及びＡＴＤＷＥはそれぞれ、上記ＡＮＤ回路４の入力端に供給されて論理積が取られる。このＡＮＤ回路４から出力される論理積信号ＡＴＤＳＵＭは、内部ＣＥ制御回路１に供給される。
【００３６】
また、上記バッファ２ａ，２ｄの出力信号は、ＮＯＲ回路５の入力端に供給される。このＮＯＲ回路５は、外部チップイネーブル信号／ＣＥと外部ライトイネーブル信号／ＷＥとが共に“Ｌ”レベルの時に書き込み動作を開始するための信号ＷＥＥＢＬを内部ＷＥ制御回路６に供給する。
【００３７】
上記内部ＣＥ制御回路１から出力される内部チップイネーブル信号ＩＮＣＥは、プレート線制御回路（PL Control）７とワード線制御回路（WL Control）８に供給される。上記プレート線制御回路７の出力信号は、読み出し／書き込み制御選択回路９に供給され、ワード線制御回路８の出力信号は、読み出し／書き込み制御選択回路１０に供給される。上記読み出し／書き込み制御選択回路９，１０はそれぞれ、上記内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥで制御され、内部タイムアウト回路を使うか、外部ライトイネーブル信号／ＷＥで制御するかを読み出し動作と書き込み動作とで切り換える。
【００３８】
上記読み出し／書き込み制御選択回路９中には、内部タイムアウト回路として働き、所定幅のパルス信号を出力するパルスジェネレータ（Auto pulse）９Ａと、書き込み動作時に外部ライトイネーブル信号／ＷＥの遷移に応答したパルス信号を出力するパルスジェネレータ（Ext. pulse）９Ｂが設けられている。上記プレート線制御回路７から出力される読み出し用の制御信号Ｒｅａｄは上記パルスジェネレータ９Ａに、書き込み用の制御信号Ｗｒｉｔｅは上記パルスジェネレータ９Ｂにそれぞれ供給される。そして、この読み出し／書き込み制御選択回路９からプレート線ＰＬを駆動するための駆動信号（内部回路制御信号）が出力される。上記プレート線ＰＬの駆動は、読み出し動作時にはパルスジェネレータ９Ａで行われ、書き込み動作時にはパルスジェネレータ９Ｂで行われる。
【００３９】
同様に、上記読み出し／書き込み制御選択回路１０中には、内部タイムアウト回路として働き、所定幅のパルス信号を出力するパルスジェネレータ（Auto pulse）１０Ａと、書き込み動作時に外部ライトイネーブル信号／ＷＥの遷移に応答したパルス信号を出力するパルスジェネレータ（Ext. pulse）１０Ｂが設けられている。上記ワード線制御回路８から出力される読み出し用の制御信号Ｒｅａｄは上記パルスジェネレータ１０Ａに、書き込み用の制御信号Ｗｒｉｔｅは上記パルスジェネレータ１０Ｂにそれぞれ供給される。そして、この読み出し／書き込み制御選択回路１０からワード線ＷＬを駆動するための駆動信号（内部回路制御信号）が出力される。上記ワード線ＷＬの駆動は、読み出し動作時にはパルスジェネレータ１０Ａで行われ、書き込み動作時にはパルスジェネレータ１０Ｂで行われる。
【００４０】
上記メモリセルアレイ１５中には、図３（ａ）に示すような１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１がマトリックス状に配置されている。この強誘電体セルＭＣ１のセルキャパシタＣ１には、キャパシタ絶縁膜として強誘電体材料、例えばチタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３：ＰＺＴ）が用いられている。
【００４１】
まず、図３（ａ），（ｂ）及び図４を参照して、上記強誘電体セルＭＣ１の構成及びデータの書き込み／読み出し／再書き込み動作について簡単に説明する。
【００４２】
強誘電体セルＭＣ１に対するデータの書き込み動作は、次のように行われる。すなわち、ワード線ＷＬを選択した状態で、プレート線ＰＬを接地電位（“Ｌ”レベル）からある所定電位（“Ｈ”レベル）までパルス駆動した後に、“Ｌ”レベルに戻すことにより、ビット線ＢＬ上のデータを書き込むことができる。
【００４３】
一方、強誘電体セルＭＣ１に対する記憶データの読み出し動作は、ワード線ＷＬを選択した状態でプレート線ＰＬを“Ｌ”レベルから“Ｈ”レベルにパルス駆動することにより、電荷をビット線ＢＬに読み出すことができる。
【００４４】
すなわち、図３（ａ）に示した強誘電体セルＭＣ１のセルキャパシタＣ１は、電極間に電圧が印加されていない状態では図４中“０”及び“１”と示した上向きあるいは下向きの２方向いずれかの分極状態となっており、不揮発性のメモリとなっている。そこに電圧を印加すると状態が“１”である場合には分極は反転しないが“０”であった場合は分極が反転する。これら２つの状態において、同じ電圧を印加するのに必要な電荷量、言い換えると一方の電極に同じ電圧を印加したときに、“０”，“１”の記憶状態に応じて他方の電極に発生する電荷量が異なる。これらの差を検知することにより記憶データの読み出しを行う。上記のような強誘電体メモリのデータの読み出しは破壊読み出しであり、読み出し動作を行った後に必ず再書き込み動作を行う必要がある。
【００４５】
図３（ａ）に示した強誘電体セルＭＣ１のデータの再書き込み動作は、図３（ｂ）に示すように、読み出しデータが“０”の場合は、読み出し時にセンスアンプでセンス増幅した時にデータ“０”の再書き込み動作が行われる。これに対し、読み出しデータが“１”の場合は、プレート線ＰＬを“Ｈ”レベルから“Ｌ”レベルに戻してからデータ“１”の再書き込み動作を開始する。
【００４６】
本第１の実施の形態に係る半導体集積回路装置では、従来はアドレスの遷移検知のみに使っていたＡＴＤ回路を、外部チップイネーブル信号／ＣＥや外部ライトイネーブル信号／ＷＥ等の外部入力信号の遷移検知にも使っている。そして、外部チップイネーブル信号／ＣＥ、外部ライトイネーブル信号／ＷＥ及びアドレス（ロウアドレス及びカラムアドレス）信号の遷移をＡＴＤ回路３で検知して、メモリセルアレイ１５に対するアクセスを制御する。
【００４７】
次に、図５及び図６のタイミングチャートに示すようにアドレスが遷移しない場合、すなわち図５（ａ）に示す同一アドレスの読み出し−読み出し（Read-Read）動作、図５（ｂ）に示す書き込み−書き込み（Write-Write）動作、図６（ａ）に示す読み出し−書き込み（Read-Write）動作、図６（ａ）に示す書き込み−読み出し（Write-Read）動作について説明する。
【００４８】
図５（ａ）に示す同一アドレスの読み出し−読み出し動作では、従来と同様にアドレスの遷移をトリガにしてデータが読み出され、この読み出したデータが出力され続ける。この際、外部ライトイネーブル信号／ＷＥは“Ｈ”レベルに固定されており、外部チップイネーブル信号／ＣＥと出力イネーブル信号／ＯＥは“Ｌ”レベルである。そして、メモリセルアレイ１５中の選択されたセルＭＣ１から読み出されたデータ（DATA OUT）は、データ線ＤＱＬを介して読み出しデータラッチ１９に供給され、この読み出しデータラッチ１９から読み出しデータＤｏｕｔとして出力される。この読み出しデータＤｏｕｔは、次の読み出しサイクルでも出力され続ける。
【００４９】
また、図５（ｂ）に示す同一アドレスの書き込み−書き込み動作では、アドレスの遷移をトリガにしてデータが書き込まれた後、次の外部ライトイネーブル信号／ＷＥの遷移（立ち下がりエッジ）をトリガにして同じアドレスに再びデータが書き込まれる。この際、外部チップイネーブル信号／ＣＥは“Ｌ”レベルであり、出力イネーブル信号／ＯＥは“Ｈ”レベルに固定されている。また、外部ライトイネーブル信号／ＷＥは、書き込み動作のたびに“Ｌ”レベルとなる。そして、まず書き込みデータラッチ１８に供給された書き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１５中の選択されたセルＭＣ１へ書き込まれる（DATA IN）。次に、書き込みデータラッチ１８に供給された書き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１５中の同じアドレスのセルＭＣ１へ再び書き込まれる（DATA IN）。
【００５０】
更に、図６（ａ）に示す同一アドレスの読み出し−書き込み動作では、アドレスの遷移をトリガにしてデータが読み出された後、次の外部ライトイネーブル信号／ＷＥの遷移（立ち下がりエッジ）をトリガにして同じアドレスにデータが書き込まれる。この際、外部チップイネーブル信号／ＣＥは“Ｌ”レベルであり、外部ライトイネーブル信号／ＷＥは読み出し動作では“Ｈ”レベルに、書き込み動作では“Ｌ”レベルになる。出力イネーブル信号／ＯＥは、読み出し動作時に“Ｌ”レベルとなる。そして、まずメモリセルアレイ１５中の選択されたアドレスのセルＭＣ１から読み出されたデータ（DATA OUT）は、データ線ＤＱＬを介して読み出しデータラッチ１９に供給され、この読み出しデータラッチ１９から読み出しデータＤｏｕｔとして出力される。次に、書き込みデータラッチ１８に供給された書き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１５中の同じアドレスのセルＭＣ１へ書き込まれる（DATA IN）。
【００５１】
一方、図６（ｂ）に示すような同一アドレスの書き込み−読み出し動作の場合には、読み出し動作の開始のときＡＴＤ回路３にトリガが与えられないため、チップを起動せずに書き込みデータラッチ１９に書き込んだデータを直接的に読み出しデータＤｏｕｔとして出力する方式をとる。よって、アドレスの遷移をトリガにしてデータが書き込まれた後、トリガ無しにデータが読み出される。この際、外部チップイネーブル信号／ＣＥは“Ｌ”レベルであり、外部ライトイネーブル信号／ＷＥは書き込み動作では“Ｌ”レベルに、読み出し動作では“Ｈ”レベルになる。出力イネーブル信号／ＯＥは、読み出し動作時に“Ｌ”レベルとなる。そして、まず書き込みデータラッチ１８に供給された書き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１５中の選択されたアドレスのセルＭＣ１へ書き込まれる（DATA IN）。次のデータ読み出し時には、上記書き込みデータラッチ１８にラッチされたデータが読み出しデータＤｏｕｔとして直接的に出力される。
【００５２】
上記のような構成によれば、読み出し動作時には従来と同様にタイムアウト回路を用いて内部回路の動作を制御し、書き込み動作時には外部入力信号（外部ライトイネーブル信号／ＷＥ）を用いてサイクル時間を外部から決定できる。よって、非同期動作を行っても書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる。
【００５３】
［第２の実施の形態］
図７乃至図１０は、本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、図７は擬似ＳＲＡＭの要部の詳細な構成例を示すブロック図、図８は図７に示す回路の動作を説明するためのタイミングチャートであり、（ａ）図は読み出し動作、（ｂ）図は書き込み動作、図９は内部ＣＥ制御回路の構成例を示す回路図、図１０は図９に示す回路の動作を説明するためのタイミングチャートであり、（ａ）図は読み出し動作、（ｂ）図は書き込み動作を示している。
【００５４】
前述した第１の実施の形態に係る半導体集積回路装置では、図１で示したように読み出しと書き込みのパルスジェネレータ９Ａ，９Ｂと１０Ａ，１０Ｂを選択的に変える読み出し／書き込み制御選択回路９，１０をプレート線制御回路７とワード線制御回路８にそれぞれ設けていた。これに対し、本発明の第２の実施の形態では、図７に示すように内部ＣＥ制御回路１中に設け、この内部ＣＥ制御回路１によってプレート線制御回路７やワード線制御回路８を制御するようにした点が異なる。
【００５５】
すなわち、内部ＣＥ制御回路（Int. CE Clock）１中には、スイッチ（SW）１Ｃ、内部タイムアウト回路として働き、所定幅のパルス信号を出力するパルスジェネレータ（Auto pulse）１Ａ、及び書き込み動作時に外部ライトイネーブル信号／ＷＥの遷移に応答したパルス信号を出力するパルスジェネレータ（Ext. pulse）１Ｂが設けられている。上記ＡＮＤ回路４から出力される論理積信号ＡＴＤＳＵＭと内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは、スイッチ１Ｃに供給される。このスイッチ１Ｃにより選択された信号は、パルスジェネレータ１Ａ，１Ｂに供給される。そして、これらパルスジェネレータ１Ａ，１Ｂから出力される内部チップイネーブル信号ＩＮＣＥが、プレート線制御回路７とワード線制御回路８にそれぞれ供給されるようになっている。
【００５６】
本発明の第２の実施の形態では、読み出し動作は従来の非同期型の構成と同じく内部タイムアウト回路で制御し、書き込み動作は外部ライトイネーブル信号／ＷＥの書き込み命令の長さが内部タイムアウト時間を過ぎた場合は、内部タイムアウト回路での制御を止め、外部ライトイネーブル信号／ＷＥで制御を行う構成となっている。
【００５７】
換言すれば、メモリセルアレイ１５に対する書き込み動作時に、内部タイムアウト回路で指示された期間より前にＡＴＤ３ｄによって外部ライトイネーブル信号／ＷＥの遷移が検知されたときは、内部タイムアウト回路によってメモリセルアレイ１５の動作を制御し、内部タイムアウト回路で指示された期間の経過後にＡＴＤ３ｄによって外部ライトイネーブル信号／ＷＥの遷移が検知されたときは、外部ライトイネーブル信号／ＷＥの遷移に応答してメモリセルアレイ１５の動作を制御するものである。
【００５８】
図８（ａ）に示す読み出し動作は、図２２（ａ）に示した従来の半導体集積回路装置における読み出し動作と同様である。
【００５９】
一方、図８（ｂ）に示す書き込み動作では、アドレスの遷移をトリガにして書き込み動作が開始され、外部ライトイネーブル信号／ＷＥの書き込み命令の長さが内部タイムアウト時間内であれば、内部タイムアウト回路での制御が行われる。そして、外部ライトイネーブル信号／ＷＥの書き込み命令の長さが内部タイムアウト時間を過ぎた場合は、内部タイムアウト回路での制御を止め、外部ライトイネーブル信号／ＷＥで制御を行う。例えば、ワード線ＷＬやプレート線ＰＬのプリチャージ動作は、外部ライトイネーブル信号／ＷＥの立ち上がりエッジをトリガにして開始する。
【００６０】
これにより、第１の実施の形態と同様に、読み出し動作時にはタイムアウト回路を用いて内部回路の動作を制御し、書き込み動作のサイクル時間は外部ライトイネーブル信号／ＷＥで決めることができるので、書き込み動作の自由度を向上できる。
【００６１】
図９は、本第２の実施の形態に係る半導体集積回路装置を実現するための内部ＣＥ制御回路１の具体的な構成例を示している。この内部ＣＥ制御回路１は、インバータ１００，１０１，１０２、遅延回路（delay）１０３及びＮＡＮＤ回路１０４，１０５を含んで構成されたパルスジェネレータである。入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１から出力される論理積信号ＡＴＤＳＵＭは、インバータ１００の入力端に供給される。このインバータ１００の出力信号Ｐ１は、ＮＡＮＤ回路１０５の一方の入力端及び遅延回路１０３に供給される。上記遅延回路１０３から出力される遅延信号Ｐ２は、ＮＡＮＤ回路１０４の一方の入力端に供給される。
【００６２】
また、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは、インバータ１０１の入力端に供給される。このインバータ１０１の出力信号Ｐ３は、上記ＮＡＮＤ回路１０４の他方の入力端に供給される。上記ＮＡＮＤ回路１０４の出力信号は、インバータ１０２の入力端に供給され、このインバータ１０２の出力信号Ｐ４は、上記ＮＡＮＤ回路１０５の他方の入力端に供給される。そして、このＮＡＮＤ回路１０５の出力端から内部チップイネーブル信号ＩＮＣＥを出力するようになっている。
【００６３】
この図９に示す回路は、図１０のタイミングチャートに示すような動作を行う。読み出し動作では、（ａ）図に示すように、アドレス信号の遷移を入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１で検知し、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ１００の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回路１０５から出力される内部チップイネーブル信号は“Ｈ”レベルとなる。また、上記インバータ１００の出力信号Ｐ１は、遅延回路１０３で遅延され、ＮＡＮＤ回路１０４の一方の入力端に供給される。この時、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは常に“Ｌ”レベルとなっているため、インバータ１０１の出力信号Ｐ３は常に“Ｈ”レベルであり、ＮＡＮＤ回路１０４の出力信号は“Ｌ”レベル、インバータ１０２の出力信号Ｐ４は“Ｈ”レベルとなる。よって、ＮＡＮＤ回路１０５から出力される内部チップイネーブル信号ＩＮＣＥは“Ｌ”レベルになる。すなわち、内部ＣＥ制御回路１は、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、遅延回路１０３による遅延時間まで“Ｈ”レベルとなるパルス信号（Auto pulse）を生成するパルスジェネレータとして働く。
【００６４】
一方、書き込み動作では、（ｂ）図に示すように、アドレスの遷移を検知して入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１から出力される論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ１００の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回路１０５から出力される内部チップイネーブル信号は“Ｈ”レベルとなる。また、上記インバータ１００の出力信号Ｐ１は、遅延回路１０３で遅延され、ＮＡＮＤ回路１０４の一方の入力端に供給される。この時、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは“Ｌ”レベルとなっているため、インバータ１０１の出力信号Ｐ３は“Ｈ”レベルであり、ＮＡＮＤ回路１０４の出力信号は“Ｌ”レベル、インバータ１０２の出力信号Ｐ４は“Ｈ”レベルとなる。よって、ＮＡＮＤ回路１０５から出力される内部チップイネーブル信号ＩＮＣＥは“Ｌ”レベルになる。そして、上記遅延回路１０３の遅延時間内に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルとなり、書き込み動作に入ると、内部ライトイネーブル信号ＩＮＷＥが“Ｈ”レベルとなり、上記遅延回路１０３による遅延時間に拘わらず外部ライトイネーブル信号／ＷＥが“Ｈ”レベルとなるまでの間は、内部ＣＥ制御回路１の出力信号ＩＮＣＥは“Ｈ”レベルを保ち続ける。すなわち、内部ＣＥ制御回路１は、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、外部ライトイネーブル信号／ＷＥが“Ｈ”レベルとなるまで“Ｈ”レベルを維持するパルス信号（Ext. pulse）を生成するパルスジェネレータとして働く。
【００６５】
また、サイクル動作の開始がアドレスの遷移ではなく、外部ライトイネーブル信号／ＷＥの遷移を検知した場合も同様に、入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１から出力される論理積信号ＡＴＤＳＵＭにより、同様な動作を行うことができる。すなわち、書き込み動作における内部チップイネーブル信号ＩＮＣＥは、内部タイムアウト時間によらず、外部ライトイネーブル信号／ＷＥで制御されることになる。
【００６６】
従って、上記のような構成によれば、第１の実施の形態と同様に、読み出し動作時にはタイムアウト回路を用いて内部回路の動作を制御し、書き込み動作時には外部入力信号（外部ライトイネーブル信号／ＷＥ）を用いてサイクル時間を外部から決定できる。よって、非同期動作を行っても書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる。
【００６７】
［第３の実施の形態］
図１１乃至図１７は、本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１は擬似ＳＲＡＭの要部の詳細な構成例を示すブロック図、図１２及び図１３はその動作を示すタイミングチャート、図１４は書き込みモードラッチＯＮ／ＯＦＦ回路の構成例を示す回路図、図１５は図１４に示した回路の動作を示すタイミングチャートであり、（ａ）図は遅い書き込み動作、（ｂ）図は通常の書き込み動作、図１６はトリガ遅延ＯＮ／ＯＦＦ回路の構成例を示す回路図、図１７は図１６に示した回路の動作を示すタイミングチャートであり、（ａ）図は遅い書き込み動作、（ｂ）図は通常の書き込み動作である。
【００６８】
本第３の実施の形態に係る半導体集積回路装置は、図１１に示すように、図７に示した第２の実施の形態の半導体集積回路装置に加えて、外部ライトイネーブル信号／ＷＥの遷移を検知するＡＴＤ３ｄとＡＮＤ回路４との間にトリガ遅延ＯＮ／ＯＦＦ回路２４を設けるとともに、第１の内部ＷＥ制御回路６の出力端に書き込み（Write）モードラッチＯＮ／ＯＦＦ回路２０を設けたものである。
【００６９】
上記書き込みモードラッチＯＮ／ＯＦＦ回路２０は、セルへのデータの書き込みを当サイクルでは行わず次のサイクルで行うためのものである。この書き込みモードラッチＯＮ／ＯＦＦ回路２０には、第１の内部ＷＥ制御回路（Int. WE Clock 1）６の出力信号ＩＮＷＥ１とプレート線制御回路（PL Control）７の出力信号ＰＬＣＬＫが供給される。この書き込みモードラッチＯＮ／ＯＦＦ回路２０の出力信号に基づいて、第２の内部ＷＥ制御回路２５から出力信号ＩＮＷＥ２を発生し、それをデータラッチ２２に供給するようになっている。また、上記第１の内部ライトイネーブル信号ＩＮＷＥ１は、入出力系制御回路１７に供給される。
【００７０】
図１４は、上記書き込みモードラッチＯＮ／ＯＦＦ回路２０の具体的な構成例を示している。この回路は、セット信号生成回路２００、リセット信号生成回路２０１、フリップ・フロップ回路２０２及び論理回路２０３等を含んで構成されている。上記セット信号生成回路２００は、ＮＡＮＤ回路２０４とＮＯＲ回路２０５とを備えている。上記ＮＡＮＤ回路２０４の第１の入力端には、内部サイクル時間を制御する第１の内部チップイネーブル信号ＩＮＣＥ１が供給され、第２の入力端には内部書き込み動作を制御する第１の内部ライトイネーブル信号ＩＮＷＥ１が供給され、第３の入力端には上記ＮＯＲ回路２０５の出力信号が供給される。このＮＯＲ回路２０５の入力端には、内部アクティブ時間を制御する第２の内部チップイネーブル信号ＩＮＣＥ２とプレート線制御回路７の出力信号ＰＬＣＬＫが供給される。そして、上記ＮＡＮＤ回路２０４からフリップ・フロップ回路２０２のセット信号Ｓが出力される。
【００７１】
また、上記リセット信号生成回路２０１は、インバータ２０６、ＮＡＮＤ回路２０７及び縦続接続された奇数段のインバータ（奇数ＩＮＶ）回路２０８を含んで構成されている。上記インバータ２０６の入力端には、プレート線制御回路７の出力信号ＰＬＣＬＫが供給される。このインバータ２０６の出力信号は、ＮＡＮＤ回路２０７の第１の入力端及びインバータ回路２０８の入力端に供給される。上記ＮＡＮＤ回路２０７の第２の入力端には上記インバータ回路２０８の出力信号が供給され、第３の入力端にはフリップ・フロップ回路２０２の出力信号ＳＷＦＬＧが供給される。そして、上記ＮＡＮＤ回路２０７の出力端からフリップ・フロップ回路２０２のリセット信号Ｒが出力される。
【００７２】
更に、フリップ・フロップ回路２０２は、ＮＡＮＤ回路２０９と２１０とで形成されている。ＮＡＮＤ回路２０９の一方の入力端には、セット信号生成回路２００から出力されるセット信号Ｓが供給され、他方の入力端にはＮＡＮＤ回路２１０の出力信号が供給される。上記ＮＡＮＤ回路２１０の一方の入力端には、リセット信号生成回路２０１から出力されるリセット信号Ｒが供給され、他方の入力端にはＮＡＮＤ回路２０９の出力信号が供給される。そして、上記ＮＡＮＤ回路２０９の出力端から信号ＳＷＦＬＧが出力されるようになっている。
【００７３】
論理回路２０３は、ＮＯＲ回路２１１とインバータ２１２とを含んで構成されている。上記ＮＯＲ回路２１１の一方の入力端には、上記フリップ・フロップ回路２０２の出力信号ＳＷＦＬＧが供給され、他方の入力端には上記第１の内部ライトイネーブル信号ＩＮＷＥ１が入力される。このＮＯＲ回路２１１の出力信号がインバータ２１２で反転されて第２の内部ライトイネーブル信号ＩＮＷＥ２が生成される。
【００７４】
上記書き込みモードラッチＯＮ／ＯＦＦ回路２０は、図１５のタイミングチャートに示すように動作する。（ａ）図は遅い書き込み動作（Write）の場合であり、（ｂ）図は通常の書き込み動作（Write）の場合を示している。（ａ）図に示すような遅い書き込み動作の場合には、セット信号生成回路２００によりプレート線ＰＬがパルス駆動を終えてからの書き込みであることを検知して、フリップ・フロップ回路２０２をセットし、信号ＳＷＦＬＧを“Ｈ”レベルにする。この信号ＳＷＦＬＧは、次のサイクルのプレート線ＰＬがパルス駆動を終えたことを検知してリセット信号生成回路２０１で発生されるリセット信号Ｒでリセットされるまで“Ｈ”レベルを保ち続ける。上記信号ＳＷＦＬＧの“Ｈ”レベルにより、論理回路２０３の出力信号ＩＮＷＥ２も同様なレベルで変化する。
【００７５】
すなわち、書き込みモードのセットは外部ライトイネーブル信号／ＷＥに基づいて生成される第１の内部ライトイネーブル信号ＩＮＷＥ１で行われるが、リセットは次のサイクルで実際にセルに書き込みが可能となる期間まで延長されることになる。
【００７６】
これに対し、（ｂ）図に示すように、プレート線ＰＬがパルス駆動されている最中に書き込みが始まる通常の書き込み動作の場合には、信号ＳＷＦＬＧは常に“Ｌ”レベルとなり、論理回路２０３の出力信号ＩＮＷＥ２は、第１の内部ライトイネーブル信号ＩＮＷＥ１に基づいて発生される。
【００７７】
すなわち、第２の内部ライトイネーブル信号ＩＮＷＥ２は、外部ライトイネーブル信号／ＷＥで起動され、書き込みモードをラッチして次のサイクルでプレート線ＰＬの電位が立ち下がるまで書き込みモードを保持する。また、アドレスが遷移してサイクルが始まってから、プレート線ＰＬやワード線ＷＬのプリチャージが始まる前に書き込み動作が始まる動作（通常の書き込み動作）の場合は、上記第２の内部ライトイネーブル信号ＩＮＷＥ２は、第１の内部ライトイネーブル信号ＩＮＷＥ１と同様に外部ライトイネーブル信号／ＷＥに基づいて生成される。
【００７８】
上記トリガ遅延ＯＮ／ＯＦＦ回路２４は、外部ライトイネーブル信号／ＷＥの遷移トリガを当サイクル内で受け付けずに、サイクルの終了を待って受け付けるようにするためのものである。
【００７９】
図１６は、上記トリガ遅延ＯＮ／ＯＦＦ回路２４の具体的な構成例を示している。このトリガ遅延ＯＮ／ＯＦＦ回路２４は、パルス信号発生回路２２０、信号発生回路２２１及び論理スイッチ回路２２２を含んで構成されている。上記パルス信号発生回路２２０は、内部サイクル時間を制御する第１の内部チップイネーブル信号ＩＮＣＥ１のサイクル終了時にパルス信号ＡＴＤＷＥ２を発生するものである。このパルス信号発生回路２２０は、インバータ２２３、ＮＡＮＤ回路２２４及び縦続接続された奇数段のインバータ（奇数ＩＮＶ）回路２２５を含んで構成されている。上記インバータ２２３の入力端には、内部サイクル時間を制御する第１の内部チップイネーブル信号ＩＮＣＥ１が供給され、このインバータ２２３の出力信号がＮＡＮＤ回路２２４の一方の入力端及びインバータ回路２２５の入力端に供給される。上記インバータ回路２２５の出力信号は上記ＮＡＮＤ回路２２４の他方の入力端に供給され、このＮＡＮＤ回路２２４からパルス信号ＡＴＤＷＥ２が出力される。
【００８０】
また、上記信号発生回路２２１は、図１１に示した回路における入力回路及びＡＴＤ回路１１の一部を示しており、外部ライトイネーブル信号／ＷＥが入力されるバッファ（Buffer）２ｄと、この信号／ＷＥの遷移を検知するＡＴＤ（アドレス遷移検知回路）３ｄを抽出したものである。外部ライトイネーブル信号／ＷＥが遷移すると、上記ＡＴＤ３ｄから信号ＡＴＤＷＥ１が出力される。
【００８１】
更に、上記論理スイッチ回路２２２は、上記書き込みモードラッチＯＮ／ＯＦＦ回路２０の出力信号ＳＷＦＬＧをスイッチ信号として用い、上記信号発生回路２２１の出力信号ＡＴＤＷＥ１と上記パルス信号発生回路２２０の出力信号ＡＴＤＷＥ２を切り換えて出力するものである。この論理スイッチ回路２２２は、インバータ２２６とＮＡＮＤ回路２２７，２２８，２２９とを含んで構成されている。上記インバータ２２６の入力端には上記信号ＳＷＦＬＧが供給され、その反転信号がＮＡＮＤ回路２２７の一方の入力端に供給される。上記ＮＡＮＤ回路２２７の他方の入力端には上記信号発生回路２２１から出力される信号ＡＴＤＷＥ１が供給され、その出力信号が上記ＮＡＮＤ回路２２９の一方の入力端に供給される。また、上記ＮＡＮＤ回路２２８の一方の入力端には上記信号ＳＷＦＬＧが供給され、他方の入力端には上記パルス信号発生回路２２０の出力信号ＡＴＤＷＥ２が供給される。このＮＡＮＤ回路２２８の出力信号は、ＮＡＮＤ回路２２９の他方の入力端に供給される。そして、このＮＡＮＤ回路２２９の出力端から信号ＡＴＤＷＥ３を出力するようになっている。
【００８２】
上記トリガ遅延ＯＮ／ＯＦＦ回路２４は、図１７のタイミングチャートに示すように動作する。（ａ）図は遅い書き込み動作（Write）の場合であり、（ｂ）図は通常の書き込み動作（Write）の場合を示している。（ａ）図に示すような遅い書き込み動作の場合には、前述したように信号ＳＷＦＬＧは内部ライトイネーブル信号ＩＮＷＥ１でセット（“Ｈ”レベル）され、リセットは次のサイクルで実際に書き込みが可能となる期間まで延長される。信号ＳＷＦＬＧが“Ｈ”レベルの期間中は、信号ＡＴＤＷＥ２の系が論理スイッチ回路２２２により生かされ、この期間に第１の内部チップイネーブル信号ＩＮＣＥ１のサイクル終了パルス信号ＡＴＤＷＥ２が発生した場合、論理スイッチ回路２２２の出力信号ＡＴＤＷＥ３としてパルスが発生する。
【００８３】
一方、（ｂ）図に示すような通常の書き込み動作の場合、信号ＳＷＦＬＧは常に“Ｌ”レベルとなり、信号ＡＴＤＷＥ１の系が論理スイッチ回路２２２により生かされ、外部ライトイネーブル信号／ＷＥの遷移を検知するＡＴＤ３ｄの出力信号ＡＴＤＷＥ１に基づいて論理スイッチ回路２２２の出力信号ＡＴＤＷＥ３としてパルスが発生する。
【００８４】
このような構成により、図１２で示したような遅い書き込み動作の場合、プレート線ＰＬがパルス駆動を終えてからの書き込みであることを検知し、外部ライトイネーブル信号／ＷＥの遷移検知によるトリガの発生を当サイクルの終了時間まで遅延し、それを基に内部ＣＥ制御信号ＩＮＣＥ１および信号ＩＮＣＥ２を生成することができる。これにより、当サイクルで発生した外部ライトイネーブル信号／ＷＥの遷移をあたかも次のサイクルで遷移したかのように見せ、それに応答してトリガを発生し、次の動作サイクルを開始することができる。
【００８５】
書き込みデータは当サイクル中のデータを取り込む必要があるため、書き込みデータラッチ１８への書き込みデータのラッチは、外部ライトイネーブル信号／ＷＥに基づいて生成される信号ＩＮＷＥ１が入力される入出力系制御回路１７で行われる。
【００８６】
以上の構成及び動作の概要をまとめると以下のようになる。
【００８７】
アドレスが遷移してサイクルが始まってから、遅く書き込み動作が始まると、最初は読み出し動作が行われる。この際、プレート線ＰＬやワード線ＷＬのプリチャージが始まる前（内部タイムアウト回路で規定される時間内）に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルとなった場合は、外部ライトイネーブル信号／ＷＥで制御可能である。しかし、プレート線ＰＬがパルス駆動を終えてから（“Ｈ”レベルから“Ｌ”レベルになってから）書き込み動作が開始されるような極端に遅い場合には、当サイクル中の書き込みデータはラッチするが、当サイクル内にセルへの書き込み動作は行わず、次のサイクルを自動的に起動し、次のサイクルでセルへの書き込み動作を行う。
【００８８】
なお、図１３のタイミングチャートに示したように、外部ライトイネーブル信号／ＷＥがサイクル時間を超えてから“Ｌ”レベルとなるような、上記よりもっと遅く書き込み動作が開始された場合は、通常と同じ動作が行われ、外部ライトイネーブル信号／ＷＥが“Ｌ”レベルとなったことを検知してＡＴＤ回路３からトリガを発生する。
【００８９】
更に、内部ＷＥ制御回路６が書き込み動作中に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルから“Ｈ”レベルにされてしまうと書き込み動作が終了してしまうので、内部回路が一旦書き込み動作に入った場合は、所定幅の内部ライトイネーブル信号ＩＮＷＥ１を生成し、一定時間は書き込み動作を保持するように構成する。
【００９０】
上述した構成を採用することにより、非同期型であってもユーザが自由に書き込み動作を行うことができる。
【００９１】
［第４の実施の形態］
図１８は、本発明の第４の実施の形態に係る半導体集積回路装置について説明するためのブロック図である。本実施の形態では、バイト制御を可能な構成としている。バイト制御とは、例えば１６ビット構成の半導体記憶装置の場合、下位８ビット（ＬＢ）、上位８ビット（ＵＢ）に区分し、下位ビット及び上位ビット毎にまとまった区分で読み書きすることができるものである。例えば、１６ビット構成品を８ビット構成品のように使う場合や、下位ビットあるいは上位ビットを別々に読み書きする場合に使われる。
【００９２】
このようなバイト制御を実現するために、本第４の実施の形態では、前述した第３の実施の形態におけるバイト制御に関係する一部の回路を、下位ビット用（ＬＢ）と上位ビット（ＵＢ）用の２系統設けている。
【００９３】
図１８において、上記図１１と同一構成部には同じ符号を付し、且つ下位ビット用には図１１で用いた参照符号の後にＡ、上位ビット用には参照符号の後にＢを付している。
【００９４】
図１８に示す回路の動作は図１１に示した回路と下位ビット及び上位ビット毎にまとまった区分で読み書きする点のみが異なり、基本的には同様であるので、その詳細な説明は省略する。
【００９５】
［第５の実施の形態］
図１９は、本発明の第５の実施の形態に係る半導体集積回路装置について説明するためのタイミングチャートである。本第５の実施の形態では、プレート線ＰＬがパルス駆動を終えてから書き込み動作が開始されるような極端に遅い場合に、再度プレート線ＰＬやワード線ＷＬを駆動し直して当サイクル中にデータを書き込むように構成している。
【００９６】
プレート線ＰＬやワード線ＷＬの再駆動には時間が掛かるが、上記第３及び第４の実施の形態のように次のサイクルまで待ってから書き込む方式と比べるとサイクル時間の短縮が可能である。
【００９７】
本第５の実施の形態により、前述した第１乃至第４の実施の形態と同様に、非同期型であってもユーザが自由に書き込み動作を行うことができる。但し、短時間で書き込みモードに入ると、一旦書き込んだ（再書き込みした）データを破壊したり、十分な書き込み時間を確保できず、セルにデータが完全に書かれない可能性がある。よって、この場合にはデータの破壊が引き起こされる恐れがあるので、短時間で書き込みモードに入らない装置に適用する必要がある。
【００９８】
［第６の実施の形態］
上記第１乃至第５の実施の形態に係る半導体集積回路装置では、メモリコア部に１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１が単独でビット線ＢＬ及びプレート線ＰＬに接続されている強誘電体セルのアレイを用いた擬似ＳＲＡＭについて説明した。しかし、本発明は、メモリコア部にＴＣ並列ユニット直列接続型強誘電体セルを１ユニットとしてビット線ＢＬ及びプレート線ＰＬに接続したアレイを用いた擬似ＳＲＡＭにも適用可能である。
【００９９】
図２０は、ＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分の等価回路及びその動作波形を示すタイミングチャートである。（ａ）図に示すＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分は、複数個（本例では４個）の強誘電体セルＭＣ２−０〜ＭＣ２−３と１個のユニット選択トランジスタＳＴの電流通路が、ビット線ＢＬとプレート線ＰＬ線間に直列接続されたものである。各々の強誘電体セルＭＣ２−０〜ＭＣ２−３は、セルトランジスタＴ２の電流通路と強誘電体キャパシタＣ２が並列接続されて構成されている。そして、各強誘電体セルＭＣ２−０〜ＭＣ２−３のセルトランジスタＴ２のゲートはワード線ＷＬ０〜ＷＬ３にそれぞれ接続され、ユニット選択トランジスタＳＴのゲートはユニット選択線ＢＳに接続されている。
【０１００】
上記ワード線ＷＬ０〜ＷＬ３は、選択された強誘電体セルに対応する１本以外は“Ｈ”レベルに設定され、これに対応するセルトランジスタがオン状態に制御される。そして、（ｂ）図のタイミングチャートに示すように、選択された強誘電体セルに対応する１本（ＷＬ）のみが“Ｌ”レベルに設定され、これに対応するセルトランジスタがオフ状態に制御される。この状態でユニット選択線ＢＳが“Ｈ”レベルになると、ユニット選択トランジスタＳＴがオン状態となる。これによって、選択された強誘電体セルのセルキャパシタにおける一方の電極がビット線ＢＬに、他方の電極がプレート線ＰＬに接続される。そして、プレート線ＰＬがパルス駆動されると、上記選択された強誘電体セルのセルキャパシタの分極状態に応じてビット線ＢＬの電位が変化し、“０”または“１”が読み出される。
【０１０１】
上記のようなセル構成であっても、基本的には上述した１トランジスタ・１キャパシタ構造を有する強誘電体セルをメモリコア部に用いた擬似ＳＲＡＭと同様であり、実質的に同じ作用効果が得られる。
【０１０２】
［第７の実施の形態］
上記第１乃至第６の実施の形態に係る半導体集積回路装置においては、図３（ａ）及び図２０（ａ）に示したような、プレート線ＰＬの電位がパルス駆動される強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭについて説明した。
【０１０３】
これに対して、本第７の実施の形態では、１トランジスタ・１キャパシタ構造を有するＤＲＡＭセルをメモリコア部に用いている。
【０１０４】
すなわち、上記メモリセルアレイ１５中には、図２１（ａ）に示すような１トランジスタ・１キャパシタ構造を有するＤＲＡＭセルＭＣ３がマトリックス状に配置されている。セルトランジスタＴ３の電流通路の一端はビット線ＢＬに接続され、他端はセルキャパシタＣ３の一方の電極に接続される。上記セルキャパシタＣ３の他方の電極は、プレート線ＰＬに接続されている。
【０１０５】
そして、図２１（ｂ）に示すように、ビット線ＢＬのプリチャージ電圧及びプレート線ＰＬの電位が電源電圧ＶＣＣの１／２に設定された状態でワード線ＷＬが選択される。これによって、キャパシタＣ３に蓄積された電荷に応じてビット線ＢＬの電位がＶＣＣ／２から“Ｈ”レベルまたは“Ｌ”レベルに変化し、記憶データが読み出される。
【０１０６】
このような構成であっても、基本的には上述した第１乃至第５の実施の形態で説明した強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭと同様であり、実質的に同じ作用効果が得られる。
【０１０７】
上述したように本発明の各実施の形態に係る擬似ＳＲＡＭを搭載した半導体集積回路装置によれば、従来は対応できなかった非同期動作を行うことができる。また、従来必要だった書き込み動作の制約をなくすことができ、自由な書き込み動作に対応でき、ユーザの使い勝手を向上できる。
【０１０８】
以上、第１乃至第７の実施の形態を用いて本発明の説明を行ったが、本発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１０９】
【発明の効果】
以上説明したように、本発明によれば、書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの要部を抽出してその構成例を示すブロック図。
【図２】本発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの概要構成を示すブロック図。
【図３】図２に示したメモリセルアレイの構成例について説明するためのもので、（ａ）図は１トランジスタ・１キャパシタ構造を有する強誘電体セルの等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。
【図４】図３（ａ）に示した強誘電体キャパシタの印加電圧と残留分極との関係（ヒステリシス特性）を示す特性図。
【図５】図１乃至図３に示した半導体集積回路装置の動作について説明するためのもので、（ａ）図は同一アドレスの読み出し−読み出し動作、（ｂ）図は書き込み−書き込み動作。
【図６】図１乃至図３に示した半導体集積回路装置の動作について説明するためのもので、（ａ）図は同一アドレスの読み出し−書き込み動作、（ｂ）図は書き込み−読み出し動作。
【図７】本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの要部を抽出してその構成例を示すブロック図。
【図８】本発明の第２の実施の形態に係る半導体集積回路装置の動作について説明するためのもので、（ａ）図は読み出し動作のタイミングチャート、（ｂ）図は書き込み動作のタイミングチャート。
【図９】本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、図７に示した内部ＣＥ制御回路の詳細な構成例を示す回路図。
【図１０】本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、図７に示した内部ＣＥ制御回路の動作を示しており、（ａ）図は読み出し動作のタイミングチャート、（ｂ）図は書き込み動作のタイミングチャート。
【図１１】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、擬似ＳＲＡＭの要部の詳細な構成例を示すブロック図。
【図１２】本発明の第３の実施の形態に係る半導体集積回路装置の動作について説明するためのもので、図８に示した擬似ＳＲＡＭの動作を示すタイミングチャート。
【図１３】本発明の第３，第４，第５の実施の形態に係る半導体集積回路装置において、最も遅い場合の書き込み動作について説明するためのタイミングチャート。
【図１４】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１に示した書き込みモードラッチＯＮ／ＯＦＦ回路の詳細な構成例を示す回路図。
【図１５】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１に示した書き込みモードラッチＯＮ／ＯＦＦ回路の動作を示しており、（ａ）図は遅い書き込み動作のタイミングチャート、（ｂ）図は通常の書き込み動作のタイミングチャート。
【図１６】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１に示したトリガ遅延ＯＮ／ＯＦＦ回路の詳細な構成例を示す回路図。
【図１７】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１に示したトリガ遅延ＯＮ／ＯＦＦ回路の動作を示しており、（ａ）図は遅い書き込み動作のタイミングチャート、（ｂ）図は通常の書き込み動作のタイミングチャート。
【図１８】本発明の第４の実施の形態に係る半導体集積回路装置について説明するためのもので、擬似ＳＲＡＭの要部の詳細な構成例を示すブロック図。
【図１９】本発明の第５の実施の形態に係る半導体集積回路装置の動作について説明するためのタイミングチャート。
【図２０】本発明の第６の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分の等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。
【図２１】本発明の第７の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はＤＲＡＭセルの等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。
【図２２】従来の半導体集積回路装置について説明するためのもので、（ａ）図は非同期型擬似ＳＲＡＭの読み出し動作を示すタイミングチャート、（ｂ）図は非同期型擬似ＳＲＡＭの書き込み動作を示すタイミングチャート。
【図２３】従来の半導体集積回路装置について説明するためのもので、レイトライト方式の動作について説明するためのタイミングチャート。
【符号の説明】
１…内部ＣＥ制御回路
２…バッファ回路
２ａ〜２ｄ…バッファ
３…ＡＴＤ回路
３ａ〜３ｄ…ＡＴＤ
４…ＡＮＤ回路
５…ＮＯＲ回路
６…内部ＷＥ制御回路
７…プレート線制御回路
８…ワード線制御回路
９…読み出し／書き込み制御選択回路
９Ａ，９Ｂ…パルスジェネレータ
１０…読み出し／書き込み制御選択回路
１０Ａ，１０Ｂ…パルスジェネレータ
１１…入力回路及びＡＴＤ回路
１２…ロウ系制御回路
１３…カラム系制御回路
１４…ロウデコーダ及びプレートデコーダ
１５…メモリセルアレイ
１６…カラムデコーダ
１７…入出力系制御回路
１８…書き込みデータラッチ
１９…読み出しデータラッチ
２３…ＤＱバッファ
ＷＬ…ワード線
ＢＬ…ビット線
ＰＬ…プレート線
ＭＣ１…強誘電体セル
ＭＣ２−０〜ＭＣ２−３…ＴＣ並列ユニット直列接続型強誘電体セル
ＭＣ３…ＤＲＡＭセル
／ＣＥ…外部チップイネーブル信号
ＡＤｘ…ロウアドレス信号
ＡＤｙ…カラムアドレス信号
／ＷＥ…外部ライトイネーブル信号
ＩＮＣＥ…内部チップイネーブル信号
ＩＮＷＥ…内部ライトイネーブル信号
【発明の属する技術分野】
本発明は、半導体集積回路装置に係り、特にメモリコア部にＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）あるいは強誘電体メモリを用いる擬似ＳＲＡＭ（スタティック型ランダムアクセスメモリ）等を搭載した半導体集積回路装置に関する。
【０００２】
【従来の技術】
既存のＳＲＡＭと使用上の互換性を保ちつつ集積度を高めるために、メモリコア部にＤＲＡＭあるいは強誘電体メモリを用いた擬似ＳＲＡＭが製品化されている。従来の擬似ＳＲＡＭは、外部入力信号、例えば外部チップイネーブル信号／ＣＥから内部で時系列的に生成されたクロック信号により、内部回路の動作を制御する同期型が主流である。
【０００３】
ところで、近年、携帯電話向けに擬似ＳＲＡＭの需要が高まっており、外部入力信号に対して非同期でも動作する非同期型擬似ＳＲＡＭへの要求が強くなっている。
【０００４】
非同期型の擬似ＳＲＡＭを実現するためには、図２２のタイミングチャートに示すような動作が必要になる。（ａ）図は読み出し（Read）動作、（ｂ）図は書き込み（Write）動作を示している。
【０００５】
図２２に示すような読み出し及び書き込み動作を実現するためには、次のような構成が考えられる。すなわち、アドレス（Address）の遷移を検知する複数のＡＴＤ回路（アドレス遷移検知回路）を設け、これらＡＴＤ回路によりアドレスの遷移を検知し、検知結果の論理積信号ＡＴＤＳＵＭに基づいて、内部回路を制御する内部チップイネーブル信号ＩＮＣＥを生成する。そして、この内部チップイネーブル信号ＩＮＣＥから時系列的にワード線ＷＬやプレート線ＰＬを駆動する信号を生成し、内部回路の動作を制御する。
【０００６】
この場合、外部入力信号（外部チップイネーブル信号／ＣＥとアドレス信号）で規定されるサイクル時間は自由であるが、内部動作の制御にはタイムアウト回路（時間一定）を用いて生成した内部チップイネーブル信号ＩＮＣＥを用いるため、サイクル時間は一定となる。
【０００７】
上記のような構成では、読み出し動作には問題はないが、書き込み動作に制限が生ずる。これについて詳しく説明する。書き込み動作は、図２２（ｂ）のタイミングチャートに示したように、外部チップイネーブル信号／ＣＥが“Ｌ”レベルで、且つ外部ライトイネーブル信号／ＷＥが“Ｌ”レベルの時に行われる。しかし、例えばメモリコア部を強誘電体メモリで構成した擬似ＳＲＡＭの場合には、ワード線ＷＬが選択された後であってプレート線ＰＬがパルス駆動されている期間しかセルにデータを書き込むことができない。
【０００８】
従って、上述した条件以外の時に書き込み動作を行ってもセルにデータは書かれないので、この書き込み可能な期間内に外部ライトイネーブル信号／ＷＥを“Ｌ”レベルに設定して書き込みを行う必要がある。
【０００９】
このように、タイムアウト回路を用いて内部回路の動作を制御する信号を生成する従来の構成では、内部回路のサイクル時間が一定に決まってしまうため、書き込み動作の自由度が少なくなり、ユーザの使い勝手が悪くなる。
【００１０】
また、上記書き込み動作の１つの方法として、レイトライトという方式が知られている（例えば、特許文献１参照）。レイトライト方式では、外部から書き込み要求が与えられた動作サイクルでは、与えられた書き込みアドレス及び書き込みデータを半導体記憶装置の内部に取り込むだけの動作にとどめ、これら書き込みアドレス及び書き込みデータは次に書き込み要求があるまで内部に保持しておく。そして、メモリセルセルへの実際の書き込み動作は当該動作サイクルでは行わずに、次に書き込み要求が入力された動作サイクルで行うようにする。すなわち、メモリセルに対する書き込み動作を、次の書き込み要求がある動作サイクルまで遅延させる方式である。
【００１１】
上記レイトライト方式は、同期あるいは非同期方式の半導体記憶装置の高速アクセスを可能にするため考えられたものであり、シンクロナス仕様のような特殊な高速仕様を持つ半導体記憶装置等で用いられている。特に、ＳＲＡＭのような非破壊読出しを行うメモリコアの場合は、セルにラッチされているデータの読み出し及び書き換えを行うだけの動作を行えば良いので活用し易い。
【００１２】
図２３は、上記レイトライト方式が採用された半導体記憶装置の動作について説明するためのタイミングチャートである。外部チップイネーブル信号／ＣＥが“Ｌ”レベルになり、外部ライトイネーブル信号／ＷＥが“Ｌ”レベルになると書き込み動作となる。この書き込み動作では、メモリセルアレイの書き込みの対象となるアドレス“Ａ−１”と、このアドレス“Ａ−１”に対応するＩ／Ｏ線上の書き込みデータ“Ｄ−１”がデータレジスタに供給されて保持される。
【００１３】
次に、外部ライトイネーブル信号／ＷＥが“Ｈ”レベルになると、メモリセルアレイのアドレスＡ０に対応するワード線ＷＬが駆動され、ビット線上にデータが読み出される。このビット線上に読み出されたデータは、センスアンプで増幅された後、Ｉ／Ｏ線上に読み出しデータＱ０として出力される。
【００１４】
その後、外部ライトイネーブル信号／ＷＥが“Ｌ”レベルになると、１サイクル前の書き込み動作でデータレジスタに保持されているアドレス“Ａ−１”と書き込みデータ“Ｄ−１”を用いて書き込みが行われる。すなわち、メモリセルアレイのアドレス“Ａ−１”に対応するワード線ＷＬが駆動され、センスアンプを介してビット線上に書き込みデータ“Ｄ−１”が出力され、メモリセルへの書き込みが行われる。
【００１５】
書き込み動作の終了後、当該サイクルで書き込むべきアドレスＡ１と、このアドレスＡ１に対応するＩ／Ｏ線上の書き込みデータＤ１がデータレジスタに供給されて保持される。
【００１６】
以降は、同様にして読み出し動作と書き込み動作が交互に実行される。
【００１７】
しかし、この方式では、平均的な読み書きのアクセス時間は高速化されるが、書き込み動作は最小でも１サイクル遅れることになる。もし、読み出し動作が連続する場合は、書き込み要求が来るまで書き込み動作が行われないので、書き込みデータが書かれないことも起こりうる。なぜなら、ｎ回の書き込み動作サイクルを行うには、必ずｎ＋１回の書き込み動作サイクルを行う必要が生ずるためである。
【００１８】
従って、シンクロナス仕様の半導体記憶装置では、読み出しサイクルと書き込みサイクルの間に、必ず何も動作を行わない期間（デッドサイクル）を入れることになっている。このため、使用法に制限が生じ、汎用的ではない。
【００１９】
また、ＤＲＡＭコアを用いた擬似ＳＲＡＭに、上記レイトライト方式を適用した半導体記憶装置も知られている（例えば、特許文献２参照）。しかし、ＤＲＡＭや強誘電体メモリのような破壊読出しを行うメモリコアの場合、読み出し（書き込み）動作の後にセルデータの再書き込みをする時間（一般にはプリチャージ時間と称する）が必要であり、且つアクセスが開始されてから実際にセルにデータが書き込める状態になるまでにも時間が掛かる。更にＤＲＡＭは、揮発性メモリであるためリフレッシュ動作も必要である。
【００２０】
従って、１サイクルの中で何も行われていない空き時間は無いので、レイトライト方式は上記シンクロナス仕様のような特殊な仕様に対応するもの以外には有効に効果を発揮できない。また、レイトライト方式を用いても、上述したように内部動作の制御にタイムアウト回路を用いた方式で、例えばメモリコア部を強誘電体メモリで構成した擬似ＳＲＡＭの場合には、書き込み動作可能な時間は、ワード線ＷＬが選択された後であってプレート線ＰＬがパルス駆動されている期間のみであるという制約は改善されない。すなわち、ワード線ＷＬが選択された後であってプレート線ＰＬがパルス駆動されている期間しかセルにデータを書き込むことができない。
【００２１】
上述したように、レイトライト方式は、ＤＲＡＭや強誘電体メモリを用いた擬似ＳＲＡＭには書き込み動作の自由度が少なくなり、ユーザの使い勝手が悪くなる。
【００２２】
【特許文献１】
特許第３１７０１４６号
【００２３】
【特許文献２】
特開２００１−３５７６７１
【００２４】
【発明が解決しようとする課題】
上記のように、擬似ＳＲＡＭを搭載した従来の半導体集積回路装置は、非同期動作を行うと書き込み動作に制約が生じ、ユーザの使い勝手が悪くなるという問題があった。
【００２５】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる半導体集積回路装置を提供することにある。
【００２６】
【課題を解決するための手段】
本発明の半導体集積回路装置は、メモリセルアレイと、前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移、及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知するアドレス遷移検知回路と、前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、前記チップイネーブル遷移検知回路、前記アドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのアクセスを制御する所定幅の内部回路制御信号を発生するタイムアウト回路を備える制御回路とを具備し、前記制御回路は、前記メモリセルアレイに対する読み出し動作時に、前記タイムアウト回路によって前記メモリセルアレイの動作が制御され、前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間より前に前記ライトイネーブル遷移検知回路によってライトイネーブル信号終了の遷移が検知されたときは、前記タイムアウト回路によって前記メモリセルアレイの動作が制御され、前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間の経過後に前記ライトイネーブル遷移検知回路によってライトイネーブル信号終了の遷移が検知されたときは、前記ライトイネーブル信号の遷移に応答して前記メモリセルアレイの動作が制御されることを特徴としている。
【００２７】
上記のような構成によれば、非同期動作を行っても書き込み動作のサイクル時間を外部からの信号（ライトイネーブル信号）で決定できるので、書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１乃至図６はそれぞれ、本発明の第１の実施の形態に係る半導体集積回路装置について説明するためもので、図２は半導体集積回路装置に搭載される擬似ＳＲＡＭのアレイ全体の概要構成図、図１はその要部の詳細な構成例を示している。また、図３は上記図２に示したメモリセルアレイ中のメモリセルの構成例について説明するためのもので、等価回路とその動作波形を示している。図４は上記図３に示した強誘電体キャパシタの印加電圧と残留分極との関係（ヒステリシス特性）の一例を示している。更に、図５及び図６はそれぞれ上記図１乃至図３に示した擬似ＳＲＡＭの動作波形を示すタイミングチャートである。
【００２９】
図２に示す如く、擬似ＳＲＡＭは、入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１、ロウ系制御回路１２、カラム系制御回路１３、ロウデコーダ及びプレートデコーダ（ＲＤ／ＰＤ）１４、メモリセルアレイ１５、カラムデコーダ（ＣＤ）１６、入力系制御回路１７、書き込みデータラッチ１８、読み出しデータラッチ１９、ＤＱバッファ２３、内部ＣＥ制御回路（Int. CE Clock）１及び内部ＷＥ制御回路（Int. WE Clock）６等を含んで構成されている。
【００３０】
上記ロウ系制御回路１２にはロウアドレス信号ＡＤｘが入力され、カラム系制御回路１３にはカラムアドレス信号ＡＤｙが入力される。これらロウ系制御回路１２及びカラム系制御回路１３は、内部ＣＥ制御回路１から出力される内部チップイネーブル信号ＩＮＣＥによって制御される。この内部ＣＥ制御回路１には、上記入力回路及びＡＴＤ回路１１の出力信号が供給される。
【００３１】
上記ロウ系制御回路１２の出力信号は、ロウデコーダ及びプレートデコーダ１４に供給され、このロウデコーダ及びプレートデコーダ１４によってメモリセルアレイ１５中のワード線ＷＬとプレート線ＰＬの選択及び駆動が行われる。また、上記カラム系制御回路１３の出力信号は、カラムデコーダ１６に供給され、このカラムデコーダ１６によってメモリセルアレイ１５中のカラム選択線ＣＳＬの選択が行われる。また、上記カラム系制御回路１３の出力信号は、ＤＱバッファ２３に供給されている。
【００３２】
上記メモリセルアレイ１５中の選択されたセルへの書き込みデータＤｉｎは、書き込みデータラッチ１８にラッチされた後、データ線ＤＱＬを介して書き込まれる。一方、選択されたセルから読み出されたデータは、データ線ＤＱＬを介してＤＱバッファ２３に供給され、更に読み出しデータラッチ１９に供給されてラッチされ、読み出しデータＤｏｕｔとして出力される。
【００３３】
上記書き込みデータラッチ１８及び読み出しデータラッチ１９はそれぞれ、入出力系制御回路１７によって動作が制御される。この入出力系制御回路１７は、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥによって制御されるようになっている。
【００３４】
上記入力回路及びＡＴＤ回路１１は、図１に示すように、バッファ回路２、ＡＴＤ回路３及びＡＮＤ回路４を備えている。上記バッファ回路２は、外部チップイネーブル信号／ＣＥが入力されるバッファ（Buffer）２ａ、外部ロウアドレス信号ＡＤｘが入力されるバッファ２ｂ、外部カラムアドレス信号ＡＤｙが入力されるバッファ２ｃ、及び外部ライトイネーブル信号／ＷＥが入力されるバッファ２ｄから構成されている。
【００３５】
上記ＡＴＤ回路３は、上記各バッファ２ａ〜２ｄの出力信号が供給され、これらの信号の遷移を検知するＡＴＤ３ａ〜３ｄから構成されている。各ＡＴＤ３ａ〜３ｄから出力される検知結果を表す信号ＡＴＤＣＥ，ＡＴＤＡＤｘ，ＡＴＤＡＤｙ及びＡＴＤＷＥはそれぞれ、上記ＡＮＤ回路４の入力端に供給されて論理積が取られる。このＡＮＤ回路４から出力される論理積信号ＡＴＤＳＵＭは、内部ＣＥ制御回路１に供給される。
【００３６】
また、上記バッファ２ａ，２ｄの出力信号は、ＮＯＲ回路５の入力端に供給される。このＮＯＲ回路５は、外部チップイネーブル信号／ＣＥと外部ライトイネーブル信号／ＷＥとが共に“Ｌ”レベルの時に書き込み動作を開始するための信号ＷＥＥＢＬを内部ＷＥ制御回路６に供給する。
【００３７】
上記内部ＣＥ制御回路１から出力される内部チップイネーブル信号ＩＮＣＥは、プレート線制御回路（PL Control）７とワード線制御回路（WL Control）８に供給される。上記プレート線制御回路７の出力信号は、読み出し／書き込み制御選択回路９に供給され、ワード線制御回路８の出力信号は、読み出し／書き込み制御選択回路１０に供給される。上記読み出し／書き込み制御選択回路９，１０はそれぞれ、上記内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥで制御され、内部タイムアウト回路を使うか、外部ライトイネーブル信号／ＷＥで制御するかを読み出し動作と書き込み動作とで切り換える。
【００３８】
上記読み出し／書き込み制御選択回路９中には、内部タイムアウト回路として働き、所定幅のパルス信号を出力するパルスジェネレータ（Auto pulse）９Ａと、書き込み動作時に外部ライトイネーブル信号／ＷＥの遷移に応答したパルス信号を出力するパルスジェネレータ（Ext. pulse）９Ｂが設けられている。上記プレート線制御回路７から出力される読み出し用の制御信号Ｒｅａｄは上記パルスジェネレータ９Ａに、書き込み用の制御信号Ｗｒｉｔｅは上記パルスジェネレータ９Ｂにそれぞれ供給される。そして、この読み出し／書き込み制御選択回路９からプレート線ＰＬを駆動するための駆動信号（内部回路制御信号）が出力される。上記プレート線ＰＬの駆動は、読み出し動作時にはパルスジェネレータ９Ａで行われ、書き込み動作時にはパルスジェネレータ９Ｂで行われる。
【００３９】
同様に、上記読み出し／書き込み制御選択回路１０中には、内部タイムアウト回路として働き、所定幅のパルス信号を出力するパルスジェネレータ（Auto pulse）１０Ａと、書き込み動作時に外部ライトイネーブル信号／ＷＥの遷移に応答したパルス信号を出力するパルスジェネレータ（Ext. pulse）１０Ｂが設けられている。上記ワード線制御回路８から出力される読み出し用の制御信号Ｒｅａｄは上記パルスジェネレータ１０Ａに、書き込み用の制御信号Ｗｒｉｔｅは上記パルスジェネレータ１０Ｂにそれぞれ供給される。そして、この読み出し／書き込み制御選択回路１０からワード線ＷＬを駆動するための駆動信号（内部回路制御信号）が出力される。上記ワード線ＷＬの駆動は、読み出し動作時にはパルスジェネレータ１０Ａで行われ、書き込み動作時にはパルスジェネレータ１０Ｂで行われる。
【００４０】
上記メモリセルアレイ１５中には、図３（ａ）に示すような１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１がマトリックス状に配置されている。この強誘電体セルＭＣ１のセルキャパシタＣ１には、キャパシタ絶縁膜として強誘電体材料、例えばチタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３：ＰＺＴ）が用いられている。
【００４１】
まず、図３（ａ），（ｂ）及び図４を参照して、上記強誘電体セルＭＣ１の構成及びデータの書き込み／読み出し／再書き込み動作について簡単に説明する。
【００４２】
強誘電体セルＭＣ１に対するデータの書き込み動作は、次のように行われる。すなわち、ワード線ＷＬを選択した状態で、プレート線ＰＬを接地電位（“Ｌ”レベル）からある所定電位（“Ｈ”レベル）までパルス駆動した後に、“Ｌ”レベルに戻すことにより、ビット線ＢＬ上のデータを書き込むことができる。
【００４３】
一方、強誘電体セルＭＣ１に対する記憶データの読み出し動作は、ワード線ＷＬを選択した状態でプレート線ＰＬを“Ｌ”レベルから“Ｈ”レベルにパルス駆動することにより、電荷をビット線ＢＬに読み出すことができる。
【００４４】
すなわち、図３（ａ）に示した強誘電体セルＭＣ１のセルキャパシタＣ１は、電極間に電圧が印加されていない状態では図４中“０”及び“１”と示した上向きあるいは下向きの２方向いずれかの分極状態となっており、不揮発性のメモリとなっている。そこに電圧を印加すると状態が“１”である場合には分極は反転しないが“０”であった場合は分極が反転する。これら２つの状態において、同じ電圧を印加するのに必要な電荷量、言い換えると一方の電極に同じ電圧を印加したときに、“０”，“１”の記憶状態に応じて他方の電極に発生する電荷量が異なる。これらの差を検知することにより記憶データの読み出しを行う。上記のような強誘電体メモリのデータの読み出しは破壊読み出しであり、読み出し動作を行った後に必ず再書き込み動作を行う必要がある。
【００４５】
図３（ａ）に示した強誘電体セルＭＣ１のデータの再書き込み動作は、図３（ｂ）に示すように、読み出しデータが“０”の場合は、読み出し時にセンスアンプでセンス増幅した時にデータ“０”の再書き込み動作が行われる。これに対し、読み出しデータが“１”の場合は、プレート線ＰＬを“Ｈ”レベルから“Ｌ”レベルに戻してからデータ“１”の再書き込み動作を開始する。
【００４６】
本第１の実施の形態に係る半導体集積回路装置では、従来はアドレスの遷移検知のみに使っていたＡＴＤ回路を、外部チップイネーブル信号／ＣＥや外部ライトイネーブル信号／ＷＥ等の外部入力信号の遷移検知にも使っている。そして、外部チップイネーブル信号／ＣＥ、外部ライトイネーブル信号／ＷＥ及びアドレス（ロウアドレス及びカラムアドレス）信号の遷移をＡＴＤ回路３で検知して、メモリセルアレイ１５に対するアクセスを制御する。
【００４７】
次に、図５及び図６のタイミングチャートに示すようにアドレスが遷移しない場合、すなわち図５（ａ）に示す同一アドレスの読み出し−読み出し（Read-Read）動作、図５（ｂ）に示す書き込み−書き込み（Write-Write）動作、図６（ａ）に示す読み出し−書き込み（Read-Write）動作、図６（ａ）に示す書き込み−読み出し（Write-Read）動作について説明する。
【００４８】
図５（ａ）に示す同一アドレスの読み出し−読み出し動作では、従来と同様にアドレスの遷移をトリガにしてデータが読み出され、この読み出したデータが出力され続ける。この際、外部ライトイネーブル信号／ＷＥは“Ｈ”レベルに固定されており、外部チップイネーブル信号／ＣＥと出力イネーブル信号／ＯＥは“Ｌ”レベルである。そして、メモリセルアレイ１５中の選択されたセルＭＣ１から読み出されたデータ（DATA OUT）は、データ線ＤＱＬを介して読み出しデータラッチ１９に供給され、この読み出しデータラッチ１９から読み出しデータＤｏｕｔとして出力される。この読み出しデータＤｏｕｔは、次の読み出しサイクルでも出力され続ける。
【００４９】
また、図５（ｂ）に示す同一アドレスの書き込み−書き込み動作では、アドレスの遷移をトリガにしてデータが書き込まれた後、次の外部ライトイネーブル信号／ＷＥの遷移（立ち下がりエッジ）をトリガにして同じアドレスに再びデータが書き込まれる。この際、外部チップイネーブル信号／ＣＥは“Ｌ”レベルであり、出力イネーブル信号／ＯＥは“Ｈ”レベルに固定されている。また、外部ライトイネーブル信号／ＷＥは、書き込み動作のたびに“Ｌ”レベルとなる。そして、まず書き込みデータラッチ１８に供給された書き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１５中の選択されたセルＭＣ１へ書き込まれる（DATA IN）。次に、書き込みデータラッチ１８に供給された書き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１５中の同じアドレスのセルＭＣ１へ再び書き込まれる（DATA IN）。
【００５０】
更に、図６（ａ）に示す同一アドレスの読み出し−書き込み動作では、アドレスの遷移をトリガにしてデータが読み出された後、次の外部ライトイネーブル信号／ＷＥの遷移（立ち下がりエッジ）をトリガにして同じアドレスにデータが書き込まれる。この際、外部チップイネーブル信号／ＣＥは“Ｌ”レベルであり、外部ライトイネーブル信号／ＷＥは読み出し動作では“Ｈ”レベルに、書き込み動作では“Ｌ”レベルになる。出力イネーブル信号／ＯＥは、読み出し動作時に“Ｌ”レベルとなる。そして、まずメモリセルアレイ１５中の選択されたアドレスのセルＭＣ１から読み出されたデータ（DATA OUT）は、データ線ＤＱＬを介して読み出しデータラッチ１９に供給され、この読み出しデータラッチ１９から読み出しデータＤｏｕｔとして出力される。次に、書き込みデータラッチ１８に供給された書き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１５中の同じアドレスのセルＭＣ１へ書き込まれる（DATA IN）。
【００５１】
一方、図６（ｂ）に示すような同一アドレスの書き込み−読み出し動作の場合には、読み出し動作の開始のときＡＴＤ回路３にトリガが与えられないため、チップを起動せずに書き込みデータラッチ１９に書き込んだデータを直接的に読み出しデータＤｏｕｔとして出力する方式をとる。よって、アドレスの遷移をトリガにしてデータが書き込まれた後、トリガ無しにデータが読み出される。この際、外部チップイネーブル信号／ＣＥは“Ｌ”レベルであり、外部ライトイネーブル信号／ＷＥは書き込み動作では“Ｌ”レベルに、読み出し動作では“Ｈ”レベルになる。出力イネーブル信号／ＯＥは、読み出し動作時に“Ｌ”レベルとなる。そして、まず書き込みデータラッチ１８に供給された書き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１５中の選択されたアドレスのセルＭＣ１へ書き込まれる（DATA IN）。次のデータ読み出し時には、上記書き込みデータラッチ１８にラッチされたデータが読み出しデータＤｏｕｔとして直接的に出力される。
【００５２】
上記のような構成によれば、読み出し動作時には従来と同様にタイムアウト回路を用いて内部回路の動作を制御し、書き込み動作時には外部入力信号（外部ライトイネーブル信号／ＷＥ）を用いてサイクル時間を外部から決定できる。よって、非同期動作を行っても書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる。
【００５３】
［第２の実施の形態］
図７乃至図１０は、本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、図７は擬似ＳＲＡＭの要部の詳細な構成例を示すブロック図、図８は図７に示す回路の動作を説明するためのタイミングチャートであり、（ａ）図は読み出し動作、（ｂ）図は書き込み動作、図９は内部ＣＥ制御回路の構成例を示す回路図、図１０は図９に示す回路の動作を説明するためのタイミングチャートであり、（ａ）図は読み出し動作、（ｂ）図は書き込み動作を示している。
【００５４】
前述した第１の実施の形態に係る半導体集積回路装置では、図１で示したように読み出しと書き込みのパルスジェネレータ９Ａ，９Ｂと１０Ａ，１０Ｂを選択的に変える読み出し／書き込み制御選択回路９，１０をプレート線制御回路７とワード線制御回路８にそれぞれ設けていた。これに対し、本発明の第２の実施の形態では、図７に示すように内部ＣＥ制御回路１中に設け、この内部ＣＥ制御回路１によってプレート線制御回路７やワード線制御回路８を制御するようにした点が異なる。
【００５５】
すなわち、内部ＣＥ制御回路（Int. CE Clock）１中には、スイッチ（SW）１Ｃ、内部タイムアウト回路として働き、所定幅のパルス信号を出力するパルスジェネレータ（Auto pulse）１Ａ、及び書き込み動作時に外部ライトイネーブル信号／ＷＥの遷移に応答したパルス信号を出力するパルスジェネレータ（Ext. pulse）１Ｂが設けられている。上記ＡＮＤ回路４から出力される論理積信号ＡＴＤＳＵＭと内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは、スイッチ１Ｃに供給される。このスイッチ１Ｃにより選択された信号は、パルスジェネレータ１Ａ，１Ｂに供給される。そして、これらパルスジェネレータ１Ａ，１Ｂから出力される内部チップイネーブル信号ＩＮＣＥが、プレート線制御回路７とワード線制御回路８にそれぞれ供給されるようになっている。
【００５６】
本発明の第２の実施の形態では、読み出し動作は従来の非同期型の構成と同じく内部タイムアウト回路で制御し、書き込み動作は外部ライトイネーブル信号／ＷＥの書き込み命令の長さが内部タイムアウト時間を過ぎた場合は、内部タイムアウト回路での制御を止め、外部ライトイネーブル信号／ＷＥで制御を行う構成となっている。
【００５７】
換言すれば、メモリセルアレイ１５に対する書き込み動作時に、内部タイムアウト回路で指示された期間より前にＡＴＤ３ｄによって外部ライトイネーブル信号／ＷＥの遷移が検知されたときは、内部タイムアウト回路によってメモリセルアレイ１５の動作を制御し、内部タイムアウト回路で指示された期間の経過後にＡＴＤ３ｄによって外部ライトイネーブル信号／ＷＥの遷移が検知されたときは、外部ライトイネーブル信号／ＷＥの遷移に応答してメモリセルアレイ１５の動作を制御するものである。
【００５８】
図８（ａ）に示す読み出し動作は、図２２（ａ）に示した従来の半導体集積回路装置における読み出し動作と同様である。
【００５９】
一方、図８（ｂ）に示す書き込み動作では、アドレスの遷移をトリガにして書き込み動作が開始され、外部ライトイネーブル信号／ＷＥの書き込み命令の長さが内部タイムアウト時間内であれば、内部タイムアウト回路での制御が行われる。そして、外部ライトイネーブル信号／ＷＥの書き込み命令の長さが内部タイムアウト時間を過ぎた場合は、内部タイムアウト回路での制御を止め、外部ライトイネーブル信号／ＷＥで制御を行う。例えば、ワード線ＷＬやプレート線ＰＬのプリチャージ動作は、外部ライトイネーブル信号／ＷＥの立ち上がりエッジをトリガにして開始する。
【００６０】
これにより、第１の実施の形態と同様に、読み出し動作時にはタイムアウト回路を用いて内部回路の動作を制御し、書き込み動作のサイクル時間は外部ライトイネーブル信号／ＷＥで決めることができるので、書き込み動作の自由度を向上できる。
【００６１】
図９は、本第２の実施の形態に係る半導体集積回路装置を実現するための内部ＣＥ制御回路１の具体的な構成例を示している。この内部ＣＥ制御回路１は、インバータ１００，１０１，１０２、遅延回路（delay）１０３及びＮＡＮＤ回路１０４，１０５を含んで構成されたパルスジェネレータである。入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１から出力される論理積信号ＡＴＤＳＵＭは、インバータ１００の入力端に供給される。このインバータ１００の出力信号Ｐ１は、ＮＡＮＤ回路１０５の一方の入力端及び遅延回路１０３に供給される。上記遅延回路１０３から出力される遅延信号Ｐ２は、ＮＡＮＤ回路１０４の一方の入力端に供給される。
【００６２】
また、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは、インバータ１０１の入力端に供給される。このインバータ１０１の出力信号Ｐ３は、上記ＮＡＮＤ回路１０４の他方の入力端に供給される。上記ＮＡＮＤ回路１０４の出力信号は、インバータ１０２の入力端に供給され、このインバータ１０２の出力信号Ｐ４は、上記ＮＡＮＤ回路１０５の他方の入力端に供給される。そして、このＮＡＮＤ回路１０５の出力端から内部チップイネーブル信号ＩＮＣＥを出力するようになっている。
【００６３】
この図９に示す回路は、図１０のタイミングチャートに示すような動作を行う。読み出し動作では、（ａ）図に示すように、アドレス信号の遷移を入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１で検知し、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ１００の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回路１０５から出力される内部チップイネーブル信号は“Ｈ”レベルとなる。また、上記インバータ１００の出力信号Ｐ１は、遅延回路１０３で遅延され、ＮＡＮＤ回路１０４の一方の入力端に供給される。この時、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは常に“Ｌ”レベルとなっているため、インバータ１０１の出力信号Ｐ３は常に“Ｈ”レベルであり、ＮＡＮＤ回路１０４の出力信号は“Ｌ”レベル、インバータ１０２の出力信号Ｐ４は“Ｈ”レベルとなる。よって、ＮＡＮＤ回路１０５から出力される内部チップイネーブル信号ＩＮＣＥは“Ｌ”レベルになる。すなわち、内部ＣＥ制御回路１は、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、遅延回路１０３による遅延時間まで“Ｈ”レベルとなるパルス信号（Auto pulse）を生成するパルスジェネレータとして働く。
【００６４】
一方、書き込み動作では、（ｂ）図に示すように、アドレスの遷移を検知して入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１から出力される論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ１００の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回路１０５から出力される内部チップイネーブル信号は“Ｈ”レベルとなる。また、上記インバータ１００の出力信号Ｐ１は、遅延回路１０３で遅延され、ＮＡＮＤ回路１０４の一方の入力端に供給される。この時、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは“Ｌ”レベルとなっているため、インバータ１０１の出力信号Ｐ３は“Ｈ”レベルであり、ＮＡＮＤ回路１０４の出力信号は“Ｌ”レベル、インバータ１０２の出力信号Ｐ４は“Ｈ”レベルとなる。よって、ＮＡＮＤ回路１０５から出力される内部チップイネーブル信号ＩＮＣＥは“Ｌ”レベルになる。そして、上記遅延回路１０３の遅延時間内に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルとなり、書き込み動作に入ると、内部ライトイネーブル信号ＩＮＷＥが“Ｈ”レベルとなり、上記遅延回路１０３による遅延時間に拘わらず外部ライトイネーブル信号／ＷＥが“Ｈ”レベルとなるまでの間は、内部ＣＥ制御回路１の出力信号ＩＮＣＥは“Ｈ”レベルを保ち続ける。すなわち、内部ＣＥ制御回路１は、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、外部ライトイネーブル信号／ＷＥが“Ｈ”レベルとなるまで“Ｈ”レベルを維持するパルス信号（Ext. pulse）を生成するパルスジェネレータとして働く。
【００６５】
また、サイクル動作の開始がアドレスの遷移ではなく、外部ライトイネーブル信号／ＷＥの遷移を検知した場合も同様に、入力回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１から出力される論理積信号ＡＴＤＳＵＭにより、同様な動作を行うことができる。すなわち、書き込み動作における内部チップイネーブル信号ＩＮＣＥは、内部タイムアウト時間によらず、外部ライトイネーブル信号／ＷＥで制御されることになる。
【００６６】
従って、上記のような構成によれば、第１の実施の形態と同様に、読み出し動作時にはタイムアウト回路を用いて内部回路の動作を制御し、書き込み動作時には外部入力信号（外部ライトイネーブル信号／ＷＥ）を用いてサイクル時間を外部から決定できる。よって、非同期動作を行っても書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる。
【００６７】
［第３の実施の形態］
図１１乃至図１７は、本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１は擬似ＳＲＡＭの要部の詳細な構成例を示すブロック図、図１２及び図１３はその動作を示すタイミングチャート、図１４は書き込みモードラッチＯＮ／ＯＦＦ回路の構成例を示す回路図、図１５は図１４に示した回路の動作を示すタイミングチャートであり、（ａ）図は遅い書き込み動作、（ｂ）図は通常の書き込み動作、図１６はトリガ遅延ＯＮ／ＯＦＦ回路の構成例を示す回路図、図１７は図１６に示した回路の動作を示すタイミングチャートであり、（ａ）図は遅い書き込み動作、（ｂ）図は通常の書き込み動作である。
【００６８】
本第３の実施の形態に係る半導体集積回路装置は、図１１に示すように、図７に示した第２の実施の形態の半導体集積回路装置に加えて、外部ライトイネーブル信号／ＷＥの遷移を検知するＡＴＤ３ｄとＡＮＤ回路４との間にトリガ遅延ＯＮ／ＯＦＦ回路２４を設けるとともに、第１の内部ＷＥ制御回路６の出力端に書き込み（Write）モードラッチＯＮ／ＯＦＦ回路２０を設けたものである。
【００６９】
上記書き込みモードラッチＯＮ／ＯＦＦ回路２０は、セルへのデータの書き込みを当サイクルでは行わず次のサイクルで行うためのものである。この書き込みモードラッチＯＮ／ＯＦＦ回路２０には、第１の内部ＷＥ制御回路（Int. WE Clock 1）６の出力信号ＩＮＷＥ１とプレート線制御回路（PL Control）７の出力信号ＰＬＣＬＫが供給される。この書き込みモードラッチＯＮ／ＯＦＦ回路２０の出力信号に基づいて、第２の内部ＷＥ制御回路２５から出力信号ＩＮＷＥ２を発生し、それをデータラッチ２２に供給するようになっている。また、上記第１の内部ライトイネーブル信号ＩＮＷＥ１は、入出力系制御回路１７に供給される。
【００７０】
図１４は、上記書き込みモードラッチＯＮ／ＯＦＦ回路２０の具体的な構成例を示している。この回路は、セット信号生成回路２００、リセット信号生成回路２０１、フリップ・フロップ回路２０２及び論理回路２０３等を含んで構成されている。上記セット信号生成回路２００は、ＮＡＮＤ回路２０４とＮＯＲ回路２０５とを備えている。上記ＮＡＮＤ回路２０４の第１の入力端には、内部サイクル時間を制御する第１の内部チップイネーブル信号ＩＮＣＥ１が供給され、第２の入力端には内部書き込み動作を制御する第１の内部ライトイネーブル信号ＩＮＷＥ１が供給され、第３の入力端には上記ＮＯＲ回路２０５の出力信号が供給される。このＮＯＲ回路２０５の入力端には、内部アクティブ時間を制御する第２の内部チップイネーブル信号ＩＮＣＥ２とプレート線制御回路７の出力信号ＰＬＣＬＫが供給される。そして、上記ＮＡＮＤ回路２０４からフリップ・フロップ回路２０２のセット信号Ｓが出力される。
【００７１】
また、上記リセット信号生成回路２０１は、インバータ２０６、ＮＡＮＤ回路２０７及び縦続接続された奇数段のインバータ（奇数ＩＮＶ）回路２０８を含んで構成されている。上記インバータ２０６の入力端には、プレート線制御回路７の出力信号ＰＬＣＬＫが供給される。このインバータ２０６の出力信号は、ＮＡＮＤ回路２０７の第１の入力端及びインバータ回路２０８の入力端に供給される。上記ＮＡＮＤ回路２０７の第２の入力端には上記インバータ回路２０８の出力信号が供給され、第３の入力端にはフリップ・フロップ回路２０２の出力信号ＳＷＦＬＧが供給される。そして、上記ＮＡＮＤ回路２０７の出力端からフリップ・フロップ回路２０２のリセット信号Ｒが出力される。
【００７２】
更に、フリップ・フロップ回路２０２は、ＮＡＮＤ回路２０９と２１０とで形成されている。ＮＡＮＤ回路２０９の一方の入力端には、セット信号生成回路２００から出力されるセット信号Ｓが供給され、他方の入力端にはＮＡＮＤ回路２１０の出力信号が供給される。上記ＮＡＮＤ回路２１０の一方の入力端には、リセット信号生成回路２０１から出力されるリセット信号Ｒが供給され、他方の入力端にはＮＡＮＤ回路２０９の出力信号が供給される。そして、上記ＮＡＮＤ回路２０９の出力端から信号ＳＷＦＬＧが出力されるようになっている。
【００７３】
論理回路２０３は、ＮＯＲ回路２１１とインバータ２１２とを含んで構成されている。上記ＮＯＲ回路２１１の一方の入力端には、上記フリップ・フロップ回路２０２の出力信号ＳＷＦＬＧが供給され、他方の入力端には上記第１の内部ライトイネーブル信号ＩＮＷＥ１が入力される。このＮＯＲ回路２１１の出力信号がインバータ２１２で反転されて第２の内部ライトイネーブル信号ＩＮＷＥ２が生成される。
【００７４】
上記書き込みモードラッチＯＮ／ＯＦＦ回路２０は、図１５のタイミングチャートに示すように動作する。（ａ）図は遅い書き込み動作（Write）の場合であり、（ｂ）図は通常の書き込み動作（Write）の場合を示している。（ａ）図に示すような遅い書き込み動作の場合には、セット信号生成回路２００によりプレート線ＰＬがパルス駆動を終えてからの書き込みであることを検知して、フリップ・フロップ回路２０２をセットし、信号ＳＷＦＬＧを“Ｈ”レベルにする。この信号ＳＷＦＬＧは、次のサイクルのプレート線ＰＬがパルス駆動を終えたことを検知してリセット信号生成回路２０１で発生されるリセット信号Ｒでリセットされるまで“Ｈ”レベルを保ち続ける。上記信号ＳＷＦＬＧの“Ｈ”レベルにより、論理回路２０３の出力信号ＩＮＷＥ２も同様なレベルで変化する。
【００７５】
すなわち、書き込みモードのセットは外部ライトイネーブル信号／ＷＥに基づいて生成される第１の内部ライトイネーブル信号ＩＮＷＥ１で行われるが、リセットは次のサイクルで実際にセルに書き込みが可能となる期間まで延長されることになる。
【００７６】
これに対し、（ｂ）図に示すように、プレート線ＰＬがパルス駆動されている最中に書き込みが始まる通常の書き込み動作の場合には、信号ＳＷＦＬＧは常に“Ｌ”レベルとなり、論理回路２０３の出力信号ＩＮＷＥ２は、第１の内部ライトイネーブル信号ＩＮＷＥ１に基づいて発生される。
【００７７】
すなわち、第２の内部ライトイネーブル信号ＩＮＷＥ２は、外部ライトイネーブル信号／ＷＥで起動され、書き込みモードをラッチして次のサイクルでプレート線ＰＬの電位が立ち下がるまで書き込みモードを保持する。また、アドレスが遷移してサイクルが始まってから、プレート線ＰＬやワード線ＷＬのプリチャージが始まる前に書き込み動作が始まる動作（通常の書き込み動作）の場合は、上記第２の内部ライトイネーブル信号ＩＮＷＥ２は、第１の内部ライトイネーブル信号ＩＮＷＥ１と同様に外部ライトイネーブル信号／ＷＥに基づいて生成される。
【００７８】
上記トリガ遅延ＯＮ／ＯＦＦ回路２４は、外部ライトイネーブル信号／ＷＥの遷移トリガを当サイクル内で受け付けずに、サイクルの終了を待って受け付けるようにするためのものである。
【００７９】
図１６は、上記トリガ遅延ＯＮ／ＯＦＦ回路２４の具体的な構成例を示している。このトリガ遅延ＯＮ／ＯＦＦ回路２４は、パルス信号発生回路２２０、信号発生回路２２１及び論理スイッチ回路２２２を含んで構成されている。上記パルス信号発生回路２２０は、内部サイクル時間を制御する第１の内部チップイネーブル信号ＩＮＣＥ１のサイクル終了時にパルス信号ＡＴＤＷＥ２を発生するものである。このパルス信号発生回路２２０は、インバータ２２３、ＮＡＮＤ回路２２４及び縦続接続された奇数段のインバータ（奇数ＩＮＶ）回路２２５を含んで構成されている。上記インバータ２２３の入力端には、内部サイクル時間を制御する第１の内部チップイネーブル信号ＩＮＣＥ１が供給され、このインバータ２２３の出力信号がＮＡＮＤ回路２２４の一方の入力端及びインバータ回路２２５の入力端に供給される。上記インバータ回路２２５の出力信号は上記ＮＡＮＤ回路２２４の他方の入力端に供給され、このＮＡＮＤ回路２２４からパルス信号ＡＴＤＷＥ２が出力される。
【００８０】
また、上記信号発生回路２２１は、図１１に示した回路における入力回路及びＡＴＤ回路１１の一部を示しており、外部ライトイネーブル信号／ＷＥが入力されるバッファ（Buffer）２ｄと、この信号／ＷＥの遷移を検知するＡＴＤ（アドレス遷移検知回路）３ｄを抽出したものである。外部ライトイネーブル信号／ＷＥが遷移すると、上記ＡＴＤ３ｄから信号ＡＴＤＷＥ１が出力される。
【００８１】
更に、上記論理スイッチ回路２２２は、上記書き込みモードラッチＯＮ／ＯＦＦ回路２０の出力信号ＳＷＦＬＧをスイッチ信号として用い、上記信号発生回路２２１の出力信号ＡＴＤＷＥ１と上記パルス信号発生回路２２０の出力信号ＡＴＤＷＥ２を切り換えて出力するものである。この論理スイッチ回路２２２は、インバータ２２６とＮＡＮＤ回路２２７，２２８，２２９とを含んで構成されている。上記インバータ２２６の入力端には上記信号ＳＷＦＬＧが供給され、その反転信号がＮＡＮＤ回路２２７の一方の入力端に供給される。上記ＮＡＮＤ回路２２７の他方の入力端には上記信号発生回路２２１から出力される信号ＡＴＤＷＥ１が供給され、その出力信号が上記ＮＡＮＤ回路２２９の一方の入力端に供給される。また、上記ＮＡＮＤ回路２２８の一方の入力端には上記信号ＳＷＦＬＧが供給され、他方の入力端には上記パルス信号発生回路２２０の出力信号ＡＴＤＷＥ２が供給される。このＮＡＮＤ回路２２８の出力信号は、ＮＡＮＤ回路２２９の他方の入力端に供給される。そして、このＮＡＮＤ回路２２９の出力端から信号ＡＴＤＷＥ３を出力するようになっている。
【００８２】
上記トリガ遅延ＯＮ／ＯＦＦ回路２４は、図１７のタイミングチャートに示すように動作する。（ａ）図は遅い書き込み動作（Write）の場合であり、（ｂ）図は通常の書き込み動作（Write）の場合を示している。（ａ）図に示すような遅い書き込み動作の場合には、前述したように信号ＳＷＦＬＧは内部ライトイネーブル信号ＩＮＷＥ１でセット（“Ｈ”レベル）され、リセットは次のサイクルで実際に書き込みが可能となる期間まで延長される。信号ＳＷＦＬＧが“Ｈ”レベルの期間中は、信号ＡＴＤＷＥ２の系が論理スイッチ回路２２２により生かされ、この期間に第１の内部チップイネーブル信号ＩＮＣＥ１のサイクル終了パルス信号ＡＴＤＷＥ２が発生した場合、論理スイッチ回路２２２の出力信号ＡＴＤＷＥ３としてパルスが発生する。
【００８３】
一方、（ｂ）図に示すような通常の書き込み動作の場合、信号ＳＷＦＬＧは常に“Ｌ”レベルとなり、信号ＡＴＤＷＥ１の系が論理スイッチ回路２２２により生かされ、外部ライトイネーブル信号／ＷＥの遷移を検知するＡＴＤ３ｄの出力信号ＡＴＤＷＥ１に基づいて論理スイッチ回路２２２の出力信号ＡＴＤＷＥ３としてパルスが発生する。
【００８４】
このような構成により、図１２で示したような遅い書き込み動作の場合、プレート線ＰＬがパルス駆動を終えてからの書き込みであることを検知し、外部ライトイネーブル信号／ＷＥの遷移検知によるトリガの発生を当サイクルの終了時間まで遅延し、それを基に内部ＣＥ制御信号ＩＮＣＥ１および信号ＩＮＣＥ２を生成することができる。これにより、当サイクルで発生した外部ライトイネーブル信号／ＷＥの遷移をあたかも次のサイクルで遷移したかのように見せ、それに応答してトリガを発生し、次の動作サイクルを開始することができる。
【００８５】
書き込みデータは当サイクル中のデータを取り込む必要があるため、書き込みデータラッチ１８への書き込みデータのラッチは、外部ライトイネーブル信号／ＷＥに基づいて生成される信号ＩＮＷＥ１が入力される入出力系制御回路１７で行われる。
【００８６】
以上の構成及び動作の概要をまとめると以下のようになる。
【００８７】
アドレスが遷移してサイクルが始まってから、遅く書き込み動作が始まると、最初は読み出し動作が行われる。この際、プレート線ＰＬやワード線ＷＬのプリチャージが始まる前（内部タイムアウト回路で規定される時間内）に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルとなった場合は、外部ライトイネーブル信号／ＷＥで制御可能である。しかし、プレート線ＰＬがパルス駆動を終えてから（“Ｈ”レベルから“Ｌ”レベルになってから）書き込み動作が開始されるような極端に遅い場合には、当サイクル中の書き込みデータはラッチするが、当サイクル内にセルへの書き込み動作は行わず、次のサイクルを自動的に起動し、次のサイクルでセルへの書き込み動作を行う。
【００８８】
なお、図１３のタイミングチャートに示したように、外部ライトイネーブル信号／ＷＥがサイクル時間を超えてから“Ｌ”レベルとなるような、上記よりもっと遅く書き込み動作が開始された場合は、通常と同じ動作が行われ、外部ライトイネーブル信号／ＷＥが“Ｌ”レベルとなったことを検知してＡＴＤ回路３からトリガを発生する。
【００８９】
更に、内部ＷＥ制御回路６が書き込み動作中に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルから“Ｈ”レベルにされてしまうと書き込み動作が終了してしまうので、内部回路が一旦書き込み動作に入った場合は、所定幅の内部ライトイネーブル信号ＩＮＷＥ１を生成し、一定時間は書き込み動作を保持するように構成する。
【００９０】
上述した構成を採用することにより、非同期型であってもユーザが自由に書き込み動作を行うことができる。
【００９１】
［第４の実施の形態］
図１８は、本発明の第４の実施の形態に係る半導体集積回路装置について説明するためのブロック図である。本実施の形態では、バイト制御を可能な構成としている。バイト制御とは、例えば１６ビット構成の半導体記憶装置の場合、下位８ビット（ＬＢ）、上位８ビット（ＵＢ）に区分し、下位ビット及び上位ビット毎にまとまった区分で読み書きすることができるものである。例えば、１６ビット構成品を８ビット構成品のように使う場合や、下位ビットあるいは上位ビットを別々に読み書きする場合に使われる。
【００９２】
このようなバイト制御を実現するために、本第４の実施の形態では、前述した第３の実施の形態におけるバイト制御に関係する一部の回路を、下位ビット用（ＬＢ）と上位ビット（ＵＢ）用の２系統設けている。
【００９３】
図１８において、上記図１１と同一構成部には同じ符号を付し、且つ下位ビット用には図１１で用いた参照符号の後にＡ、上位ビット用には参照符号の後にＢを付している。
【００９４】
図１８に示す回路の動作は図１１に示した回路と下位ビット及び上位ビット毎にまとまった区分で読み書きする点のみが異なり、基本的には同様であるので、その詳細な説明は省略する。
【００９５】
［第５の実施の形態］
図１９は、本発明の第５の実施の形態に係る半導体集積回路装置について説明するためのタイミングチャートである。本第５の実施の形態では、プレート線ＰＬがパルス駆動を終えてから書き込み動作が開始されるような極端に遅い場合に、再度プレート線ＰＬやワード線ＷＬを駆動し直して当サイクル中にデータを書き込むように構成している。
【００９６】
プレート線ＰＬやワード線ＷＬの再駆動には時間が掛かるが、上記第３及び第４の実施の形態のように次のサイクルまで待ってから書き込む方式と比べるとサイクル時間の短縮が可能である。
【００９７】
本第５の実施の形態により、前述した第１乃至第４の実施の形態と同様に、非同期型であってもユーザが自由に書き込み動作を行うことができる。但し、短時間で書き込みモードに入ると、一旦書き込んだ（再書き込みした）データを破壊したり、十分な書き込み時間を確保できず、セルにデータが完全に書かれない可能性がある。よって、この場合にはデータの破壊が引き起こされる恐れがあるので、短時間で書き込みモードに入らない装置に適用する必要がある。
【００９８】
［第６の実施の形態］
上記第１乃至第５の実施の形態に係る半導体集積回路装置では、メモリコア部に１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１が単独でビット線ＢＬ及びプレート線ＰＬに接続されている強誘電体セルのアレイを用いた擬似ＳＲＡＭについて説明した。しかし、本発明は、メモリコア部にＴＣ並列ユニット直列接続型強誘電体セルを１ユニットとしてビット線ＢＬ及びプレート線ＰＬに接続したアレイを用いた擬似ＳＲＡＭにも適用可能である。
【００９９】
図２０は、ＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分の等価回路及びその動作波形を示すタイミングチャートである。（ａ）図に示すＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分は、複数個（本例では４個）の強誘電体セルＭＣ２−０〜ＭＣ２−３と１個のユニット選択トランジスタＳＴの電流通路が、ビット線ＢＬとプレート線ＰＬ線間に直列接続されたものである。各々の強誘電体セルＭＣ２−０〜ＭＣ２−３は、セルトランジスタＴ２の電流通路と強誘電体キャパシタＣ２が並列接続されて構成されている。そして、各強誘電体セルＭＣ２−０〜ＭＣ２−３のセルトランジスタＴ２のゲートはワード線ＷＬ０〜ＷＬ３にそれぞれ接続され、ユニット選択トランジスタＳＴのゲートはユニット選択線ＢＳに接続されている。
【０１００】
上記ワード線ＷＬ０〜ＷＬ３は、選択された強誘電体セルに対応する１本以外は“Ｈ”レベルに設定され、これに対応するセルトランジスタがオン状態に制御される。そして、（ｂ）図のタイミングチャートに示すように、選択された強誘電体セルに対応する１本（ＷＬ）のみが“Ｌ”レベルに設定され、これに対応するセルトランジスタがオフ状態に制御される。この状態でユニット選択線ＢＳが“Ｈ”レベルになると、ユニット選択トランジスタＳＴがオン状態となる。これによって、選択された強誘電体セルのセルキャパシタにおける一方の電極がビット線ＢＬに、他方の電極がプレート線ＰＬに接続される。そして、プレート線ＰＬがパルス駆動されると、上記選択された強誘電体セルのセルキャパシタの分極状態に応じてビット線ＢＬの電位が変化し、“０”または“１”が読み出される。
【０１０１】
上記のようなセル構成であっても、基本的には上述した１トランジスタ・１キャパシタ構造を有する強誘電体セルをメモリコア部に用いた擬似ＳＲＡＭと同様であり、実質的に同じ作用効果が得られる。
【０１０２】
［第７の実施の形態］
上記第１乃至第６の実施の形態に係る半導体集積回路装置においては、図３（ａ）及び図２０（ａ）に示したような、プレート線ＰＬの電位がパルス駆動される強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭについて説明した。
【０１０３】
これに対して、本第７の実施の形態では、１トランジスタ・１キャパシタ構造を有するＤＲＡＭセルをメモリコア部に用いている。
【０１０４】
すなわち、上記メモリセルアレイ１５中には、図２１（ａ）に示すような１トランジスタ・１キャパシタ構造を有するＤＲＡＭセルＭＣ３がマトリックス状に配置されている。セルトランジスタＴ３の電流通路の一端はビット線ＢＬに接続され、他端はセルキャパシタＣ３の一方の電極に接続される。上記セルキャパシタＣ３の他方の電極は、プレート線ＰＬに接続されている。
【０１０５】
そして、図２１（ｂ）に示すように、ビット線ＢＬのプリチャージ電圧及びプレート線ＰＬの電位が電源電圧ＶＣＣの１／２に設定された状態でワード線ＷＬが選択される。これによって、キャパシタＣ３に蓄積された電荷に応じてビット線ＢＬの電位がＶＣＣ／２から“Ｈ”レベルまたは“Ｌ”レベルに変化し、記憶データが読み出される。
【０１０６】
このような構成であっても、基本的には上述した第１乃至第５の実施の形態で説明した強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭと同様であり、実質的に同じ作用効果が得られる。
【０１０７】
上述したように本発明の各実施の形態に係る擬似ＳＲＡＭを搭載した半導体集積回路装置によれば、従来は対応できなかった非同期動作を行うことができる。また、従来必要だった書き込み動作の制約をなくすことができ、自由な書き込み動作に対応でき、ユーザの使い勝手を向上できる。
【０１０８】
以上、第１乃至第７の実施の形態を用いて本発明の説明を行ったが、本発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１０９】
【発明の効果】
以上説明したように、本発明によれば、書き込み動作の自由度を高めることができ、ユーザの使い勝手を向上できる半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの要部を抽出してその構成例を示すブロック図。
【図２】本発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの概要構成を示すブロック図。
【図３】図２に示したメモリセルアレイの構成例について説明するためのもので、（ａ）図は１トランジスタ・１キャパシタ構造を有する強誘電体セルの等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。
【図４】図３（ａ）に示した強誘電体キャパシタの印加電圧と残留分極との関係（ヒステリシス特性）を示す特性図。
【図５】図１乃至図３に示した半導体集積回路装置の動作について説明するためのもので、（ａ）図は同一アドレスの読み出し−読み出し動作、（ｂ）図は書き込み−書き込み動作。
【図６】図１乃至図３に示した半導体集積回路装置の動作について説明するためのもので、（ａ）図は同一アドレスの読み出し−書き込み動作、（ｂ）図は書き込み−読み出し動作。
【図７】本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの要部を抽出してその構成例を示すブロック図。
【図８】本発明の第２の実施の形態に係る半導体集積回路装置の動作について説明するためのもので、（ａ）図は読み出し動作のタイミングチャート、（ｂ）図は書き込み動作のタイミングチャート。
【図９】本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、図７に示した内部ＣＥ制御回路の詳細な構成例を示す回路図。
【図１０】本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、図７に示した内部ＣＥ制御回路の動作を示しており、（ａ）図は読み出し動作のタイミングチャート、（ｂ）図は書き込み動作のタイミングチャート。
【図１１】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、擬似ＳＲＡＭの要部の詳細な構成例を示すブロック図。
【図１２】本発明の第３の実施の形態に係る半導体集積回路装置の動作について説明するためのもので、図８に示した擬似ＳＲＡＭの動作を示すタイミングチャート。
【図１３】本発明の第３，第４，第５の実施の形態に係る半導体集積回路装置において、最も遅い場合の書き込み動作について説明するためのタイミングチャート。
【図１４】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１に示した書き込みモードラッチＯＮ／ＯＦＦ回路の詳細な構成例を示す回路図。
【図１５】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１に示した書き込みモードラッチＯＮ／ＯＦＦ回路の動作を示しており、（ａ）図は遅い書き込み動作のタイミングチャート、（ｂ）図は通常の書き込み動作のタイミングチャート。
【図１６】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１に示したトリガ遅延ＯＮ／ＯＦＦ回路の詳細な構成例を示す回路図。
【図１７】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、図１１に示したトリガ遅延ＯＮ／ＯＦＦ回路の動作を示しており、（ａ）図は遅い書き込み動作のタイミングチャート、（ｂ）図は通常の書き込み動作のタイミングチャート。
【図１８】本発明の第４の実施の形態に係る半導体集積回路装置について説明するためのもので、擬似ＳＲＡＭの要部の詳細な構成例を示すブロック図。
【図１９】本発明の第５の実施の形態に係る半導体集積回路装置の動作について説明するためのタイミングチャート。
【図２０】本発明の第６の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分の等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。
【図２１】本発明の第７の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はＤＲＡＭセルの等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。
【図２２】従来の半導体集積回路装置について説明するためのもので、（ａ）図は非同期型擬似ＳＲＡＭの読み出し動作を示すタイミングチャート、（ｂ）図は非同期型擬似ＳＲＡＭの書き込み動作を示すタイミングチャート。
【図２３】従来の半導体集積回路装置について説明するためのもので、レイトライト方式の動作について説明するためのタイミングチャート。
【符号の説明】
１…内部ＣＥ制御回路
２…バッファ回路
２ａ〜２ｄ…バッファ
３…ＡＴＤ回路
３ａ〜３ｄ…ＡＴＤ
４…ＡＮＤ回路
５…ＮＯＲ回路
６…内部ＷＥ制御回路
７…プレート線制御回路
８…ワード線制御回路
９…読み出し／書き込み制御選択回路
９Ａ，９Ｂ…パルスジェネレータ
１０…読み出し／書き込み制御選択回路
１０Ａ，１０Ｂ…パルスジェネレータ
１１…入力回路及びＡＴＤ回路
１２…ロウ系制御回路
１３…カラム系制御回路
１４…ロウデコーダ及びプレートデコーダ
１５…メモリセルアレイ
１６…カラムデコーダ
１７…入出力系制御回路
１８…書き込みデータラッチ
１９…読み出しデータラッチ
２３…ＤＱバッファ
ＷＬ…ワード線
ＢＬ…ビット線
ＰＬ…プレート線
ＭＣ１…強誘電体セル
ＭＣ２−０〜ＭＣ２−３…ＴＣ並列ユニット直列接続型強誘電体セル
ＭＣ３…ＤＲＡＭセル
／ＣＥ…外部チップイネーブル信号
ＡＤｘ…ロウアドレス信号
ＡＤｙ…カラムアドレス信号
／ＷＥ…外部ライトイネーブル信号
ＩＮＣＥ…内部チップイネーブル信号
ＩＮＷＥ…内部ライトイネーブル信号
Claims (14)
- 強誘電体セルがマトリックス状に配置されて構成されるメモリセルアレイと、
前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、
前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移、及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知するアドレス遷移検知回路と、
前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、
前記チップイネーブル遷移検知回路、前記アドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのアクセスを制御する所定幅の内部回路制御信号を発生するタイムアウト回路を備える制御回路とを具備し、
前記制御回路は、前記メモリセルアレイに対する読み出し動作時に、前記タイムアウト回路によって前記メモリセルアレイの動作が制御され、
前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間より前に前記ライトイネーブル遷移検知回路によってライトイネーブル信号終了の遷移が検知されたときは、前記タイムアウト回路によって前記メモリセルアレイの動作が制御され、
前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間の経過後に前記ライトイネーブル遷移検知回路によってライトイネーブル信号終了の遷移が検知されたときは、前記ライトイネーブル信号の遷移に応答して前記メモリセルアレイの動作が制御される
ことを特徴とする半導体集積回路装置。 - ＴＣ並列ユニット直列接続型強誘電体セルがマトリックス状に配置されて構成されるメモリセルアレイと、
前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、
前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移、及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知するアドレス遷移検知回路と、
前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、
前記チップイネーブル遷移検知回路、前記アドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのアクセスを制御する所定幅の内部回路制御信号を発生するタイムアウト回路を備える制御回路とを具備し、
前記制御回路は、前記メモリセルアレイに対する読み出し動作時に、前記タイムアウト回路によって前記メモリセルアレイの動作が制御され、
前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間より前に前記ライトイネーブル遷移検知回路によってライトイネーブル信号終了の遷移が検知されたときは、前記タイムアウト回路によって前記メモリセルアレイの動作が制御され、
前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間の経過後に前記ライトイネーブル遷移検知回路によってライトイネーブル信号終了の遷移が検知されたときは、前記ライトイネーブル信号の遷移に応答して前記メモリセルアレイの動作が制御される
ことを特徴とする半導体集積回路装置。 - 前記メモリセルアレイに対する書き込み動作が禁止された期間に外部から書き込み動作の開始が指示された時に、次のサイクルで前記メモリセルアレイに対する書き込み動作が可能になるまで書き込み動作の開始を遅延するための書き込み遅延回路を更に具備することを特徴とする請求項１または２に記載の半導体集積回路装置。
- 前記メモリセルアレイに対する書き込み動作が禁止された期間に外部から書き込み動作の開始が指示された時に、当サイクルの終了を待ってから、次のサイクルを自動的に起動する第１の回路を更に具備することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体集積回路装置。
- 前記メモリセルアレイに対する書き込み動作が禁止された期間に外部から書き込み動作の開始が指示された時に、前記書き込み動作が禁止された期間内に外部から入力された書き込みデータをラッチする第２の回路と、次のサイクルで書き込み動作が可能になるまで書き込みモードを延長するための第３の回路とを更に具備し、前記書き込み動作が禁止された期間内にラッチされたデータを、次のサイクルで書き込み動作が可能になってからメモリセルアレイへ書き込むことを特徴とする請求項１乃至４いずれか１つの項に記載の半導体集積回路装置。
- 前記メモリセルアレイに対する書き込み動作が禁止された期間に外部から書き込み動作の開始が指示された時に、前記書き込み動作が禁止された期間内に外部から入力された書き込みデータをラッチする第２の回路と、次のサイクルで書き込み動作が可能になるまで書き込みモードを延長する第３の回路とをそれぞれ下位ビット用と上位ビット用の２系統備え、前記下位ビットと上位ビットの単位で動作し、前記書き込み動作が禁止された期間内にラッチされたデータを、次のサイクルで書き込み動作が可能になってからメモリセルアレイへ書き込むことを特徴とする請求項１乃至４いずれか１つの項に記載の半導体集積回路装置。
- 前記メモリセルアレイに対する書き込み動作が禁止された期間に外部から書き込み動作の開始が指示された時に、前記制御回路により、前記ライトイネーブル遷移検知回路で検知されたライトイネーブル信号の遷移に応答して、前記メモリセルアレイを書き込みが可能な状態に設定し、当サイクル中に書き込み動作を行うことを特徴とする請求項１に記載の半導体集積回路装置。
- 前記メモリセルアレイに対する書き込み動作が禁止された期間は、ワード線あるいはプレート線のプリチャージ動作の開始以降であることを特徴とする請求項３乃至７いずれか１つの項に記載の半導体集積回路装置。
- 前記制御回路は、前記チップイネーブル遷移検知回路、前記アドレス遷移検知回路及び前記ライトイネーブル遷移検知回路による検知結果の論理積を取る第１の論理回路と、
前記チップイネーブル遷移検知回路の検知結果と前記ライトイネーブル遷移検知回路の検知結果とに基づいて、書き込み動作を開始するための信号を出力する第２の論理回路と、
前記第１の論理回路の出力信号で制御され、内部チップイネーブル信号を生成する第１の内部制御回路と、
前記第１の論理回路の出力信号で制御され、内部ライトイネーブル信号を生成する第２の内部制御回路とを備えることを特徴とする請求項１乃至８いずれか１つの項に記載の半導体集積回路装置。 - 前記内部チップイネーブル信号を生成する第１の内部制御回路は、前記制御回路により読み出し動作時と書き込み動作時で切り換え制御される第１の読み出し／書き込み制御選択回路を更に具備し、読み出し動作時には所定幅の第１のパルス信号を出力し、書き込み動作時には前記ライトイネーブル信号の遷移に応答した第２のパルス信号を出力し、前記第１，第２のパルス信号によりワード線及びプレート線を駆動することを特徴とする請求項１乃至９いずれか１つの項に記載の半導体集積回路装置。
- 前記制御回路により読み出し動作時と書き込み動作時で切り換え制御され、ワード線を駆動する第２の読み出し／書き込み制御選択回路を更に具備し、
前記第２の読み出し／書き込み制御選択回路は、読み出し動作時には所定幅の第３のパルス信号を出力し、書き込み動作時には前記ライトイネーブル信号の遷移に応答した第４のパルス信号を出力することを特徴とする請求項１乃至１０いずれか１つの項に記載の半導体集積回路装置。 - 前記制御回路により読み出し動作時と書き込み動作時で切り換え制御され、プレート線を駆動する第３の読み出し／書き込み制御選択回路を更に具備し、
前記第３の読み出し／書き込み制御選択回路は、読み出し動作時には所定幅の第５のパルス信号を出力し、書き込み動作時には前記ライトイネーブル信号の遷移に応答した第６のパルス信号を出力することを特徴とする請求項１１に記載の半導体集積回路装置。 - 前記第１乃至第３の読み出し／書き込み制御選択回路はそれぞれ、予め定められた期間のパルス信号を生成し、前記メモリセルアレイの読み出し動作を制御する第１のパルスジェネレータと、
前記ライトイネーブル遷移検知回路によるライトイネーブル信号の遷移に応答して、前記メモリセルアレイの書き込み動作を制御する第２のパルスジェネレータとを備えることを特徴とする請求項１２に記載の半導体集積回路装置。 - 前記第１乃至第３の読み出し／書き込み制御選択回路はそれぞれ、予め定められた期間のパルス信号を生成する第３のパルスジェネレータと、予め定められた期間のパルス信号幅を延長する手段を具備し、
前記メモリセルアレイの読み出し動作のときは予め定められた期間のパルス信号を生成して前記メモリセルアレイの読み出し動作を制御し、
前記メモリセルアレイの書き込み動作のときは、前記ライトイネーブル遷移検知回路によるライトイネーブル信号遷移に応答して、前記第３のパルスジェネレータのパルス信号幅を書き込み動作終了まで延長して前記メモリセルアレイの書き込み動作を制御することを特徴とする請求項１２に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002344049A JP3959341B2 (ja) | 2002-02-18 | 2002-11-27 | 半導体集積回路装置 |
| US10/366,418 US6901026B2 (en) | 2002-02-18 | 2003-02-14 | Semiconductor integrated circuit equipment with asynchronous operation |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-40419 | 2002-02-18 | ||
| JP2002040419 | 2002-02-18 | ||
| JP2002344049A JP3959341B2 (ja) | 2002-02-18 | 2002-11-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003308692A JP2003308692A (ja) | 2003-10-31 |
| JP3959341B2 true JP3959341B2 (ja) | 2007-08-15 |
Family
ID=27736540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002344049A Expired - Fee Related JP3959341B2 (ja) | 2002-02-18 | 2002-11-27 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6901026B2 (ja) |
| JP (1) | JP3959341B2 (ja) |
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| US11729995B1 (en) | 2021-11-01 | 2023-08-15 | Kepler Computing Inc. | Common mode compensation for non-linear polar material 1TnC memory bit-cell |
| US11751403B1 (en) | 2021-11-01 | 2023-09-05 | Kepler Computing Inc. | Common mode compensation for 2T1C non-linear polar material based memory bit-cell |
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| US11696451B1 (en) | 2021-11-01 | 2023-07-04 | Kepler Computing Inc. | Common mode compensation for non-linear polar material based 1T1C memory bit-cell |
| US11610619B1 (en) | 2021-11-17 | 2023-03-21 | Kepler Computing Inc. | Pulsing scheme for a 1TNC ferroelectric memory bit-cell with plate-line parallel to word-line to minimize read or write disturb effects |
| US11694737B1 (en) | 2021-11-17 | 2023-07-04 | Kepler Computing Inc. | Write scheme for multi-element gain ferroelectric memory bit-cell with plate-line parallel to word-line to minimize write disturb effects |
| US11664060B1 (en) | 2021-11-17 | 2023-05-30 | Kepler Computing Inc. | Writing scheme for multi-element gain ferroelectric memory bit-cell with plate-lines parallel to a bit-line and with individual switches on the plate-lines of the bit-cell |
| US11735245B1 (en) | 2021-11-17 | 2023-08-22 | Kepler Computing Inc. | Read scheme for multi-element gain ferroelectric memory bit-cell with plate-line parallel to word-line to minimize read or write disturb effects |
| US11646071B1 (en) | 2021-11-17 | 2023-05-09 | Kepler Computing Inc. | Reading scheme for multi-element gain ferroelectric memory bit-cell with plate-line parallel to bit-line and with individual switches and control on plate-lines of the bit-cell |
| US11610620B1 (en) | 2021-11-17 | 2023-03-21 | Kepler Computing Inc. | Pulsing scheme for a 1TNC ferroelectric memory bit-cell with plate-line parallel to bit-line to minimize read or write disturb effects |
| US11769543B1 (en) | 2021-11-17 | 2023-09-26 | Kepler Computing Inc. | Writing scheme for 1TNC ferroelectric memory bit-cell with plate-lines parallel to a bit-line and with individual switches and control on the plate-lines of the bit-cell |
| US11605413B1 (en) | 2021-11-17 | 2023-03-14 | Kepler Computing Inc. | Reading scheme for multi-element gain ferroelectric memory bit-cell with plate-lines parallel to a bit-line and with individual switches on the plate-lines of the bit-cell |
| US11790972B1 (en) | 2021-11-17 | 2023-10-17 | Kepler Computing Inc. | Writing scheme for multi-element gain ferroelectric memory bit-cell with plate-lines parallel to a bit-line and with individual switches and control on the plate-lines of the bit-cell |
| US11538514B1 (en) | 2021-11-17 | 2022-12-27 | Kepler Computing Inc. | Writing scheme for 1TnC ferroelectric memory bit-cell with plate-lines parallel to a bit-line and with individual switches on the plate-lines of the bit-cell |
| US11532344B1 (en) | 2021-11-17 | 2022-12-20 | Kepler Computing Inc. | Reading scheme for 1TNC ferroelectric memory bit-cell with plate-line parallel to bit-line and with individual switches on plate-lines of the bit-cell |
| US11521668B1 (en) | 2021-11-17 | 2022-12-06 | Kepler Computing Inc. | Pulsing scheme for a ferroelectric memory bit-cell with plate-line parallel to word-line to minimize read or write disturb effects |
| US11817140B1 (en) | 2021-11-17 | 2023-11-14 | Kepler Computing Inc. | Reading scheme for 1TNC ferroelectric memory bit-cell with plate-line parallel to bit-line and with individual switches and control on plate-lines of the bit-cell |
| US11482270B1 (en) | 2021-11-17 | 2022-10-25 | Kepler Computing Inc. | Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003308692A (ja) | 2003-10-31 |
| US20030156489A1 (en) | 2003-08-21 |
| US6901026B2 (en) | 2005-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070508 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| A521 | Written amendment |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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