KR100741331B1

KR100741331B1 - 반도체 기억 장치

Info

Publication number: KR100741331B1
Application number: KR1020010051373A
Authority: KR
Inventors: 이케다히토시
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-11-06
Filing date: 2001-08-24
Publication date: 2007-07-23
Anticipated expiration: 2021-08-24
Also published as: EP1204118A3; JP2002150768A; EP1204118A2; DE60140166D1; US6631094B2; US20020054533A1; EP1204118B1; TW525192B; KR20020035427A

Abstract

본 발명은 어드레스에 대한 타이밍 규정을 없앤 SRAM형 인터페이스의 DRAM을 제공하는 것을 목적으로 한다.

반도체 기억 장치는 외부로부터 공급되는 어드레스 신호를 래치하는 래치 회로와, 래치 회로가 저장하는 어드레스에 대하여 액세스 동작이 실행되는 메모리 셀 커패시터를 포함하는 코어 회로와, 코어 회로가 동작 중에 어드레스 신호가 변화된 것을 기억해 두고 코어 회로의 동작 종료 후에 래치 회로에 변화 후의 어드레스 신호를 래치시키는 래치 타이밍 제어 회로를 포함하는 것을 특징으로 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING SRAM INTERFACE}

도 1은 본 발명에 의한 SRAM 인터페이스를 구비한 DRAM의 구성도.

도 2는 어드레스 래치 신호 생성 회로의 실시예를 도시한 회로도.

도 3은 ATD 래치 회로의 실시예를 도시한 회로도.

도 4는 칩 인에이블 신호(/CE)를 하강시킴으로써 리드 동작을 개시한 후에 어드레스가 천이한 경우의 각 신호 파형을 도시한 도면.

도 5는 어드레스 천이에 걸리는 시간이 긴 경우의 리드 동작에 대해서 각 신호 파형을 도시한 도면.

도 6은 메모리 셀 어레이의 코어 회로의 주요 부분을 도시한 회로도.

도 7은 제어 신호와 코어 회로의 각 신호의 관계를 도시한 파형도.

〈도면의 주요부분에 대한 부호의 설명〉

11 : 어드레스용 입력 버퍼

12, 13, 14 : 커맨드용 입력 버퍼

15 : 데이터용 입출력 버퍼

16 : 데이터 제어 회로

17 : 커맨드 디코더

18 : 코어 제어 회로

19 : 어드레스 래치 회로

20 : 로우 디코더

21 : 칼럼 디코더

22 : 메모리 셀 어레이

23 : 어드레스 천이 검출 회로

24 : 칩 인에이블 천이 검출 회로

25 : 어드레스 래치 신호 생성 회로

26 : ATD 래치 회로

본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 특히 SRAM의 인터페이스를 갖는 DRAM에 관한 것이다.

휴대 전화는 인터넷과의 연결 등에 의해 취급하는 데이터량이 증대하고 있고, 대용량의 메모리를 구비하는 것이 필요로 되고 있다. 현재, 휴대 전화에는 소비전력이 적은 SRAM(Static Random Access Memory)가 사용되고 있지만, SRAM은 집적도가 낮고, 용량을 크게 하면 비용이 대폭 증가하게 된다고 하는 문제점이 있다.

그러나, DRAM(Dynamic Random Access Memory)은 저비용으로 대기억 용량을 실현하는 것에 적합할 수 있다. 따라서, SRAM으로 바꾸어 DRAM을 휴대 전화에 탑재하는 것을 생각할 수 있다. 그러나, 지금까지의 휴대 전화는 SRAM을 사용하는 형태 로 방대한 기술 축적이 되어 있기 때문에, 휴대 전화를 설계 변경하여 DRAM 사용의 형태로 전환하는 것보다는 외견상 SRAM으로서 사용할 수 있는 DRAM을 제공하는 쪽이 바람직하다. 따라서, SRAM과 동일한 인터페이스를 구비한 DRAM을 제공하는 것이 요구된다.

DRAM과 SRAM에서는 제어 체계가 많은 점에서 다르지만, 이 차이의 하나로 데이터 판독시에서 어드레스 타이밍 규정이 있다. SRAM에서는 리드 동작을 제어하는 방법으로서, 칩 인에이블 신호(/CE)를 하강시킴으로써 리드 동작을 개시하는 방법과, 이미 칩 인에이블 신호가 하강하고 있는 상태(/CE=L)에서 어드레스를 변화시켜 리드 동작을 개시하는 방법이 있다.

SRAM에는 리드시의 어드레스에 대한 타이밍 규정은 없기 때문에, 상기 어느 방법에서도, 최후에 입력한 어드레스의 데이터가 출력되게 된다. 이것에 대해서 좀더 설명하겠다. SRAM에서, 메모리 셀은 기본적으로 플립플롭이기 때문에, 액세스하여도 데이터 내용을 잃지 않는 비파괴의 데이터 판독이 가능하다. 따라서, 입력 어드레스가 어떻게 변화되더라도 메모리 셀로부터 장치 외부에 공급되는 출력 데이터는 입력 어드레스의 변화에 따라 수시로 변화되게 된다. 칩 인에이블 신호를 하강시켜 데이터를 판독한 경우라도, 이미 칩 인에이블 신호가 하강하고 있는 상태에서 어드레스를 변화시킨 경우라도, 어떤 시점에서 출력되고 있는 데이터는 그때까지의 어드레스 변화의 경위에 상관없이 최후에 입력한 어드레스에 대한 데이터이다. 이 시점에서 더욱 어드레스가 변화되면, 출력 데이터도 그것에 따라 변화된다. 이와 같이 SRAM에서는, 리드시의 어드레스를 공급하는 타이밍 규정은 없고, 임의의 타이밍으로 공급한 어드레스에 따라 수시로 출력를 얻을 수 있다.

그러나, DRAM의 메모리 셀은 액세스하면 데이터 내용을 잃게 되는 파괴 판독밖에 할 수 없다. 이 때문에 DRAM에서는 데이터 액세스 후에, 센스 앰프의 데이터를 메모리 셀로 복귀하는 재기록[리스토아] 처리가 필요하다. 이 재기록 처리가 한창일 때에는 판독 어드레스를 변화시켜 다른 메모리 셀에 액세스하는 것은 허가되지 않는다. 이 때문에, 리드 동작 개시시에 공급되는 어드레스는 내부의 래치에 저장되어 리드 동작이 한창일 때에는 래치 어드레스를 유지하여 고정한다. 따라서, DRAM에서는 SRAM과 같이 임의의 타이밍으로 어드레스를 변화시켜 수시 출력 데이터를 얻는 것은 불가능하다.

일반적으로, 비동기형 SRAM과 같은 인터페이스를 제공하는 DRAM에서는 상기 이유에 의해 어드레스에 대한 타이밍 규정을 설정할 필요가 있다. 예컨대, 칩 인에이블 신호(/CE)의 하강 또는 가장 최초의 어드레스 신호의 변화를 검출하여 어드레스를 메모리 내부에 받아들이는 구성으로 한다. 이 /CE의 하강 또는 가장 최초의 어드레스 신호의 변화에 대하여, 액세스하는 어드레스의 셋업 타임 및 홀드 타임이 규정되게 된다. 그러나 이러한 구성에서는, 어드레스의 셋업 타임이 충분하지 않은 경우나, 가장 빠른 어드레스 신호선의 변화로부터 가장 느린 어드레스 신호선의 변화까지의 어드레스 천이의 간격이 긴 경우에는, 잘못된 어드레스에 액세스하는 결과가 되어 버린다.

이상을 감안하여 본 발명은 어드레스에 대한 타이밍 규정을 없앤 SRAM형 인 터페이스의 DRAM을 제공하는 것을 목적으로 한다.

본 발명의 반도체 기억 장치는 외부로부터 공급되는 어드레스 신호를 래치하는 래치 회로와, 이 래치 회로가 저장하는 어드레스에 대하여 액세스 동작이 실행되는 메모리 셀을 포함하는 코어 회로와, 이 코어 회로가 동작 중에 이 어드레스 신호가 변화된 것을 기억해 두고 이 코어 회로의 동작 종료 후에 이 래치 회로에 변화 후의 어드레스 신호를 래치시키는 래치 타이밍 제어 회로를 포함하는 것을 특징으로 한다.

상기 래치 타이밍 제어 회로는 이 코어 회로가 동작 중에 이 어드레스 신호가 변화된 것을 기억해 두고 이 코어 회로의 동작 종료 후에 이 코어 회로에 대한 액세스 동작을 실행시키는 것을 특징으로 한다.

또한, 상기 래치 타이밍 제어 회로는 이 코어 회로가 동작중이 아닐 때에 이 어드레스 신호가 변화된 것을 검출하면 즉시 이 래치 회로에 변화 후의 어드레스 신호를 래치시키는 것을 특징으로 한다.

게다가, 상기 래치 타이밍 제어 회로는 이 코어 회로가 동작중이 아닐 때에 칩 인에이블 신호가 하강한 것을 검출하면 즉시 이 래치 회로에 어드레스 신호를 래치시키는 것을 특징으로 한다.

상기 발명에서는, DRAM의 코어 회로에 대하여, 칩 인에이블 신호를 하강시켰을 때의 어드레스에 대하여 리드 동작이 실행되지만, 그 후 어드레스 신호를 수시 변화시키면 출력 데이터는 그것에 따라 변화되게 된다. 또한, 어드레스 천이의 최초 어드레스 신호 변화에 응답하여 리드 동작이 실행되어도 어드레스 천이의 최후 어드레스 신호 변화 후에, 어드레스 천이 종료 후의 올바른 어드레스에 대한 리드 동작이 실행되게 된다.

이것은 코어 동작중인 어드레스 변화를 검출했을 때에, 즉시 래치에 저장된 내부 어드레스를 변화시키는 것이 아니라 코어 동작이 종료한 후에 내부 어드레스를 재기록하도록 제어함으로써 실현된다. 따라서, DRAM의 코어 회로를 이용하는 경우에서, 칩 인에이블 신호에 대하여 어드레스 신호의 타이밍을 규정할 필요가 없고, SRAM과 같은 인터페이스를 제공할 수 있다. 또, 코어 동작 중에 어드레스를 복수 회 천이시킨 경우에는, 최후의 어드레스에 대한 데이터가 출력되게 된다.

이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 상세히 설명한다.

도 1은 본 발명에 의한 SRAM형 인터페이스를 구비한 DRAM의 구성도이다.

도 1의 DRAM(10)은 복수의 어드레스용 입력 버퍼(11), 커맨드용 입력 버퍼(12 내지 14), 복수의 데이터용 입출력 버퍼(15), 데이터 제어 회로(16), 커맨드 디코더(17), 코어 제어 회로(18), 어드레스 래치 회로(19), 로우 디코더(20), 칼럼 디코더(21), 메모리 셀 어레이(코어 회로: 22), 어드레스 천이 검출 회로(23), 칩 인에이블 천이 검출 회로(24), 어드레스 래치 신호 생성 회로(25) 및 ATD 래치 회로(26)를 포함한다.

커맨드용 입력 버퍼(12 내지 14)는 칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE) 및 출력 인에이블 신호(/OE)의 각 제어 신호를 각각 외부로부터 수취하여 대응하는 제어 신호(cex, wex, oex)를 각각 데이터 제어 회로(16) 및 커맨드 디 코더(17)에 공급한다. 또한, 제어 신호(cex)는 칩 인에이블 천이 검출 회로(24)에도 공급된다.

커맨드 디코더(17)는 어드레스 래치 신호 생성 회로(25)로부터의 타이밍 신호(ealz)가 지정하는 타이밍으로 제어 신호에 의해 표시되는 커맨드를 디코드한다. 디코드 결과인 리드 커맨드 신호(rdpz) 또는 라이트 커맨드 신호(wdpz)는 코어 제어 회로(18)에 공급된다.

코어 제어 회로(18)는 각 제어 신호에 따라 로우 디코더(20), 칼럼 디코더(21) 및 메모리 셀 어레이(22)를 제어하여 데이터 판독 동작 또는 데이터 기록 동작을 실행한다.

복수의 어드레스용 입력 버퍼(11)는 외부로부터 대응하는 어드레스 신호{A##(A01, A02, A03, …)}를 수취하여 어드레스 천이 검출 회로(23) 및 어드레스 래치 회로(19)에 어드레스 신호를 공급한다. 어드레스 래치 회로(19)는 어드레스 래치 신호 생성 회로(25)로부터의 타이밍 신호(ealz)가 지정하는 타이밍으로 어드레스 신호를 래치하고, 래치한 어드레스 신호를 로우 디코더(20) 및 칼럼 디코더(21)에 공급한다.

로우 디코더(20)는 로우 어드레스를 디코드하여 디코드 로우 어드레스가 지정하는 워드의 워드선을 메모리 셀 어레이(22)에서 활성화한다. 메모리 셀 어레이(22)에서는, 활성화 워드선에 접속된 메모리 셀 데이터를, 비트선을 통해 센스 앰프에 공급한다. 여기서 메모리 셀 어레이(22)는 메모리 셀 커패시터에 전하를 축적하는 DRAM 타입의 코어 회로이다. 칼럼 디코더(21)는 칼럼 어드레스를 디코드하여 디코드 칼럼 어드레스가 지정하는 칼럼의 칼럼 선택선을 메모리 셀 어레이(22)에서 활성화한다. 이 칼럼 선택선에 접속된 센스 앰프의 데이터는 메모리 셀 어레이(22)로부터 데이터 제어 회로(16)에 공급된다.

데이터 제어 회로(16)는 커맨드용 입력 버퍼(12 내지 14)를 통해 외부로부터 공급되는 제어 신호에 기초하여 동작하고, 메모리 셀 어레이(22)로부터 판독된 데이터를 데이터용 입출력 버퍼(15)에 공급한다. 데이터용 입출력 버퍼(15)는 판독된 데이터를 DRAM(10) 외부에 공급하는 동시에 기록되는 데이터를 외부로부터 수취한다. 기록 데이터는 데이터 제어 회로(16), 센스 앰프, 비트선 등을 통해 메모리 셀 어레이(22)의 선택된 워드의 메모리 셀에 기록된다.

비동기형 SRAM 인터페이스를 제공하기 위해서 도 1의 DRAM(10)은 어드레스 천이 검출 회로(23), 칩 인에이블 천이 검출 회로(24), 어드레스 래치 신호 생성 회로(25) 및 ATD 래치 회로(26)를 구비한다. 여기서 어드레스 래치 신호 생성 회로(25) 및 ATD 래치 회로(26)가 어드레스 래치 회로(19)의 래치 타이밍을 제어하는 래치 타이밍 제어 회로를 구성한다.

어드레스 천이 검출 회로(23)는 복수의 어드레스용 입력 버퍼(11)로부터 공급되는 각 어드레스 비트에 대응하여 복수 개 설치된다. 각 어드레스 천이 검출 회로(23)는 대응하는 어드레스용 입력 버퍼(11)로부터 어드레스 신호를 수취하여 어드레스 신호의 상승 또는 하강의 변화에 응답하여 펄스 신호를 출력한다. 이 펄스 신호{atd##z(atd00z, atd01z, atd02z…)}는 어드레스 래치 신호 생성 회로(25)에 공급된다.

칩 인에이블 천이 검출 회로(24)는 커맨드용 입력 버퍼(12)로부터 제어 신호(cex)를 수취하고, 이 제어 신호의 하강 변화에 응답하여 펄스 신호를 출력한다. 이 펄스 신호(cefez)는 어드레스 래치 신호 생성 회로(25)에 공급된다.

어드레스 래치 신호 생성 회로(25)는 각 펄스 신호(atd##z) 및 펄스 신호(cefez)의 OR을 취하여 타이밍 신호(ealz)를 출력한다. 이 타이밍 신호(ealz)는 어드레스 래치 회로(19)와 커맨드 디코더(17)에 공급되어 어드레스 래치 타이밍 및 커맨드 디코드 타이밍을 규정한다. 어드레스 래치 회로(19)는 타이밍 신호(ealz)가 공급되었을 때에, 어드레스용 입력 버퍼(11)로부터의 어드레스 신호(a##z)를 래치한다. 또한, 커맨드 디코더(17)는 타이밍 신호(ealz)가 공급되었을 때에 리드 동작 지정(/CE=L, /OE=L, /WE=H)으로 되어 있으면, 리드 커맨드 신호(rdpz)를 출력하여 리드 동작을 개시한다.

메모리 셀 어레이(22)의 메모리 코어 회로가 동작 중에 내부 어드레스가 변화되면 데이터를 파괴해 버리기 때문에, 어드레스 래치 신호 생성 회로(25)는 타이밍 신호(ealz)를 한번 출력하면, 메모리 셀 어레이(22)의 코어 회로의 동작이 종료될 때까지는 다음 타이밍 신호(ealz)를 출력하지 않는다. 즉, 예컨대 코어 회로의 동작 중에 외부로부터 입력되는 어드레스(A##)가 변화되어 어드레스 천이 검출 회로(23)가 펄스 신호(atd##z)를 공급했다고 해도 어드레스 래치 신호 생성 회로(25)는 타이밍 신호(ealz)를 즉시 출력하지는 않는다.

코어 동작 중에 어드레스 변화가 있었던 것은 ATD 래치 회로(26)가 기억해 둔다. 그리고, 메모리 셀 어레이(22)의 코어 회로 동작이 종료되었을 때에, ATD 래 치 회로(26)는 코어 동작 중에 어드레스 변화가 있었던 취지를 어드레스 래치 신호 생성 회로(25)에 통지한다. 어드레스 래치 신호 생성 회로(25)는 이 통지를 받아 이 어드레스 변화에 응답한 타이밍 신호(ealz)를 출력한다. 이것에 의해서, 어드레스 래치 회로(19)는 현재의 어드레스 신호를 래치하고, 또한, 커맨드 디코더(17)가 리드 커맨드 신호(rdpz)를 출력하여 변화 후의 어드레스에 대응한 리드 동작을 개시한다.

코어 동작에 기초한 상기 제어는 코어 제어 회로(18)가 출력하는 제어 신호(rasz)에 의해 행해진다. 이 제어 신호(rasz)는 메모리 셀 어레이(22)의 코어 회로가 동작하고 있는 동안은 HIGH인 신호로서, 코어 제어 회로(18)로부터 ATD 래치 회로(26)에 공급된다. ATD 래치 회로(26)는 어드레스 래치 신호 생성 회로(25)가 어드레스 변화를 검출하면 생성하는 어드레스 변화 검출 신호(atdaz)를 수취하고, 이 신호에 의해 내부 플립플롭 회로를 세트함으로써 어드레스 변화가 있었던 취지를 기억한다. 코어 회로의 동작이 종료하여 제어 신호(rasz)가 LOW가 되면, ATD 래치 회로(26)는 내부 플립플롭 회로를 리셋하는 동시에 어드레스 변화 통지 신호(atdlz)를 어드레스 래치 신호 생성 회로(25)에 공급한다. 어드레스 변화 통지 신호(atdlz)에 따라 어드레스 래치 신호 생성 회로(25)는 타이밍 신호(ealz)를 출력한다.

도 2는 어드레스 래치 신호 생성 회로(25)의 실시예를 도시한 회로도이다.

도 2의 어드레스 래치 신호 생성 회로(25)는 NOR 회로(31 내지 33), 플립플롭(34), 인버터(35 내지 37) 및 지연 회로(38)를 포함한다.

NOR 회로(32) 및 인버터(37)는 어드레스 천이 검출 회로(23)로부터 어드레스 천이를 나타내는 펄스 신호(atd##z)를 수취하고, 이들 펄스 신호의 OR을 취함으로써 어드레스 변화 검출 신호(atdaz)를 생성한다. 어드레스 변화 검출 신호(atdaz)는 ATD 래치 회로(26)에 공급된다.

우선, 코어 회로가 비동작 상태이고 제어 신호(rasz)가 LOW인 경우를 생각한다.

NOR 회로(31)는 칩 인에이블 천이 검출 회로(24)로부터의 칩 인에이블의 하강에 대응하는 펄스 신호(cefez)와, 상기 어드레스 변화 검출 신호(atdaz)를 수취한다. 제어 신호(rasz)가 LOW이기 때문에 NOR 회로(33)는 인버터로서 동작하고, 펄스 신호(cefez)와 어드레스 변화 검출 신호(atdaz)의 OR이 플립플롭(34)의 세트 입력에 공급된다. 따라서 어드레스 천이가 있었던 경우 또는 칩 인에이블된 경우에, 플립플롭(34)이 세트되고, 타이밍 신호(ealz)가 HIGH가 된다. 타이밍 신호(ealz)가 HIGH가 되면, 소정의 지연 시간 후에 지연 회로(38)의 출력이 HIGH가 되며, 플립플롭(34)이 리셋된다. 따라서, 타이밍 신호(ealz)는 소정의 시간 간격만큼 HIGH가 되는 펄스 신호로서 출력된다.

코어 회로가 동작 상태이고 제어 신호(rasz)가 HIGH인 경우에는, NOR 회로(33)의 출력은 LOW로 고정되며, 플립플롭(34)이 세트되는 일은 없다. 따라서, 타이밍 신호(ealz)는 출력되지 않는다. 이것에 의해, 코어 회로가 동작 중에 어드레스 천이가 있었을 때에, 어드레스 래치 회로(19)의 내용이 재기록되어 메모리 셀 어레이(22)의 데이터가 파괴되는 것을 막을 수 있다.

도 3은 ATD 래치 회로(26)의 실시예를 도시한 회로도이다.

도 3의 ATD 래치 회로(26)는 인버터(41 내지 43), NOR 회로(44), NAND 회로(45), 플립플롭(46) 및 지연 회로(47)를 포함한다.

인버터(41 및 42)와 NOR 회로(44)로 AND 회로를 구성한다. 따라서, 플립플롭(46)의 세트 입력에는 제어 신호(rasz)와 어드레스 변화 검출 신호(atdaz)의 AND 논리가 입력된다. 즉, 코어 회로가 동작 중에 어드레스 천이가 발생한 경우에만, 플립플롭(46)은 세트된다. 이 때 인버터(41)의 출력은 LOW이기 때문에, NAND 회로(45)의 출력은 HIGH로 고정되고, 어드레스 변화 통지 신호(atdlz)는 출력되지 않는다.

ATD 래치 회로(26)는 이와 같이 내부 플립플롭 회로(46)를 세트함으로써 어드레스 변화가 있었던 취지를 기억한다. 코어 회로의 동작이 종료되어 제어 신호(rasz)가 LOW가 되면, NAND 회로(45)의 출력은 LOW가 되고, 어드레스 변화 통지 신호(atdlz)가 HIGH가 된다. 어드레스 변화 통지 신호(atdlz)가 HIGH가 되면, 소정 지연 시간 후에 지연 회로(47)의 출력이 HIGH가 되고, 플립플롭(46)이 리셋된다. 따라서, 어드레스 변화 통지 신호(atdlz)는 소정의 시간 간격만큼 HIGH가 되는 펄스 신호로서 출력된다.

전술한 바와 같이, 이 어드레스 변화 통지 신호(atdlz)는 어드레스 래치 신호 생성 회로(25)에 공급되고, 이것에 따라 어드레스 래치 신호 생성 회로(25)가 타이밍 신호(ealz)를 출력한다.

도 4는 칩 인에이블 신호(/CE)를 하강시킴으로써 리드 동작을 개시한 후에 어드레스가 천이한 경우의 각 신호 파형을 도시한 도면이다.

도 4의 (a)는 칩 인에이블 신호(/CE)를 나타내고, (b)는 칩 인에이블 신호(/CE)에 대응하는 커맨드용 입력 버퍼(12)의 출력 신호(cex), (c)는 칩 인에이블 천이 검출 회로(24)의 출력 펄스 신호(cefez), (d)는 어드레스 신호를 대표하여 A00을 나타낸다. 또한, (e)는 어드레스 신호(A00)에 대한 어드레스용 입력 버퍼(11)의 출력 어드레스 신호(a00z), (f)는 어드레스 신호(A00)에 대한 어드레스 천이 검출 회로(23)의 출력 펄스 신호(atd00z), (g)는 어드레스 래치 신호 생성 회로(25)가 생성하는 어드레스 변화 검출 신호(atdaz), (h)는 어드레스 래치 신호 생성 회로(25)가 생성하는 타이밍 신호(ealz)를 나타낸다. 또한, 추가로, (i)는 어드레스 신호(a00z)에 대한 어드레스 래치 회로(19)의 출력인 내부 어드레스 신호(ia00z), (j)는 커맨드 디코더(17)가 생성하는 리드 커맨드 신호(rdpz), (k)는 코어 제어 회로(18)가 생성하는 코어 회로의 동작 기간을 나타내는 제어 신호(rasz), (l)은 ATD 래치 회로(26)가 생성하는 어드레스 변화 통지 신호(atdlz)를 나타낸다.

도 4에 도시된 바와 같이, 우선, 칩 인에이블 신호(/CE)가 하강하면, 칩 인에이블 천이를 나타내는 펄스 신호(cefez)가 생성된다. 이 펄스 신호(cefez)에 응답하여 타이밍 신호(ealz)가 어드레스 래치 신호 생성 회로(25)로부터 출력된다.

도 4의 예에서는, 외부로부터 공급하는 어드레스 신호(A00)는 칩 인에이블 신호(/CE)가 하강하고 나서 시간 T0 후에 입력된다(시간 T0 후에 천이함). 도 4에 도시된 바와 같이, 어드레스 신호(A00)가 변화되는 타이밍은 타이밍 신호(ealz)가 어드레스 래치 신호 생성 회로(25)로부터 출력되는 타이밍보다 후이다. 따라서, 타이밍 신호(ealz)에 따라 변화전의 LOW인 어드레스 신호(a00z)가 래치되고, 내부 어드레스 신호(ia00z)가 LOW가 된다. 또한, 타이밍 신호(ealz)에 따라 리드 커맨드 신호(rdpz)가 생성되고, 리드 동작이 개시된다. 이 리드 동작은 어드레스 천이가 행해지기 전의 어드레스에 대하여 실행되게 된다. 또한, 이 때, 코어 회로가 동작중이 되기 때문에, 제어 신호(rasz)가 HIGH가 된다.

코어 회로가 동작중이고 제어 신호(rasz)가 HIGH인 기간중에 상기 어드레스 신호(A00)의 천이가 일어난다. 이 어드레스 변화에 의해 어드레스 변화 검출 신호(atdaz)가 생성되지만, 코어 회로가 동작중이고 제어 신호(rasz)가 HIGH이기 때문에, 타이밍 신호(ealz)는 생성되지 않는다.

코어 회로가 동작이 종료되어 제어 신호(rasz)가 LOW가 되면 , 어드레스 변화 검출 신호(atdaz)를 기억하고 있었던 ATD 래치 회로(26)가 어드레스 변화 통지 신호(atdlz)를 생성한다. 이 어드레스 변화 통지 신호(atdlz)에 응답하여 어드레스 래치 신호 생성 회로(25)가 타이밍 신호(ealz)를 생성한다.

이 2번째 타이밍 신호(ealz)에 응답하여 어드레스 래치 회로(19)가 천이 후의 어드레스 신호(a00z)를 래치하고, 내부 어드레스(ia00z)는 천이 후의 어드레스를 반영하게 된다. 또한, 타이밍 신호(ealz)에 따라 리드 커맨드 신호(rdpz)가 생성되고, 리드 동작이 개시된다. 이 리드 동작은 어드레스 천이 후의 어드레스에 대하여 실행되게 된다.

이와 같이 하여 본 발명에서는, DRAM의 코어 회로에 대하여, 칩 인에이블 신호를 하강시켰을 때의 어드레스에 대하여 리드 동작이 실행되지만, 그 후 어드레스 신호를 수시 변화시키면 출력 데이터는 그것에 따라 변화되게 된다. 이것은 코어 동작중인 어드레스 변화를 검출했을 때에, 즉시 내부 어드레스를 변화시키는 것이 아니라, 코어 동작이 종료된 후에 내부 어드레스를 재기록하도록 제어함으로써 실현된다. 따라서, DRAM의 코어 회로를 이용하는 경우에서, 칩 인에이블 신호에 대하여 어드레스 신호의 타이밍을 규정할 필요가 없고, SRAM과 같은 인터페이스를 제공할 수 있다. 또, 코어 동작 중에 어드레스를 복수 회 천이시킨 경우에는, 최후의 어드레스에 대한 데이터가 출력되게 된다.

도 5는 어드레스 천이에 걸리는 시간이 긴 경우의 리드 동작에 대해서 각 신호 파형을 도시한 도면이다.

도 5의 (a)는 어드레스 신호(A00)를 나타내고, (b)는 어드레스 신호(A00)에 대한 어드레스용 입력 버퍼(11)의 출력 어드레스 신호(a00z), (c)는 어드레스 신호(A00)에 대한 어드레스 천이 검출 회로(23)의 출력 펄스 신호(atd00z)를 나타낸다. 또한, 도 5의 (d)는 어드레스 신호(A00)를 나타내고, (e)는 어드레스 신호(A01)에 대한 어드레스용 입력 버퍼(11)의 출력 어드레스 신호(a01z), (f)는 어드레스 신호(A01)에 대한 어드레스 천이 검출 회로(23)의 출력 펄스 신호(atd01z)를 나타낸다. (g)는 어드레스 래치 신호 생성 회로(25)가 생성하는 어드레스 변화 검출 신호(atdaz), (h)는 어드레스 래치 신호 생성 회로(25)가 생성하는 타이밍 신호(ealz)를 나타낸다. 또한, 추가로, (i)는 어드레스 신호(a00z)에 대한 어드레스 래치 회로(19)의 출력인 내부 어드레스 신호(ia00z), (j)는 어드레스 신호(a01z)에 대한 어드레스 래치 회로(19)의 출력인 내부 어드레스 신호(ia01z), (k)는 커맨드 디코더(17)가 생성하는 리드 커맨드 신호(rdpz), (l)은 코어 제어 회로(18)가 생성하는 코어 회로의 동작 기간을 나타내는 제어 신호(rasz), (m)은 ATD 래치 회로(26)가 생성하는 어드레스 변화 통지 신호(atdlz)를 나타낸다.

도 5에 도시된 바와 같이, 외부 어드레스 신호(A00)가 변화되고 나서 T1 시간 후에 외부 어드레스 신호(A01)가 변화된다. 여기서, 외부 어드레스 신호(A00)는 전어드레스 신호중에서 가장 빠르게 변화되는 신호이고, 외부 어드레스 신호(A01)는 가장 느리게 변화되는 신호인 것으로 한다. 즉, 어드레스 천이는 시간 T1에 걸쳐 종료되게 된다.

외부 어드레스 신호(A00)의 변화에 따라 어드레스 천이 검출 회로(23)의 출력으로서 펄스 신호(atd00z)가 생성된다. 또한, 이 펄스 신호에 응답하여 어드레스 래치 신호 생성 회로(25)가 어드레스 변화 검출 신호(atdaz) 및 타이밍 신호(ealz)를 생성한다.

타이밍 신호(ealz)에 따라 LOW인 어드레스 신호(a00z 및 a01z)가 래치되고, 내부 어드레스 신호(ia00z 및 ia01z)가 LOW가 된다. 또한, 타이밍 신호(ealz)에 따라 리드 커맨드 신호(rdpz)가 생성되고, 리드 동작이 개시된다. 이 리드 동작은 외부 어드레스 신호(A00)가 변화된 직후의 어드레스, 즉, 천이가 종료되지 않은 상태의 잘못된 어드레스에 대하여 실행되게 된다. 또한, 이 때, 코어 회로가 동작중이 되기 때문에, 제어 신호(rasz)가 HIGH가 된다.

코어 회로가 동작중이고 제어 신호(rasz)가 HIGH인 기간중에 외부 어드레스 신호(A01)의 천이가 일어난다. 이 어드레스 변화에 의해 어드레스 변화 검출 신호(atdaz)가 생성되지만, 코어 회로가 동작중이고 제어 신호(rasz)가 HIGH이기 때문에, 타이밍 신호(ealz)는 생성되지 않는다.

코어 회로의 동작이 종료되어 제어 신호(rasz)가 LOW가 되면, 어드레스 변화 검출 신호(atdaz)를 기억하고 있었던 ATD 래치 회로(26)가 어드레스 변화 통지 신호(atdlz)를 생성한다. 이 어드레스 변화 통지 신호(atdlz)에 응답하여 어드레스 래치 신호 생성 회로(25)가 타이밍 신호(ealz)를 생성한다.

이 2번째 타이밍 신호(ealz)에 응답하여 어드레스 래치 회로(19)가 천이 종료 후의 어드레스 신호(a00z 및 a01z)를 래치하고, 내부 어드레스(ia00z 및 ia01z)는 천이 종료 후의 어드레스를 반영하게 된다. 또한, 타이밍 신호(ealz)에 따라 리드 커맨드 신호(rdpz)가 생성되고, 리드 동작이 개시된다. 이 리드 동작은 어드레스 천이 종료 후의 올바른 어드레스에 대하여 실행되게 된다.

이와 같이 하여 본 발명에서는, DRAM의 코어 회로에 대하여, 어드레스 천이의 최초 어드레스 신호 변화에 응답하여 리드 동작이 실행되게 되지만, 어드레스 천이의 최후 어드레스 신호 변화 후에, 어드레스 천이 종료 후의 올바른 어드레스에 대한 리드 동작이 실행되게 된다. 이것은 코어 동작중인 어드레스 변화를 검출했을 때에, 즉시 내부 어드레스를 변화시키는 것이 아니라, 코어 동작이 종료된 후에 내부 어드레스를 재기록하도록 제어함으로써 실현된다. 따라서, DRAM의 코어 회로를 이용하는 경우에서, 어드레스 신호의 천이 시간에 대하여 특별히 타이밍 규정을 마련할 필요가 없고, SRAM과 같은 인터페이스를 제공할 수 있다.

도 6은 메모리 셀 어레이(22)의 코어 회로의 주요 부분을 도시한 회로도이다.

도 6에 도시된 바와 같이, 트랜지스터(51, 52)를 통해 메모리 셀 커패시터(53 및 54)가 비트선(BL 및 /BL)에 각각 접속된다. 워드선(WL0 및 WL1)이 각각 트랜지스터(51 및 52)의 게이트에 접속되어 있고, 워드선이 선택 활성화되면 메모리 셀의 데이터가 비트선(BL 및 /BL)에 판독된다.

비트선(BL 및 /BL)에 판독된 데이터는 센스 앰프(55)에 의해 증폭된다. 센스 앰프(55)의 동작은 센스 앰프 활성화 신호(LE)에 의해 제어되고, 이 신호가 HIGH가 되면 센스 앰프가 구동된다.

도 7은 제어 신호(rasz)와 코어 회로의 각 신호의 관계를 도시한 파형도이다.

도 7의 (a)에 도시된 바와 같이, 우선, 워드선(WL1)이 HIGH가 된다. 이것에 의해, 도 6의 트랜지스터(52)가 도통 상태가 된다. 메모리 셀이 비트선에 전기적으로 접속됨으로써 메모리 셀의 전하가 비트선에 공급되고, 도 6에 도시되는 메모리 셀(54)과 트랜지스터(52) 사이의 노드의 전위(ST)는 도 7의 (a)에 도시된 바와 같이 하강한다. 이것에 대응하여, 비트선(BL)의 전위가 상승한다. 이 타이밍에 센스 앰프 활성화 신호(LE)가 HIGH가 되고, 센스 앰프(55)가 구동 개시된다. 센스 앰프(55)에 의해 비트선(BL 및 /BL) 사이의 전위차가 증대하도록 전위가 증폭된다. 충분히 비트선(BL 및 /BL) 사이의 전위차가 벌어진 상태에서 데이터가 판독되고, 이와 함께 상기 노드의 전위(ST)가 회복되어 데이터의 리스토아가 종료된다. 워드 선(WL1) 및 센스 앰프 활성화 신호(LE)가 LOW로 되돌아가면, 그 후 비트선을 동일한 중간 전위로 차지하는 프리차지 동작 및 이퀄라이즈 동작이 실행되며, 비트선(BL 및 /BL)이 같은 전위가 된다.

도 7의 (b)에는 제어 신호(rasz)의 신호 파형이 도 7의 (a)의 각 신호 파형과 관련지어 도시된다. 제어 신호(rasz)는 전술한 바와 같이 코어 회로의 동작 기간을 나타내는 신호로서, 도 7의 (b)에 도시된 바와 같이, 워드선의 선택 동작 즉 디코드 동작 등에 걸리는 시간만큼 워드선(WL)의 활성화보다 전에 HIGH가 되고, 비트선(BL 및 /BL)의 프리차지 동작이 종료된 후에 LOW가 된다. 즉, 제어 신호(rasz)가 HIGH가 된 시점에서 코어 회로의 동작이 개시되어 워드선 선택 동작 즉 워드선의 디코드 및 활성화가 행해지고, 메모리 셀의 데이터가 비트선에 판독되며, 센스 앰프가 활성화되고, 데이터 판독 및 데이터 리스토아가 종료된 후, 비트선이 프리차지된다. 이 비트선이 같은 전위로 프리차지되어 프리차지 동작이 종료되면, 코어 회로의 동작이 종료되었다고 하여 제어 신호(rasz)가 LOW가 된다.

예컨대, 어드레스 래치 신호 생성 회로(25) 및 ATD 래치 회로(26)에 코어 회로 동작 기간을 통지한다고 하는 목적만을 고려하면, 어드레스 래치 신호 생성 회로(25) 및 ATD 래치 회로(26)가 응답하고 나서 어드레스 래치 회로(19)가 어드레스를 래치하기까지의 시간을 고려하여 제어 신호(rasz)가 LOW로 되돌아가는 타이밍을 약간 빠르게 하는 것도 가능하다. 즉, 만일 비트선이 완전히 프리차지되어 있지 않은 상태에서 제어 신호(rasz)가 LOW로 되돌아가더라도, 어드레스 래치 신호 생성 회로(25) 및 ATD 래치 회로(26)가 응답하고 나서 어드레스 래치 회로(19)가 어드레 스를 래치할 때까지 약간의 시간 지연이 존재하기 때문에, 실제로 어드레스 래치 회로(19)가 어드레스를 래치할 때까지는, 비트선의 프리차지 동작은 종료되게 된다. 이와 같이 제어 신호(rasz)의 타이밍은 기본적으로는 코어 회로의 실제 동작 기간과 일치하지만, 상세한 타이밍을 취하는 방법은 설계시의 선택 사항이며, HIGH인 기간은 그것에 따라 적절하게 조정하는 것이 가능하다.

이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 특허청구범위에 기재한 범위내에서 여러 가지 변형이 가능하다.

본 발명에서는, DRAM의 코어 회로에 대하여, 칩 인에이블 신호를 하강시켰을 때의 어드레스에 대하여 리드 동작이 실행되지만, 그 후 어드레스 신호를 수시 변화시키면 출력 데이터는 이것에 따라 변화되게 된다. 또한, 어드레스 천이의 최초 어드레스 신호 변화에 응답하여 리드 동작이 실행되어도, 어드레스 천이의 최후 어드레스 신호 변화 후에, 어드레스 천이 종료 후의 올바른 어드레스에 대한 리드 동작이 실행되게 된다.

이것은 코어 동작중인 어드레스 변화를 검출했을 때에, 즉시 래치에 저장된 내부 어드레스를 변화시키는 것이 아니라, 코어 동작이 종료된 후에 내부 어드레스를 재기록하도록 제어함으로써 실현된다. 따라서, DRAM의 코어 회로를 이용하는 경우에서, 칩 인에이블 신호에 대하여 어드레스 신호의 타이밍을 규정할 필요가 없고, SRAM과 같은 인터페이스를 제공할 수 있다. 이에 따라, 저가격으로 대용량이면서 종래의 SRAM을 대신하여 사용할 수 있는 반도체 기억 장치를 제공하는 것이 가능해진다.

Claims

외부로부터 공급되는 어드레스 신호를 래치하는 래치 회로와,

상기 래치 회로가 저장하는 어드레스에 대하여 액세스 동작이 실행되는 메모리 셀을 포함하는 코어 회로와,

상기 코어 회로가 동작 중에 이 어드레스 신호가 변화한 것을 기억해 두고, 상기 코어 회로의 동작 종료 후에 코어 동작 중에 어드레스 변화가 있었던 취지를 통지하는 신호에 응답하여, 상기 래치 회로에 변화된 어드레스 신호를 래치시키는 래치 타이밍 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 래치 타이밍 제어 회로는 상기 코어 회로가 동작 중에 상기 어드레스 신호가 변화된 것을 기억해 두고, 상기 코어 회로의 동작 종료 후에 상기 코어 회로에 대한 액세스 동작을 실행시키는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 래치 타이밍 제어 회로는 상기 코어 회로가 동작중이 아닐 때에 상기 어드레스 신호가 변화된 것을 검출하면 바로 상기 래치 회로에 변화 후의 어드레스 신호를 래치시키는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 래치 타이밍 제어 회로는 상기 코어 회로가 동작 중이 아닐 때에 칩 인에이블 신호가 하강한 것을 검출하면 바로 상기 래치 회로에 어드레스 신호를 래치시키는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 코어 회로의 동작을 제어하는 동시에 상기 코어 회로가 동작하고 있는 기간을 나타내는 제어 신호를 생성하는 코어 제어 회로를 더 포함하고, 상기 래치 타이밍 제어 회로는 상기 제어 신호에 기초하여 상기 코어 회로가 동작중인지 여부를 판단하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 제어 신호는 상기 코어 회로의 워드선의 선택 동작 개시로부터 비트선의 프리차지 동작 종료까지를 상기 코어 회로의 동작 시간으로서 나타내는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 래치 타이밍 제어 회로는 상기 래치 회로에 어드레스 신호를 래치하도록 지시하는 타이밍 신호를 공급하는 어드레스 래치 신호 생성 회로와,

상기 코어 회로가 동작 중에 상기 어드레스 신호가 변화된 것을 기억해 두고 상기 코어 회로의 동작 종료 후에 상기 어드레스 래치 신호 생성 회로에 상기 타이밍 신호를 생성하도록 지시하는 어드레스 변화 통지 신호를 공급하는 어드레스 변화 래치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서, 상기 어드레스 래치 신호 생성 회로는 상기 코어 회로가 동작중이 아닐 때에 어드레스 신호가 변화된 것 또는 칩 인에이블 신호가 하강한 것을 검출하면 바로 상기 타이밍 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
메모리 셀을 포함하는 코어 회로와,

상기 코어 회로가 동작 중에 외부로부터 입력되는 어드레스 신호가 변화된 것을 기억해 두고 상기 코어 회로의 동작 종료 후에 코어 동작 중에 어드레스 변화가 있었던 취지를 통지하는 신호에 응답하여, 변화 후의 어드레스 신호에 기초하여 상기 코어 회로에 대한 액세스 동작을 실행시키는 타이밍 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서, 상기 타이밍 제어 회로는 상기 코어 회로가 동작중이 아닐 때에 외부로부터 입력되는 어드레스 신호가 변화된 것 또는 칩 인에이블 신호가 하강한 것을 검출하면 바로 최신의 어드레스 신호에 기초하여 상기 코어 회로에 대한 액세스 동작을 실행시키는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀은 DRAM 메모리 셀이며, SRAM형 인터페이스를 구비한 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서, 상기 메모리 셀은 DRAM 메모리 셀이며, SRAM형 인터페이스를 구비한 것을 특징으로 하는 반도체 기억 장치.