JP2005108327A - 半導体集積回路装置及びそのアクセス方法 - Google Patents

Abstract

【課題】アドレスの入力制限をなくしつつ消費電力の削減が図れる半導体集積回路装置及びそのアクセス方法を提供することを目的とする。
【解決手段】メモリセルアレイ１９のアドレスを指示するアドレス信号ＡＤｘ，ＡＤｙが入力されるアドレスバッファ１，２と、そのデータをラッチするラッチ回路３〜６と、アドレスの遷移を検知するアドレス遷移検知回路７，８とを備え、メモリセルアレイのアクセス動作中は前記動作開始時点のアドレスをラッチ回路にラッチしておき、メモリセルアレイの動作終了後に、その時点でアドレスバッファに入力されているアドレスをラッチ回路に取り込み、ラッチデータと異なったデータであればアドレス遷移検知回路の検知結果に基づいて所定の期間のメモリセルアレイのサイクル動作を制御する制御信号ＣＹＣＬＥを発生することを特徴とする。
【選択図】 図１

Description

本発明は、半導体記憶装置等の半導体集積回路装置及びそのアクセス方法に関し、特にメモリコア部にＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）あるいは強誘電体メモリを用いた非同期仕様の半導体記憶装置及びそのアクセス方法に関する。

既存のＳＲＡＭと使用上の互換性を保ちつつ集積度を高めるために、メモリコア部にＤＲＡＭあるいは強誘電体メモリを用いた擬似ＳＲＡＭが製品化されている。近年は、携帯電話向けに擬似ＳＲＡＭの需要が高まっており、外部入力信号に対して非同期でも動作する非同期型擬似ＳＲＡＭへの要求が強くなっている。

非同期型の擬似ＳＲＡＭを実現するためには、図１２（ａ），（ｂ）のタイミングチャートに示すような動作が必要になる。図１２において（ａ）図は読み出し（Read）動作、（ｂ）図は書き込み（Write）動作を示している。

図１２（ａ），（ｂ）に示すような読み出し及び書き込み動作を実現するためには、アドレスの遷移を検知する複数のＡＴＤを設け、これらＡＴＤによりアドレスの遷移を検知し、検知結果の論理積信号ＡＴＤＳＵＭに基づいて、内部回路を制御する内部チップイネーブル信号（内部回路制御信号）ＩＮＣＥを生成する。そして、この内部チップイネーブル信号ＩＮＣＥから時系列的にワード線ＷＬやプレート線ＰＬを駆動する信号を生成し、内部回路の動作を制御するという図１３に示すような構成が考えられる。

すなわち、図１３に示す如く、ＡＴＤ回路（アドレス遷移検知回路）１００には、ロウアドレスバッファ回路１０１から出力されるロウアドレス信号ＡＤｘとカラムアドレスバッファ回路１０２から出力されるカラムアドレス信号ＡＤｙとが供給され、ロウアドレスとカラムアドレスの遷移が検知される。このＡＴＤ回路１００による検知結果の論理積信号ＡＴＤＳＵＭに基づいて、内部ＣＥ制御回路１０３で内部回路を制御するための内部チップイネーブル信号ＩＮＣＥが生成される。この内部ＣＥ制御回路１０３には、外部チップイネーブル信号／ＣＥが供給されており、上記ロウアドレスバッファ１０１とカラムアドレスバッファ１０２の動作が制御される。そして、上記内部ＣＥ制御回路１０３で生成された内部チップイネーブル信号ＩＮＣＥがロウ系回路１０４及びカラム系回路１０５に供給され、時系列的にメモリセルアレイ１０６中のワード線ＷＬやプレート線ＰＬを駆動する信号を生成してデータの読み出しや書き込み（Ｄｏｕｔ，Ｄｉｎ）の動作が制御される。

ところで、強誘電体メモリやＤＲＡＭは、破壊読み出しのメモリであるため、データアクセスの後に、センスアンプのデータをメモリセルに戻して再書き込みする動作が必要である。特に、強誘電体メモリの場合は（後で詳しく述べるが）“１”と“０”のデータを別々に再書き込みする必要がある。

従って、動作サイクル中にはアドレスを変化させることはできず、ＴＲＣminの規定を守ってアドレスを入力しなければならない。また、内部データの破壊や誤動作を防ぐために、この規定外に入力されたアドレスは無視される構成となっている。

これに対して、ＳＲＡＭは非破壊読み出しのメモリであるため、読み出し時のアドレスを入力するタイミングに関する規定はなく、任意のタイミングで入力したアドレスに応じて出力が得られる。

このため、従来の破壊読み出しのメモリでは、この点でＳＲＡＭと完全には動作互換性をもたせることができなかった。

この問題を解決するために、例えば特許文献１には、アドレスの変化が短時間の間隔で続き、最初のアドレス変化による内部動作が完了するまでに次のアドレス変化が起こった際、２回目以降のアドレス変化の情報を内部に一時記憶しておき、最初のアドレス変化による内部動作が完了してから２回目以降のアドレス変化に対応する内部動作を開始できるようにした半導体記憶装置が開示されている。

また、特許文献２には、コア回路が動作中にアドレス信号が変化したことを記憶しておき、コア回路の動作終了後にラッチ回路に変化後のアドレス信号をラッチさせるラッチタイミング制御回路を備えた半導体記憶装置が開示されている。

しかしながら、上記特許文献１又は２のいずれの構成でも、サイクル動作中のアドレスの変化を検知するためにアドレスバッファを常に動作状態にしておく必要がある。アドレスバッファはＴＴＬ或いはＬＶＴＴＬレベルの外部入力信号を内部で用いられている電源のレベルであるＭＯＳレベルに変換しなければならず、常に微少な電流を流しており、且つ２０個程度が同時に動作しているため、これを常に動作状態にしておくと消費電力が大きくなってしまう。携帯電話向け等の用途には低消費電力が強く求められており、低消費電力で且つ非同期型ＳＲＡＭと動作互換のある半導体記憶装置の実現が望まれている。

また、特許文献１の実施例においては、全てのアドレス遷移を受け付けてそれに対応する内部動作を行うため、誤ったデータで一旦動作サイクルに入ってしまうとそのサイクルが終わるまで次の動作サイクルが行われない。このため、正しい動作サイクルに入るまでに最小でも１サイクル分の時間待たなければならならず、最悪の場合には正しいデータが入力されるまでに数サイクル分の時間待たなければならない、という問題が起こり得る。

一方、特許文献２の構成では、サイクル動作中のアドレスの変化をあらかじめラッチしておき、コア回路の動作終了後にラッチ回路にその変化後のアドレス信号をラッチし、それを使って次サイクルを開始してしまう。このため、コア回路の動作終了後にさらにアドレスの変化があった場合にはすぐには対応できず、最小でも１サイクル遅れてそのアドレスに対応したデータを読み出すことになる。
特公平７−７０２１４号公報 特開２００２−１５０７６８

上記のように、従来の擬似ＳＲＡＭ等の半導体集積回路装置及びそのアクセス方法は、アドレスの入力制限を無くすとアドレスバッファの消費電力が削減できないという問題や、特殊な条件で読み出し動作を行うとサイクルが遅れてしまうという問題があった。

本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、アドレスの入力制限をなくしつつ消費電力の削減が図れる半導体集積回路装置及びそのアクセス方法を提供することにある。

本発明の一態様によると、メモリセルアレイと、前記メモリセルアレイのアドレスを指示するアドレス信号が入力されるアドレスバッファと、前記アドレスバッファから出力されるアドレス信号をラッチするラッチ回路と、前記ラッチ回路にラッチされたアドレスと異なったアドレスが入力されたときに、前記ラッチ回路にラッチされたアドレス信号の遷移を検知するアドレス遷移検知回路と、前記メモリセルアレイのサイクル動作を制御するタイムアウト回路を備え、前記アドレスバッファ及び前記ラッチ回路の動作を制御し、前記メモリセルアレイの動作中は前記アドレスバッファから出力される動作開始時点のアドレスを前記ラッチ回路にラッチさせ、サイクル動作中に前記アドレス遷移検知回路でアドレスの遷移が検知されたときには、前記メモリセルアレイの動作終了後に、その時点で前記アドレスバッファに入力されているアドレスを前記ラッチ回路にラッチさせ、前記ラッチ回路にラッチされたアドレスで前記メモリセルアレイの次のサイクル動作を行うように制御する制御回路とを具備する半導体集積回路装置が提供される。

また、本発明の一態様によると、メモリセルアレイと、前記メモリセルアレイのロウアドレスを指示するロウアドレス信号が入力されるロウアドレスバッファと、前記メモリセルアレイのカラムアドレスを指示するカラムアドレス信号が入力されるカラムアドレスバッファと、外部チップイネーブル信号が入力されるＣＥバッファと、外部ライトイネーブル信号が入力されるＷＥバッファと、前記ロウアドレスバッファから出力されるロウアドレス信号をラッチする第１のロウアドレスラッチと、前記第１のロウアドレスラッチから出力されるロウアドレス信号をラッチし、内部ロウアドレス信号を出力する第２のロウアドレスラッチと、前記カラムアドレスバッファから出力されるカラムアドレス信号をラッチする第１のカラムアドレスラッチと、前記第１のカラムアドレスラッチから出力されるカラムアドレス信号をラッチし、内部カラムアドレス信号を出力する第２のカラムアドレスラッチと、前記第１のロウアドレスラッチから出力されるロウアドレス信号の遷移を検知するロウアドレス遷移検知回路と、前記第１のカラムアドレスラッチから出力されるカラムアドレス信号の遷移を検知するカラムアドレス遷移検知回路と、前記ＣＥバッファから出力される外部チップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、前記ＷＥバッファから出力される外部ライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、前記ロウアドレス遷移検知回路、前記カラムアドレス遷移検知回路、前記チップイネーブル遷移検知回路、及びライトイネーブル遷移検知回路の検知結果の論理積を取るＡＴＤ論理積回路と、前記メモリセルアレイのサイクル動作を制御するタイムアウト回路を備え、前記ＡＴＤ論理積回路から出力される論理積信号に基づいて、前記メモリセルアレイをアクセスするためのロウ系回路及びカラム系回路を制御するとともに、前記ロウアドレスバッファ、前記カラムアドレスバッファ、前記第１，第２のロウアドレスラッチ、及び前記第１，第２のカラムアドレスラッチを制御し、前記メモリセルアレイの動作中は前記ロウアドレスバッファ及び前記カラムアドレスバッファから出力される動作開始時点のロウアドレス及びカラムアドレスをそれぞれ前記第１，第２のロウアドレスラッチ及び前記第１，第２のカラムアドレスラッチにラッチさせ、サイクル動作中に前記ロウアドレス遷移検知回路でロウアドレスまたは前記カラムアドレス遷移検知回路でカラムアドレスの遷移が検知されたときに、前記メモリセルアレイの動作終了後に、その時点で前記第１のロウアドレスラッチ及び前記第１のカラムアドレスラッチにラッチされているロウアドレス及びカラムアドレスをそれぞれ前記第２のロウアドレスラッチ及び前記第２のカラムアドレスラッチにラッチさせ、前記メモリセルアレイのアクセスを制御する内部ＣＥ制御回路とを具備する半導体集積回路装置が提供される。

更に、本発明の一態様によると、メモリセルアレイと、前記メモリセルアレイのアドレスを指示するアドレス信号が入力されるアドレスバッファと、前記アドレスバッファから出力されるアドレスをラッチするラッチ回路と、前記アドレスの遷移を検知するアドレス遷移検知回路と、前記アドレス遷移検知回路の検知結果に基づいて前記メモリセルアレイのサイクル動作を制御するタイムアウト回路を有する制御回路とを備える半導体集積回路装置のアクセス方法であって、前記メモリセルアレイの動作中に動作開始時点のアドレスを前記ラッチ回路にラッチするステップと、サイクル動作中に前記アドレス遷移検知回路でアドレスの遷移を検知するステップと、アドレスの遷移が検知されたときに、前記メモリセルアレイの動作終了後に、その時点で前記アドレスバッファに入力されているアドレスを前記ラッチ回路にラッチさせるステップと、前記ラッチ回路にラッチされたアドレスで前記メモリセルアレイの次のサイクル動作を行うステップとを具備する半導体集積回路装置のアクセス方法が提供される。

更にまた、本発明の一態様によると、メモリセルアレイと、前記メモリセルアレイのロウアドレスを指示するロウアドレス信号が入力されるロウアドレスバッファと、前記メモリセルアレイのカラムアドレスを指示するカラムアドレス信号が入力されるカラムアドレスバッファと、外部チップイネーブル信号が入力されるＣＥバッファと、外部ライトイネーブル信号が入力されるＷＥバッファと、前記ロウアドレスバッファから出力されるロウアドレス信号をラッチする第１のロウアドレスラッチと、前記第１のロウアドレスラッチから出力されるロウアドレス信号をラッチし、内部ロウアドレス信号を出力する第２のロウアドレスラッチと、前記カラムアドレスバッファから出力されるカラムアドレス信号をラッチする第１のカラムアドレスラッチと、前記第１のカラムアドレスラッチから出力されるカラムアドレス信号をラッチし、内部カラムアドレス信号を出力する第２のカラムアドレスラッチと、前記第１のロウアドレスラッチから出力されるロウアドレス信号の遷移を検知するロウアドレス遷移検知回路と、前記第１のカラムアドレスラッチから出力されるカラムアドレス信号の遷移を検知するカラムアドレス遷移検知回路と、前記ＣＥバッファから出力される外部チップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、前記ＷＥバッファから出力される外部ライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、前記ロウアドレス遷移検知回路、前記カラムアドレス遷移検知回路、前記チップイネーブル遷移検知回路、及びライトイネーブル遷移検知回路の検知結果の論理積を取るＡＴＤ論理積回路と、前記メモリセルアレイのサイクル動作を制御するタイムアウト回路を備え、前記ＡＴＤ論理積回路から出力される論理積信号に基づいて、前記メモリセルアレイをアクセスするためのロウ系回路及びカラム系回路を制御するとともに、前記ロウアドレスバッファ、前記カラムアドレスバッファ、前記第１，第２のロウアドレスラッチ、及び前記第１，第２のカラムアドレスラッチを制御する内部ＣＥ制御回路とを備える半導体集積回路装置のアクセス方法であって、メモリセルアレイの動作中は前記ロウアドレスバッファ及び前記カラムアドレスバッファから出力される動作開始時点のロウアドレス及びカラムアドレスをそれぞれ前記第１，第２のロウアドレスラッチ及び前記第１，第２のカラムアドレスラッチにラッチさせるステップと、サイクル動作中に前記ロウアドレス遷移検知回路でロウアドレスまたは前記カラムアドレス遷移検知回路でカラムアドレスの遷移を検知するステップと、前記ロウアドレスまたはカラムアドレスの遷移が検知されたときに、前記メモリセルアレイの動作終了後に、その時点で前記第１のロウアドレスラッチ及び前記第１のカラムアドレスラッチにラッチされているロウアドレス及びカラムアドレスをそれぞれ前記第２のロウアドレスラッチ及び前記第２のカラムアドレスラッチにラッチさせるステップと、前記第２のロウアドレスラッチ及び前記第２のカラムアドレスラッチにラッチされたアドレスで前記メモリセルアレイの次のサイクル動作を行うステップとを具備する半導体集積回路装置のアクセス方法が提供される。

上記のような構成並びに方法によれば、アドレスの入力制限をなくしつつ消費電力の削減が図れる。

本発明によれば、アドレスの入力制限をなくしつつ消費電力の削減が図れる半導体集積回路装置及びそのアクセス方法が得られる。

以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１乃至図６はそれぞれ、本発明の第１の実施の形態に係る半導体集積回路装置及びそのアクセス方法について説明するためもので、図１は非同期仕様の半導体記憶装置（擬似ＳＲＡＭ）の要部を抽出して構成例を示している。また、図２は図１の擬似ＳＲＡＭの動作波形を示すタイミングチャートである。図３は上記図１に示したメモリセルアレイ中のメモリセルの構成例について説明するためのもので、等価回路とその動作波形を示すタイミングチャートである。図４は上記図３に示した強誘電体キャパシタの印加電圧と残留分極との関係（ヒステリシス特性）の一例を示している。更に、図５は図１に示した擬似ＳＲＡＭにおけるアドレスバッファ及びラッチ回路の具体的な構成例であり、図６はその動作波形を示すタイミングチャートである。

図１に示す如く、擬似ＳＲＡＭは、入力回路及びＡＴＤ回路２８、内部ＣＥ制御回路１４、内部ＷＥ制御回路１５、ロウ系制御回路１６、カラム系制御回路１７、ロウデコーダ及びプレートデコーダ１８、メモリセルアレイ１９、カラムデコーダ２０、ＤＱバッファ２１、入出力系制御回路２２、読み出しデータラッチ２３、書き込みデータラッチ２４、データラッチ２５、ＯＥバッファ２６及びＮＯＲ回路２７等を含んで構成されている。

上記入力回路及びＡＴＤ回路２８は、ロウアドレスバッファ及びラッチ回路２９とカラムアドレスバッファ及びラッチ回路３０を備えている。ロウアドレスバッファ及びラッチ回路２９は、ロウアドレス信号ＡＤｘが入力されるロウアドレスバッファ１、このバッファ１の出力信号が供給される第１のロウアドレスラッチ３、及びこのラッチ３の出力信号ＲＡＴＤｉｎが供給される第２のロウアドレスラッチ５を含んで構成される。上記ロウアドレスバッファ１及び第１のロウアドレスラッチ３は、上記内部ＣＥ制御回路１４から出力されるサイクルを制御する信号ＣＹＣＬＥによって動作が制御される。また、上記第２のロウアドレスラッチ５は、上記内部ＣＥ制御回路１４から出力される内部アドレスイネーブル信号ＡＥによって動作が制御される。そして、この回路２９の出力信号（内部ロウアドレス信号）Ｘｎがロウデコーダ及びプレートデコーダ１８中のロウデコーダ部に供給され、ワード線ＷＬの選択及び駆動が制御される。

また、カラムアドレスバッファ及びラッチ回路３０は、カラムアドレス信号ＡＤｙが入力されるカラムアドレスバッファ２、このバッファ２の出力信号が供給される第１のカラムアドレスラッチ４、及びこのラッチ４の出力信号ＣＡＴＤｉｎが供給される第２のカラムアドレスラッチ６を含んで構成される。上記カラムアドレスバッファ２及び第１のカラムアドレスラッチ４は、上記内部ＣＥ制御回路１４から出力されるサイクルを制御する信号ＣＹＣＬＥによって動作が制御される。また、上記第２のカラムアドレスラッチ６は、上記内部ＣＥ制御回路１４から出力される内部アドレスイネーブル信号ＡＥによって動作が制御される。そして、この回路３０の出力信号（内部カラムアドレス信号）Ｙｎがカラムデコーダ２０に供給され、カラムセレクト線ＣＳＬの選択が制御されるようになっている。

上記入力回路及びＡＴＤ回路２８は、更にＲＡＴＤ７、ＣＡＴＤ８、ＣＥバッファ９、ＷＥバッファ１０、ＣＥＡＴＤ１１、ＷＥＡＴＤ１２、ＡＴＤ論理積回路１３等を含んでいる。上記ＲＡＴＤ７はロウアドレスラッチ３の出力信号ＲＡＴＤｉｎの遷移を検知するもので、上記ＣＡＴＤ８はカラムアドレスラッチ４の出力信号ＣＡＴＤｉｎの遷移を検知するものである。上記ＣＥバッファ９には外部チップイネーブル信号／ＣＥが供給され、上記ＷＥバッファ１０には外部ライトイネーブル信号／ＷＥが供給され、これらのバッファ９，１０の出力信号はＣＥＡＴＤ１１及びＷＥＡＴＤ１２にそれぞれ供給される。上記ＣＥＡＴＤ１１はＣＥバッファ９の出力信号（外部チップイネーブル信号／ＣＥ）の遷移を検知するチップイネーブル遷移検知回路であり、上記ＷＥＡＴＤ１２はＷＥバッファ１０の出力信号（外部ライトイネーブル信号／ＷＥ）の遷移を検知するライトイネーブル遷移検知回路である。

上記ＲＡＴＤ７、ＣＡＴＤ８、ＣＥＡＴＤ１１及びＷＥＡＴＤ１２によって検知された各信号の遷移は、ＡＴＤ論理積回路１３に供給されて論理積が取られる。このＡＴＤ論理積回路１３から出力される論理積信号ＡＴＤＳＵＭが内部ＣＥ制御回路１４に供給され、内部回路を制御する所定の期間の内部チップイネーブル信号ＩＮＣＥが生成される。

上記ロウ系制御回路１６及びカラム系制御回路１７は、上記内部ＣＥ制御回路１４から出力される内部チップイネーブル信号ＩＮＣＥによって動作が制御される。上記ロウ系制御回路１６には、プレート制御回路やワード線制御回路が含まれており、その出力信号がロウデコーダ及びプレートデコーダ１８に供給され、このロウデコーダ及びプレートデコーダ１８によってメモリセルアレイ１９中のワード線ＷＬとプレート線ＰＬの選択及び駆動が行われる。また、このロウ系制御回路１６にはセンスアンプ制御回路が含まれており、メモリセルアレイ１９中のセンスアンプの駆動が行われる。

一方、上記カラム系制御回路１７の出力信号は、カラムデコーダ２０に供給され、このカラムデコーダ２０によってメモリセルアレイ１９中のカラムセレクト線ＣＳＬの選択が行われる。

上記メモリセルアレイ１９中の選択されたメモリセルへの書き込みデータＤｉｎは、書き込みデータラッチ２４にラッチされた後、データラッチ２５及びデータ線ＤＱＬを介して書き込まれる。また、書き込みデータラッチ１８にラッチした書き込みデータＤｉｎを外部に出力可能に構成されている。一方、選択されたメモリセルから読み出されたデータは、データ線ＤＱＬを介してＤＱバッファ２１に供給され、さらに読み出しデータラッチ２３に供給されてラッチされ、読み出しデータＤｏｕｔとして出力される。

上記書き込みデータラッチ２４及び読み出しデータラッチ２３はそれぞれ、入出力系制御回路２２によって動作が制御される。この入出力系制御回路２２は、内部ＷＥ制御回路１５から出力される内部ライトイネーブル信号ＩＮＷＥとＯＥバッファ２６の出力信号によって制御されるようになっている。上記ＯＥバッファ２６には、外部アウトプットイネーブル信号／ＯＥが供給されている。

また、ＣＥバッファ９とＷＥバッファ１０の出力信号は、ＮＯＲ回路２７の入力端に供給される。このＮＯＲ回路２７は、外部チップイネーブル信号／ＣＥと外部ライトイネーブル信号／ＷＥとが共に“Ｌ”レベルの時に書き込み動作を開始するための信号ＷＥＥＢＬを内部ＷＥ制御回路１５に供給する。この内部ＷＥ制御回路１５によって、データラッチ２５のラッチ動作が制御される。

次に、図３乃至図５により上記図１に示した擬似ＳＲＡＭのより詳細な構成と図２（ａ），（ｂ）に示したアクセス動作の詳細を説明する。

上記メモリセルアレイ１９中には、図３（ａ）に示すような１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１がマトリックス状に配置されている。この強誘電体セルＭＣ１のセルキャパシタＣ１には、キャパシタ絶縁膜として強誘電体材料、例えばチタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ_３：ＰＺＴ）が用いられている。

まず、図３（ａ），（ｂ）及び図４を参照して、上記強誘電体セルＭＣ１の構成及びデータの書き込み／読み出し／再書き込み動作について簡単に説明する。

強誘電体セルＭＣ１に対するデータの書き込み動作は、次のように行われる。すなわち、ワード線ＷＬを選択した状態で、プレート線ＰＬを接地電位（“Ｌ”レベル）からある所定電位（“Ｈ”レベル）までパルス駆動した後に、“Ｌ”レベルに戻すことにより、ビット線ＢＬ上のデータを書き込むことができる。

一方、強誘電体セルＭＣ１に対する記憶データの読み出し動作は、ワード線ＷＬを選択した状態でプレート線ＰＬを“Ｌ”レベルから“Ｈ”レベルにパルス駆動することにより、電荷をビット線ＢＬに読み出すことができる。

すなわち、図３（ａ）に示した強誘電体セルＭＣ１のセルキャパシタＣ１は、電極間に電圧が印加されていない状態では図４中“０”及び“１”と示した上向きあるいは下向きの２方向いずれかの分極状態となっており、不揮発性のメモリとなっている。そこに電圧を印加すると、状態が“１”である場合には分極は反転しないが“０”であった場合は分極が反転する。これら２つの状態において、同じ電圧を印加するのに必要な電荷量、言い換えると一方の電極に同じ電圧を印加したときに、“０”，“１”の記憶状態に応じて他方の電極に発生する電荷量が異なる。これらの差を検知することにより記憶データの読み出しを行う。上記のような強誘電体メモリのデータの読み出しは破壊読み出しであり、読み出し動作を行った後に必ず再書き込み動作を行う必要がある。

図３（ａ）に示した強誘電体セルＭＣ１のデータの再書き込み動作は、図３（ｂ）に示すように、読み出しデータが“０”の場合は、読み出し時にセンスアンプでセンス増幅した時にデータ“０”の再書き込み動作が行われる。これに対し、読み出しデータが“１”の場合は、プレート線ＰＬを“Ｈ”レベルから“Ｌ”レベルに戻してからデータ“１”の再書き込み動作を開始する。

ここで、図１に示した擬似ＳＲＡＭにおけるロウアドレスバッファ及びラッチ回路２９とカラムアドレスバッファ及びラッチ回路３０の動作を説明する。

アドレス信号が遷移したことを検知してＡＴＤ論理積回路１３がパルスＡＴＤＳＵＭを発生すると、それをトリガとして内部ＣＥ制御回路１４により所定の期間の制御信号が生成される。この制御信号は、例えばチップのアクティブサイクルとプリチャージサイクルを制御する内部チップイネーブル信号ＩＮＣＥと、両者を足したサイクル時間を制御するサイクル制御信号ＣＹＣＬＥである。

上記サイクル制御信号ＣＹＣＬＥにより、ロウアドレスバッファ及びラッチ回路２９とカラムアドレスバッファ及びラッチ回路３０の動作が制御される。まず、信号ＣＹＣＬＥが“Ｈ”レベルの時は、ロウアドレスバッファ１とカラムアドレスバッファ２が活性化される。これによって、ロウアドレスバッファ１とカラムアドレスバッファ２がアドレスＡＤｘ，ＡＤｙを取り込み、第１のロウアドレスラッチ３及び第１のカラムアドレスラッチ４にデータがラッチされると、ロウアドレスバッファ１とカラムアドレスバッファ２の電源が遮断される。そして、以降は第１のロウアドレスラッチ３と第１のカラムアドレスラッチ４にラッチされたアドレスデータを、第２のロウアドレスラッチ５と第２のカラムアドレスラッチ６にそれぞれ供給してアクセス動作を行う。

このように、ロウアドレス用とカラムアドレス用のラッチ回路をそれぞれ２つ備えることで、第２のロウアドレスラッチ５及び第２のカラムアドレスラッチ６にラッチしている、内部で使用したアドレスはプリチャージサイクルでリセットし、現在のサイクルのアドレスデータは第１のロウアドレスラッチ３と第１のカラムアドレスラッチ４に蓄えたままにしておく。

そして、現在のサイクルが終了し、信号ＣＹＣＬＥが次に“Ｈ”レベルになった時に、ロウアドレスバッファ１及びカラムアドレスバッファ２の電源を投入し、活性化してその時入力されているアドレスを取り込んで、第１のロウアドレスラッチ３と第１のカラムアドレスラッチ４にラッチされている前サイクルのアドレスデータと比較して、異なったデータであればＡＴＤ論理積回路１３からパルス信号（論理積信号）ＡＴＤＳＵＭを発生する。

このパルス信号ＡＴＤＳＵＭをトリガとして内部ＣＥ制御回路１４により所定の期間の制御信号ＩＮＣＥ，ＣＹＣＬＥを発生し、次のサイクルの動作を開始する。また、前サイクルのアドレスデータと比較して、同じアドレスであればパルス信号ＡＴＤＳＵＭは発生しないので、出力信号Ｄｏｕｔは前サイクルのデータを出力し続けることになる。

図５は、上記アドレスバッファ及びラッチ回路２９，３０の具体的な構成例を示している。このアドレスバッファ及びラッチ回路は、バッファ部（ロウアドレスバッファ１またはカラムアドレスバッファ２に対応する）３１、第１ラッチ部（ロウアドレスラッチ３またはカラムアドレスラッチ４に対応する）３２、第２ラッチ部（ロウアドレスラッチ５またはカラムアドレスラッチ６に対応する）３３から構成される。

上記バッファ部３１は、Ｐチャネル型ＭＯＳＦＥＴ４１，４２、Ｎチャネル型ＭＯＳＦＥＴ４３，４４及びインバータ４５を含んで構成されている。上記ＭＯＳＦＥＴ４１，４２，４３の電流通路は、電源ＶＤＤと接地点ＶＳＳ間に直列接続される。ＭＯＳＦＥＴ４４の電流通路の一端は上記ＭＯＳＦＥＴ４２，４３の電流通路の接続ノードＮＣに接続され、他端は接地点ＶＳＳに接続される。上記ＭＯＳＦＥＴ４１，４４のゲートには制御制御信号ＰＲＥが供給され、上記ＭＯＳＦＥＴ４２，４３のゲートにはアドレス信号ＡＤｉｎ（ロウアドレス信号ＡＤｘまたはカラムアドレス信号ＡＤｙ）が供給される。そして、上記インバータ４５の入力端が上記ノードＮＣに接続されている。

上記第１ラッチ部３２は、トランスファゲート４６，４７とインバータ４８〜５０を含んで構成されている。上記トランスファゲート４６の一端には、上記インバータ４５の出力端が接続される。このトランスファゲート４６の他端（ノードＮＤ）には、インバータ４８の入力端及びトランスファゲート４７の一端が接続される。上記トランスファゲート４６，４７は、制御信号φ，／φに同期して相補的にオン／オフが制御される。上記インバータ４８の出力端には、インバータ４９，５０の入力端が接続される。そして、上記インバータ４９の出力端が、上記トランスファゲート４７の他端に接続されている。

上記第２ラッチ部３３は、ＮＡＮＤ回路５１，５２とインバータ５３，５４を含んで構成されている。上記ＮＡＮＤ回路５１の一方の入力端には上記インバータ５０の出力端が接続され、他方の入力端には制御信号ＲＥが供給される。上記ＮＡＮＤ回路５２の一方の入力端には上記インバータ４８の出力端が接続され、他方の入力端には上記制御信号ＲＥが供給される。これらＮＡＮＤ回路５１，５２の出力端にはインバータ５３，５４の入力端がそれぞれ接続されている。そして、上記インバータ５３，５４の出力端からアドレス出力Ａ，／Ａ（内部ロウアドレス信号Ｘｎまたは内部カラムアドレス信号Ｙｎ）を得るようになっている。また、上記インバータ５０から信号ＡＴＤｉｎを出力する。

上記のような構成において、図６のタイミングチャートに示すように、時刻Ｔ１において、アドレス信号ＡＤｉｎ（ロウアドレス信号ＡＤｘまたはカラムアドレス信号ＡＤｙ）が“Ｈ”レベルから“Ｌ”レベルに遷移したとする。まず、制御信号ＰＲＥは“Ｌ”レベルになっており、ＭＯＳＦＥＴ４１がオン状態、ＭＯＳＦＥＴ４４がオフ状態となり、ＭＯＳＦＥＴ４２，４３がインバータ動作可能状態（バッファ部３１に電源が供給された状態）になっているので、ノードＮＣは“Ｌ”レベルから“Ｈ”レベルに反転する。この時、制御信号φは“Ｈ”レベル（制御信号／φは“Ｌ”レベル）であるので、トランスファゲート４６がオン状態、トランスファゲート４７はオフ状態であり、ノードＮＤ及び信号ＡＴＤｉｎが“Ｈ”レベルから“Ｌ”レベルとなる。この時、制御信号ＲＥは“Ｌ”レベルであるので、アドレス出力Ａは“Ｌ”レベル、アドレス出力（相補信号）／Ａは“Ｌ”レベルである。その後、制御信号ＲＥが“Ｌ”レベルから“Ｈ”レベルになると、アドレス出力相補信号／Ａが“Ｌ”レベルから“Ｈ”レベルとなる。この時、アドレス出力Ａは“Ｌ”レベルを保ったままとなる。これによって内部アドレスが確定する。

また、上記信号ＡＴＤｉｎの遷移を検知してＡＴＤ論理積回路１３がパルス信号を発生し、それをトリガとして内部ＣＥ制御回路１４から出力されるサイクル制御信号ＣＹＣＬＥ及び内部チップイネーブル信号ＩＮＣＥがそれぞれ“Ｌ”レベルから“Ｈ”レベルとなる。これにより動作サイクルが開始される。

次の時刻Ｔ２において、制御信号φを“Ｈ”レベルから“Ｌ”レベルとすることにより、トランスファゲート４６をオフ状態、トランスファゲート４７をオン状態にしてバッファ部３１とラッチ部３２を電気的に分離する。この時、制御信号ＰＲＥを“Ｌ”レベルから“Ｈ”レベルにすることにより、ＭＯＳＦＥＴ４１をオフ状態、ＭＯＳＦＥＴ４４をオン状態にしてバッファ部３１の電源を遮断し、且つノードＮＣを“Ｈ”レベルから“Ｌ”レベルとする。この際、ラッチ部３２のトランスファゲート４７がオンしているので、インバータ４８，４９によってノードＮＤの“Ｌ”レベルがラッチされて保持される。

時刻Ｔ３において、内部チップイネーブル信号ＩＮＣＥが“Ｈ”レベルから“Ｌ”レベルとなりアクティブ動作が終了すると、プリチャージ動作が行われる。プリチャージ動作が終了すると、制御信号ＲＥを“Ｈ”レベルから“Ｌ”レベルとすることにより、アドレス出力相補信号／Ａが“Ｈ”レベルから“Ｌ”レベル、アドレス出力Ａは“Ｌ”レベルとなり内部のアドレスがリセットされる。

次の、時刻Ｔ４において、アドレス信号ＡＤｉｎが“Ｌ”レベルから“Ｈ”レベルに遷移したとする。この際、サイクル制御信号ＣＹＣＬＥは“Ｈ”レベルとなっており、サイクル動作中であるので何も行われない。

時刻Ｔ５において、サイクル制御信号ＣＹＣＬＥが“Ｈ”レベルから“Ｌ”レベルとなり前サイクルが終了すると、制御信号ＰＲＥが“Ｈ”レベルから“Ｌ”レベルとなりバッファ部３１に電源が供給され、その時点のアドレス信号ＡＤｉｎの“Ｈ”レベルが取り込まれる。しかし、トランスファゲート４６がオフしているので、ノードＮＤは“Ｌ”レベルのまま変化しない。

その後、制御信号φを“Ｌ”レベルから“Ｈ”レベルとすることにより、トランスファゲート４６をオン（トランスファゲート４７はオフ）してバッファ部３１とラッチ部３２を導通させる。するとノードＮＤ及び信号ＡＴＤｉｎが“Ｌ”レベルから“Ｈ”レベルに遷移するので、これらの信号の遷移をＡＴＤ論理積回路１３で検知してパルス信号を発生し、それをトリガとしてサイクル制御信号ＣＹＣＬＥ及び内部チップイネーブル信号ＩＮＣＥが“Ｌ”レベルから“Ｈ”レベルとなり次のサイクルが開始される。

そして、上記時刻Ｔ４に発生したアドレスの遷移が、時刻Ｔ５で取り込まれることになる。

上記のような構成並びにアクセス方法によれば、次サイクルの開始直前のアドレスを取り込むことができる。従って、たとえ前サイクルのいずれかの時点でアドレス変化があったとしても最後に変化したアドレスデータを取り込むことになるので、ＴＲＣminの規定を守ってアドレスを入力しなくても所望のアドレスに対応したデータを読み書きできる。

また、サイクルの開始と同時にアドレスバッファを活性化状態にし、ラッチ部にデータをラッチしてしまえば、その後はアドレスバッファの電源を遮断して非活性化状態にして構わないので大幅に消費電力を削減できる。

さらに、第１のＡＴＤパルスが発生してもパルス幅を所望の値に設定しておけば直後に第２のアドレスの変化があったとしても、サイクルを遅らせることなく変化後の第２のアドレスに対応する読み書きを行うことができる。

なお、上述した実施の形態では、制御信号ＰＲＥによってアドレスバッファの電源を制御して消費電力を削減する例を示したが、消費電力よりも高速動作が要求される場合には、制御信号ＰＲＥを“Ｌ”にしたままにしておき、常にアドレスバッファを活性化状態にしておいても良い。これによって、アドレスを早く取り込むことができ、アクセス速度の高速化が図れるという利点がある。

また、アドレスバッファ回路の構成例としてインバータ型を示したが、この構成によらず、他に知られているカレントミラー型やダイナミックラッチ型であっても良く、バッファ部とラッチ部を備えており、双方をスイッチ回路等を介して遮断できる構成であればどのようなものであっても良い。

［第２の実施の形態］
上記第１の実施の形態に係る半導体集積回路装置及びそのアクセス方法では、メモリコア部に１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１が単独でビット線ＢＬ及びプレート線ＰＬに接続されている強誘電体セルのアレイを用いた擬似ＳＲＡＭについて説明した。しかし、本発明は、メモリコア部にＴＣ並列ユニット直列接続型強誘電体セルを１ユニットとしてビット線ＢＬ及びプレート線ＰＬに接続したメモリセルアレイを用いた擬似ＳＲＡＭにも適用可能である。

図７（ａ），（ｂ）は、ＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分の等価回路及びその動作波形を示すタイミングチャートである。

図７（ａ）に示すＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分は、複数個（本例では４個）の強誘電体セルＭＣ２−０〜ＭＣ２−３と１個のユニット選択トランジスタＳＴの電流通路が、ビット線ＢＬとプレート線ＰＬ線間に直列接続されたものである。各々の強誘電体セルＭＣ２−０〜ＭＣ２−３は、セルトランジスタＴ２の電流通路と強誘電体キャパシタＣ２が並列接続されて構成されている。そして、各強誘電体セルＭＣ２−０〜ＭＣ２−３のセルトランジスタＴ２のゲートはワード線ＷＬ０〜ＷＬ３にそれぞれ接続され、ユニット選択トランジスタＳＴのゲートはユニット選択線ＢＳに接続されている。

上記ワード線ＷＬ０〜ＷＬ３は、選択された強誘電体セルに対応する１本以外は“Ｈ”レベルに設定され、これに対応するセルトランジスタがオン状態に制御される。そして、選択された強誘電体セルに対応する１本のみが“Ｌ”レベルに設定され、これに対応するセルトランジスタがオフ状態に制御され、選択された強誘電体セルのセルキャパシタにおける一方の電極がビット線ＢＬに、他方の電極がプレート線ＰＬに接続されることになる。

上記のようなセル構成であっても、基本的には上述した１トランジスタ・１キャパシタ構造を有する強誘電体セルをメモリコア部に用いた擬似ＳＲＡＭと同様であり、実質的に同じ作用効果が得られる。

［第３の実施の形態］
上記第１及び第２の実施の形態に係る半導体集積回路装置及びそのアクセス方法においては、図３（ａ）及び図７（ａ）に示したような、プレート線ＰＬの電位がパルス駆動される強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭについて説明した。

これに対して、本第３の実施の形態では、１トランジスタ・１キャパシタ構造を有するＤＲＡＭセルをメモリコア部に用いている。

すなわち、上記メモリセルアレイ１９中には、図８（ａ）に示すような１トランジスタ・１キャパシタ構造を有するＤＲＡＭセルＭＣ３がマトリックス状に配置されている。セルトランジスタＴ３の電流通路の一端はビット線ＢＬに接続され、他端はセルキャパシタＣ３の一方の電極に接続される。上記セルキャパシタＣ３の他方の電極は、プレート線ＰＬに接続されている。

そして、図８（ｂ）に示すように、ビット線ＢＬのプリチャージ電圧及びプレート線ＰＬの電位が電源電圧ＶＣＣの１／２に設定された状態でワード線ＷＬが選択されるようになっている。

このような構成であっても、基本的には上述した第１及び第２の実施の形態で説明した強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭと同様であり、実質的に同じ作用効果が得られる。

上述したように本発明の各実施の形態に係る半導体集積回路装置及びそのアクセス方法によれば、従来は対応できなかったアドレスの入力制限をなくしつつ消費電力の削減が図れ、非同期型ＳＲＡＭと動作互換のある非同期仕様の半導体記憶装置を形成できる。

なお、上述した本発明の第１乃至第３の実施形態に係る半導体集積回路装置は、既存のＳＲＡＭに代えて様々な装置に適用が可能である。特に、第１，第２の実施形態に係る半導体集積回路装置は、メモリコア部に強誘電体メモリを用いているので、不揮発性であることを利用して種々のタイプのオプションのメモリや、メディアコンテンツを記憶するカード等に適用できる。これらの適用例のいくつかを図９乃至図１１に示す。

（適用例１）
図９はデジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）１１０、アナログ−デジタル（Ａ／Ｄ）コンバータ１２０、デジタル−アナログ（Ｄ／Ａ）コンバータ１３０、送信ドライバ１５０、及び受信機増幅器１６０などを含んでいる。図９では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム（ＤＳＰで実行される、コード化された加入者回線情報、伝送条件等（回線コード；ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ等）に応じてモデムを選択、動作させるためのプログラム）を保持するための種々のタイプのオプションのメモリとして、本実施形態の擬似ＳＲＡＭ１７０とＥＥＰＲＯＭ１８０を示している。

なお、本適用例では、回線コードプログラムを保持するためのメモリとして擬似ＳＲＡＭ１７０とＥＥＰＲＯＭ１８０との２種類のメモリを用いているが、ＥＥＰＲＯＭ１８０を擬似ＳＲＡＭに置き換えても良い。すなわち、２種類のメモリを用いず、擬似ＳＲＡＭのみを用いるように構成しても良い。

（適用例２）
図１０は、別の適用例として、携帯電話端末３００を示している。通信機能を実現する通信部２００は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、及び周波数シンセサイザ２０９等を備えている。

また、この携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２２０が設けられている。制御部２２０は、ＣＰＵ２２１、ＲＯＭ２２２、本実施の形態の擬似ＳＲＡＭ２２３、及びフラッシュメモリ２２４がＣＰＵバス２２５を介して接続されて形成されたマイクロコンピュータである。上記ＲＯＭ２２２には、ＣＰＵ２２１において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。擬似ＳＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部２２０と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。

更に、この携帯電話端末３００には、オーディオ再生処理部２１１、外部出力端子２１２、ＬＣＤコントローラ２１３、表示用のＬＣＤ（液晶ディスプレイ）２１４、及び呼び出し音を発生するリンガ２１５等が設けられている。上記オーディオ再生処理部２１１は、携帯電話端末３００に入力されたオーディオ情報（あるいは後述する外部メモリ２４０に記憶されたオーディオ情報）を再生する。再生されたオーディオ情報は、外部出力端子２１２を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部２１１を設けることにより、オーディオ情報の再生が可能となる。上記ＬＣＤコントローラ２１３は、例えば上記ＣＰＵ２２１からの表示情報をＣＰＵバス２２５を介して受け取り、ＬＣＤ２１４を制御するためのＬＣＤ制御情報に変換し、ＬＣＤ２１４を駆動して表示を行わせる。

上記携帯電話端末３００には、インターフェース回路（Ｉ／Ｆ）２３１，２３３，２３５、外部メモリ２４０、外部メモリスロット２３２、キー操作部２３４、及び外部入出力端子２３６等が設けられている。上記外部メモリスロット２３２にはメモリカード等の外部メモリ２４０が挿入される。この外部メモリスロット２３２は、インターフェース回路（Ｉ／Ｆ）２３１を介してＣＰＵバス２２５に接続される。このように、携帯電話端末３００にスロット２３２を設けることにより、帯電話端末３００の内部の情報を外部メモリ２４０に書き込んだり、あるいは外部メモリ２４０に記憶された情報（例えばオーディオ情報）を携帯電話端末３００に入力したりすることが可能となる。上記キー操作部２３４は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続される。キー操作部２３４から入力されたキー入力情報は、例えばＣＰＵ２２１に伝えられる。上記外部入出力端子２３６は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続され、携帯電話端末３００に外部から種々の情報を入力したり、あるいは携帯電話端末３００から外部へ情報を出力したりする際の端子として機能する。

なお、本適用例では、ＲＯＭ２２２、擬似ＳＲＡＭ２２３及びフラッシュメモリ２２４を用いているが、不揮発性であるのでフラッシュメモリ２２４を擬似ＳＲＡＭに置き換えても良いし、更にＲＯＭ２２２を擬似ＳＲＡＭに置き換えることも可能である。

（適用例３）
図１１は、擬似ＳＲＡＭをスマートメディア等のメディアコンテンツを収納するカードに適用した例を示す。

カード本体４００には、擬似ＳＲＡＭチップ４０１が内蔵されている。このカード本体４００には、擬似ＳＲＡＭチップ４０１に対応する位置に開口部４０２が形成され、擬似ＳＲＡＭチップ４０１が露出されている。この開口部４０２にはシャッター４０３が設けられており、当該カードの携帯時に擬似ＳＲＡＭチップ４０１がシャッター４０３で保護されるようになっている。データを書き込む場合には、シャッター４０３を開放して擬似ＳＲＡＭチップ４０１を露出させて行う。外部端子４０４はカードに記憶されたコンテンツデータを外部に取り出すためのものである。もちろん、外部端子４０４の数に制限がない場合には、上記擬似ＳＲＡＭチップ４０１に対応する位置に開口部４０２を設けず、外部端子４０４のみでデータを書き込むようにしても良い。

上記適用例１乃至３に示した構成によれば、アドレスの入力制限がない、低消費電力で且つ外部入力信号に対して非同期である、比較的高速に動作する、不揮発性である等の擬似ＳＲＡＭの特長を有効に利用できる。

なお、半導体集積回路装置として擬似ＳＲＡＭを例に取って説明したが、擬似ＳＲＡＭとロジック回路とを混載した半導体集積回路装置や、１チップ中にシステムを搭載するＳＯＣと呼ばれる半導体集積回路装置にも適用できる。

以上第１乃至第３の実施形態と適用例１乃至３を用いてこの発明の説明を行ったが、この発明は上記各実施形態や適用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態や適用例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態や適用例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施の形態に係る半導体集積回路装置及びそのアクセス方法について説明するためのもので、非同期仕様の半導体記憶装置の要部を抽出して構成例を示すブロック図。 図１に示した半導体記憶装置の動作について説明するためのタイミングチャート。 図１に示したメモリセルアレイの構成例について説明するためのもので、（ａ）図は１トランジスタ・１キャパシタ構造を有する強誘電体セルの等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。 図３（ａ）に示した強誘電体キャパシタの印加電圧と残留分極との関係（ヒステリシス特性）を示す特性図。 図１乃至図４に示した半導体記憶装置の動作について説明するためのもので、アドレスバッファ及びラッチ回路の詳細な構成例を示す回路図。 図５に示したアドレスバッファ及びラッチ回路の動作について説明するためのタイミングチャート。 本発明の第２の実施の形態に係る半導体集積回路装置及びそのアクセス方法について説明するためのもので、（ａ）図はＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分の等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。 本発明の第３の実施の形態に係る半導体集積回路装置及びそのアクセス方法について説明するためのもので、（ａ）図はＤＲＡＭセルの等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。 本発明の第１，第２の実施形態に係る半導体集積回路装置（擬似ＳＲＡＭ）の適用例１について説明するためのもので、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示すブロック図。 本発明の第１，第２の実施形態に係る半導体集積回路装置（擬似ＳＲＡＭ）の適用例２について説明するためのもので、携帯電話端末を示すブロック図。 本発明の第１，第２の実施形態に係る半導体集積回路装置（擬似ＳＲＡＭ）の適用例３について説明するためのもので、擬似ＳＲＡＭをスマートメディア等のメディアコンテンツを収納するカードに適用した例を示す上面図。 従来の半導体集積回路装置のアクセス方法について説明するためのもので、（ａ）図は読み出し動作を示すタイミングチャート、（ｂ）図は書き込み動作を示すタイミングチャート。 従来の半導体集積回路装置について説明するためのもので、半導体記憶装置の一部の構成例を抽出して示すブロック図。

符号の説明

１…ロウアドレスバッファ、２…カラムアドレスバッファ、３…第１のロウアドレスラッチ、４…第１のカラムアドレスラッチ、５…第２のロウアドレスラッチ、６…第２のカラムアドレスラッチ、７，８，１１，１２…ＡＴＤ、９…ＣＥバッファ、１０…ＷＥバッファ、１３…ＡＴＤ論理積回路、１４…内部ＣＥ制御回路、１５…内部ＷＥ制御回路、１６…ロウ系制御回路、１７…カラム系制御回路、１８…ロウデコーダ及びプレートデコーダ、１９…メモリセルアレイ、２０…カラムデコーダ、２１…ＤＱバッファ、２２…入出力系制御回路、２３…読み出しデータラッチ、２４…書き込みデータラッチ、２５…データラッチ、２６…ＯＥバッファ、２７…ＮＯＲ回路、２８…入力バッファ及びＡＴＤ回路、２９…ロウアドレスバッファ及びラッチ回路、３０…カラムアドレスバッファ及びラッチ回路、ＷＬ…ワード線、ＢＬ…ビット線、ＰＬ…プレート線、ＭＣ１…強誘電体セル、ＭＣ２−０〜ＭＣ２−３…ＴＣ並列ユニット直列接続型強誘電体セル、ＭＣ３…ＤＲＡＭセル、／ＣＥ…外部チップイネーブル信号、ＡＤｘ…ロウアドレス信号、ＡＤｙ…カラムアドレス信号、／ＷＥ…外部ライトイネーブル信号、／ＯＥ…外部アウトプットイネーブル信号、ＩＮＣＥ…内部チップイネーブル信号（内部回路制御信号）、ＩＮＷＥ…内部ライトイネーブル信号、Ｘｎ…内部ロウアドレス信号、Ｙｎ…内部カラムアドレス信号、ＲＡＴＤｉｎ…ロウＡＴＤ入力信号、ＣＡＴＤｉｎ…カラムＡＴＤ入力信号、ＡＥ…内部アドレスイネーブル信号、ＡＴＤＳＵＭ…ＡＴＤ論理積信号。

Claims (18)

1. メモリセルアレイと、
   前記メモリセルアレイのアドレスを指示するアドレス信号が入力されるアドレスバッファと、
   前記アドレスバッファから出力されるアドレス信号をラッチするラッチ回路と、
   前記ラッチ回路にラッチされたアドレスと異なったアドレスが入力されたときに、前記ラッチ回路にラッチされたアドレス信号の遷移を検知するアドレス遷移検知回路と、
   前記メモリセルアレイのサイクル動作を制御するタイムアウト回路を備え、前記アドレスバッファ及び前記ラッチ回路の動作を制御し、前記メモリセルアレイの動作中は前記アドレスバッファから出力される動作開始時点のアドレスを前記ラッチ回路にラッチさせ、サイクル動作中に前記アドレス遷移検知回路でアドレスの遷移が検知されたときには、前記メモリセルアレイの動作終了後に、その時点で前記アドレスバッファに入力されているアドレスを前記ラッチ回路にラッチさせ、前記ラッチ回路にラッチされたアドレスで前記メモリセルアレイの次のサイクル動作を行うように制御する制御回路と
   を具備することを特徴とする半導体集積回路装置。
2. 前記アドレスバッファは、前記制御回路の制御により前記メモリセルアレイの動作開始直前に活性化され、前記ラッチ回路がアドレスをラッチした後、前記メモリセルアレイの動作中は非活性化されることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記アドレスバッファは、電源の供給／非供給によって活性化／非活性化が制御されることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記アドレスバッファと前記ラッチ回路との間に設けられ、前記制御回路から出力される第１の制御信号により導通／非導通制御されるスイッチを更に具備し、
   前記スイッチの導通／非導通状態に応じて前記アドレスバッファと前記ラッチ回路とを接続／非接続状態に設定することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体集積回路装置。
5. 前記アドレス遷移検知回路は、前記スイッチを非導通にして、前記アドレスバッファと前記ラッチ回路とを非接続にした状態でアドレスの遷移を検知することを特徴とする請求項４に記載の半導体集積回路装置。
6. 前記ラッチ回路は、前記制御回路から出力される第２の制御信号に応答して前記アドレスバッファの出力信号をラッチする第１のラッチ部と、前記制御回路から出力される第３の制御信号に応答して前記第１のラッチ部の出力信号をラッチし、相補信号を生成する第２のラッチ部とを備えることを特徴とする請求項１乃至５いずれか１つの項に記載の半導体集積回路装置。
7. 前記アドレス遷移検知回路は、前記第１のラッチ部の出力信号に基づいてアドレスの遷移を検知することを特徴とする請求項６に記載の半導体集積回路装置。
8. メモリセルアレイと、
   前記メモリセルアレイのロウアドレスを指示するロウアドレス信号が入力されるロウアドレスバッファと、
   前記メモリセルアレイのカラムアドレスを指示するカラムアドレス信号が入力されるカラムアドレスバッファと、
   外部チップイネーブル信号が入力されるＣＥバッファと、
   外部ライトイネーブル信号が入力されるＷＥバッファと、
   前記ロウアドレスバッファから出力されるロウアドレス信号をラッチする第１のロウアドレスラッチと、
   前記第１のロウアドレスラッチから出力されるロウアドレス信号をラッチし、内部ロウアドレス信号を出力する第２のロウアドレスラッチと、
   前記カラムアドレスバッファから出力されるカラムアドレス信号をラッチする第１のカラムアドレスラッチと、
   前記第１のカラムアドレスラッチから出力されるカラムアドレス信号をラッチし、内部カラムアドレス信号を出力する第２のカラムアドレスラッチと、
   前記第１のロウアドレスラッチから出力されるロウアドレス信号の遷移を検知するロウアドレス遷移検知回路と、
   前記第１のカラムアドレスラッチから出力されるカラムアドレス信号の遷移を検知するカラムアドレス遷移検知回路と、
   前記ＣＥバッファから出力される外部チップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、
   前記ＷＥバッファから出力される外部ライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、
   前記ロウアドレス遷移検知回路、前記カラムアドレス遷移検知回路、前記チップイネーブル遷移検知回路、及びライトイネーブル遷移検知回路の検知結果の論理積を取るＡＴＤ論理積回路と、
   前記メモリセルアレイのサイクル動作を制御するタイムアウト回路を備え、前記ＡＴＤ論理積回路から出力される論理積信号に基づいて、前記メモリセルアレイをアクセスするためのロウ系回路及びカラム系回路を制御するとともに、前記ロウアドレスバッファ、前記カラムアドレスバッファ、前記第１，第２のロウアドレスラッチ、及び前記第１，第２のカラムアドレスラッチを制御し、前記メモリセルアレイの動作中は前記ロウアドレスバッファ及び前記カラムアドレスバッファから出力される動作開始時点のロウアドレス及びカラムアドレスをそれぞれ前記第１，第２のロウアドレスラッチ及び前記第１，第２のカラムアドレスラッチにラッチさせ、サイクル動作中に前記ロウアドレス遷移検知回路でロウアドレスまたは前記カラムアドレス遷移検知回路でカラムアドレスの遷移が検知されたときに、前記メモリセルアレイの動作終了後に、その時点で前記第１のロウアドレスラッチ及び前記第１のカラムアドレスラッチにラッチされているロウアドレス及びカラムアドレスをそれぞれ前記第２のロウアドレスラッチ及び前記第２のカラムアドレスラッチにラッチさせ、前記メモリセルアレイのアクセスを制御する内部ＣＥ制御回路と
   を具備することを特徴とする半導体集積回路装置。
9. 前記ロウアドレスバッファ及び前記カラムアドレスバッファはそれぞれ、前記内部ＣＥ制御回路の制御により前記メモリセルアレイの動作開始直前に活性化され、前記第１のロウアドレスラッチ及び前記第１のカラムアドレスラッチがそれぞれロウアドレス信号とカラムアドレス信号をラッチした後、前記メモリセルアレイの動作中は非活性化されることを特徴とする請求項８に記載の半導体集積回路装置。
10. 前記ロウアドレスバッファ及び前記カラムアドレスバッファはそれぞれ、前記内部ＣＥ制御回路から出力される第１の制御信号に応答して電源の供給／非供給が制御されることにより活性化／非活性化が制御されることを特徴とする請求項９に記載の半導体集積回路装置。
11. 前記第１のロウアドレスラッチの入力段に設けられ、前記内部ＣＥ制御回路から出力される第１の制御信号により導通／非導通制御される第１のスイッチと、前記第１のカラムアドレスラッチの入力段に設けられ、前記内部ＣＥ制御回路から出力される前記第１の制御信号により導通／非導通制御される第２のスイッチとを更に具備し、
    前記第１のスイッチの導通／非導通状態に応じて前記ロウアドレスバッファと前記第１のロウアドレスラッチとを接続／非接続状態に設定し、前記第２のスイッチの導通／非導通状態に応じて前記カラムアドレスバッファと前記第１のカラムアドレスラッチとを接続／非接続状態に設定することを特徴とする請求項８乃至１０いずれか１つの項に記載の半導体集積回路装置。
12. 前記ロウアドレス遷移検知回路と前記カラムアドレス遷移検知回路はそれぞれ、前記第１，第２のスイッチを非導通にして、前記ロウアドレスバッファと前記第１のロウアドレスラッチ、及び前記カラムアドレスバッファと前記第１のカラムアドレスラッチとをそれぞれ非接続にした状態でロウアドレスとカラムアドレスの遷移を検知することを特徴とする請求項１１に記載の半導体集積回路装置。
13. 前記第２のロウアドレスラッチは、前記ＣＥ制御回路から出力される第２の制御信号に応答して内部ロウアドレス信号を前記ロウ系回路に供給し、前記第２のカラムアドレスラッチは、前記ＣＥ制御回路から出力される第２の制御信号に応答して内部カラムアドレス信号を前記カラム系回路に供給することを特徴とする請求項８乃至１２いずれか１つの項に記載の半導体集積回路装置。
14. 前記メモリセルアレイは、強誘電体セルがマトリックス状に配置されて構成されることを特徴とする請求項１及至１３いずれか１つの項に記載の半導体集積回路装置。
15. 前記メモリセルアレイは、ＴＣ並列ユニット直列接続型強誘電体セルがマトリックス状に配置されて構成されることを特徴とする請求項１及至１３いずれか１つの項に記載の半導体集積回路装置。
16. 前記メモリセルアレイは、ダイナミック型セルがマトリックス状に配置されて構成されることを特徴とする請求項１及至１３いずれか１つの項に記載の半導体集積回路装置。
17. メモリセルアレイと、前記メモリセルアレイのアドレスを指示するアドレス信号が入力されるアドレスバッファと、前記アドレスバッファから出力されるアドレスをラッチするラッチ回路と、前記アドレスの遷移を検知するアドレス遷移検知回路と、前記アドレス遷移検知回路の検知結果に基づいて前記メモリセルアレイのサイクル動作を制御するタイムアウト回路を有する制御回路とを備える半導体集積回路装置のアクセス方法であって、
    前記メモリセルアレイの動作中に動作開始時点のアドレスを前記ラッチ回路にラッチするステップと、
    サイクル動作中に前記アドレス遷移検知回路でアドレスの遷移を検知するステップと、
    アドレスの遷移が検知されたときに、前記メモリセルアレイの動作終了後に、その時点で前記アドレスバッファに入力されているアドレスを前記ラッチ回路にラッチさせるステップと、
    前記ラッチ回路にラッチされたアドレスで前記メモリセルアレイの次のサイクル動作を行うステップと
    を具備することを特徴とする半導体集積回路装置のアクセス方法。
18. メモリセルアレイと、前記メモリセルアレイのロウアドレスを指示するロウアドレス信号が入力されるロウアドレスバッファと、前記メモリセルアレイのカラムアドレスを指示するカラムアドレス信号が入力されるカラムアドレスバッファと、外部チップイネーブル信号が入力されるＣＥバッファと、外部ライトイネーブル信号が入力されるＷＥバッファと、前記ロウアドレスバッファから出力されるロウアドレス信号をラッチする第１のロウアドレスラッチと、前記第１のロウアドレスラッチから出力されるロウアドレス信号をラッチし、内部ロウアドレス信号を出力する第２のロウアドレスラッチと、前記カラムアドレスバッファから出力されるカラムアドレス信号をラッチする第１のカラムアドレスラッチと、前記第１のカラムアドレスラッチから出力されるカラムアドレス信号をラッチし、内部カラムアドレス信号を出力する第２のカラムアドレスラッチと、前記第１のロウアドレスラッチから出力されるロウアドレス信号の遷移を検知するロウアドレス遷移検知回路と、前記第１のカラムアドレスラッチから出力されるカラムアドレス信号の遷移を検知するカラムアドレス遷移検知回路と、前記ＣＥバッファから出力される外部チップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、前記ＷＥバッファから出力される外部ライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、前記ロウアドレス遷移検知回路、前記カラムアドレス遷移検知回路、前記チップイネーブル遷移検知回路、及びライトイネーブル遷移検知回路の検知結果の論理積を取るＡＴＤ論理積回路と、前記メモリセルアレイのサイクル動作を制御するタイムアウト回路を備え、前記ＡＴＤ論理積回路から出力される論理積信号に基づいて、前記メモリセルアレイをアクセスするためのロウ系回路及びカラム系回路を制御するとともに、前記ロウアドレスバッファ、前記カラムアドレスバッファ、前記第１，第２のロウアドレスラッチ、及び前記第１，第２のカラムアドレスラッチを制御する内部ＣＥ制御回路とを備える半導体集積回路装置のアクセス方法であって、
    メモリセルアレイの動作中は前記ロウアドレスバッファ及び前記カラムアドレスバッファから出力される動作開始時点のロウアドレス及びカラムアドレスをそれぞれ前記第１，第２のロウアドレスラッチ及び前記第１，第２のカラムアドレスラッチにラッチさせるステップと、
    サイクル動作中に前記ロウアドレス遷移検知回路でロウアドレスまたは前記カラムアドレス遷移検知回路でカラムアドレスの遷移を検知するステップと、
    前記ロウアドレスまたはカラムアドレスの遷移が検知されたときに、前記メモリセルアレイの動作終了後に、その時点で前記第１のロウアドレスラッチ及び前記第１のカラムアドレスラッチにラッチされているロウアドレス及びカラムアドレスをそれぞれ前記第２のロウアドレスラッチ及び前記第２のカラムアドレスラッチにラッチさせるステップと、
    前記第２のロウアドレスラッチ及び前記第２のカラムアドレスラッチにラッチされたアドレスで前記メモリセルアレイの次のサイクル動作を行うステップと
    を具備することを特徴とする半導体集積回路装置のアクセス方法。

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