KR0140179B1 - 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리

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KR0140179B1
KR0140179B1 KR1019940035016A KR19940035016A KR0140179B1 KR 0140179 B1 KR0140179 B1 KR 0140179B1 KR 1019940035016 A KR1019940035016 A KR 1019940035016A KR 19940035016 A KR19940035016 A KR 19940035016A KR 0140179 B1 KR0140179 B1 KR 0140179B1
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Abstract

[청구범위에 기재된 발명이 속한 기술분야]
불휘발성 반도체 메모리
[발명이 해결하려고 하는 기술적 과제]
비트라인들간의 선폭을 줄이고 고밀도의 집적을 하며, 고속 독출 및 프로그램동작과, 신뢰성있는 불휘발성 반도체 메모리의 제공
[발명의 해결방법의 요지]
서로 대향하는 제1 및 제2페이지 버퍼에 비트라인들이 교대로 접속되고 교대로 데이터의 로딩과 독출동작을 행함.
[발명의 중요한 용도]
대용량의 불휘발성 데이터의 저장

Description

불휘발성 반도체 메모리
제1도는 본 발명의 실시예에 따른 칩구성 레이아웃을 나타낸 도면.
제2도는 제1도의 메모리 쎌 어레이의 일부분을 보인 등가회로도.
제3도는 본 발명의 실시예에 따른 비트라인들과 페이지 버퍼들 사이의 접속관계를 나타낸 도면.
제4도는 제1데이터 라인 DLak와 관련된 페이지 버퍼 및 열디코오더를 나타낸 회로도.
제5도는 제1 및 제2페이지 버퍼들의 일부부분의 회로도.
제6도는 본 발명의 실시예에 따라 독출 및 프로그램동작을 행하기 위한 회로 블럭도.
제7도는 제6도의 제어버퍼 및 제어회로에서 사용되는 어드레스 신호 발생회로의 회로도.
제8도(a)와 (b)는 프로그램동작을 수행하기 위한 명령 입력과 제6도에 도시된 신호들의 타이밍관계도.
제8도(c)와 (d)는 독출동작을 수행하기 위한 명령입력과 제6도에 도시된 신호들의 타이밍관계도.
제9도는 제6도의 제어버퍼 및 제어회로에서 사용되는 열어드레스 카운트 엎신호와 데이터 출력 래치신호를 발생하는 제어회로의 회로도.
제10도는 하나의 입출력패드와 관련된 어드레스 입력버퍼와 데이터 입출력버퍼의 회로도.
제11도는 제6도의 데이터 입출력 스위칭회로의 회로도.
제12도는 제6도의 클럭발생회로의 회로도.
제13도는 제6도의 데이터 출력 멀티플랙서의 회로도.
제14도는 제6도의 제1 및 제2열디코오더를 구성하는 디코오더 회로들의 개략적 회로도.
제15도는 최하위 열어드레스신호가 L레벨일 경우의 프로그램동작의 타이밍도.
제16도는 최하위 열어드레스신호가 H레벨일 경우의 프로그램동작의 타이밍도.
제17도는 최하위 열어드레스신호가 L레벨일 경우의 독출동작의 타이밍도.
제18도는 최하위 열어드레스신호가 H레벨일 경우의 독출동작의 타이밍도.
*도면의 주요부분에 대한 부호의 설명
12:메모리 쎌 어레이 18:제1페이지 버퍼
20:제2페이지 버퍼 22:공통 소오스라인 구동회로
24:제1열디코오더 26:제2열디코오더
58:어드레스 입력버퍼 60:제어버퍼 및 제어회로
62:데이터 입출력 버퍼 64:클럭발생회로
66:데이터 입출력 스위칭회로 68:제1열어드레스 카운터
70:제2열어드레스 카운터 72:데이터출력멀티플렉서
74:제1데이터 버스 76:제2데이터 버스
78:제3데이터 버스
본 발명은 반도체 메모리에 관한 것으로, 특히 고밀도 불휘발성 반도체 메모리에 관한 것이다.
불휘발성 반도체 메모리는 고밀도로 집적되는 추세에 있고 동시에 그 성능 및 동작속도 또한 향상되고 있다. 통상적으로, 불휘발성 반도체 메모리는 플로팅 게이트, 제어게이트, 소오스 및 드레인을 가지는 플로팅 게이트 트랜지스터를 메모리 쎌로 사용하고 있다. 메모리 쎌들은 행과 열의 매트릭스 형으로 배열되고 동일행에 배열된 메모리 쎌들의 제어게이트들은 다수의 워드라인들중 주어진 하나와 접속되어 있고 동일열에 배열된 셀들의 드레인들은 다수의 비트라인중 주어진 하나와 접속되어 있다. 상기 메모리 쎌들, 다수의 워드라인들 및 다수의 비트라인들은 메모리 쎌 어레이를 구성한다. 그러한 불휘발성 반도체 메모리에서, 동작속도를 향상하기 위하여 다수의 워드라인들중 하나의 선택된 워드라인과 접속된 메모리 쎌들에 저장된 데이터를 상기 다수의 비트라인들을 통하여 일시에 독출을 한다. 그러한 독출동작은 페이지 독출 동작이라 부른다. 상기 다수의 비트라인들상의 독출데이터는 페이지 버퍼라 불리는 데이터 래치들에 일시적으로 저장된다. 한편 기입 즉 프로그램동작은 데이터 입출력 패드 또는 단자들을 통하여 입력하는 데이터를 상기 페이지 버퍼에 순차로 저장하고 이후 상기 페이지 버퍼에 저장된 데이터를 하나의 선택된 워드라인에 접속된 메모리 쎌들로 일시에 프로그램하는 것에 의해 행해진다. 그러한 프로그램동작은 페이지 프로그램동작이라 불리운다. 페이지 독출동작과 페이지 프로그램동작은 본원 출원인에게 양도되고 1994년 8월 19일자로 공개된 대한민국 공개특허번호 94-18870호에 개시되어 있다.
페이지 독출 및 페이지 프로그램동작을 행하기 위해서는 페이지 버퍼를 구성하는 데이터 래치들이 상기 다수의 비트라인들에 각각 접속되지 않으면 안된다. 그러나 불휘발성 반도체 메모리가 칩의 크기를 증가함이 없이 점점 더 고밀도로 집적될때, 비트라인들간의 간격은 점점 더 줄어든다. 그러므로 비트라인들마다 접속되어야 하는 데이터 래치들의 칩상의 점유면적을 축소하는 것은 한계가 있다. 더우기 상기 각 데이터 래치와 함께 각 비트라인상의 데이터를 감지하는 감지증폭기가 사용될때 비트라인들사이의 간격을 줄이는 것은 어렵다. 그러므로 칩의 크기를 증가하지 않고 페이지 버퍼와 감지 증폭기들이 비트라인들사이에 배치될 수 있는 레이아웃이 요망되고 있다.
종래의 불휘발성 반도체 메모리 예컨데 낸드 쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리(이하 EEPROM이라 칭함)는 페이지 버퍼로부터 데이터 입출력단자들로 데이타를 출력하고 또 데이터 입출력 단자들로부터 페이지 버퍼로 데이터를 로딩하는데 많은 시간이 걸렸다. 예를 들어 프로그램을 하기 위하여, 데이터 입출력 단자들로 연속적인 데이터를 페이지 버퍼로 제공하는 데이터 로딩 싸이클타임과 독출을 위하여 페이지 버퍼로부터 데이터 입출력단지들로 연속적인 데이터를 출력하는 독출 싸이클타임이 각각 약 80nsec를 요하였다. 따라서 약 3.3볼트의 전원전압을 사용하면서 데이터 로딩싸이클타임과 독출싸이클타임을 감소시킬 수 있는 높은 신뢰성과 성능을 가지는 EEPROM이 요망되고 있다.
따라서 본 발명의 목적은 칩의 크기의 증가없이 고밀도로 집적할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
본 발명의 다른 목적은 하나의 선택된 워드라인과 접속된 메모리 쎌들 그리고 데이터를 고속으로 프로그램 및 독출할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
본 발명의 또다른 목적은 프로그램 및 독출시 사용자의 편의를 도모할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
본 발명의 또다른 목적은 바이트당 보다 짧은 싸이클타임에서 데이터의 연속적인 독출 및 데이터로딩을 할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 행과 열의 매트릭스형으로 배열된 플로팅 게이트형의 다수의 메모리 쎌들과;
동일행에 배열된 메모리 쎌들과 접속된 다수개의 워드라인들과;
동일열에 배열된 메모리 쎌들과 접속되고 서로 평행한 다수개의 비트라인들과;
상기 다수개의 비트라인들이 교대로 서로 반대되는 제1열방향과 제2열방향으로 신장하면서 상기 제1열방향으로 신장하는 비트라인들과 접속되는 제1페이지 버퍼와 상기 제2열방향으로 신장하는 비트라인들과 접속되는 제2페이지 버퍼를 가지는 불휘발성 반도체 메모리를 제공한다.
또한 본 발명은 행과 열의 매트릭스형으로 배열되고 플로팅 게이트형의 복수개의 메모리 쎌들이 직렬로 접속된 다수개의 낸드 쎌 유닛들과,
동일행에 배열된 상기 메모리 쎌들과 접속된 다수개의 워드라인들과,
동일열에 배열된 낸드 쎌 유닛들의 일단과 접속되는 다수개의 비트라인들과;
상기 다수개의 비트라인들이 교대로 서로 반대되는 제1열방향과 제2열방향으로 신장하면서 상기 제1열방향으로 신장하는 비트라인들과 접속되는 제1페이지 버퍼와 상기 제2열방향으로 신장하는 비트라인들과 접속되는 제2페이지 버퍼를 가지는 불휘발성 반도체 메모리를 제공한다.
또한 본 발명은 행과 열의 매트릭스형으로 배열된 플로팅 게이트형의 다수개의 메모리 쎌들과;
동일행에 배열된 메모리 쎌들과 접속된 다수개의 워드라인들과;
동일열에 배열된 메모리 쎌들과 접속되고 서로 평행한 다수개의 비트라인들과;
상기 다수개의 비트라인들은 서로 인접한 비트라인쌍을 다수 가지는 비트라인 그룹들로 분할되고 상기 비트라인 그룹들은 교대로 서로 반대되는 제1열방향과 제2열방향으로 신장하면서 상기 제1열방향으로 신장하는 비트라인 그룹들과 접속된 제1페이지 버퍼와 상기 제2열방향으로 신장하는 비트라인 그룹들과 접속된 제2페이지 버퍼로 구성되는 불휘발성 반도체 메모리를 제공한다.
또한 본 발명은 반도체 칩상에 행과 열의 매트릭스형으로 배열되고 플로팅 게이트형의 복수개의 메모리 쎌들이 직렬로 접속된 다수개의 낸드 쎌 유닛들과;
동일 열에 배열된 낸드 쎌 유닛들의 일단들과 접속된 다수개의 비트라인들과;
상기 다수개의 낸드 쎌 유닛들의 타단들과 접속된 다수개의 공통 소오스라인들과;
상기 반도체 칩상의 적어도 2개의 영역에 형성되고 상기 다수개의 공통 소오스라인들과 공통으로 접속된 공통 소오스라인 구동회로들을 가지는 불휘발성 반도체 메모리를 제공한다.
또한 본 발명은 다수의 워드라인들중 선택된 하나의 워드라인과 접속된 다수의 메모리 쎌들에 저장된 데이터를 상기 다수의 메모리 쎌들과 접속된 다수의 비트라인들을 통하여 일시에 독출하기 위한 불휘발성 반도체 메모리에 있어서;
상기 다수의 비트라인들중 미리 예정된 수의 제1그룹의 비트라인들과 나머지의 제2그룹의 비트라인들과 각각 접속되고 상기 제1 및 제2그룹의 비트라인들상의 독출 데이터를 저장하기 위한 제1 및 제2페이지 버퍼와;
독출 인에이블신호의 각 주기마다 상기 제1 및 제2페이지 버퍼에 저장된 데이터를 교대로 데이터 입출력 단자들로 제공하는 독출 수단을 가지로 하는 불휘발성 반도체 메모리를 제공한다.
또한 본 발명은 기입 인에이블신호에 응답하여 복수개의 데이터 입출력단자들을 통하여 입력하는 데이터를 저장하기 위한 페이지 버퍼와, 상기 페이지 버퍼와 접속된 다수의 비트라인들과, 상기 다수의 비트라인들과 접속되고 다수의 워드라인들중 선택된 하나의 워드라인과 접속된 다수의 메모리 쎌들로 상기 페이지 버퍼에 저장된 데이터를 일시에 프로그램하기 위한 불휘발성 반도체 메모리에 있어서;
상기 다수의 비트라인들중 미리 예정된 수의 제1그룹의 비트라인들과, 나머지의 제2그룹의 비트라인들과 각각 접속된 제1 및 제2페이지 버퍼들을 가지는 상기 페이지 버퍼와;
상기 기입 인에이블신호의 각 주기마다 상기 복수개의 데이터 입출력 단자들을 통하여 입력하는 상기 데이터를 교대로 래치한후 상기 기입 인에이블신호의 각 주기마다 교대로 상기 제1 및 제2페이지 버퍼들에 저장하기 위한 데이터 로딩수단을 가지는 불휘발성 반도체 메모리를 제공한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
하기 설명에서 메모리 쎌들과 낸드쎌들 및 비트라인들의 수, 전압값, 회로구성 및 부품들 등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위하여 나타나 있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.
본 명세서에서 사용되는 메모리 쎌이란 용어는 소오스, 드레인, 플로팅 게이트 및 제어 게이트를 가지는 플로팅 게이트 MOS FET를 나타낸다. 프로그램이란 용어는 선택된 메모리 쎌로 데이터의 영구적 기입을 의미한다.
하기 설명에서 부호 k는 제k+1번째 데이터 입출력 패드와 관련된 부품들의 표식들로 사용된다. 본 명세서에서 전원공급전압 Vcc는 3.3볼트가 사용된다. 그러나 본 발명은 이 전압값에 한정되는 것이 아님을 유의하여야 한다.
본 발명의 EEPROM은 동일 칩상에 CMOS 제조기술을 사용하여 제작되고 약 -1.8볼트의 임계전압을 가지는 디플레숀 모우드의 N채널 모오스 트랜지스터들(이하 D형 트랜지스터들이라 칭함)과 약 0.7볼트의 임계전압을 가지는 인한스멘트 모우드의 N채널 모오스 트랜지스터들(이하 N채널 트랜지스터들이라 칭함) 및 약 -0.9볼트의 임계전압을 가지는 P채널 모오스 트랜지스터들(이하 P채널 트랜지스터들이라 칭함)이 사용된다.
본 발명의 바람직한 실시예는 4M×8비트의 낸드형의 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리(이하 EEPROM)에 대하여 설명이 되지만 본 발명은 낸드형의 EEPROM에 국한되는 것이 아님을 유의하여야 한다.
제1도는 본 발명의 바람직한 실시예를 나타내는 EEPROM의 칩 레이아웃 구성도를 나타낸 도면이며 도시의 편의상 확대된 도면이다.
제1도를 참조하면, 사각형 형상의 반도체 칩(10)의 일표면상의 대략중앙부에 메모리 쎌 어레이(12)가 배치되어 있다. 상기 메모리 쎌 어레이(12)의 좌측과 우측에는 제1행 디코오더와 제2행 디코오더(16)가 각각 배치되어 있다. 상기 메모리 쎌 어레이(12)의 상부와 하부에는 제1페이지 버퍼(18)와 제2페이지 버퍼(20)가 각각 배치되어 있고 상기 메모리 쎌 어레이(12)의 4개의 코너에는 공통 소오스라인들을 구동하기 위한 공통 소오스라인 구동회로들(22)이 각각 배치되어 있다. 상기 제1페이지 버퍼(18)의 상부에는 제1열디코오더(24)와 제1열어드레스 카운터(68)가 가로방향으로 인접하여 배치되어 있는 반면 상기 제2페이지 버퍼(20)의 하부에는 제2열디코오더(26)와 제2열어드레스 카운터(70)가 가로방향으로 인접하여 배치되어 있다. 상기 제2열어드레스 카운터(70)와 제2열디코오더(26)의 하부에는 주변회로(32) 예컨데, 클럭 발생회로, 여러가지 버퍼, 제어회로 및 데이터 입출력 스위치회로 등이 배치되어 있다. 상기 반도체칩(10)의 4개의 코너에는 데이터 입출력 패드들 I/00∼I/07과, 전원전압 공급패드 Vcc, 접지전압 공급패드 Vss, 외부기입 인에이블 신호 공급 패드, 어드레스래치 인에이블신호 공급패드 ALEx, 명령 래치 인에이블신호 공급패드 CLEx, 칩인에이블신호 공급패드및 독출 인에이블신호 공급패드가 배치되어 있다.
메모리 쎌 어레이(12)는 4,096개의 행들과, 8,192개의 열들의 매트릭스형식으로 배열된 32메거(4,096×8,192)비트의 메모리 쎌들을 가지고 있다. 동일행에 배열된 메모리 쎌들의 제어게이트들은 4,096개의 워드라인들중 하나와 접속되어 있고, 동일 열에 배열된 메모리 쎌들의 드레인들은 8,192개의 비트라인들중 하나와 접속되어 있다.
제2도는 상기 메모리 쎌 어레이(12)의 일부분을 보여주고 있는 등가회로도의 도면이며 도시의 편의상 2개의 행블럭만의 메모리 쎌 어레이를 나타내고 있다. 각 낸드 쎌 유닛은 제1선택 트랜지스터 ST1의 소오스와 제2선택 트랜지스터의 드레인 사이에 채널들이 직렬로 접속된 16개의 메모리 쎌들 M1∼M6로 구성되어 있다. 각 낸드 쎌 유닛의 상기 제1선택 트랜지스터 ST1의 드레인은 저항접속을 통하여 대응 비트라인 예를 들어 고융점 금속실리사이드 물질, 또는 고융점 금속 물질로 형성된 대응 비트라인에 접속된다. 각 낸드 쎌 유닛의 상기 제2선택 트랜지스터 ST2의 소오스는 고융점 금속 또는 실리사이트 물질의 공통 소오스라인 CSL에 접속된다. 낸드 쎌 유닛들과 접속된 공통 소오스라인들은 상기 비트라인들 및 워드라인들과 절연되고 상기 공통 소오스라인들의 각각은 제1도에 보인 바와 같이 4개의 코너에 형성된 공통 소오스라인 구동회로들(22)과 접속된다. 그러므로 각 공통 소오스라인은 공통 소오스라인 구동회로들(22)의 어느것과도 접속되기 때문에 독출동작시 각 낸드 쎌 유닛의 제2선택 트랜지스터의 소오스를 거의 접지 레벨로 구동할 수 있는 잇점을 갖게 된다. 각 행블럭은 동일행에 배열된 낸드 쎌 유닛들로 구성되어 있다. 각 행블럭에서 동일행들에 배열된 제1선택 트랜지스터들 ST1의 제어게이트들, 메모리 쎌들 M1∼M6의 제어게이트들 및 제2선택 트랜지스터들 ST2의 제어게이트들은 고융점 금속 실리사이드 물질로 형성된 제1선택라인 SSL, 워드라인들 WL0 ∼WL15및 제2선택라인 GSL과 각각 접속된다. 상기 메모리 쎌 어레이(12)에 있는 제1선택라인들 SSL은 제1도에 도시된 제1행 디코오더(14)에 접속되고 제2선택라인들 GSL은 제2행 디코오더(16)에 접속된다. 또한 각 행블럭에서 홀수번째 워드라인들 WL0,WL2,…,WL14과 짝수번째 워드라인들 WL1,WL3,…,WL15은 각각 제1행 디코오더(14) 및 제2행 디코오더(16)와 접속된다. 그러므로 워드라인들 W0∼WL15은 교대로 제1 및 제2행 디코오더에 접속되기 때문에 인접한 워드라인들 사이의 간격이 증가되고 이에 의해 각 워드라인을 구동하기 위한 행 디코오더들이 충분한 면적에 제조될 수 있다. 메모리 쎌 어레이를 구성하는 낸드 쎌 유닛들의 구조 및 평면 레이 아웃은 본원 출원의 내용에 참조되는 전술한 대한민국 공개특허번호 94-18870호에 개시되어 있다.
제3도(a) 및 (b)는 비트라인들과 페이지 버퍼들 사이의 연결관계를 보여주는 도면이다.
제3도(a)를 참조하면, 비트라인들 BL0∼BL4,095은 교대로 제1페이지 버퍼(18)와 제2페이지 버퍼(20)에 접속되어 있다. 제1 및 제2페이지 버퍼들(18)과 (20)은 거의 평행한 비트라인들 BL0∼BL4,095에 관하여 서로 대향하도록 배치되어 있다. 그러므로 제1페이지 버퍼(18)와 접속되는 제1그룹을 형성하는 짝수번째의 비트라인들 BL1,BL3,…,BL4,095은 제2페이지 버퍼(20)와 접속되는 제2그룹을 형성하는 홀수번째의 비트라인들 BL0,BL2,…,BL4,095과 교대하고 있기 때문에 각 페이지 버퍼에 접속되는 인접한 비트라인들 간의 간격이 2배로 증가될 수 있고 이에 의해 각 비트라인과 접속되는 데이터 래치의 점유면적이 충분하게 보장될 수 있는 이점을 갖는다.
제3도(b)는 비트라인들과 제1 및 제2페이지 버퍼들 사이의 접속관계를 보여주는 또다른 실시예를 나타낸 도면이다. 제3도(b)를 참조하면, 인접한 비트라인 쌍들 BL0, BL2; BL1, BL3; BL4; BL6;…,BL4,093, BL4,095은 교대로 제2페이지 버퍼(18)와 제1페이지 버퍼에 접속된다. 그러므로 한 페이지 버퍼에 접속되는 인접한 비트라인 쌍들 사이에 타 페이지 버퍼에 접속되는 인접한 비트라인 쌍들이 교대로 끼워 넣어져 있기 때문에, 각 페이지 버퍼에 접속되는 비트라인쌍들 사이의 면적에 각 비트라인과 접속되는 데이터 래치가 충분히 배치될 수 있다.
전술된 비트라인들 BL0∼BL4,095은 비트라인들간의 커플링 캐패시터들이 동일하도록 등간격으로 배치될 수 있다. 또한 최 외측 비트라인들 BL0와 BL4,095의 외측에 등간격으로 상기 비트라인들과 서로 평행한 더미 비트라인들이 배치되는 것이 바람직하다.
상기 제1페이지 버퍼(18)와 제2페이지 버퍼(20)는 각각 제1열디코오더(24)와 제2열디코오더(26)와 접속된다. 제1 및 제2페이지 버퍼들은 독출동작시 대응 비트라인들상으로부터의 데이터를 일시적으로 저장하고 프로그램동작시 이들 페이지 버퍼들에 일시적으로 저장된 데이터를 대응 비트라인들상으로 제공하기 위한 작용을 한다. 제1 및 제2열디코오더들(24)와 (26)은 각각 제1 및 제2페이지 버퍼들(18) 및 (20)와 접속되어 있고 순차로 입력하는 열 어드레스 신호들에 응답하여 상기 제1 및 제2페이지 버퍼들(18) 및 (20)이 한 바이트의 데이터를 연속 및 교대로 입력하거나 또는 출력하도록 디코오딩하는 작용을 한다.
제4도는 제1페이지 버퍼 및 제1열디코오더중 제k+1번째 제1데이터 라인 DLak과 관련된 페이지 버퍼 및 열디코오더를 나타낸 개략적 회로도이다. 여기서 k는 0,1,2,…,7이다. 도면중 복수개 데이터 래치 및 감지회로들(34)은 제1페이지 버퍼(18)를 구성한다. 제1페이지 버퍼(18)는 2,048개의 데이터 래치 및 감지회로들(34)로 구성되며 이들 데이터 래치 및 감지회로들(34)의 일단들은 비트라인들 BL512k+1, BL512k+3, BL512k+5,…,BL512k+511과 각각 접속된다. 2,048개의 데이터 래치 및 감지회로들(34)은 8개의 그룹들로 분할되고 각 그룹을 구성하는 256개의 데이터 래치 및 감지회로들(34)은 후술되는 제1데이터 버스를 구성하는 8개의 제1데이터 라인들 DLak중 하나의 데이터 라인과 관련되어 있다. 각 제1데이터 라인 DLak과 관련된 256개의 데이터 래치 및 감지회로들(34)은 16개의 서브그룹회로(36)로 분할되고, 각 서브그룹회로(36)를 구성하는 16개의 데이터래치 및 감지회로들(34)의 타단들은 제1열디코오딩 신호들 YAa0∼YAa15에 응답하여 16개의 제1선택 트랜지스터들 TA1∼TA16중 하나를 턴온시키는 제1선택회로(38)를 구성하는 상기 제1선택 트랜지스터들 TA1∼TA16의 드레인들에 각각 접속된다. 각 서브그룹회로(36)와 관련된 상기 제1선택 트랜지스터들 TA1∼TA16의 소오스들은 공통 노오드(42)에 접속된다. 각 제1데이터 라인 DLak와 관련된 16개의 공통 노오드들(42)은 제2선택회로(40)를 구성하는 제2선택 트랜지스터들 TB1∼TB16의 드레인들과 각각 접속되고 이들 제2선택 트랜지스터들 TB1∼TB16의 소오스들은 제1데이터 라인 DLak와 접속된다. 상기 제2선택 트랜지스터들 TB1∼TB2의 제어게이트들은 제2열디코오딩 신호들 YBa0∼YBa15과 각각 접속되고 제1열 디코오딩 신호들 YBa0∼YBa15에 응답하여 각 제1데이터 라인 DLak과 관련하여 하나의 제2선택 트랜지스터가 턴온된다.
제2페이지 버퍼(20) 및 제2열디코오더(26)는 전술된 제1페이지 버퍼(18) 및 제1열디코오더(24)와 유사한 방식으로 데이터래치 및 감지회로들(34)과 제1 및 제2선택회로들(38),(40)로 구성되어 있다. 제2페이지 버퍼(20)는 2,048개의 데이터 래치 및 감지회로들의 일단들이 비트라인들 BL512k, BL512k+2, BL512k+4,…,BL512k+510과 각각 접속되어 있다는 것을 제외하고 제1페이지 버퍼(18)의 구성과 동일하다. 제2열디코오더(26)를 구성하는 제1 및 제2선택 트랜지스터들의 제어게이트들은 제2열디코오딩 신호들 YAb0∼YAb15와 YBb0∼YBb15과 각각 접속되는 것을 제외하고는 제1열디코오더(24)의 구성과 동일하며 제2열디코오더로부터의 8개의 제2데이터라인들 DLab은 후술되는 바와 같이 제2데이터 버스(76)를 구성한다.
제5도는 제1 및 제2페이지 버퍼들의 일부분의 개략적 회로도를 나타낸 도면이다. 도시의 편의상, 각 페이지 버퍼에 있는 128개의 서브그룹회로들(36)중 하나만이 도시되어 있다. 도면중 서브그룹회로(36)는 16개의 데이터 래치 및 감지회로들(34)로 구성되며 각 데이터 래치 및 감지회로(34)는 N형 트랜지스터들(44)∼(50)과 P형 트랜지스터(51) 및 데이터 래치(54)와 트라이스테이트 인버어터(53)으로 구성된다. 각 페이지 버퍼의 일측에 기준부(52)가 제공되고, 상기 기준부(52)와 각 데이터 래치 및 감지회로(34)의 P형 트랜지스터(51)로 구성된 회로 부분은 전류미러형의 데이터 감지회로를 구성한다. 각 데이터 래치 및 감지회로(34)내의 N형 트랜지스터(44)의 드레인과 N형 트랜지스터(50)의 소오스는 대응하는 비트라인과 제1선택회로에 각각 접속된다. N형 트랜지스터들(50)은 프로그램동작중 제어신호에 의해 턴온되며 트라이스테이트 인버어터들(53)은 독출동작중 상기 감지회로들의 데이터 감지동작의 완료시 제어신호 Φ4와 그 반전신호에 의해 인에이블된다. 제5도에 도시된 서브그룹회로들(36)과 기준부(52)의 동작은 전술된 대한민국 공개특허번호 94-18870호에 상세히 설명되어 있다.
제6도는 본 발명의 실시예에 따라 독출 및 프로그램동작을 행하기 위한 회로블럭도를 나타낸 도면이다. 도면중 데이터 입출력 패드 또는 단자들 I/00∼I/07과 접속된 입출력버스(56)는 어드레스 입력버퍼(58)와 데이터 입출력버퍼(62)와 제어버퍼 및 제어회로(60)와 접속된다. 제어버퍼 및 제어회로(60)는 외부 기입인에이블신호, 외부독출 인에이블신호, 외부명령 래치 인에이블신호 CLEx, 외부 어드레스 래치 인에이블신호 ALEx 및 외부 칩 인에이블신호등의 외부 제어신호들을 입력하여 칩내부 CMOS 레벨의 제어신호들 예컨데, 기입인에이블신호, 독출 인에이블신호 REc, 명령래치 인에이블신호, 어드레스 래치 인에이블신호, 칩인에이블신호등의 제어신호들로 변환하기 위한 여러 버퍼들로 구성된 제어버퍼와, 상기 데이터 입출력단자들 I/00∼I/07을 통하여 입력되는 명령 신호들을 래치하기 위한 명령 래치들을 가지고 있다. 또한 상기 제어버퍼 및 제어회로(60)는 상기 명령래치들에 저장된 명령들 예컨데, 독출명령, 프로그램명령 및 소거 명령등의 명령들등과 상기 내부제어신호들의 조합에 의해 발생된 여러 제어신호들 예컨데 제1 내지 제3어드레스 래치 인에이블신호들, 데이터 로딩 명령 플래그 신호 Ssi 데이터 로딩 인에이블신호, 어드레스 카운터 엎신호, 어드레스신호 PA8과 독출 및 프로그램 제어신호들을 발생하는 제어회로를 가지고 있다. 상기 제1 내지 제3어드레스 래치 인에이블신호들을 발생하는 회로는 본원 출원인에게 양도되고 1994년 10월 1일자 출원된 대한민국 특허출원번호 제94-25243호에 개시되어 있다.
상기 제어버퍼 및 제어회로(60)는 제7도에 도시된 바와 같은 어드레스 신호발생회로(79)를 가지고 있다. 상기 어드레스신호 발생회로(80)는 개시열 지정 명령 플래그 Sure에 응답하여 최상위 열 어드레스신호 PA8을 발생하는 작용을 한다. 상기 열어드레스 신호 PA8은 512바이트의 비트라인들을 지정할 수 있는 열어드레스 신호들 PA0∼PA8중 최상이 비트이기 때문에 L레벨에 있는 열어드레스신호 PA8은 256바이트의 첫번째 절반의 비트라인들 즉 첫번째 절반의 메모리 영역에 대응하는 BL0∼BL2,047을 지정할 수 있는 반면, H레벨에 있는 열어드레스신호 PA8은 256바이트의 두번째 절반의 비트라인들 즉 두번째 절반의 메모리 영역에 대응하는 BL2,048∼BL4,095을 지정할 수 있다. 상기 어드레스 신호 발생회로(80)는 인버터들(100)∼(102)과 낸드게이트들(103)과 (104)로 구성된 플립플롭회로로 구성된다.
제8도(a)와 (b)는 프로그램동작을 수행하기 위한 명령 입력과 제6도에 도시된 신호들의 타이밍 관계를 보여주는 도면이고 제8도(c)와 (d)는 독출동작을 수행하기 위한 명령 입력과 제6도에 도시된 신호들의 타이밍관계를 보여주는 도면이다. 제8도(a)와 (b)에 도시된 바와 같이, 프로그램동작을 수행하기 위하여 시간 t0과 t1사이에서 외부 명령래치 인에이블신호 CLEx와 외부 어드레스 래치 인에이블신호 ALEx가 H레벨과 L레벨에 각각 있을때, 외부기입 인에이블신호를 L레벨로 토글링하면서 데이터 입출력 단자들 I/00∼I/07을 통해 시작 비트라인 명령들 01H(핵사코오드) 또는 00H을 입력하는 것에 의해 상기 열어드레스 신호 PA8은 H레벨 또는 L레벨로 설정된다. 그후 시간 t1과 t2사이에서 데이터 입출력 단자들 I/00∼I/07을 통해 80H의 프로그램 명령을 입력하는 것에 의해 프로그램 시작 메모리 영역과 프로그램동작이 설정된다. 제8도(a)에 보인 바와 같이 2번째 절반 비트라인들이 지정되는 01H의 명령이 입력하면, 개시열 지정명령 플래그 Sure가 L레벨에서 H레벨로 간다. 그러면 열어드레스신호 PA8은 H레벨로 간다. 그후 80H의 명령이 입력하면 데이터 로딩 명령 플래그 Ssi가 L레벨에서 H레벨로 설정된다. 그러므로 상기 개시열 지정명령 플래그 Sure가의 2번째 토글링후 L레벨로 간다하더라도 상기 열 어드레스신호 PA8은 H상태를 유지한다. 한편 제8도(b)에 보인 바와 같이, 첫번째 절반 비트라인들이 지정되는 00H의 명령이 입력하면 상기 개시열 지정명령 플래그 Sure는 L레벨에 있고 L레벨에 있는 데이터 로딩명령 플래그 Ssi를 가지고 상기 열어드레스신호 PA8은 L레벨을 유지한다.
제8도(c)와 (d)에 보인 바와 같은 독출동작을 행하기 위한 명령입력과 열어드레스신호 PA8의 설정은 제8도(a)와 (b)의 시간 t0와 t1사이에서의 타이밍관계와 동일하다.
제9도는 제6도의 제어버퍼 및 제어회로(60)를 구성하는 열어드레스 카운트엎 신호와 데이터 출력 래치신호 Φlch를 데이터 독출동작중 발생하는 제어회로이다. 상기 제어회로는 인버어터들(105)∼(112)과, 지연회로들(113)과 (114)와, 낸드게이트들(115)∼(117)과 노아게이트(118)로 구성된다. 제어신호 Φready는 후술되는 바와 같이 데이터 독출 동작중 데이터 감지동작 완료후 약 400nsec동안 H레벨에 있다. 상기 제어회로는 H레벨로 가는 상기 제어신호 Φready에 응답하여 상기 지연회로(113)의 지연으로 약 50nsec의 L레벨이 되는 열어드레스 카운트엎 신호를 발생한다. 상기 열어드레스 카운트엎 신호가 L레벨에서 H레벨로 가면 독출 인에이블신호 REc는 L레벨에 있기 때문에 데이터 출력 래치신호 Φlch는 지연회로(114)의 지연에 의해 약 40nsec의 H레벨 펄스가 된다. 그후 독출 인에이블신호 REc가 토글링하면 상기 데이터 출력래치신호 Φlch는 상기 독출 인에이블신호 REc의 L레벨에 동기하는 펄스열이 된다.
제6도로 돌아가면, 어드레스 입력버퍼(58)는 데이터 입출력 단자들 I/00∼I/07을 통하여 입력하는 외부 어드레스 신호들을 제1 내지 제3어드레스 래치 인에이블신호들에 응답하여 CMOS 레벨의 신호들로 변환하고 래치하는 작용을 한다. 데이터 입출력 버퍼(62)는 데이터 입출력 단자들 I/00∼I/07를 통하여 입력하는 외부 데이터를 CMOS 레벨의 데이터로 변환하고 래치한후, 제1 및 제2데이터 래치 인에이블신호와에 응답하여 제1데이터 버스(74)와 제2데이터 버스(76)상에 상기 래치된 데이터를 각각 제공하는 작용을 하는 데이터 입력버퍼회로와, 제3데이터 버스(78)상의 출력데이터를 데이터 출력래치신호 Φlch에 응답하여 래치하고 그후 데이터 출력 인에이블신호 Φoe에 동기하여 상기 래치된 데이터를 상기 데이터 입출력 단자들 I/00∼I/07로 제공하는 작용을 하는 데이터 출력버퍼회로로 구성된다.
제10도는 어드레스 입력버퍼와 데이터 입출력 버퍼의 개략적 회로도를 나타낸 도면이다. 도시의 편의상, 8개의 데이터 입출력 단자들중 하나와 접속된 어드레스 입력버퍼와 데이터 입출력버퍼가 도시되고 있다. 도면중 어드레스 입력버퍼는 노아게이트(120), 인버어터들(121)과 (122), 제1 내지 제3어드레스 래치들(80)∼(82)로 구성된다. 제1 내지 제3어드레스 래치들(80)∼(82)의 각각은 노아게이트들(125)∼(127)과 인버어터들(123)과 (124)로 구성된다. 칩인에이블신호가 L레벨에 있을때, 노아게이트(120)는 데이터 입출력 단자 I/Ok를 통하여 입력하는 외부 어드레스 신호 또는 외부 데이터를 내부 CMOS 어드레스신호 또는 데이터로 변환하는 작용을 한다. 제1 내지 제3어드레스 래치들(80)∼(82)은 제1 내지 제3어드레스 래치 인에이블신호들에 응답하여 상기 데이터 입출력단자 I/Ok로 입력하는 어드레스 신호들을 노아게이트들(126)과 (127)로 구성된 플립플롭들에 각각 래치하는 작용을 한다. 파워 온 리세트신호 RST는 파워온시 전원공급전압의 레벨이 소정레벨에 도달할때 도시하지 아니한 통상의 파워 온 리세트회로로부터 발생되는 H레벨의 짧은 펄스신호이고 이에 의해 상기 제1 내지 제3어드레스래치들(80)∼(82)은 L레벨들로 초기화된다.
데이터 입력버퍼는 노아게이트(120), 인버어터들(121)과 (122) 및 제1 및 제2데이터 입력래치들(84)와 (85)로 구성된다. 제1 및 제2데이터 입력래치들(84)와 (85)의 각각은 노아게이트들(128)∼(130)과 인버어터들(131)과 (132)로 구성된다. 제1 및 제2데이터 입력래치들(84)와 (85)는 제1 및 제2데이터 래치 인에이블신호들와에 응답하여 데이터 입출력단자 I/Ok로부터 입력하는 입력데이터를 노아게이트들(128)과 (129)로 구성되는 플립플롭에 각각 저장하는 작용을 한다. 파워온 리세트신호 RST는 파워온시 상기 제1 및 제2데이터 입력래치들(84)와 (85)를 L레벨로 초기화시킨다.
데이터 출력버퍼는 제3데이터 버스(78)를 구성하는 데이터라인들 PL0-PL7과 대응 데이터 입출력단자들 I/00∼I/07사이에 각각 접속된다. 제10도에 도시된 바와 같이 데이터 라인 PLk와 데이터 입출력단자 I/Ok 사이에 접속된 데이터 출력버퍼회로(86)는 P형 트랜지스터들(134)와 (135) 및 N형 트랜지스터들(136)과 (137)로 구성된 트라이스테이트 인버어터(138)와 인버어터들(140)과, (141)로 구성된 데이터 출력래치(142)와 인버어터들(144)∼(149)과 낸드게이트(150)와 노아게이트(151) 및 P형 구동 트랜지스터들(152)와 (153)로 구성된다. 트라이스테이트 인버어터((138)는 데이터 출력 인에이블 신호 Φlch가 H레벨이 될때마다 데이터 라인 PLk상의 데이터를 데이터 출력래치(142)로 제공하는 작용을 한다. 낸드게이트(150)과 노아게이트(151)는 데이터 출력 인에이블신호에 Φoe에 응답하여 데이터 출력래치(142)에 저장된 데이터를 구동 트랜지스터들(152)와 (153)를 통하여 데이터 입출력단자 I/Ok로 제공하는 게이트 수단이다.
제6도를 다시 참조하면, 데이터 입출력 스위칭회로(66)는 제어버퍼 및 제어회로(60)로부터의 제어신호들 예컨데, 기입 인에이블신호, 명령 래치 인에이블신호, 어드레스 래치 인에이블신호, 데이터 로딩 명령 플래그 Ssi, 제1 및 제2어드레스 래치 인에이블신호과및 데이터 로딩 인에이블신호 DLE와 어드레스 입력 버퍼(58)로부터의 최하위 어드레스 신호 PA0에 응답하여 데이터 입력 래치들(84)와 (85)을 제어하는 제1 및 제2데이터 래치 인에이블신호들와와 제1 및 제2열디코오더들(24)와 (26)을 인에이블하는 제1 및 제2열디코오더 인에이블신호들 YEa 및 YEb를 발생하기 위한 작용을 한다. 상기 데이터 입출력 스위칭회로(66)를 나타내고 있는 개략적 회로도가 제11도에 도시되어 있다.
제11도를 참조하면, 데이터 입출력 스위칭회로(66)는 프로그램동작중 기입인에이블신호에 동기하는 클럭을 발생하는 기입클럭 발생회로(88)를 가지고 있다. 기입클럭 발생회로(88)는 낸드게이트(143), 노아게이트들(145)∼(147) 및 인버어터(144)로 구성된다. 낸드게이트(143)는 외부 어드레스 신호들의 입력동작후 기입인에이블신호가 토글을 하는 동안 H레벨들에 있는 신호들와에 의해 L레벨을 발생하기 때문에 상기 기입클럭 발생회로(87)의 출력라인(140)은 상기 기입 인에이블신호에 동기하는 클럭을 제공하고 출력라인(141)은 상기 출력라인(140)상의 클럭의 상보클럭을 제공한다. 한편 상기 출력라인(140)은 프로그램 명령 입력기간과 외부 어드레스신호 입력기간동안 H레벨에 있고, 상기 출력라인(141)은 상기 기간들동안 L레벨에 있다. 데이터 입출력 스위칭회로(66)를 구성하는 카운터 회로(90)는 전송게이트들(149)∼(152)과 낸드게이트들(153)∼(155)과 인버어터(156)로 구성된다. 낸드게이트(158)와 인버어터(159)는 제1어드레스 래치 인에이블신호가 L레벨로 갈때 상기 카운터회로(90)를 리세트시키고 이에 의해 상기 카운터회로(90)의 출력 라인들(163)과 (164)을 L레벨로 되게한다. 인버어터(160)와 낸드게이트(161)로 구성된 회로부분은 제2어드레스 래치 인에이블신호가 L레벨로 갈때 최하위 어드레스 신호 PA0 응답하여 상기 어드레스 신호 PA0를 로딩하는 수단이다. 그러므로 상기 카운터회로(90)는 제1어드레스 래치 인에이블신호가 L레벨로 갈때 출력라인들(163)과 (164)상에 리세트 상태들 예컨데 L레벨들을 출력하고 그후 제2어드레스 래치 인에이블신호가 L레벨로 갈때 최하위 어드레스 신호 PA0의 논리레벨을 상기 출력 라인들(163)과 (164)상에 출력한다. 즉 상기 신호 PA0가 L레벨일 경우 상기 출력라인들(163)과 (164)상의 카운터 출력신호들 DLEctla와 DLEctlb은 모두 L레벨들이고, 상기 신호 PA0가 H레벨일 경우 상기 카운터 출력 신호들 DLEctla와 DLEctlb는 모두 H레벨이 된다. 상기 신호 PA0가 L레벨일 경우, 외부 어드레스 입력기간후 데이터 입력(또는 로딩)기간중 기입인에이블신호가 H레벨에서 L레벨로 갈때마다 상기 신호 DLEctla는 토글링하고 상기 신호가 L레벨에서 H레벨로 갈때마다 상기 신호 DLEctlb는 토글링을 한다. 한편 상기 신호 PA0가 H레벨일 경우, 데이터 입력기간중 기입인에이블신호가 H레벨로부터 L레벨로 갈때마다 상기 신호 DLEctla는 토글링을 하고 상기 신호가 L레벨에서 H레벨로 갈때마다 상기 신호 DLEctlb는 토글링한다.
인버어터들(166)와 (169), 낸드게이트(167) 및 노아게이트(168)로 구성된 회로부분은 상기 신호들 DLEctla와 DLEctlb에 응답하여 제1데이터 래치 인에이블신호를 발생하는 수단이며, 인버어터들(179)와 (182), 낸드게이트(180)과 노아게이트(181)로 구성된 회로부분은 제2데이터 래치 인에이블신호를 발생하는 수단이다. 상기 제1데이터 래치 인에이블신호는 기입인에이블신호가 L레벨일때 상기 신호 DLEctla가 L레벨이고 상기 신호 DLEctlb가 H레벨일때마다 L레벨로 되는 클럭신호이고, 상기 제2데이터 래치 인에이블신호는 기입인에이블신호가 L레벨일때 상기 신호 DLEctla가 H레벨이고 상기 신호 DLEctlb가 L레벨일때마다 L레벨로 되는 클럭신호이다. 그러므로 상기 제1 및 제2데이터 래치 인에이블신호들와은 기입인에이블신호가 L로 될때마다 교대로 L레벨들이 되는 클럭신호들이다. 만약 최하위 어드레스 신호 PA0가 L레벨이면 제2데이터 래치 인에이블신호가 먼저 L레벨이 되고, 상기 신호 PA0가 H레벨이면 제1데이터 래치 인에이블신호가 먼저 L레벨이 된다. 그러므로 기입 인에이블신호가 L레벨로 될때마다 교대로 제1 및 제2데이터 래치 인에이블신호들와가 발생되기 때문에 각 데이터 입출력 단자들 I/Ok로 입력하는 데이터는 기입인에이블신호의 매 주기마다 제1 및 제2데이터 입력래치들(84)와 (85)에 교대로 연속하여 래치되고 제1 및 제2데이터 버스들상에 교대로 출력하며 이에 의해 고속으로 데이터의 입력이 가능해진다.
낸드게이트들(170)과 (173), 노아게이트들(171),(172) 및 (176), 인버어터들(174)(175) 및 (177)과 지연회로(178)로 구성된 회로부분은 제1열디코오더 인에이블신호 YEa를 발생하기 위한 수단이며, 노아게이트들(183)(184) 및 (188), 낸드게이트(185), 인버어터들(186)(187) 및 (189)와 지연회로(190)로 구성된 회로부분은 제2열디코오더 인에이블신호 YEb를 발생하기 위한 수단이다. 제1 및 제2열디코오더 인에이블신호들 YEa와 YEb는 데이터 기입기간중 기입 인에이블신호가 L레벨로부터 H레벨로 갈때마다 상기 기입 인에이블신호의 한주기동안 교대로 H레벨이 되는 클럭신호들이다. 만약 신호 PA0가 L레벨이면 제2열디코오더 인에이블신호 YEb가 먼저 H레벨로 되고, 신호 PA0가 H레벨이면 제1열디코오더 인에이블신호 YEa가 먼저 H레벨로 된다. 한편 데이터 독출 동작중 데이터 로딩 명령 플래그 Ssi는 L레벨을 유지하기 때문에 노아게이트들(176)과 (188)은 L레벨들을 출력한다. 그러므로 제1 및 제2열디코오더 인에이블신호들 YEa와 YEb는 모두 H레벨을 유지하고 이에 의해 제1 및 제2열디코오더들(24)와 (26)은 인에이블된다.
제6도를 다시 참조하면, 클럭발생회로(64)는 제어신호들 예컨데 기입인에이블신호, 데이터 로딩 인에이블신호, 독출 인에이블신호 REc, 데이터로딩 명령 플래그 Ssi 및 열어드레스 카운트엎 신호에 응답하여 제1 및 제2열어드레스 카운터들(68)과 (70)의 카운팅 클럭으로 사용되는 제1 및 제2클럭들와를 발생하는 작용을 한다.
제12도는 제6도에 보인 클럭발생회로(64)의 개략적 회로도를 나타낸 도면이다. 제12도(a)에 나타낸 클럭발생회로(64)는 카운터회로들(192)와 (193), 인버어터들(196)∼(199), (202)∼(205) 및 (210)∼(216), 노아게이트들(194)와 (200), 전송 게이트들(206)∼(209) 및 낸드 게이트들(195)(201) 및 (217)로 구성된다. 블럭으로 표시된 카운터 회로들(192)와 (193)의 각각은 제12도(b)에 나타낸 회로도가 사용된다.
제12도(b)에 나타낸 카운터 회로는 리세트 단자와 클럭입력단자 CK와 출력단자 Q를 갖는다. 리세트단자가 L레벨에 있을때 출력단자 Q는 H레벨로 리세트된다. 리세트단자가 H레벨에 있을때 클럭단자 CK로 입력하는 클럭 펄스신호의 각 다운 에지에 응답하여 논리상태가 변경되는 카운팅신호를 출력단자 Q는 출력한다. 그러므로 프로그램동작중 데이터 입력 기간에서 기입 인에이블신호가 최초로 L레벨에서 H레벨로 천이하는 것에 의해 인버어터(196)은 H레벨을 출력하며 이에 의해 카운터 회로(192)의 클럭입력단자 CK는 L레벨로 설정되고 낸드게이트(195)는 기입 인에이블신호를 출력하기 시작한다. 데이터 입력동작에서 열어드레스 카운트엎 신호는 H레벨에 있고 데이터 로딩명령 플래그 Ssi는 H레벨에 있기 때문에 전송게이트들(206)과 (208)은 턴온되고, 제2클럭는 첫번째 클럭펄스를 제외한 기입인에이블신호에 동기하는 클럭이 된다. 유사한 방식으로 인버어터(202)는 기입 인에이블신호의 2번째의 L레벨에서 H레벨로의 천이에 의해 H레벨을 출력하며 이에 의해 제1클럭 CLKa는 첫번째와 2번째 클럭펄스를 제외한 기입 인에이블신호에 동기하는 클럭이 된다.
한편 데이터 출력동작에서 상기 신호 Ssi는 L레벨에 있기 때문에 전송게이트들(206)과 (208)은 오프상태에 있고 전송게이트들(207)과 (209)는 온상태에 있다. 메모리쎌들로부터 독출된 데이터의 감지동작 종료후 전술된 바와 같이 열어드레스 카운트엎 신호는 L레벨의 짧은 펄스이므로 제2클럭은 상기 L레벨의 짧은 펄스인 상기 신호이 된다. 그후 데이터 출력기간에서 제1 및 제2클럭와의 각각은 독출 인에이블신호 REc의 반전신호가 된다.
제6도로 돌아가면 제1 및 제2열어드레스 카운터들(68)과 (70)은 어드레스 입력버퍼(58)로부터의 열어드레스 신호 PA0∼PA7과 제어버퍼 및 제어회로(60)로부터의 최상의 열어드레스 신호 PA8를 입력하고 제1 및 제2클럭들와에 응답하여 카운트엎하는 작용을 한다. 제1 및 제2열어드레스 카운터들(68)과 (70)의 각각은 본 특허명세서에서 참조되는 1994년 10월 1일자 출원된 대한민국 특허출원 번호 94-25243호에 개시된 열어드레스 카운터를 사용할 수 있다. 상기 제1 및 제2열어드레스 카운터들은 제1열어드레스 신호들 Aa0∼Aa8과 제2열어드레스 신호들 Ab0∼Ab8을 각각 발생한다. 제1열 어드레스신호들 Aa0∼Aa8중 최하위 제1열 어드레스신호 Aa0와제2열어드레스 신호들 Ab0∼Ab8중 최하위 제2열 어드레스 신호 Ab0는 제1데이터 버스(74)상의 독출데이터와 제2데이터 버스(76)상의 독출데이터를 제3데이터 버스(78)상에 각각 멀티플랙싱하기 위한 제어신호들이다.
제13도는 제6도의 데이터 출력 멀티플랙서(72)의 개략적 회로도이다. 데이터 출력 멀티플랙서(72)는 낸드게이트들(220)∼(222)과 인버어터들(223)∼(227)로 구성된다. 낸드게이트들(220)과 (221)은 독출데이터의 감지동작 완료후 제5도에 도시된 바와 같이 데이터 래치들(54)내에 저장된 데이터를 출력하기 위하여 트라이스테이트 인버어터들(53)을 턴온하는 제어신호 Φ4에 의해 인에이블된다. 그러면 최하위 제1열어드레스신호 Aa0가 H레벨일때 제3데이터라인 PLk상의 데이타는 제1데이터라인 DLak상의 데이터를 선택하고, 최하위 제2열어드레스신호 Ab0가 H레벨일때 상기 라인 PLk상의 데이터는 제2데이터 라인 DLbk상의 데이터를 선택한다.
제14도에 제6도의 제1 및 제2열디코오더들(24)와 (26)을 구성하는 디코오더 회로들의 개략적 회로도가 도시되어 있다. 제14도(a)는 제4도의 제1선택회로(38)를 구동하기 위한 제1디코오더(94)의 개략적 회로도를 나타내고 제14도(b)는 제4도의 제2선택회로(40)를 구동하기 위한 제2디코어더(96)의 개략적회로도를 나타낸다. 제1디코어더(94)는 제1 또는 제2열디코어더 인에이블 신호 YEa 또는 YEb에 의해 인에이블되고 제1 또는 제2열어드레스신호들 Aa1/∼Aa4/또는 Ab1/∼Ab4/에 의해 디코오딩된 제1 또는 제2열 디코오딩신호들 YAai 또는 YAbi를 발생한다. 제2디코오더(96)는 제1 또는 제2열 어드레스신호들 Aa5/∼Aa8/또는 Ab5/∼Ab8/에 의해 디코오딩된 제1 또는 제2열 디코오딩신호들 YBai 또는 YBbi을 발생한다.
이하 본 발명의 바람직한 실시예의 동작이 제15도 내지 제18도의 타이밍도를 참조하면서 설명된다.
[프로그램동작]
제15도는 최하위 열어드레스 신호 PA0가 L레벨일 경우 프로그램동작의 타이밍도이다. 도면중, 시간 t0와 t1사이의 기간은 프로그램 명령 입력기간이다. 제8도(a) 및 (b)와 관련하여 설명된 바와 같이 제15도의 시간 t0전에 프로그램을 시작하는 전술된 메모리 영역 예컨데 제1절반의 메모리 영역 또는 제2절반의 메모리 영역을 지정하는 명령이 발해질 수 있다. 시간 t0와 t1사이에서 프로그램 명령 예컨데 80H의 명령이 데이터 입출력단자들 I/00∼I/07로 입력하고 이에 의해 제6도의 제어버퍼 및 제어회로(60)는 H레벨로 가는 데이터 로딩 명령 플래그 Ssi를 발생한다. 그후 시간 t1과 t2사이에서 어드레스신호들의 입력이 행해진다.
시간 t1와 t2사이의 어드레스 신호들의 입력은 외부 어드레스 래치 인에이블신호 ALEx가 H레벨에 있을때 외부기입 인에이블신호를 토클링하면서 데이터 입출력단자들 I/00∼I/07로 8비트의 어드레스 정보를 제공하는 것에 의해 행해진다. 즉, 상기 신호의 첫번째 토글링에서 A0∼A7의 열어드레스신호들이 데이터 입출력단자들 I/OO∼I/07로 제공되고의 두번째 토글링에서 A9∼A16의 행어드레스신호들이 제공되고,의 세번째 토글링에서 A17∼A21의 나머지의 행어드레스신호들이 제공된다. 그러면,의 각 토글링에 대응하는 제1 내지 제3어드레스 래치 인에이블신호들을 제6도의 제어버퍼 및 제어회로(60)가 발생한다. 제10도에 도시된 바와 같이 어드레스 입력버퍼(58)를 구성하는 제1 내지 제3어드레스 래치들(80)∼(82)은 상기 제1 내지 제3어드레스 래치 인에이블신호들에 응답하여 상기 열어드레스 신호들 CA과 행어드레스 신호들 RA을 각각 래치한다.
시간 t2에서 외부어드레스 입력 기간이 종료한다. 그러면, 제어버퍼 및 제어회로(60)는 L레벨로 가는 데이터 로딩 인에이블신호를 발생한다. 시간 t2후의 데이터 기입동작은 데이터 로딩 인에이블신호가 L레벨로 가면서 시작된다. 그후 외부 기입인에이블신호가 토글링하고 이에 의해 제어버퍼 및 제어회로(60)는 상기 신호의 토글링을 버퍼링한 기입 인에이블신호를 발생한다. 전술된 바와 같이, 제11도의 클럭발생회로(88)는 출력라인(140)상에 상기 기입인에이블신호에 동기하는 클럭신호를 발생한다. 카운터회로(90)는 L레벨에 응답하여 상기 기입인에이블신호가 L레벨로 갈때마다 토글링하는 클럭신호 DLEctla를 출력라인(163)상에 발생하고 상기 신호가 H레벨로 갈때 마다 토글링하는 클럭신호 DLEctlb를 출력라인(164)상에 발생한다. 제11도와 관련하여 설명된 바와 같이 상기 신호 DLEctla가 H레벨이고 상기 신호 DLEctlb가 L레벨일때 제2데이터 래치 인에이블신호는 L레벨이 되고, 상기 신호 DLEctla가 L레벨이고 상기 신호 DLEctlb가 H레벨일때 제1데이터 래치 인에이블신호는 L레벨이 된다. 그러므로 제10도에 보인 바와 같이 제2데이터 입력 래치들(85)은 상기 제2데이터 래치 인에이블신호가 L레벨이 될때마다 데이터 입출력 단자들 I/00∼I/07로 입력하는 데이터 DI1, DI3, DI5, DI7,…,를 순차로 래치하고 제2데이터 버스를 구성하는 대응 제2데이터 라인들 DLbk상에 제공한다 한다. 한편 제1데이터 입력 래치들(84)은 상기 제1데이터 래치 인에이블신호가 L레벨이 될때마다 상기 단자들 I/00∼I/07로 입력하는 데이터 DI2, DI4, DI6, DI8,…,를 순차로 래치하고 제1데이터 버스를 구성하는 대응 제1데이터 라인들 DLak상에 제공한다. 그러므로 외부기입 인에이블신호가 L레벨로 토글링할때마다 데이터 입출력단자들 I/OO∼I/07로 한 바이트씩 입력되는 입력데이터 DI1, DI2, DI3,…,들은 상기 외부 인에이블신호에 동기하여 교대로 인에이블되는 제2 및 제1데이터 래치 인에이블신호들및에 의해 제2 및 제1데이터 입력래치들(85),(85)을 통해 제2데이터 버스(76)와 제1데이터 버스(74)상에 교대로 제공된다.
제11도와 관련하여 설명된 바와 같이, 데이터 입출력회로(66)는 상기 신호 DLEctlb에 동기하는 제2열디코오더 인에이블신호 YEb를 발생하고 상기 신호 YEb의 첫번째 토글링후 상기 신호 YEb와 상보관계 있는 제1열디코오더 신호 YEa를 발생한다. 그러므로 제15도의 타이밍도에서 알 수 있는 바와 같이, 제2데이터 래치 인에이블신호의 첫번째 토글링후, 제1데이터 래치 인에이블신호가 L레벨로 인에이블될때 제2열디코오더 인에이블신호 YEb는 H레벨의 인에이블 상태에 있고, 제2데이터 래치 인에이블신호가 L레벨로 인에이블될때 제1열디코오더 인에이블신호 YEa는 H레벨의 인에이블상태에 있다.
한편, 제12도와 관련하여 설명된 바와 같이, 클럭발생회로(64)는 기입 인에이블신호의 첫번째와 두번째 토글링을 제외한 토글링들에 동기하는 제2클럭과 상기 신호의 첫번째 내지 네번째 토글링들을 제외한 토글링들에 동기하는 제1클럭을 발생한다. 제6도의 제1 및 제2열어드레스 카운터들(68)과 (70)은 시간 t1과 t2사이에서 제1어드레스 래치 인에이블신호에 의해 제10도의 제1어드레스 래치들(80)에 저장된 어드레스 신호들 PA0∼PA7과 제어버퍼 및 제어회로(60)로부터의 열어드레스신호 PA8을 래치하고 출력한다. 그후 제1 및 제2열어드레스 카운터들(68)과 (70)은 상기 제1 및 제2클럭들와이 L레벨들로 갈때마다 카운트엎되는 제1 및 제2어드레스 신호들 Aa0∼Aa8과 Ab0∼Ab8을 각각 발생한다. 즉, 최하위 어드레스 신호 PA0가 L레벨이므로, 제1 및 제2열어드레스 카운터들(68)과 (70)으로부터의 제1 및 제2열어드레스 신호들 Aa1∼Aa8과 Ab0∼Ab8은 각 제1 및 제2클럭와의 3번째 토글링전까지 초기 입력 열어드레스 신호들과 동일하고, 이후 상기 각 클럭의 3번째, 7번째, 11번째…토글링에서 순차로 하나씩 증가하는 열어드레스 신호들이 된다.
그러므로, 최하위 열어드레스 신호 PA0가 L레벨일 경우, 외부기입 인에이블신호의 첫번째 토글링에서 데이터 입출력 단자들 I/00∼I/07로 입력하는 한 바이트의 첫번째 데이터 DI1는 데이터 입출력 스위칭회로(66)로부터의 제2데이터 래치 인에이블신호에 의해 데이터 입력버퍼에 래치되고 제2데이터 버스(76)상으로 출력한다. 상기 신호의 3번째 토글링으로 클럭발생회로(64)는 제2클럭를 발생하고 이에 의해 제2열어드레스 카운터(70)는 상기 초기의 열어드레스 신호들 PA0∼PA8을 카운트엎하고 하나 증가된 제2어드레스 신호들 Ab0∼Ab8을 발생한다. 동시에 제2열디코오더(26)는 H레벨로 가는 제2열디코오더 인에이블신호 YEb에 의해 인에이블되고, 상기 제2열어드레스 신호들중 최하위 열어드레스 신호 Ab0를 제외한 열어드레스 신호들 Ab1∼Ab8은 상기 제2열디코오더(26)를 구성하는 제14도의 제1 및 제2디코오더들(94)와 (96)에 의해 디코오딩된다. 상기 제1 및 제2디코오더들(94)와 (96)에 의해 디코오딩된 제2열디코오딩신호들 YAbi와 YBbi은 제4도의 제1 및 제2선택회로들을 활성화하고 상기 제2데이터 버스(76)상의 데이터 DI1를 제2페이지 버퍼(20)내의 대응 데이터 래치들(34)에 저장되게 한다. 한편 상기 신호의 3번째 토글링에서 데이터 입출력단자들 I/00∼I/07으로 입력하는 한 바이트의 2번째 데이터 DI2는 전술된 바와 같이 제1데이터 래치 인에이블신호에 의해 제1데이터 버스(74)상에 출력되고 상기 데이터 DI2는 H레벨로 가는 신호 YEa에 의해 제1페이지 버퍼에 저장된다.의 7번째 토글링으로 상기 클럭발생회로(64)로부터의 제1클럭에 의해 제1열어드레스 카운터(68)는 카운트엎 동작을 하고 2증가된 제1열어드레스 신호들 Aa0∼Aa8을 발생한다. 이러한 방식으로 데이터들 DI3, DI4,…,은 순차로 제2 및 제1페이지 버퍼(20)과 (18)에 교대로 저장된다. 상기 제1 및 제2페이지 버퍼들(18)과 (20)에 512바이트의 데이터가 모두 저장되면 제2 및 제3어드레스 래치들(81)과 (82)에 래치된 행어드레스 신호들 PA9∼PA21에 의해 선택된 하나의 워드라인과 접속된 메모리쎌들로 상기 512바이트의 데이터가 일시에 프로그램된다. 그러한 페이지 프로그램 기술은 전술된 대한민국 특허공개번호 제94-18870호에 개시되어 있다.
제16도는 최하위 열어드레스 신호 PA0가 H레벨일 경우 프로그램동작의 타이밍도이다. 도면중 시간 t0와 t1사이의 프로그램 멸영 입력기간은 제15도와 관련하여 설명된 것과 동일하다. 시간 t1과 t2사이의 외부어드레스 입력기간중 외부기입 인에이블신호의 첫번째 토글링에 응답하여 발생된 제1어드레스 래치 인에이블신호를 가지고 제10도의 제1어드레스 래치들(80)는 I/00∼I/07을 통해 입력하는 외부 열어드레스 신호들 A0∼A7을 래치하고 내부열어드레스 신호들 PA0∼PA7을 발생한다. 그후 H레벨에 있는 상기 신호 PA0와 L레벨로 가는 제2어드레스 래치신호에 의해 제11도의 카운터회로(90)는 H레벨로 가는 출력신호들 DLEctla와 DLEctlb를 발생한다. 시간 t2후에 행해지는 데이터 입력기간중 외부 기입인에이블신호의 각 토글링에 응답하여 제11도의 데이터 입출력 스위칭회로(66)는 전술된 방식으로 제1 및 제2데이터 래치 인에이블신호들와및 제1 및 제2열디코오더 인에이블신호들 YEa와 YEb를 제16도에 보인 바와 같이 발생한다. 또한 전술된 방식으로 클럭발생회로(64)는 외부기입 인에이블신호 WEx의 토글링들에 응답하여 제1 및 제2클럭들와를 발생한다. 그러므로 입출력 단자들 I/00∼I/07로 입력하는 메모리 DI1, DI2, DI3,…는 상기 외부 기입인에이블신호의 토글링들에 따라 제1데이터 버스(74)와 제2데이터 버스(76)로 교대로 제공되고 제1페이지 버퍼(18)와 제2페이지 버퍼에 교대로 저장된다. 이후 전술된 바와 같이 메모리 쎌 어레이(12)내의 하나의 선택된 행에 배열된 메모리 쎌들로 상기 제1 및 제2페이지 버퍼에 저장된 데이터는 일시에 프로그램된다.
결국 데이터 입력 즉 데이터로딩 기간중 외부기입 인에이블신호의 토글링들에 따라 데이터 입출력단자들 I/OO∼I/07로 순차적으로 입력하는 데이터가 교대로 데이터 입력버퍼에 저장되고 제1 및 제2페이지 버퍼에 교대로 저장되기 때문에 로딩 싸이클시간이 약 40nsec 이하로 감소될 수 있다.
[독출동작]
제17도와 제18도는 최하위 열어드레스 신호 PA0가 L레벨 및 H레벨일 경우 데이터 독출동작을 나타내는 타이밍도이다. 도면들중 시간 t0와 t1사이의 기간은 독출명령 입력기간이다. 이 기간중 독출명령의 입력은 제8도(c)와 (d)에서 이미 설명하였다. 시간 t1과 t2사이의 기간은 외부 어드레스 신호들의 입력기간이며 이 기간에서 제1 내지 제3어드레스 래치 인에이블신호들에 의한 외부 열어드레스신호들 CA와 외부행 어드레스신호들 RA의 어드레스 래치동작은 제15도의 타이밍동작과 동일하다. 시간 t2와t3사이의 기간은 어드레스 래치동작 완료후 어드레스 입력버퍼(58)에 래치된 행어드레스 신호들과 제어버퍼 및 제어회로(60)로부터의 독출 제어신호를 사용하여 하나의 워드라인을 선택하고, 이 선택된 워드라인을 선택한 후 상기 선택된 워드라인과 접속된 메모리 쎌들로부터 독출데이터를 감지하고 래치하는데 요구되는 기간이다. 상기 시간 t2와 t3사이의 데이터 감지기간은 약 7μsec이며 이 기간중 상기 독출 데이터는 제1 및 제2페이지 버퍼들에 저장된다. 그러한 페이지 감지 기술은 전술한 대한민국 공개특허번호 제94-18847호에 개시되어 있다.
시간 t3와 t4사이의 기간은 데이터 출력 프리세트기간이다. 이 기간은 제1페이지 버퍼(18)와 제2페이지 버퍼(20)중 선택된 것에 래치된 독출데이터를 제10도의 데이터 출력 버퍼회로들(86)내의 데이터 출력래치들(142)로 저장하는 기간이다. 이 기간은 독출 검증기간을 포함하면서 약 500nsec의 기간이 요구된다. 제9도와 관련하여 설명된 바와 같이 H레벨로 가는 제어신호 즉 데이터 감지 완료신호 Φready에 응답하여 제9도의 제어회로는 약 50nsec동안 L레벨로 가는 열어드레스 카운트엎 신호를 발생한다. 그후 상기 제어회로는 약 40nsec동안 H레벨에 있는 데이터 출력래치신호 Φlch를 발생한다.
제12도와 관련하여 설명한 바와 같이, 클럭발생회로(64)는 상기 신호에 응답하여 제2클럭을 발생하고 이에 의해 제2열어드레스 카운터(70)에 래치된 제2열어드레스 신호들 Ab0∼Ab8을 카운트엎한다. 그러므로 제17도에 보인 바와 같이 최하위 제2열어드레스 신호 Ab0는 H레벨로 가거나 제18도에 보인 바와 같이 최하위 제2열어드레스 신호 Abo는 L레벨로 간다.
제11도의 데이터 입출력 스위칭회로(66)는 데이터 독출동작중 L레벨에 있는 데이터 로딩 명령 플래그 Ssi에 의해 H레벨들에 있는 제1 및 제2열디코더 인에이블신호들 YEa와 YEb를 발생한다. 그러므로 제1 및 제2열디코오더들(24)와 (26)은 독출동작중 인에이블 상태들에 있고 제1 및 제2열어드레스 카운터들(68)과 (70)로부터의 제1열어드레스 신호들 Aa0∼Aa8과 제2열어드레스 신호들 Ab1∼Ab8에 의해 선택된 한 바이트 독출데이터를 제1 및 제2데이터 버스들(74)와 (76)상에 각각 제공한다.
데이터 출력 멀티플렉서(72)는 상기 제1 및 제2열어드레스 카운터들(68)과 (70)으로부터의 서로 상보관계에 있는 제1 및 제2열어드레스 신호들 Aa1와 Ab0의 제어하에 제1 및 제2데이터 버스들(74)와 (76)중 어느 하나의 독출데이터를 제3데이터 버스(78)로 선택적으로 제공한다. 만약 상기 신호 Aa0가 H레벨이면 상기 데이터 출력 멀티플렉서(72)는 제1데이터 버스(74)상의 독출데이터를 제3데이터 버스(78)로 제공하고, 상기 신호 Ab0가 H레벨이면 제2데이터 버스(76)상의 독출데이터는 제3데이터 버스(78)로 연결된다. 그러므로 제17도에 보인 바와 같이 시간 t3와 t4사이의 데이터 프리세트 기간중 최하위 제2열 어드레스 신호 Ab0가 H레벨에 있기 때문에 제2데이터 버스(76)상의 데이터가 제3데이터 버스상에 제공되고, 데이터 출력래치신호 Φlch에 의해 상기 데이터 출력래치들(142)에 래치된다.
한편 제18도에 보인 바와 같이 상기 기간중 최하위 제1열어드레스 신호 Aa0가 H레벨에 있기 때문에 제1데이터 버스(74)상의 데이터가 제3데이터 버스상에 제공되고, 데이터 출력래치신호 Φlch에 의해 상기 데이터 출력래치들(142)에 래치된다.
시간 t4이후의 기간은 데이터 입출력단자들 I/00∼I/07로 상기 독출데이터를 출력하는 기간이다. 이 기간중 외부 독출 인에이블신호가 토글을 하고 이에 의해 제어버퍼 및 제어회로(60)는 상기 신호와 상보인 신호 REc와 데이터 출력 인에이블신호 Φoe를 발생한다. 제9도의 제어회로는 상기 신호 REc가 L레벨들로 토글링할때마다 H레벨들로 토글링하는 데이터 출력 래치신호 Φlch를 발생한다. 한편 제12도의 클럭발생회로(64)는 상기 신호 REc의 각 토글링들에 응답하여 제1 및 제2클럭들와를 발생하고 상기 클럭들와가 L레벨로 갈때마다 상기 제1 및 제2열어드레스 카운터들(68)과 (70)은 카운트엎 동작을 한다. 그러면 상기 제1 및 제2열어드레스 카운터들(68)과 (70)은 상기 제1 및 제2클럭들와가 L레벨들로 갈때마다 토글링하는 최하위 제1 및 제2열어드레스 신호들 Aa0와 Ab0을 각각 발생한다. 그러므로 상기 데이터 출력기간중 상기 외부 독출 인에이블신호의 주기 즉 상기 제1 및 제2클럭들와의 주기에 동기하여 토글하는 서로 상보관계에 있는 최하위 제1 및 제2열어드레스 신호들 Aa0와 Abo이 발생된다.
제17도에서 알 수 있는 바와 같이 제3데이터 버스(78)를 통해 데이터 출력 래치들(142)에 저장된 첫번째 데이터 D01은 상기 데이터 출력 인에이블신호 Φoe를의 첫번째 H레벨 클럭신호에 의해 데이터 입출력단자들 I/00∼I/07로 출력된다. 그후 최하위 제1열어드레스 신호 Aa0가 H레벨이므로 제1데이터 버스(74)상으로 출력된 독출데이터가 데이터 출력 멀티플렉서(72)를 통해 제3데이터버스(78)상에 제공되고 H레벨의 데이터 출력 래치신호 Φlch에 의해 데이터 출력래치들(142)에 래치된다. 이 래치된 데이터는 상기 신호 Φoe의 두번째 H레벨 클럭신호에 의해 데이터 입출력단자들 I/00∼I/07로 출력된다. 이러한 방식으로 데이터 출력기간중 외부독출 인에이블신호의 주기마다 제1데이터 버스(74)상의 데이터와 제2데이터 버스(76)상의 데이터는 교대로 데이터 출력래치들(142)에 래치되고 상기 외부독출 인에이블신호의 주기보다 한 주기 늦게 연속적으로 데이터 입출력 단자들을 통하여 출력된다. 그러므로 최하위 열어드레스 신호 PA0가 L레벨이면 제2페이지 버퍼에 래치된 데이터부터시작하면서 제1페이지 버퍼에 저장된 데이터와 교대로 데이터 입출력단자들 I/OO∼I/07로의 데이터 출력이 행해진다.
제17도와 유사한 방식으로 제18도에 보인 타이밍도로부터 알 수 있는 바와 같이 데이터 입출력단자들 I/OO∼I/07로의 데이터 출력은 제1페이지 버퍼에 래치된 데이터부터 시작하면서 제2페이지 버퍼에 래치된 데이터와 교대로 행해진다.
전술한 바와 같이 데이터 출력은 제1 및 제2페이지 버퍼에 저장된 독출데이터를 제3데이터 버스(78)로 교대로 멀티플렉싱하고 외부 기입 인에이블신호에 동기하여 행해지기 때문에 약 40nsec 이하의 고속으로 독출이 가능하다.
이상과 같이 비트라인들이 서로 대향하는 제1 및 제2페이지와 교대로 접속되기 때문에 각 비트라인과 접속되는 데이터 래치 및 감지회로의 충분한 점유면적의 보장으로 고밀도 집적이 가능하다. 또한 메모리 쎌 어레이의 모든 낸드 쎌 유닛들 타단들과 접속되는 공통 소오스라인들이 반도체 칩상의 적어도 2개소에 제공된 공통 소오스라인 구동회로들과 공통으로 접속되기 때문에 독출동작중 각 낸드 쎌 유닛의 제2선택 트랜지스터의 소오스를 확실히 접지되게 할 수 있는 이점을 갖는다. 또한 제1 및 제2페이지 버퍼로부터 교대로 데이터의 독출이 행해지므로 고속독출이 가능하다. 마찬가지로 제1 및 제2페이지 버퍼로 교대로 데이터의 로딩이 행해지기 때문에 데이터 로딩 싸이클타임을 감소할 수 있는 이점을 갖는다.

Claims (13)

  1. 행과 열의 매트릭스형으로 배열된 플로팅 게이트형의 다수의 메모리 쎌들과, 동일행에 배열된 메모리 쎌들과 접속된 다수개의 워드라인들과, 동일열에 배열된 메모리 쎌들과 접속되고 서로 평행한 다수개의 비트라인들과, 상기 다수개의 비트라인들이 교대로 서로 반대되는 제1열방향과 제2열방향으로 신장하면서 상기 제1열방향으로 신장하는 비트라인들과 접속되는 제1페이지 버퍼와 상기 제2열방향으로 신장하는 비트라인들과 접속되는 제2페이지 버퍼를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 다수개의 워드라인들은 서로 평행하고, 교대로 서로 반대되는 제1행방향과, 제2행방향으로 신장하면서 상기 제1행 방향으로 신장하는 워드라인들과 접속되는 제1행 디코오더와 상기 제2행방향으로 신장하는 워드라인들과 접속되는 제2행 디코오더를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서, 제1 및 제2페이지 버퍼는 대응 비트라인들과 각각 접속되는 데이터 래치와 감지회로들을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  4. 행과 열의 매트릭스형으로 배열되고 플로팅 게이트형의 복수개의 메모리 쎌들이 직렬로 접속된 다수개의 낸드 쎌 유닛들과; 동일행에 배열된 상기 메모리 쎌들과 접속된 다수개의 워드라인들과, 동일열에 배열된 낸드 쎌 유닛들의 일단과 접속되는 다수개의 비트라인들과, 상기 다수개의 비트라인들이 교대로 서로 반대되는 제1열방향과 제2열방향으로 신장하면서 상기 제1열방향으로 신장하는 비트라인들과 접속되는 제1페이지 버퍼와 상기 제2열방향으로 신장하는 비트라인들과 접속되는 제2페이지 버퍼를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제4항에 있어서, 상기 다수개의 워드라인들은 서로 평행하고 교대로 서로 반대되는 제1행방향과, 제2행방향으로 신장하면서 상기 제1행 방향으로 신장하는 워드라인들과 접속되는 제1행 디코오더와 상기 제2행 방향으로 신장하는 워드라인들과 접속되는 제2행 디코오더를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제4항에 있어서, 제1 및 제2페이지 버퍼는 대응 비트라인들과 각각 접속되는 데이터 래치와 감지회로들을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  7. 행과 열의 매트릭스형으로 배열된 플로팅 게이트형의 다수개의 메모리 쎌들과, 동일행에 배열된 메모리 쎌들과 접속된 다수개의 워드라인들과, 동일열에 배열된 메모리 쎌들과 접속되고 서로 평행한 다수개의 비트라인들과, 상기 다수개의 비트라인들은 서로 인접한 비트라인 쌍을 다수 가지는 비트라인 그룹들로 분할되고 상기 비트라인 그룹들은 교대로 서로 반대되는 제1열방향과 제2열방향으로 신장하면서 상기 제1열방향으로 신장하는 비트라인 그룹들과 접속된 제1페이지 버퍼와 상기 제2열방향으로 신장하는 비트라인 그룹들과 접속된 제2페이지 버퍼로 구성됨을 특징으로 하는 불휘발성 반도체 메모리.
  8. 행과 열의 매트릭스형으로 배열되고 플로팅 게이트형의 복수개의 메모리 쎌들이 직렬로 접속된 다수개의 낸드 쎌 유닛들과, 동일행에 배열된 상기 메모리 쎌들과 접속된 다수개의 워드라인들과, 동일열에 배열된 낸드 쎌 유닛들의 일단과 접속되는 다수개의 비트라인들과, 상기 다수개의 비트라인들은 서로 인접한 비트라인 쌍을 다수 가지는 비트라인 그룹들로 분할되고 상기 비트라인 그룹들은 교대로 서로 반대로 묶는 제1열방향과 제2열방향으로 신장하면서 상기 제1열방향으로 신장하는 비트라인 그룹들과 접속된 제1페이지 버퍼와 상기 제2열방향으로 신장하는 비트라인 그룹들과 접속된 제2페이지 버퍼로 구성됨을 특징으로 하는 불휘발성 반도체 메모리.
  9. 반도체 칩상에 행과 열의 매트릭스형으로 배열되고 플로팅 게이트형의 복수개의 메모리 쎌들이 직렬로 접속된 다수개의 낸드 쎌 유닛들과, 동일 열에 배열된 낸드 쎌 유닛들의 일단들과 접속된 다수개의 비트라인들과, 상기 다수개의 낸드 쎌 유닛들의 타단들과 접속된 다수개의 공통 소오스라인들과, 상기 반도체 칩상의 적어도 2개의 영역에 형성되고 상기 다수개의 공통 소오스라인들과 공통으로 접속된 공통 소오스라인 구동회로들을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  10. 다수의 워드라인들중 선택된 하나의 워드라인과 접속된 다수의 메모리 쎌들에 저장된 데이터를 상기 다수의 메모리 쎌들과 접속된 다수의 비트라인들을 통하여 일시에 독출하기 위한 불휘발성 반도체 메모리에 있어서, 상기 다수의 비트라인들중 미리 예정된 수의 제1그룹의 비트라인들과 나머지의 제2그룹의 비트라인들과 각각 접속되고 상기 제1 및 제2그룹의 비트라인들상의 독출 데이터를 저장하기 위한 제1 및 제2페이지 버퍼와, 독출 인에이블신호의 각 주기마다 상기 제1 및 제2페이지 버퍼에 저장된 데이터를 교대로 데이터 입출력 단자들로 제공하는 독출 수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  11. 제10항에 있어서, 상기 독출수단은 상기 데이터 독출기간중 상기 독출 인에이블신호에 동기하는 제1 및 제2클럭 신호들을 발생하는 클럭발생회로와, 열어드레스 신호들을 입력하여 상기 제1 및 제2클럭신호들에 따라 각각 상기 열어드레스 신호들을 연속적으로 카운트엎하는 제1 및 제2열어드레스 카운터와, 상기 제1 및 제2페이지 버퍼와 각각 접속되고, 상기 제1 및 제2열어드레스 카운터로부터의 연속적으로 카운트엎되는 열어드레스 신호들중 최하위 열어드레스 신호들을 제외한 열어드레스 신호들에 응답하여 상기 제1 및 제2페이지 버퍼에 저장된 상기 독출데이터를 적어도 한바이트씩 제1데이터버스와 제2데이터버스로 연속적으로 제공하기 위한 제1 및 제2열디코오더와, 상기 제1 및 제2데이터 버스와 접속되고 상기 최하위 열어드레스 신호들에 응답하여 상기 제1 및 제2데이터 버스상의 상기 데이터를 상기 독출인에이블신호의 각 주기마다 교대로 제3데이터 버스상에 제공하기 위한 멀티플렉스와, 상기 제3데이터 버스상의 데이터를 상기 데이터 출력단자들로 상기 독출인에이블신호의 각 주기마다 연속적으로 출력하기 위한 데이터 출력버퍼로 구성됨을 특징으로 하는 불휘발성 반도체 메모리.
  12. 기입 인에이블신호에 응답하여 복수개의 데이터 입출력단자들을 통하여 입력하는 데이터를 저장하기 위한 페이지 버퍼와, 상기 페이지 버퍼와 접속된 다수의 비트라인들과, 상기 다수의 비트라인들과 접속되고 다수의 워드라인들중 선택된 하나의 워드라인과 접속된 다수의 메모리 쎌들로 상기 페이지 버퍼에 저장된 데이터를 일시에 프로그램하기 위한 불휘발성 반도체 메모리에 있어서, 상기 다수의 비트라인들중 미리 예정된 수의 제1그룹의 비트라인들과, 나머지의 제2그룹의 비트라인들과 각각 접속된 제1 및 제2페이지 버퍼들을 가지는 상기 페이지 버퍼와, 상기 기입 인에이블신호의 각 주기마다 상기 복수개의 데이터 입출력 단자들을 통하여 입력하는 상기 데이터를 교대로 래치한후 상기 기입 인에이블신호의 각 주기마다 교대로 상기 제1 및 제2페이지 버퍼들에 저장하기 위한 데이터 로딩수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  13. 제12항에 있어서, 상기 제1그룹의 비트라인들과 상기 제2그룹의 비트라인들은 교대로 상기 제1페이지 버퍼와 상기 제2페이지 버퍼에 접속됨을 특징으로 하는 불휘발성 반도체 메모리.
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