KR100733952B1 - 플래그 셀들 사이의 커플링을 최소화시킬 수 있는멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

플래그 셀들 사이의 커플링을 최소화시킬 수 있는멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

여기에 제공되는 플래시 메모리 장치는 플래시 메모리 장치는 복수의 워드 라인들과 복수의 메인 비트 라인 쌍들의 교차 영역들에 배열된 메인 셀들과; 상기 복수의 메인 비트 라인 쌍들에 각각 연결된 제 1 페이지 버퍼들과; 상기 복수의 워드 라인들과 복수의 플래그 비트 라인 쌍들의 교차 영역들에 배열된 플래그 셀들과; 상기 복수의 플래그 비트 라인 쌍들에 각각 연결되는 제 2 페이지 버퍼들과; 그리고 F-poly 커플링을 최소화시키기 위해서, 상기 각 워드 라인의 페이지 정보가 상기 복수의 플래그 비트 라인 쌍들에 연결된 플래그 셀들에 분산적으로 프로그램되도록 상기 제 2 페이지 버퍼들을 제어하는 제어 로직 블록을 포함한다.

Description

플래그 셀들 사이의 커플링을 최소화시킬 수 있는 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법{MULTI-BIT FLASH MEMORY DEVICE CAPABLE OF MINIMIZING COUPLING BETWEEN FLAG CELLS AND PROGRAM METHOD THEREOF}
도 1은 전계 커플링/F-poly 커플링으로 인한 문턱 전압 분포들의 넓어짐을 설명하기 위한 도면이다.
도 2는 메모리 셀들 사이에 생기는 전계 커플링/F-poly 커플링을 설명하기 위한 도면이다.
도 3은 일반적인 플래그 셀들의 프로그램 방식을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 셀 어레이의 일부를 보여주는 회로도이다.
도 6 내지 도 8은 본 발명의 플래시 메모리 장치에 따른 플래그 셀 프로그램 방법을 설명하기 위한 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 200 : 행 선택 회로
300 : 페이지 버퍼 블록 400 : 리던던시 어레이
410 : 리던던시 페이지 버퍼 블록 500 : 열 선택 회로
600 : 선택 회로 700 : 입출력 인터페이스
800 : 제어 로직 블록 900 : 전압 발생 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래그 셀들을 포함하는 멀티-비트 플래시 메모리 장치에 관한 것이다.
최근, 휘발성 메모리들과 불 휘발성 메모리들과 같은 저장 장치들의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA, 등과 같은 모바일 기기들에 급속히 확산되고 있다. 그러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재상 기능)을 제공하기 위해서 점차적으로 대용량의 저장 장치들을 필요로 하고 있다. 그러한 요구를 충족하기 위한 다양한 노력들이 행해져오고 있다. 그러한 노력들 중 하나로서 하나의 메모리 셀에 2-비트 데이터 또는 그 보다 많은 데이터 비트들을 저장하는 멀티-비트 메모리 장치가 제안되어 오고 있다. 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 예시적인 멀티-비트 메모리 장치들이 U.S. Patent No. 6,122,188에 "NON-VOLATILE MEMORY DEVICE HAVING MULTI-BIT CELL STRUCTURE AND A METHOD OF PROGRAMMING SAME"라는 제목으로, U.S. Patent No. 6,075,734에 "INTEGRATED CIRCUIT MEMORY DEVICE FOR STORING A MULTI-BIT DATA AND A METHOD FOR READING STORED DATA IN THE SAME"라는 제목으로, 그리고 U.S. Patent No. 5,923,587에 "MULTI-BIT MEMORY CELL ARRAY OF A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME"라는 제목으로 각각 게재되어 있 으며, 이 출원의 레퍼런스로 포함된다.
하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 메모리 셀은 데이터 '1'과 데이터 '0'을 각각 나타내는 2개의 상태들 중 하나를 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 하나의 메모리 셀은 데이터 '11', 데이터 '10', 데이터 '00', 그리고 데이터 01'을 각각 나타내는 4개의 상태들 중 하나를 갖는다. 도 1에는 4개의 상태들에 대응하는 문턱 전압 분포들이 도시되어 있다.
4개의 상태들에 대응하는 문턱 전압 분포들이 각각 정해진 문턱 전압 윈도우 내에 존재하기 위해서는 문턱 전압 분포를 조밀하게 제어하여야 한다. 이를 위해서, ISPP(Incremental Step Pulse Programming) 스킴을 이용한 프로그램 방법이 제안되어 오고 있다. ISPP 스킴에 따르면, 문턱 전압이 프로그램 루프들의 반복에 따라 프로그램 전압의 증가분만큼 이동된다. 프로그램 전압의 증가분을 작게 설정함으로써 문턱 전압 분포를 보다 조밀하게 제어하는 것이 가능하다. 이는 상태들 간의 마진을 충분히 확보하는 것이 가능함을 의미한다. 이에 반해서, 프로그램 전압의 증가분을 작게 설정하는 경우, 메모리 셀을 원하는 상태로 프로그램하는 데 필요한 시간이 증가될 것이다. 따라서, 프로그램 시간을 고려하여 프로그램 전압의 증가분이 결정될 것이다.
그러한 ISPP 스킴에도 불구하고, 각 상태의 문턱 전압 분포는 다양한 원인들 로 인해서 원하는 윈도우보다 더 넓게 형성된다. 예를 들면, 도 1의 점선들로 도시된 바와 같이, 문턱 전압 분포는 프로그래밍시 인접한 메모리 셀들 간의 커플링으로 인해 넓어진다. 그러한 커플링은 "전계 커플링(electric field coupling)" 또는 "F-poly 커플링"이라 불린다. 예를 들면, 도 2를 참조하면, 메모리 셀(MCA)은 4개의 상태들 중 어느 하나의 상태를 갖도록 프로그램된 셀이고 메모리 셀(MCB)은 4개의 상태들 중 어느 하나의 상태를 갖도록 프로그램될 셀이라 가정하자. 이러한 가정에 따르면, 메모리 셀(MCB)이 프로그램됨에 따라 플로팅 게이트(FG)에는 전하들이 축적될 것이다. 이때, 인접한 메모리 셀(MCA)의 플로팅 게이트(FG)의 전위는 메모리 셀(MCB)을 프로그램할 때 메모리 셀(MCB)의 플로팅 게이트(FG)와의 커플링으로 인해 높아질 것이다. 그렇게 증가된 문턱 전압은 프로그래밍 이후에도 플로팅 게이트들 간의 커플링으로 인해 계속해서 유지될 것이다. 여기서, 메모리 셀(MCB)은 메모리 셀(MCA)에 대해 워드 라인 방향 그리고/또는 비트 라인 방향에 위치한 메모리 셀들을 포함한다. 이러한 커플링으로 인해 프로그램된 메모리 셀(MCA)의 문턱 전압이 높아지며, 그 결과 문턱 전압 분포가 도 1의 점선들로 도시된 바와 같이 넓어질 것이다.
일반적인 플래시 메모리 장치는 행들(또는 페이지들)에 관련된 정보(이하, "플래그 정보"라 칭함)를 저장하기 위한 셀들(이하, "플래그 셀"이라 칭함)을 포함한다. 그러한 플래그 정보는 동일한 행/페이지에 속하는 메인 셀들과 동일한 조건 하에서 플래그 셀에 프로그램될 것이다. 예를 들면, 도 3을 참조하면, 하나의 행이 2개의 페이지들로 구성된다고 가정하자. 이러한 가정에 따르면, 임의의 행(예를 들 면, WL0)에 속하는 짝수번 페이지의 메모리 셀(①로 표기됨)(BLe과 WL0의 교차영역에 위치함)이 프로그램될 때, 플래그 셀 영역에 속하는 메모리 셀(①로 표기됨)(FBLe과 WL0의 교차영역에 위치함)이 선택적으로 프로그램될 것이다. 임의의 행(예를 들면, WL0)에 속하는 홀수번 페이지의 메모리 셀(②로 표기됨)(BLo과 WL0의 교차영역에 위치함)이 프로그램될 때, 플래그 셀 영역에 속하는 메모리 셀(②로 표기됨)(FBLo과 WL0의 교차영역에 위치함)이 선택적으로 프로그램될 것이다. 마찬가지로, 다음의 행(예를 들면, WL1)에 속하는 짝수번 페이지의 메모리 셀(③로 표기됨)(BLe과 WL1의 교차영역에 위치함)이 프로그램될 때, 플래그 셀 영역에 속하는 메모리 셀(③로 표기됨)(FBLe과 WL1의 교차영역에 위치함)이 선택적으로 프로그램될 것이다. 행(예를 들면, WL1)에 속하는 홀수번 페이지의 메모리 셀(④로 표기됨)(BLo과 WL1의 교차영역에 위치함)이 프로그램될 때, 플래그 셀 영역에 속하는 메모리 셀(④로 표기됨)(FBLo과 WL1의 교차영역에 위치함)이 선택적으로 프로그램될 것이다.
도 3에서, 화살표는 임의 셀이 현재 프로그램될 때 이전에 프로그램된 셀이 받는 F-poly 커플링을 나타낸다. 예를 들면, ②로 표기된 플래그 셀이 프로그램될 때, ①로 표기된 플래그 셀은 ②로 표기된 플래그 셀로 인한 F-poly 커플링을 받는다.
멀티-비트 플래시 메모리 장치의 경우, 플래그 셀들은 최상위 문턱 전압 분포 내에 속하는 문턱 전압을 갖도록 프로그램된다. 이러한 경우, F-poly 커플링으로 인해 다음과 같은 문제점이 야기될 수 있다.
플래그 셀들이 최상위 문턱 전압 분포에 속하는 문턱 전압을 갖도록 프로그램되기 때문에, 인접한 플래그 셀을 프로그램할 때 이전에 프로그램된 셀의 문턱 전압은 F-poly 커플링으로 인해 높아질 것이다. 특히, 도 3에서 알 수 있듯이, ①로 표기된 셀은 ②, ③ 그리고 ④로 표기된 플래그 셀들을 각각 프로그램할 때 F-poly 커플링을 받게 된다. 이는 ①로 표기된 플래그 셀의 문턱 전압이 증가되게 한다. 마찬가지로, ② 및 ③로 표기된 플래그 셀들 역시 앞서 언급된 F-poly 커플링을 받고, 그 결과 플래그 셀들(② 및 ③)의 문턱 전압 역시 증가될 것이다. 플래그 셀의 문턱 전압이 증가함에 따라, 읽기 동작시 플래그 셀들의 스트링을 통해 흐르는 온-셀 전류가 감소한다. 이는 플래그 셀에 대한 읽기 에러의 원인이 된다.
본 발명의 목적은 페이지 정보를 저장하기 위한 플래그 셀들 사이에 생기는 F-poly 커플링을 최소화시킬 수 있는 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는 복수의 워드 라인들과 복수의 메인 비트 라인 쌍들의 교차 영역들에 배열된 메인 셀들과; 상기 복수의 메인 비트 라인 쌍들에 각각 연결된 제 1 페이지 버퍼들과; 상기 복수의 워드 라인들과 복수의 플래그 비트 라인 쌍들의 교차 영역들에 배열된 플래그 셀들과; 상기 복수의 플래그 비트 라인 쌍들에 각각 연결되는 제 2 페이지 버퍼들과; 그리고 F-poly 커플링을 최소화시키기 위해서, 상기 각 워드 라인의 페이지 정보가 상기 복수의 플래그 비트 라인 쌍들에 연결된 플래그 셀들에 분산적으로 프로그램되도록 상기 제 2 페이지 버퍼들을 제어하는 제어 로직 블록을 포함한다.
예시적인 실시예에 있어서, 상기 각 워드 라인은 2개의 페이지들로 구성되고, 상기 복수의 플래그 비트 라인 쌍들은 제 1 및 제 2 플래그 비트 라인 쌍들을 포함한다. 상기 워드 라인들 중 짝수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 짝수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램된다. 상기 워드 라인들 중 홀수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 홀수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램된다. 상기 워드 라인들 중 짝수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 짝수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램된다. 상기 홀수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 홀수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 홀수번째 플 래그 비트 라인에 연결된 플래그 셀에 프로그램된다.
예시적인 실시예에 있어서, 상기 각 워드 라인은 2개의 페이지들로 구성되고, 상기 복수의 플래그 비트 라인 쌍들은 제 1 내지 제 4 플래그 비트 라인 쌍들을 포함한다. 상기 워드 라인들 중 짝수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 짝수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 3 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램된다. 상기 워드 라인들 중 홀수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 홀수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 4 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램된다.
예시적인 실시예에 있어서, 플래시 메모리 장치는 읽기 동작시 소정 단위로 상기 제 1 페이지 버퍼들을 선택하는 열 선택 회로와; 상기 제어 로직 블록에 의해서 제어되며, 상기 열 선택 회로에 의해서 선택된 제 1 페이지 버퍼들의 출력들을 선택하는 멀티플렉서와; 그리고 상기 멀티플렉서의 출력을 외부로 출력하는 입출력 인터페이스를 더 포함한다.
예시적인 실시예에 있어서, 상기 워드 라인들 중 하나가 선택될 때, 상기 제 2 페이지 버퍼들은 상기 제어 로직 블록의 제어에 따라 상기 선택된 워드 라인의 플래그 셀들로부터 페이지 정보를 읽고, 상기 제어 로직 블록은 상기 읽혀진 페이 지 정보가 상기 멀티플렉서 및 상기 입출력 인터페이스를 통해 외부로 출력되도록 상기 멀티플렉서를 제어한다.
예시적인 실시예에 있어서, 플래시 메모리 장치는 상기 복수의 플래그 비트 라인 쌍들 중 결함이 있는 플래그 비트 라인 쌍을 대체하기 위한 적어도 하나의 리던던시 플래그 비트 라인 쌍과; 그리고 상기 제어 로직 블록에 의해서 제어되며, 상기 리던던시 비트 라인 쌍에 연결되는 리던던시 페이지 버퍼를 더 포함한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 4는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 멀티-비트 데이터 정보를 저장하기 위한 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레 이(100)에는 복수의 비트 라인 쌍들(BLeO, BLoO)-(BLei, BLei)이 배열된다. 각 쌍의 비트 라인들(또는 메인 비트 라인이라 칭함)에는 스트링들(101)이 연결되어 있다. 각 행의 스트링들(101)은 메모리 블록을 구성할 것이다. 메모리 블록의 각 스트링(101)은, 도 5에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC31-MC0)을 포함한다. 메모리 셀들 각각은 플로팅 게이트 트랜지스터로 구성될 것이다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해서 제어되며, 대응하는 비트 라인에 연결된 드레인을 갖는다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해서 제어되며, 공통 소오스 라인(CSL)에 연결된 소오스를 갖는다. 메모리 셀들(MC31-MC0)은 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에 직렬 연결되며, 대응하는 워드 라인들(WL31-WL0)에 의해서 각각 제어된다. 복수의 비트 라인 쌍들(BLe0, BLo0)-(BLei, BLoi)이 워드 라인들(WL31-WL0)과 교차하도록 배열되어 있다. 읽기/프로그램 동작시, 각 비트 라인 쌍 중 어느 하나의 비트 라인이 도 3의 페이지 버퍼 블록(300)에 의해서 선택될 것이다.
다시 도 4를 참조하면, 메모리 셀 어레이(100)는 복수의 플래그 비트 라인 쌍들(FBLej, FBLoj)을 더 포함한다. 예를 들면, 메모리 셀 어레이(100)에는 적어도 2쌍의 플래그 비트 라인들이 제공될 것이다. 앞서 설명된 것과 마찬가지로, 플래그 비트 라인들(FBLej, FBLoj) 각각에는 스트링들(101)이 연결되어 있다. 플래그 비트 라인들(FBLej, FBLoj)에 연결된 스트링들은 도 5에 도시된 것과 동일하게 구성될 것이다. 플래그 비트 라인들(FBLej, FBLoj)에 연결된 각 스트링을 구성하는 선택 트랜지스터들 및 메모리 셀들은 동일한 행에 속하는 스트링들과 함께 행 선택 회로(200)에 의해서 제어될 것이다. 즉, 각 워드 라인에는 비트 라인들(BLe0, BLo0)-(BLei, BLoi)의 메모리 셀들 뿐만 아니라 플래그 비트 라인들(FBLej, FBLoj)의 메모리 셀들이 연결될 것이다. 앞서 설명된 바와 같이, 플래그 비트 라인들(FBLej, FBLoj)에 연결된 각 행의 메모리 셀들은 동일한 행의 페이지 정보를 저장하며, 도 1에 도시된 최상위 상태(ST4)로 프로그램될 것이다. 본 발명의 플래시 메모리 장치(1000)의 경우, 플래그 비트 라인들(FBLej, FBLoj)에 연결된 메모리 셀들을 프로그램하는 방법은 메인 셀들을 프로그램하는 것과 다르며, 이는 이후 상세히 설명될 것이다.
페이지 버퍼 블록(300)은 제어 로직 블록(800)에 의해서 제어되며, 복수의 비트 라인 쌍들(BLe0, BLo0)-(BLei, BLoi)에 연결된 페이지 버퍼들(301)을 포함한다. 각 페이지 버퍼(301)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로 동작할 것이다. 페이지 버퍼 블록(300)은 플래그 비트 라인 쌍들(FBLej, FBLoj)에 각각 연결된 페이지 버퍼들(302)을 더 포함한다. 페이지 버퍼들(302) 각각은 프로그램 동작시 제어 로직 블록(800)에 의해서 프로그램 데이터로 설정될 것이다. 프로그램 동작시, 선택된 워드 라인에 연결된 플래그 비트 라인들(FBLej 또는 FBLoj)의 메모리 셀들 중 어느 하나에는 제어 로직 블록(800)의 제어하에 선택된 워드 라인 즉, 선택된 페이지의 정보가 저장될 것이다. 이는 이후 상세히 설명될 것이다. 읽기 동작시, 페이지 버퍼들(302)에 의해서 읽혀진 페이지 정보는 제어 로직 블록(800)으로 제공될 것이다. 제어 로직 블록(800)은 읽기 동작시 선택 신호(SEL)를 발생하도록 구성된다. 예를 들면, 페이지 버퍼들(301)에 의해서 읽혀진 데이터를 출력하고자 하는 경우, 제어 로직 블록(800)은 선택 신호(SEL)를 하이로 활성화시킨다. 이에 반해서, 페이지 버퍼들(302)에 의해서 읽혀진 페이지 정보를 출력하고자 하는 경우, 제어 로직 블록(800)은 선택 신호(SEL)를 로우로 비활성화시킨다. 전자의 경우, 제어 로직 블록(800)은 입력된 페이지 정보를 이용하여 다음에 수행될 동작들을 제어할 것이다. 후자의 경우, 제어 로직 블록(800)은 입력된 페이지 정보를 선택 회로(600)로 출력할 것이다.
앞서 언급된 바와 같이, 하나의 행/워드 라인은 적어도 2개의 페이지들(예를 들면, 짝수번째 그리고 홀수번째 페이지들)로 구성된다. 이는 하나의 페이지 버퍼에 적어도 2개의 비트 라인들(BLe, BLo)이 전기적으로 연결되어 있음을 의미한다. 이 경우, 하나의 페이지 즉, 짝수번째 페이지가 선택될 때, 짝수번째 페이지에 대응하는 비트 라인들(BLe)이 대응하는 페이지 버퍼들에 의해서 선택될 것이다. 마찬가지로, 하나의 페이지 즉, 홀수번째 페이지가 선택될 때, 홀수번째 페이지에 대응하는 비트 라인들(BLo)이 대응하는 페이지 버퍼들에 의해서 선택될 것이다.
계속해서 도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 리던던시 어레이(400)와 리던던시 페이지 버퍼 블록(410)을 더 포함한다. 리던던시 어레이(400)는 플래그 비트 라인 쌍들(BLej, BLoj) 중 하나를 대체하기 위한 하나의 리던던트 비트 라인 쌍 또는 플래그 비트 라인 쌍들(BLej, BLoj)을 각각 대체하기 위한 복수의 리던던트 비트 라인 쌍들을 포함할 것이다. 플래그 비트 라인들을 대체하기 위한 정보는 제어 로직 블록(800) 내에 미리 프로그램될 수 있다. 또는 플래그 비트 라인들을 대체하기 위한 정보는, 비록 도면에는 도시되지 않았지만, 잘 알려진 퓨즈 박스 내에 미리 프로그램될 수 있다. 하지만, 본 발명이 여기에 개시된 것에 국한되지 않음은 자명하다. 리던던트 비트 라인들에는, 비록 도면에는 도시되지 않았지만, 앞서 설명된 바와 같이 구성된 스트링들이 연결될 것이다. 리던던시 페이지 버퍼 블록(410)은 적어도 하나의 리던던트 비트 라인 쌍에 연결된 리던던시 페이지 버퍼를 포함할 것이다.
열 선택 회로(500)는 제어 로직(800)에 의해서 제어되며, 페이지 버퍼 블록(300)의 페이지 버퍼들(301)을 정해진 단위(예를 들면, x8, x16, x32 등)로 선택한다. 선택된 페이지 버퍼들(301)의 데이터 비트들은 선택 회로(600)로 출력된다. 선택 회로(600)는 선택 신호(SEL)에 응답하여 열 선택 회로(500)의 출력들을 선택하거나 제어 로직 블록(800)으로부터 출력되는 페이지 정보를 선택할 것이다. 예를 들면, 선택 신호(SEL)가 로우 레벨로 비활성화된 경우, 선택 회로(600)는 제어 로직 블록(800)으로부터 제공되는 페이지 정보를 선택한다. 선택 신호(SEL)가 하이 레벨로 활성화된 경우, 선택 회로(600)는 열 선택 회로(500)의 출력을 선택한다.
입출력 인터페이스(700)는 외부(예를 들면, 메모리 컨트롤러)와의 인터페이스를 제공한다. 전압 발생 회로(900)는 제어 로직 블록(800)에 의해서 제어되며, 플래시 메모리 장치(1000)의 프로그램/소거/읽기 동작들에 필요한 전압들(예를 들면, 워드 라인 전압, 벌크 전압, 읽기 전압, 패스 전압 등을 포함함)을 발생하도록 구성된다.
본 발명의 플래시 메모리 장치에 따르면, 플래그 셀들 사이에 생기는 F-poly 커플링을 최소화하기 위해서, 플래그 셀 영역에 배치된 플래그 셀들에는 도 3에 도시된 것과 다른 방식으로 페이지 정보가 프로그램될 것이다. 본 발명의 플래시 메모리 장치는 플래그 셀들 사이에 생기는 F-poly 커플링을 최소화하기 위한 다양한 프로그램 방법들을 제공하며, 이는 이하 도 6 내지 도 8을 참조하여 상세히 설명될 것이다.
먼저 도 6를 참조하면, 플래그 셀 영역에는 2개의 플래그 비트 라인 쌍들(FBLe0, FBLo0) (FBLe1, FBLo1)이 제공된다고 가정하자. 이러한 가정에 따르면, 플래그 비트 라인 쌍들(FBLe0, FBLo0) (FBLe1, FBLo1)에는 대응하는 페이지 버퍼들(302a, 302b)이 각각 연결될 것이다. 도 6에 도시된 바와 같이, 플래그 셀들은 메인 셀들과는 다른 방식으로 프로그램됨을 알 수 있다. 앞서 언급된 바와 같이, 하나의 행/워드 라인은 2개의 페이지들(예를 들면, 짝수번째 페이지 및 홀수번째 페이지)로 구성된다. 여기서, 짝수번째 페이지는 하나의 워드 라인(예를 들면, WL0)과 짝수번째 비트 라인들(BLe)의 교차 영역들에 배치된 메인 셀들로 구성되고, 홀수번째 페이지는 하나의 워드 라인(예를 들면, WL0)과 홀수번째 비트 라인들(BLe)의 교차 영역들에 배치된 메인 셀들로 구성된다. 플래그 비트 라인들(FBLe0, FBLo0)은 페이지 버퍼(302a)에 연결되고, 플래그 비트 라인들(FBLe1, FBLo1)은 페이지 버퍼(302b)에 연결된다.
워드 라인(WL0)과 짝수번째 비트 라인(BLe)에 의해서 정의된 메인 셀(짝수번째 페이지에 속함)(①)을 프로그램할 때, 짝수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302a) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL0)과 플래그 비트 라인(FBLe0)에 의해서 정의된 플래그 셀(①)이 프로그램될 것이다. 도 3에 도시된 것과 마찬가지로, 워드 라인(WL0)과 비트 라인(BLo)에 의해서 정의된 메인 셀(홀수번째 페이지에 속함)(②)을 프로그램할 때, 홀수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302a) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL0)과 플래그 비트 라인(FBLo0)에 의해서 정의된 플래그 셀(②)이 프로그램될 것이다.
도 3에서 설명된 것과 달리, 다음의 워드 라인(WL1)과 관련된 페이지 정보는 다른 쌍의 플래그 비트 라인들(FBLe1, FBLo1)에 연결된 플래그 셀들에 저장될 것이다. 좀 더 구체적으로는, 워드 라인(WL1)과 비트 라인(BLe)에 의해서 정의된 메인 셀(짝수번째 페이지에 속함)(③)을 프로그램할 때, 짝수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302b) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL1)과 플래그 비트 라인(FBLe1)에 의해서 정의된 플래그 셀(③)이 프로그램될 것이다. 워드 라인(WL1)과 비트 라인(BLo)에 의해서 정의된 메인 셀(홀수번째 페이지에 속함)(④)을 프로그램할 때, 홀수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302b) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL1)과 플래그 비트 라인(FBLo1)에 의해서 정의된 플래그 셀(④)이 프로그램될 것이다.
이러한 프로그램 방법에 따르면, 플래그 셀들((①, ②, ③)은 단지 한번의 F-poly 커플링을 받게 된다. 워드 라인(WL2)과 관련된 페이지 정보를 프로그램할 때, 플래그 셀(③)은 플래그 셀(WL2과 FBLo0에 의해서 정의됨)을 프로그램할 때 생기는 F-poly 커플링을 받게 될 것이다. 이러한 점을 제외하면, 플래그 셀들을 프로그램할 때 생기는 F-poly 커플링은 전체적으로 감소될 것이다. 이는 F-poly 커플링으로 인한 플래그 셀들의 문턱 전압 증가가 최소화될 수 있음을 의미한다. 따라서, 온-셀 전류의 감소로 인한 플래그 셀들에 대한 읽기 에러를 방지할 수 있다. 즉, 본 발명에 따른 플래시 메모리 장치의 신뢰성을 향상시킬 수 있다.
F-poly 커플링을 최소화시키기 위한 다른 방법을 보여주는 도 7을 참조하면, 플래그 셀 영역에는 2개의 플래그 비트 라인 쌍들(FBLe0, FBLo0) (FBLe1, FBLo1)이 제공된다고 가정하자. 이러한 가정에 따르면, 플래그 비트 라인 쌍들(FBLe0, FBLo0) (FBLe1, FBLo1)에는 대응하는 페이지 버퍼들(302a, 302b)이 각각 연결될 것이다.
워드 라인(WL0)과 비트 라인(BLe)에 의해서 정의된 메인 셀(짝수번째 페이지에 속함)(①)을 프로그램할 때, 짝수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302a) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL0)과 플래그 비트 라인(FBLe0)에 의해서 정의된 플래그 셀(①)이 프로그램될 것이다. 워드 라인(WL0)과 비트 라인(BLo)에 의해서 정의된 메인 셀(홀수번째 페이지에 속함)(②)을 프로그램할 때, 홀수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302b) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라 인(WL0)과 플래그 비트 라인(FBLo1)에 의해서 정의된 플래그 셀(②)이 프로그램될 것이다.
워드 라인(WL1)과 비트 라인(BLe)에 의해서 정의된 메인 셀(짝수번째 페이지에 속함)(③)을 프로그램할 때, 짝수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302b) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL1)과 플래그 비트 라인(FBLe1)에 의해서 정의된 플래그 셀(③)이 프로그램될 것이다. 워드 라인(WL1)과 비트 라인(BLo)에 의해서 정의된 메인 셀(홀수번째 페이지에 속함)(④)을 프로그램할 때, 홀수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302a) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL1)과 플래그 비트 라인(FBLo0)에 의해서 정의된 플래그 셀(④)이 프로그램될 것이다.
이러한 프로그램 방법에 따르면, 플래그 셀들((①, ②, ③)은 단지 한번의 F-poly 커플링을 받게 된다. 워드 라인(WL2)과 관련된 페이지 정보를 프로그램할 때, 플래그 셀들(③, ④)은 플래그 셀들(WL2과 FBLe0 및 FBLo1에 의해서 정의됨)에 의해 생기는 F-poly 커플링을 받게 될 것이다. 이러한 점을 제외하면, 플래그 셀들을 프로그램할 때 생기는 F-poly 커플링은 전체적으로 감소될 것이다. 이는 F-poly 커플링으로 인한 플래그 셀들의 문턱 전압 증가가 최소화됨을 의미한다. 따라서, 온-셀 전류의 감소로 인한 플래그 셀들에 대한 읽기 에러를 방지할 수 있다. 즉, 본 발명에 따른 플래시 메모리 장치의 신뢰성을 향상시킬 수 있다.
F-poly 커플링을 최소화시키기 위한 또 다른 방법을 보여주는 도 8을 참조하면, 플래그 셀 영역에는 4개의 플래그 비트 라인 쌍들(FBLe0, FBLo0), (FBLe1, FBLo1), (FBLe2, FBLo2) 및 (FBLe3, FBLo3)이 제공된다고 가정하자. 이러한 가정에 따르면, 플래그 비트 라인 쌍들(FBLe0, FBLo0), (FBLe1, FBLo1), (FBLe2, FBLo2) 및 (FBLe3, FBLo3)에는 대응하는 페이지 버퍼들(302a, 302b, 302c, 302d)이 각각 연결될 것이다.
워드 라인(WL0)과 비트 라인(BLe)에 의해서 정의된 메인 셀(짝수번째 페이지에 속함)(①)을 프로그램할 때, 짝수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302a) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL0)과 플래그 비트 라인(FBLe0)에 의해서 정의된 플래그 셀(①)이 프로그램될 것이다. 워드 라인(WL0)과 비트 라인(BLo)에 의해서 정의된 메인 셀(홀수번째 페이지에 속함)(②)을 프로그램할 때, 홀수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302c) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL0)과 플래그 비트 라인(FBLo2)에 의해서 정의된 플래그 셀(②)이 프로그램될 것이다.
워드 라인(WL1)과 비트 라인(BLe)에 의해서 정의된 메인 셀(짝수번째 페이지에 속함)(③)을 프로그램할 때, 짝수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302b) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL1)과 플래그 비트 라인(FBLe1)에 의해서 정의된 플래그 셀(③)이 프로그램될 것이다. 워드 라인(WL1)과 비트 라인(BLo)에 의해서 정의된 메인 셀(홀수번째 페이지에 속함)(④)을 프로그램할 때, 홀수번째 페이지와 관련된 정보는 제어 로직 블록(800)에 의해서 대응하는 페이지 버퍼(302d) 내에 설정되고, 그 다음에 최상위 상태(도 1의 ST4)를 갖도록 워드 라인(WL1)과 플래그 비트 라인(FBLo3)에 의해서 정의된 플래그 셀(④)이 프로그램될 것이다.
이러한 프로그램 방법에 따르면, 플래그 셀들 사이에 생기는 F-poly 커플링을 제거하는 것이 가능하다. 이는 F-poly 커플링으로 인한 플래그 셀들의 문턱 전압 증가를 방지할 수 있음을 의미한다.
앞서 설명된 방법들에 따라 프로그램된 페이지 정보는 제어 로직 블록(800)의 제어에 따라 페이지 버퍼들(302)에 의해서 읽혀지며, 읽혀진 페이지 정보는 제어 로직 블록(800)으로 제공될 것이다. 제어 로직 블록(800)은 입력된 페이지 정보를 선택 회로(600)를 통해 외부로 출력할 것이다. 이는 플래그 셀들에 대한 결함 여부를 판별할 때 유용하게 사용될 것이다. 이러한 경우, 결함 여부에 따라 플래그 비트 라인들이 리던던트 비트 라인들로 대체될 것이다.
예를 들면, 페이지 버퍼들(301)에 의해서 읽혀진 데이터를 출력하고자 하는 경우, 제어 로직 블록(800)은 선택 신호(SEL)를 하이로 활성화시킨다. 선택 신호(SEL)가 하이로 활성화됨에 따라, 제어 로직 블록(800)로부터 전달된 페이지 정보는 선택 회로(600) 및 입출력 인터페이스(700)를 통해 외부로 출력될 것이다. 이후, 결함 정보는 플래시 메모리 장치(1000)의 퓨즈 박스(미도시됨) 또는 제어 로직 블록(800) 내에 프로그램되며, 프로그램 결함 정보는 결함이 있는 플래그 비트 라인의 액세스를 금지하는 데 그리고 대체된 리던던시 플래그 비트 라인을 액세스하는 데 사용될 것이다. 따라서, 손상시 치명적인 동작 에러를 유발할 수 있는 플래그 셀에 저장된 정보의 신뢰성을 향상시키는 것이 가능하다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, F-poly 커플링으로 인한 플래그 셀들의 문턱 전압 증가를 최소화시킴으로써 본 발명에 따른 플래시 메모리 장치의 신뢰성을 향상시킬 수 있다.

Claims (12)

  1. 복수의 워드 라인들과 복수의 메인 비트 라인 쌍들의 교차 영역들에 배열된 메인 셀들과;
    상기 복수의 메인 비트 라인 쌍들에 각각 연결된 제 1 페이지 버퍼들과;
    상기 복수의 워드 라인들과 복수의 플래그 비트 라인 쌍들의 교차 영역들에 배열된 플래그 셀들과;
    상기 복수의 플래그 비트 라인 쌍들에 각각 연결되는 제 2 페이지 버퍼들과; 그리고
    F-poly 커플링을 최소화시키기 위해서, 상기 각 워드 라인의 페이지 정보가 상기 복수의 플래그 비트 라인 쌍들에 연결된 플래그 셀들에 분산적으로 프로그램되도록 상기 제 2 페이지 버퍼들을 제어하는 제어 로직 블록을 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 각 워드 라인은 2개의 페이지들로 구성되고, 상기 복수의 플래그 비트 라인 쌍들은 제 1 및 제 2 플래그 비트 라인 쌍들을 포함하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 워드 라인들 중 짝수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 짝수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 워드 라인들 중 홀수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 홀수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되는 플래시 메모리 장치.
  5. 제 2 항에 있어서,
    상기 워드 라인들 중 짝수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 짝수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 홀수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 홀수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 각 워드 라인은 2개의 페이지들로 구성되고, 상기 복수의 플래그 비트 라인 쌍들은 제 1 내지 제 4 플래그 비트 라인 쌍들을 포함하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 워드 라인들 중 짝수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 1 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 짝수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 3 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 워드 라인들 중 홀수번째 워드 라인들 각각의 제 1 페이지 정보는 상기 제 2 플래그 비트 라인 쌍에 속하는 짝수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되고, 상기 홀수번째 워드 라인들 각각의 제 2 페이지 정보는 상기 제 4 플래그 비트 라인 쌍에 속하는 홀수번째 플래그 비트 라인에 연결된 플래그 셀에 프로그램되는 플래시 메모리 장치.
  10. 제 1 항에 있어서,
    읽기 동작시 소정 단위로 상기 제 1 페이지 버퍼들을 선택하는 열 선택 회로와;
    상기 제어 로직 블록에 의해서 제어되며, 상기 열 선택 회로에 의해서 선택된 제 1 페이지 버퍼들의 출력들을 선택하는 멀티플렉서와; 그리고
    상기 멀티플렉서의 출력을 외부로 출력하는 입출력 인터페이스를 더 포함하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 워드 라인들 중 하나가 선택될 때, 상기 제 2 페이지 버퍼들은 상기 제어 로직 블록의 제어에 따라 상기 선택된 워드 라인의 플래그 셀들로부터 페이지 정보를 읽고, 상기 제어 로직 블록은 상기 읽혀진 페이지 정보가 상기 멀티플렉서 및 상기 입출력 인터페이스를 통해 외부로 출력되도록 상기 멀티플렉서를 제어하는 플래시 메모리 장치.
  12. 제 1 항에 있어서,
    상기 복수의 플래그 비트 라인 쌍들 중 결함이 있는 플래그 비트 라인 쌍을 대체하기 위한 적어도 하나의 리던던시 플래그 비트 라인 쌍과; 그리고
    상기 제어 로직 블록에 의해서 제어되며, 상기 리던던시 비트 라인 쌍에 연결되는 리던던시 페이지 버퍼를 더 포함하는 플래시 메모리 장치.
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