CN101089994A - 非易失性存储器器件及其方法 - Google Patents

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Abstract

提供了一种非易失性存储器器件及其方法。该示例的非易失性存储器器件可以包括：多个主单元，该多个主单元中的每个被排列在多个字线之一和多个主位线对之一之间的第一相交区域；以及多个标志单元，该多个标志单元的每个被排列在多个标志位线对和多个字线中的一个之间的第二相交区域，该多个标志单元的每个被配置来以这样一种方式存储页信息，使得与对应于主位线对之一的主单元相关联的页信息，被存储在与多于一个所述标志位线对相对应的各标志单元中。

Description

非易失性存储器器件及其方法
技术领域
本发明的示范实施例一般来说涉及非易失性存储器器件及其方法。
背景技术
存储器件，如易失性存储器和非易失性存储器，可以被包括在传统的移动设备(如MP3播放器、便携式媒体播放器(PMP)、移动电话、笔记本计算机、个人数字助理(PDA)等)中。传统的移动设备可以包括相对高的存储容量，以便于提供更高的功能性(functionality)(例如，视频记录、图片等)。传统的在单个存储器单元存储2比特数据或多比特数据的多比特存储器设备，可以允许各存储器单元获得更高存储密度。
如果1比特数据被存储在单个存储器单元中，则所述存储器单元可以具有属于两个阈值电压分布之一的阈值电压。即，1比特存储器单元可以具有两个阈值电压范围、分布或“状态”，对应于第一逻辑电平(例如，高逻辑电平或逻辑“1”)或第二逻辑电平(例如，低逻辑电平或逻辑“0”)。在另一个例子中，如果2比特数据被存储在单个存储器单元中，则存储器单元可以包括与4个相应的状态(例如，“00”、“01”、“10”、“11”)相对应的4个分开的电压分布。
图1图示了传统的2比特存储器单元的逻辑状态。参照图1，阈值电压分布可以被控制，以使对应于4个状态的阈值电压分布，分别在设定的阈值电压窗口内被确定。递增阶跃脉冲编程(ISPP)工艺(process)可以被用来控制阈值电压分布。
在传统的ISPP方案中，阈值电压在迭代程序循环期间可以用固定的编程电压增量调整。因此，设置编程电压相对低的固定增量可以允许阈值电压分布被更精确地控制，使得在不同的阈值电压分布之间的充分余量可以被维持。然而，如果编程电压的固定增量更低，则可要求更多时间执行ISPP工艺。因此，编程电压的增量可以基于阈值电压分布控制和执行时间之间的折中确定。
即使使用了ISPP方案，每个状态的阈值电压分布可变得更宽，这与希望的窗口比，由于许多因素的任何一个，可以同样减少相邻电压分布之间的余量并且增加存储器错误的可能(例如，在读操作期间)。
图2图示了在传统的存储器单元之间发生的电场耦合/F-Poly耦合。
参照图2，阈值电压分布可能因为在相邻存储器单元之间的耦合而增加。所述耦合可以被称作为“电场耦合”或“F-poly耦合”。例如，在图2中，可以假定存储器单元MCA可以是被编程为具有4个状态中的任何一个的单元，并且存储器单元MCB可以是被编程为具有4个状态中任何一个的单元。在这样的假设下，当存储器单元MCB被编程时，电荷可以在浮置栅(floatinggate)FG中累积。接着，相邻存储器单元MCA的浮置栅FG的电势，可以由于与存储器单元MCB的浮置栅FG耦合而增加。按此方式增加的阈值电压，甚至在编程操作之后可以因为浮置栅之间的耦合而被维持。存储器单元MCB可以包括相对于存储器单元MCA在字线方向和/或位线方向放置的存储器单元。在各个存储器单元的浮置栅之间的耦合可以引起编程过的存储器单元MCA的阈值电压增加，并且所述阈值电压分布可能同样地增加，如由图2的虚线所示。
传统的快闪存储器器件可以包括用于存储与行(或页)有关的信息(下文中，称作为“标志信息”)的单元(在下文中，称作为“标志单元”)。标志信息可以在与属于相同行/页的主单元的条件相同的条件下，被编程在标志单元中。
图3图示传统的标志单元的编程过程。参照图3，在一个例子中，可以假定每个行包括两页。如果编程属于给定行(例如，WL0)的偶数编号页的存储器单元①(例如，位于BLe和WL0交叉处)，则在标志单元区域中的相对应的标志单元①(例如，位于FBLe和WL0交叉处)可以被选择性地编程。而且，如果编程属于给定行(例如，WL0)的奇数编号页的存储器单元②(例如，位于BLo和WL0交叉处)，则在标志单元区域中的相对应的标志单元②(例如，位于FBLo和WL0交叉处)可以被选择性地编程。同样，如果编程属于下一行(例如，WL1)的偶数编号页的存储器单元③(例如，位于BLe和WL1交叉处)，则在标志单元区域中的相对应的标志单元③(例如，位于FBLe和WL1交叉处)可以被选择性地编程。而且，如果编程属于所述行(例如，WL1)的奇数编号页的存储器单元④(例如，位于BLo和WL1交叉处)，则在标志单元区域中的相对应的标志单元④(例如，位于FBLo和WL1交叉处)可以被选择性地编程。
参照图3，箭头可以指示：如果给定单元正在被编程，则先前编程的单元可以接收的F-poly耦合。例如，如果标志单元②被编程，则标志单元①可以由于标志单元②而接收F-poly耦合。
在传统的多比特快闪存储器器件中，标志单元可以被配置为具有与最上或最高阈值电压分布相关联的阈值电压。因为标志单元可以被编程为具有与最上的阈值电压分布相关联的阈值电压，所以如果相邻单元被编程，则在先被编程的单元的阈值电压可以由于F-poly耦合而增加。例如，参照图3，标志单元①可以在可能引起标志单元①的阈值电压增加的标志单元②、③和④中的每个的编程操作期间，接收F-poly耦合。类似地，标志单元②和③也可以接收F-poly耦合，并且该标志单元②和③的阈值电压也可以增加。标志单元的阈值电压的增加，可以降低在读取操作期间流过一串标志单元的单元上的电流，这可能增加读错误的发生。
发明内容
本发明的示范性实施例贯注于一种非易失性存储器器件，其包括：多个主单元，该多个主单元中的每个被排列在多个字线之一和多个主位线对之一之间的第一相交区域；以及多个标志单元，该多个标志单元的每个被排列在多个标志位线对和多个字线中的一个之间的第二相交区域，该多个标志单元的每个被配置来以这样一种方式存储页信息，使得与对应于主位线对之一的主单元相关联的页信息，被存储在与多于一个所述标志位线对相对应的各标志单元中。
本发明的另一个示范性实施例贯注于一种操作非易失性存储器器件的方法，包括：在多个字线之一和多个主位线对之一之间的第一相交区域，排列多个主单元中的每个；以及将页信息存储在所述多个标志单元的至少一个中，该多个标志单元的每个被排列在多个标志位线对和多个字线中的一个之间的第二相交区域，所述页信息以这样一种方式存储，使得与对应于主位线对之一的主单元相关联的页信息，被存储在与多于一个所述标志位线对相对应的各标志单元中。
本发明的另一个示范性实施例贯注于一种多位快闪存储器器件及其编程方法，其能够降低(例如，最小化)在用于存储页信息的标志单元之间出现的F-poly耦合。
附图说明
附图被包括来提供对本发明的进一步的理解，并且被合并且构成了本说明书的一部分。附图与描述一起阐述了本发明的示范实施例，用于解释本发明的原理。
图1图示了传统的2比特存储器单元的逻辑状态。
图2图示了在传统的存储器单元之间出现的电场耦合/F-poly耦合。
图3图示了传统的标志单元的编程过程。
图4是图示按照本发明的示范实施例的快闪存储器器件的框图。
图5是图示按照本发明的示范实施例的、图4的快闪存储器器件的存储器单元阵列部分的电路图。
图6至图8图示了按照本发明的示范实施例的、图4的快闪存储器器件1000的标志单元编程过程。
具体实施方式
在此公开了本发明的详细的图示性示范实施例。然而，在此公开的具体结构和功能细节仅仅是示例性的，用于描述本发明的示范实施例的目的。然而，本发明的示范实施例可以用许多替代形式实现，并且不应该被解释为局限于在此提出的实施例。
因此，尽管本发明的示范实施例允许各种修改和替换形式，但是其具体实施例通过附图中的例子说明，并将在此详细描述。然而，应当理解，不存在限制本发明的示范实施例为公开的特定形式的意图，而相反，本发明的示范实施例要覆盖落入本发明的精神和范围内的全部修改、等效和替换。相同的标号遍及附图的描述可指相同的元件。
将会理解，尽管术语第一、第二等可以被用来在此描述各种元件，这些元件也不应该被这些术语所限制。这些术语仅仅被用来区别一个元件和另一个元件。例如，第一元件可以被称作第二元件，类似地，第二元件可以被称作第一元件，而不偏离本发明的范围。正如在此使用的，术语“和/或”包括相关联的被列出的项目的一个或更多的任何和全部的组合。
将会理解，当元件被称作为被“连接”或“耦合”到另一个元件时，它可以被直接连接或耦合到另一个元件，或者可以存在介乎其间的元件。相反，当元件被称作为“直接连接”或“直接耦合”到另一个元件时，没有介乎其间的元件存在。被用来描述各元件间关系的其他词语应该用类似方式解释(例如，“在...之间”相对于“直接在...之间”，“相邻”相对于“直接相邻”等)。
在此使用的术语仅仅用于描述特定实施例的目的，并且意图不在于限制本发明的示范实施例。正如在此使用的，单数形式“一(a)”、“一(an)”和“该”意图在于也包括复数形式，除非上下文清楚地另有所指。将进一步理解，术语“包括(comprise)”、“包括(comprising)”、“包括(include)”和/或“包括(including)”，当在此使用时，限定所述的特征、整体(integer)、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他的特征、整数、步骤、操作、元件、组件和/或其集合的存在或添加。
除非有不同的定义，在此使用的所有术语(包括技术和科学的术语)具有与本发明所属的领域中的普通技术人员通常理解的含义相同的含义。将进一步理解，有些术语，如在常用词典中定义的那些术语，应该被释为具有与相关领域的环境一致的含义，并且不被用理想化或过分正规的意义解释，除非在此清楚地这么定义。
图4是图示按照本发明的示范实施例的快闪存储器器件1000的框图。
在图4的示范实施例中，快闪存储器器件1000可以包括用于存储多比特数据信息的存储器单元阵列100。多个位线对(BLe0，BLo0)-(BLei，BLoi)可以被排列在存储器单元阵列100上。串(string)101可以被连接到每对的位线(例如，称作为主位线)。每行的串101可以构成存储器块。
图5是图示按照本发明的示范实施例的、图4的存储器单元阵列100的部分的电路图。
在图5的示范实施例中，存储器块的每个串101可以包括：串选择晶体管SST、地选择晶体管GST和存储器单元MC31-MC0。在一个例子中，各个存储器单元可以被配置为浮置栅晶体管。串选择晶体管SST可以由串选择线SSL控制，并且可以包括连接到相对应的位线的漏极。地选择晶体管GST可以由地选择线GSL控制，并且可以包括连接到公共源极线CSL的源极。存储器单元MC31-MC0可以串联连接在串选择晶体管SST的源极和地选择晶体管GST的漏极之间，并且可以分别由相对应的字线WL31-WL0控制。多个位线对(BLe0，BLo0)-(BLei，BLoi)可以被排列来与字线WL31-WL0相交。在读/编程操作期间，每个位线对中的一条位线可以由图4的页缓冲块300选择。
回到图4的示范实施例，存储器单元阵列100还可以包括多个标志位线对(FBLej，FBLoj)。例如，存储器单元阵列100可以被提供有至少两对标志位线。如上所述，串101可以被连接到各个标志位线(FBLej，FBLoj)。在一个例子中，与标志位线(FBLej，FBLoj)连接的串101可以如图5的示范实施例中所示那样配置。组成与标志位线(FBLej，FBLoj)连接的每个串的选择晶体管和存储器单元，可以与属于相同行的串一起，被行选择电路200控制。例如，位线(BLe0，BLo0)的每个存储器单元、和标志位线(FBLej，FBLoj)的每个存储器单元，可以被连接到每个字线。在一个例子中，与标志位线(FBLej，FBLoj)连接的每个行的存储器单元，可以存储相同行的页信息，并且可以被编程或转变到“最上”状态ST4(例如，最高电压分布，如在图1中的ST4所示的那样)。参照快闪存储器器件1000，与标志位线(FBLej，FBLoj)连接的存储器单元，可以用与传统领域不同的方式被编程，如将在下文更详细地描述的。
在图4的示范实施例中，页缓冲块300可以由控制逻辑块800控制，并且可以包括与多个位线对(BLe0，BLo0)-(BLei，BLoi)连接的页缓冲器301。每个页缓冲器301可以基于操作模式，操作为写驱动器或检测放大器。页缓冲块300还可以包括分别与标志位线对(FBLej，FBLoj)连接的页缓冲器302。页缓冲器302每个可以在编程操作期间，由控制逻辑块800对编程数据设置。在编程操作期间，选择的字线的信息(例如，选择的页)可以在控制逻辑块800的控制下，被存储在与所选择的字线连接的标志位线FBLej或FBLoj的一个存储器单元中，如将在下文更详细地描述的。在读操作期间，由页缓冲器302读取的页信息可以被提供给控制逻辑块800。控制逻辑块800可以被配置来在读操作期间产生选择信号SEL。例如，为了输出由页缓冲器301读取的数据，控制逻辑块800可以转变(例如，激活)选择信号SEL到第一逻辑电平(例如，高逻辑电平或逻辑“1”)。因此，在该例子中，控制逻辑块800可以使用输入页信息，控制后继的操作。在替代的例子中，为了输出由页缓冲器302读取的页信息，控制逻辑块800可以转变(例如，去激活)选择信号SEL到第二逻辑电平(例如，低逻辑电平或逻辑“0”)。在该例子中，控制逻辑块800可以输出输入页信息到选择电路600。
在图4的示范实施例中，每行/字线可以包括至少两页(例如，偶数和奇数编号的页)。因此，至少两个位线BLe和BLo可以被电连接到一个页缓冲器。在一个例子中，一页(例如，偶数编号的页)可以被对应于位线BLe的页缓冲器选择，该位线BLe对应于偶数编号的页。同样，另一页(例如，奇数编号的页)可以被与位线BLo相对应的页缓冲器选择，该位线BLo与奇数编号的页相对应。
在图4的示范实施例中，快闪存储器器件1000还可以包括：冗余阵列400和冗余页缓冲块410。冗余阵列400可以包括：冗余位线对，用于替代一个标志位线对(BLej，BLoj)；和/或多个冗余位线对，用于分别替代多对标志位线(BLej，BLoj)。标志位线的替代的信息可以被编程到控制逻辑块800中。在替代的例子中，用于替代标志位线的信息可以被编程到熔断(fuse)盒(未示出)中。然而，将认识到，其他的示范性实施例可以以任何已知方式，存储有关替代标志位线的信息。而且，尽管在图4中未明确地图示，各串也可以被连接到冗余或替代位线。冗余页缓冲块410可以包括连接到至少一个冗余位线对的冗余页缓冲器。
在图4的示范实施例中，列选择电路500可以通过控制逻辑800控制，并且可以通过给定的单元(例如，×8、×16、×32等)选择页缓冲块300的页缓冲器301。选择的页缓冲器301的数据位可以被输出到选择电路600。选择电路600可以响应于选择信号SEL，选择列选择电路500的输出，和/或可以选择从控制逻辑块800输出的页信息。例如，如果选择信号SEL被转变(例如，去激活)到第二逻辑电平(例如，低逻辑电平或逻辑“0”)，则选择电路600可以选择从控制逻辑块800提供的页信息。如果选择信号SEL被转变(例如，激活)到第一逻辑电平(例如，高逻辑电平或逻辑“1”)，则选择电路600可以选择列选择电路500的输出。
在图4的示范实施例中，输入/输出接口700可以提供外部接口(例如，带有存储器控制器)。电压产生电路900可以由控制逻辑块800控制，并且可以被配置为产生用于快闪存储器器件1000的编程/擦除/读操作的各电压(例如，字线电压、主体(bulk)电压、读电压、通过(pass)电压)等。
图6至图8图示了按照本发明的示范实施例的、图4的快闪存储器器件1000的标志单元编程过程。在一个例子中，快闪存储器器件1000可以减少(例如，最小化)标志单元之间的F-poly耦合，如现在将参照图6至8更详细地描述的。
在图6的示范实施例中，在标志单元区域中，可以提供两对标志位线(FBLe0，FBLo0)和(FBLe1，FBLo1)。页缓冲器302a和302b可以被分别连接到相对应的标志位线对(FBLe0，FBLo0)和(FBLe1，FBLo1)。如图6所示，与主单元相比，标志单元可以被以不同的方式编程。如上所述，给定的行/字线可以包括两页(例如，奇数和偶数编号页)。偶数编号页可以包括在给定字线(例如，WL0)和偶数编号位线(BLe)相交处排列的主单元。奇数编号页可以包括在给定字线(例如，WL0)和奇数编号位线(BLo)相交处排列的主单元。标志位线(FBLe0，FBLo0)可以被连接到页缓冲器302a，而标志位线(FBLe1，FBLo1)可以被连接到页缓冲器302b。
在图6的示范实施例中，如果由字线WL0和偶数编号位线BLe定义的主单元①(例如，与偶数编号的页相对应)被编程，则与偶数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302a中被设置，并且由字线WL0和标志位线FBLe0定义的标志单元①，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。如果由字线WL0和位线BLo定义的主单元②(例如，与奇数编号的页相对应)被编程，则与奇数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302a中被设置，并且由字线WL0和标志位线FBLo0定义的标志单元②，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。
在图6的示范实施例中，与下一个字线WL1(例如，相邻的字线)有关的页信息可以被存储在连接到另一对的标志位线(FBLe1，FBLo1)的标志单元中。例如，如果由字线WL1和位线BLe定义的主单元③(例如，对应于偶数编号页)被编程，则与偶数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302b中被设置，并且由字线WL1和标志位线FBLe1定义的标志单元③，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。如果由字线WL1和位线BLo定义的主单元④(例如，对应于奇数编号页)被编程，则与奇数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302b中被设置，并且由字线WL1和标志位线FBLo1定义的标志单元④，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。
在图6的示范实施例中，标志单元①、②和③可能经历相对有限的F-poly耦合。如果与字线WL2有关的页信息被编程，则如果标志单元(例如，由WL2和FBLo0定义的)被编程，那么标志单元③可以接收产生的F-poly耦合。然而，将认识到，当标志单元被编程时发生的F-poly耦合，与传统的技术相比，可以被降低。因此，通过F-poly耦合的标志单元的阈值电压的增加可以同样被降低。因此，由于单元上的电流的降低，相对于标志单元的读取错误的发生可以被降低，并且由此快闪存储器器件1000的可靠性可以被提高。
图7图示了按照本发明的另一个示范实施例的、图4的快闪存储器器件1000的替代的标志单元编程过程。在图7的示范实施例中，在标志单元区域中，可以提供两个标志位线对(FBLe0，FBLo0)和(FBLe1，FBLo1)。标志位线对(FBLe0，FBLo0)和(FBLe1，FBLo1)可以被分别连接到相对应的页缓冲器302a和302b。
在图7的示范实施例中，如果由字线WL0和位线BLe定义的主单元①(例如，对应于偶数编号页)被编程，则与偶数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302a中被设置，并且由字线WL0和标志位线FBLe0定义的标志单元①，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。如果由字线WL0和位线BLo定义的主单元②(例如，与奇数编号页相对应)被编程，则与奇数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302b中被设置，并且由字线WL0和标志位线FBLo1定义的标志单元②，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。
在图7的示范实施例中，如果由字线WL1和位线BLe定义的主单元③(例如，对应于偶数编号页)被编程，则与偶数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302b中被设置，并且由字线WL1和标志位线FBLe1定义的标志单元③，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。如果由字线WL1和位线BLo定义的主单元④(例如，对应于奇数编号页)被编程，则与奇数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302a中被设置，并且由字线WL1和标志位线FBLo0定义的标志单元④，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。
在图7的示范实施例中，标志单元①、②和③可能经历相对有限的F-poly耦合。如果与字线WL2有关的页信息被编程，则标志单元③和④可以接收由标志单元(例如，由WL2和FBLe0、和WL2和FBLe1定义的)产生的F-poly耦合。然而，将认识到，当标志单元被编程时发生的F-poly耦合，与传统的技术相比，可以被降低。因此，通过F-poly耦合的标志单元的阈值电压的增加，可以同样被降低。因此，由于单元上的电流的降低，相对于标志单元的读取错误的发生可以被降低，由此快闪存储器器件1000的可靠性可以被提高。
图8图示了按照本发明的另一个示范实施例的、图4的快闪存储器器件1000的另一个替代的标志单元编程过程。在图8的示范实施例中，在标志单元区域中，提供4个标志位线对(FBLe0，FBLo0)、(FBLe1，FBLo1)、(FBLe2，FBLo2)和(FBLe3，FBLo3)。标志位线对(FBLe0，FBLo0)、(FBLe1，FBLo1)、(FBLe2，FBLo2)和(FBLe3，FBLo3)可以分别被连接到相对应的页缓冲器302a、302b、302c和302d。
在图8的示范实施例中，如果由字线WL0和位线BLe定义的主单元①(例如，对应于偶数编号页)被编程，则与偶数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302a中被设置，并且由字线WL0和标志位线FBLe0定义的标志单元①，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。如果由字线WL0和位线BLo定义的主单元②(例如，与奇数编号页相对应)被编程，则与奇数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302c中被设置，并且由字线WL0和标志位线FBLo2定义的标志单元②，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。
在图8的示范实施例中，如果由字线WL1和位线BLe定义的主单元③(例如，对应于偶数编号页)被编程，则与偶数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302b中被设置，并且由字线WL1和标志位线FBLe1定义的标志单元③，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。如果由字线WL1和位线BLo定义的主单元④(例如，对应于奇数编号页)被编程，则与奇数编号页有关的信息，可以通过控制逻辑块800在相对应的页缓冲器302d中被设置，并且由字线WL1和标志位线FBLo3定义的标志单元④，可以被编程为具有给定的状态(例如，如图1中的最上状态ST4)。
因此，在图8的示范实施例中，将认识到，在各个标志单元之间的F-poly耦合可以被降低，使得由于F-poly耦合引起的标志单元的阈值电压的增加可以同样被降低。
在图4至8的示范性实施例中，在控制逻辑块800的控制下，页信息可以由页缓冲器302读取，并且所述读取的页信息可以被提供给控制逻辑块800。控制逻辑块800可以通过选择电路600，将输入的页信息输出到外部实体(entity)。因此，有缺陷的标志单元可以被更容易地确定，并且用冗余或替代位线替换。
例如，参照图4至8，为了输出由页缓冲器301读取的数据，控制逻辑块800可以转变(例如，激活)选择信号SEL到第一逻辑电平(例如，高逻辑电平或逻辑“1”)。如果选择信号SEL被转变到第一逻辑电平，则从控制逻辑块800发送的页信息，可以通过选择电路和输入/输出接口700，被输出到外部实体或器件。随后，检测信息可以被编程到快闪存储器器件1000的控制逻辑块800和/或熔断盒(未示出)，并且所述编程检测信息可以被用来降低(例如，防止)访问有缺陷的标志位线，以及访问冗余标志位线(例如，替代有缺陷的单元)。因此，存储在标志单元中的信息的可靠性(例如，在有缺陷的标志单元可以潜在地引起致命的操作错误的情形)可以被提高。
本发明的示范实施例因此被描述，将显然可以用许多方法对其改变。例如，尽管相对于NAND快闪存储器器件，如上所述的本发明的示范实施例已经被一般地描述和图示，将认识到，本发明的其他示范实施例不必被如此限制，并且可以被贯注于任何类型的易失性和/或非易失性存储器器件(例如，NOR快闪器件等)。而且，要理解，在本发明的示范实施例中，如上所述的第一和第二逻辑电平可以分别对应于高电平和低逻辑电平。或者，在本发明的其它示范实施例中，第一和第二逻辑电平/状态可以分别对应于低逻辑电平和高逻辑电平。
这样的变化不被认为偏离了本发明的示范性实施例的精神和范围，并且如对于本领域技术人员将显而易见的，所有这样的修改，意图在于被包括在权利要求的范围内。
优先权声明
本美国非临时专利申请要求于2006年6月12日提交的韩国专利申请No.2006-52605在35 U.S.C.§119下的优先权，该韩国专利申请的全部内容通过引用在此并入。

Claims (20)

1.一种非易失性存储器器件，包括：
多个主单元，该多个主单元中的每个被排列在多个字线之一和多个主位线对之一之间的第一相交区域；以及
多个标志单元，该多个标志单元的每个被排列在多个标志位线对和多个字线中的一个之间的第二相交区域，该多个标志单元的每个被配置来以这样一种方式存储页信息，使得与对应于主位线对之一的主单元相关联的页信息，被存储在与多于一个所述标志位线对相对应的各标志单元中。
2.如权利要求1所述的非易失性存储器器件，还包括：
多个第一页缓冲器，该多个第一页缓冲器的每个被连接到所述多个主位线对之一；
多个第二页缓冲器，该多个第二页缓冲器的每个被连接到该多个标志位线对之一；以及
控制逻辑块，配置其为了存储页信息在标志单元内的方式，管理所述第二页缓冲器。
3.如权利要求1所述的非易失性存储器器件，其中该多个字线中的每个包括两页，并且所述多个标志位线对包括第一和第二标志位线对。
4.如权利要求3所述的非易失性存储器器件，其中与多个字线中的给定偶数编号字线相关联的第一页信息，被编程到与所述第一标志位线对的偶数编号标志位线相连接的标志单元中，并且与所述给定偶数编号字线相关联的第二页信息，被编程到与所述第一标志位线对的奇数编号标志位线相连接的标志单元中，
并且其中偶数和奇数标注区分位线对的不同位线。
5.如权利要求4所述的非易失性存储器器件，其中与多个字线中的给定奇数编号字线相关联的第一页信息，被编程到与所述第二标志位线对的偶数编号标志位线相连接的标志单元中，并且与所述给定奇数编号字线相关联的第二页信息，被编程到与所述第二标志位线对的奇数编号标志位线相连接的标志单元中。
6.如权利要求3所述的非易失性存储器器件，其中与多个字线中的给定奇数编号字线相关联的第一页信息，被编程到与所述第二标志位线对的偶数编号标志位线相连接的标志单元中，并且与所述给定奇数编号字线相关联的第二页信息，被编程到与所述第二标志位线对的奇数编号标志位线相连接的标志单元中，
并且其中偶数和奇数标注区分位线对的不同位线。
7.如权利要求3所述的非易失性存储器器件，其中与多个字线中的给定偶数编号字线相关联的第一页信息，被编程到与所述第一标志位线对的偶数编号标志位线相连接的标志单元中，并且与所述给定奇数编号字线相关联的第二页信息，被编程到与所述第二标志位线对的奇数编号标志位线相连接的标志单元中，
并且其中偶数和奇数标注区分位线对的不同位线。
8.如权利要求7所述的非易失性存储器器件，其中与多个字线中的给定奇数编号字线相关联的第一页信息，被编程到与所述第二标志位线对的偶数编号标志位线相连接的标志单元中，并且与所述给定奇数编号字线相关联的第二页信息，被编程到与所述第一标志位线对的奇数编号标志位线相连接的标志单元中。
9.如权利要求3所述的非易失性存储器器件，其中与多个字线中的给定奇数编号字线相关联的第一页信息，被编程到与所述第二标志位线对的偶数编号标志位线相连接的标志单元中，并且与所述给定奇数编号字线相关联的第二页信息，被编程到与所述第一标志位线对的奇数编号标志位线相连接的标志单元中，
并且其中偶数和奇数标注区分位线对的不同位线。
10.如权利要求1所述的非易失性存储器器件，其中所述多个字线中的每个包括两页，并且所述多个标志位线包括第一至第四标志位线对。
11.如权利要求10所述的非易失性存储器器件，其中与多个字线中的给定偶数编号字线相关联的第一页信息，被编程到与所述第一标志位线对的偶数编号标志位线相连接的标志单元中，并且与所述给定偶数编号字线相关联的第二页信息，被编程到与所述第三标志位线对的奇数编号标志位线相连接的标志单元中，
并且其中偶数和奇数标注区分位线对的不同位线。
12.如权利要求11所述的非易失性存储器器件，其中与多个字线中的给定奇数编号字线相关联的第一页信息，被编程到与所述第二标志位线对的偶数编号标志位线相连接的标志单元中，并且与所述给定奇数编号字线相关联的第二页信息，被编程到与所述第四标志位线对的奇数编号标志位线相连接的标志单元中。
13.如权利要求2所述的非易失性存储器器件，还包括：
列选择电路，用于在读取操作期间，选择具有给定长度的所述第一页缓冲器；
多路复用器，其由所述控制逻辑块控制，并且被配置来选择由所述列选择电路选择的所述第一页缓冲器的一个或多个输出；以及
输入/输出接口，用于输出所述多路复用器的输出。
14.如权利要求13所述的非易失性存储器器件，其中如果选择多个字线之一，则所述第二页缓冲器在所述控制逻辑块的控制下，从所选择的字线的标志单元读取页信息，并且所述控制逻辑块控制该多路复用器，使得所读取的页信息经由输入/输出接口输出。
15.如权利要求1所述的非易失性存储器器件，还包括：
至少一个冗余标志位线对，用于替代所述多个标志位线对中有缺陷的标志位线对；以及
冗余页缓冲器，其由所述控制逻辑块控制，并且被连接到所述冗余位线对。
16.如权利要求1所述的非易失性存储器器件，其中，所述非易失性存储器器件是快闪存储器器件。
17.如权利要求16所述的非易失性存储器器件，其中所述快闪存储器器件是NAND快闪存储器器件。
18.一种操作非易失性存储器器件的方法，包括：
在多个字线之一和多个主位线对之一之间的第一相交区域，排列多个主单元中的每个；以及
将页信息存储在所述多个标志单元的至少一个中，该多个标志单元的每个被排列在多个标志位线对和多个字线中的一个之间的第二相交区域，所述页信息以这样一种方式存储，使得与对应于主位线对之一的主单元相关联的页信息，被存储在与多于一个所述标志位线对相对应的各标志单元中。
19.如权利要求18所述的方法，其中所述存储，在与两个标志位线对相关联的标志单元中存储所述页信息。
20.如权利要求18所述的方法，其中所述存储，在与四个标志位线对相关联的标志单元中存储所述页信息。
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