CN102682848A - 存储器装置、存储器卡、固态驱动器、系统及其操作方法 - Google Patents

Abstract

本发明公开了一种存储器装置、存储器卡、固态驱动器、系统及其操作方法。一种将多位数据编程到多级非易失性存储器单元(MLC)的方法包括：将数据的第一页编程到MLC；响应于第一页的编程，将第一页标志编程为初始的第一标志状态；将数据的第二页编程到MLC；响应于第二页的编程，确定第一页是否已经被编程；如果第一页已经被编程，则响应于第二页的编程，将第一页标志编程为与初始的第一标志状态不同的最终的第一标志状态，如果第一页尚未被编程，则在第二页的编程期间禁止对第一页标志的编程。

Description

存储器装置、存储器卡、固态驱动器、系统及其操作方法

本申请要求于2011年3月16日递交的第10-2011-0023539号韩国专利申请和于2011年12月27日递交的第13/337,695号美国专利申请的权益，其主题通过引用被包含于此。

技术领域

本发明构思涉及非易失性存储器装置、包括非易失性存储器装置的存储器系统及其操作方法。

背景技术

半导体存储器装置是通常在范围涵盖了从卫星到消费类电子产品的基于微处理器的应用和诸如计算机的数字逻辑系统中设立的重要的微电子组件。因此，在半导体存储器装置的制造中的进展(包括允许达到更高的存储器密度和更快的操作速度的等级的与电路设计相关的发展和工艺的改进)有助于确立其它数字逻辑家族的性能标准。

半导体存储器装置通常包括易失性存储器装置和非易失性存储器装置。非易失性存储器能够在不供电的情况下保持存储的数据。在非易失性存储器的大类中，数据存储模式包括永久模式的和可再编程序模式。非易失性存储器通常在各种主机装置中使用，以储存程序和微代码以及用户定义的数据。

所谓的闪速存储器是一种类型的非易失性存储器，其已经成为在许多不同的主机装置内的主要系统组件和独立的数据存储装置。闪速存储器逐渐包括了能够在单个存储器单元中储存多个数据的多位(bit)闪速存储器单元。多位闪速存储器单元显著地增加了所组成的存储器装置和系统的数据存储密度。

发明内容

本发明构思的实施例的一方面涉及一种将多位数据编程到存储器单元阵列中的多级非易失性存储器单元(MLC)的方法，该方法包括：将数据的第一页编程到MLC；响应于第一页的编程，将第一页标志编程为初始的第一标志状态；将数据的第二页编程到MLC；响应于第二页的编程，确定第一页是否已经被编程；如果第一页已经被编程，则响应于第二页的编程，将第一页标志编程为与初始的第一标志状态不同的最终的第一标志状态，如果第一页还没有被编程，则在第二页的编程期间禁止对第一页标志的编程。

本发明构思的另一实施例涉及一种将多位数据编程到存储器单元阵列中的多级非易失性存储器单元(MLC)的方法，该方法包括：执行对第一逻辑页(FLP)的第一编程；响应于第一编程，将第一页标志编程为第一标志状态；此后，执行对页的第二逻辑页(SLP)的第二编程；在第二编程期间禁止对第一页标志的编程。

本发明构思的另一实施例涉及一种存储器单元阵列的从多级非易失性存储器单元(MLC)读取多级数据的方法，该方法包括：确定与存储在MLC中的数据的第一页关联的第一页标志；如果第一页标志被置位，则从MLC读取第一读数据，使第一读数据去随机化，以产生被去随机化的第一读数据，并将去随机化的第一读数据提供为输出数据，如果第一页标志没有被置位，则读取来从MLC读取第一读数据，并将第一读数据提供为输出数据。

本发明构思的另一实施例涉及一种操作包括非易失性存储器装置和控制器的存储系统的方法，其中，所述非易失性存储器装置包括：存储器单元阵列，所述存储器单元阵列包括布置在主区域中的多级存储器单元(MLC)以及设置在备用区域中的第一页标志和第二页标志；页缓冲器，存储从存储器单元阵列取回的读数据；输入/输出(I/O)电路，将来自非易失性存储器装置的输出数据提供给控制器；去随机化器，接收来自页缓冲器的读数据，在没有去随机化的情况下将读数据传送到I/O电路或者从读数据产生被去随机化的读数据然后将该被去随机化的读数据传送到I/O电路。该方法包括：在接收第一读取命令时，将来自存储器单元阵列的读数据的第一页装载到页缓冲器并确定第一页标志；如果第一页标志没有被置位，则在不去随机化的情况下将第一页作为第一输出数据传送到I/O电路，如果第一页被置位，则产生被去随机化的第一读数据并将被去随机化的第一读数据作为第一输出数据传送到I/O电路。

本发明构思的另一实施例涉及一种非易失性存储器装置，该非易失性存储器装置包括：存储器单元阵列，包括布置在主区域中的多级存储器单元(MLC)以及设置在备用区域中的第一页标志和第二页标志；页缓冲器，存储从存储器单元阵列取回的读数据；去随机化器，从页缓冲器接收读数据；输入/输出(I/O)电路，从非易失性存储器装置提供输出数据；控制逻辑，响应于第一读取命令，将来自存储器单元阵列的数据的第一页加载到页缓冲器并确定第一页标志，其中，如果第一页标志没有被置位，则控制逻辑使得第一页在没有被去随机化的情况下传输到I/O电路并使得I/O电路将该第一页作为输出数据提供，如果第一页标志被置位，则控制逻辑使得去随机化器将第一页去随机化来产生被去随机化的第一页，并使得I/O电路将该被去随机化的第一页作为输出数据提供。

本发明构思的另一实施例涉及一种非易失性存储器装置，该非易失性存储器装置包括：存储器单元阵列，所述存储器单元阵列具有包括堆叠的多个存储器块的垂直结构，经由字线和位线的布置来访问所述多个存储器块，所述存储器单元阵列包括设置在主区域中的多级存储器单元(MLC)以及设置在备用区域中的第一页标志和第二页标志；页缓冲器，存储从垂直存储器单元阵列取回的读数据；去随机化器，接收来自页缓冲器的读取数据；输入/输出(I/O)电路，提供来自非易失性存储器的输出数据；控制逻辑，响应于读取命令，将来自垂直存储器单元阵列的数据的第一页加载到页缓冲器并确定第一页标志，其中，如果第一页标志没有被置位，则控制逻辑使得第一页在没有被去随机化的情况下传输到I/O电路并使得I/O电路将该第一页作为输出数据提供，并且如果第一页标志被置位，则控制逻辑使得去随机化器通过将第一页去随机化来产生被去随机化的第一页，并使得I/O电路将该被去随机化的第一页作为输出数据提供。

本发明构思的另一实施例涉及一种非易失性存储器，该非易失性存储器包括：存储器单元阵列，具有多级存储器单元以及第一页标志和第二页标志，所述多级存储器单元布置在主区域中，第一页标志和第二页标志设置在备用区域中；页缓冲器，临时地存储将要被编程到存储器单元阵列的多级数据；输入/输出(I/O)电路，接收从外部提供的写数据；随机化器，被配置为接收来自I/O电路的写数据；控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第一页，使得页缓冲器将随机化的第一页编程到MLC，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第二页，使得页缓冲器将随机化的第二页编程到MLC，然后将第二页标志置位。

本发明构思的另一实施例涉及一种非易失性存储器，该非易失性存储器包括：存储器单元阵列，所述存储器单元阵列具有包括堆叠的多个存储器块的垂直结构，经由字线和位线的布置来访问所述多个存储器块，所述存储器单元阵列包括设置在主区域中的多级存储器单元(MLC)以及设置在备用区域中的第一页标志和第二页标志；页缓冲器，临时地存储将要被编程到垂直的存储器单元阵列中的多级数据；输入/输出(I/O)电路，接收从外部提供的写数据；随机化器，被配置为接收来自I/O电路的的写数据；控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第一页，使得页缓冲器将随机化的第一页编程到MLC，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第二页，使得页缓冲器将随机化的第二页编程到MLC，然后将第二页标志置位。

本发明构思的另一实施例涉及一种存储器卡，所述存储器卡包括存储器控制器和机械地安装在板上的至少一个非易失性存储器装置。所述至少一个非易失性存储器装置包括：存储器单元阵列，具有多级存储器单元以及第一页标志和第二页标志，所述多级存储器单元布置在主区域中，第一页标志和第二页标志设置在备用区域中；页缓冲器，临时地存储将要被编程到存储器单元阵列的多级数据；输入/输出(I/O)电路，接收从外部提供的写数据；随机化器，被配置为接收来自I/O电路的写数据；控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第一页，使得页缓冲器将随机化的第一页编程到MLC，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第二页，使得页缓冲器将随机化的第二页编程到MLC，然后将第二页标志置位。

本发明构思的另一实施例涉及一种固态驱动器(SSD)，该固态驱动器包括：存储器控制器和被存储器控制器经由多个通道中被选择的一个通道来分别控制的多个闪速存储器装置，其中，所述多个闪速存储器装置中的每个闪速存储器装置包括：存储器单元阵列，具有多级存储器单元以及第一页标志和第二页标志，所述多级存储器单元布置在主区域中，第一页标志和第二页标志设置在备用区域中；页缓冲器，临时地存储将要被编程到存储器单元阵列的多级数据；输入/输出(I/O)电路，接收从外部提供的写数据；随机化器，被配置为接收来自输入/输出(I/O)电路的写数据；控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第一页，使得页缓冲器将随机化的第一页编程到MLC，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第二页，使得页缓冲器将随机化的第二页编程到MLC，然后将第二页标志置位。

本发明构思的另一实施例涉及一种系统，该系统包括：处理器，经由总线连接到固态驱动器(SSD)，所述SSD包括存储器控制器和被存储器控制器经由多个通道中被选择的一个通道来分别控制的多个闪速存储器装置。所述多个闪速存储器装置中的每个闪速存储器装置包括：存储器单元阵列，具有多级存储器单元以及第一页标志和第二页标志，所述多级存储器单元布置在主区域中，第一页标志和第二页标志设置在备用区域中；页缓冲器，临时地存储将要被编程到存储器单元阵列的多级数据；输入/输出(I/O)电路，接收从外部提供的写数据；随机化器，被配置为接收来自I/O电路的写数据；控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第一页，使得页缓冲器将随机化的第一页编程到MLC，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生随机化的数据的第二页，使得页缓冲器将随机化的第二页编程到MLC，然后将第二页标志置位。

从存储器单元阵列的同一物理页提供第一页和第二页。

附图说明

当考虑到下面参照附图进行的描述时，本发明构思的上述和其他目的和特征将会变得明显。

图1是以相关部分示出根据本发明构思的实施例的非易失性存储器装置的框图。

图2是进一步示出由图1的随机化电路执行的数据输出操作的逻辑图。

图3是进一步示出由图1的随机化电路执行的数据输入操作的逻辑图。

图4是以相关部分示出用于图1的非易失性存储器装置的页编程序列(page program sequence)的概念性示图。

图5A是示出通过第一页(或LSB)编程操作得到的阈值电压分布的概念性示图。

图5B是示出通过第二页(或MSB)编程操作得到的阈值电压分布的概念性示图。

图6A是根据本发明构思的实施例的概述用于图1的非易失性存储器装置的LSB标志编程方法的流程图。

图6B是根据本发明构思的另一实施例的概述用于图1的非易失性存储器装置的LSB标志编程方法的流程图。

图7是示出通过第一页(或LSB)编程操作得到的阈值电压分布的概念性示图。

图8是示出在尚未执行第一页编程的条件下通过第二页(或MSB)编程操作得到的阈值电压分布的概念性示图。

图9A是示出在已经执行过第一页编程的条件下通过编程方法得到的页标志状态和阈值电压分布的概念性示图。

图9B是示出在已经执行过第一页编程的条件下通过编程方法得到的页标志状态和阈值电压分布的概念性示图。

图10是概述用于图1的非易失性存储器装置的MSB标志编程方法的流程图。

图11是示出在尚未执行第一页编程的条件下通过编程方法得到的页标志状态和阈值电压分布的概念性示图。

图12A是示出用于图1的非易失性存储器装置的可能的页标志状态的状态示图。

图12B是示出用于图1的非易失性存储器装置的可能的页标志状态的状态示图。

图13是根据本发明构思的实施例的概述第一(或LSB)读取操作的流程图。

图14、图15、图16、图17A和图17B是示出根据本发明构思的实施例的可通过编程方法而得到的和/或被与读取方法相关地读取的页标志状态和阈值电压分布的相应的概念性示图。

图18是根据本发明构思的实施例的概述第二(或MSB)读取操作的流程图。

图19、图20、图21、图22A和图22B是示出根据本发明构思的实施例的可通过编程方法而得到的和/或被与读取方法相关地读取的阈值电压分布和页标志状态的相应的概念性示图。

图23A和图23B是示出基于随机化选择信号的启用(ON)/停用(OFF)的页标志状态的效果和图1的非易失性存储器装置的可能的页标志状态的表。

图24和图25是示出根据本发明构思的实施例的非易失性存储器装置的相应的框图。

图26A和图26B是分别示出根据本发明构思的实施例的通过用于图25的非易失性存储器装置的编程方法得到的页标志状态和阈值电压分布的概念性示图。

图27A和图27B是示出基于随机化选择信号的启用(ON)/停用(OFF)的页标志状态的效果和图25的非易失性存储器装置的可能的页标志状态的表。

图28是示出在本发明构思的特定的实施例内的三维(3D)或垂直存储器单元阵列的可能的组织结构的框图。

图29是进一步示出图28的垂直存储器单元阵列的局部电路图。

图30到图37是分别示出根据本发明构思的包括一个或者多个非易失性存储器装置的特定的存储器系统的框图。

具体实施方式

现在将参照附图以一些补充的细节来描述本发明构思，本发明构思的实施例在附图中示出。然而，本发明构思可以以许多不同的形式来体现，并且不应被解释为仅仅局限于示出的实施例。相反，提供这些实施例以使本公开将是彻底的和完全的，并将把本发明构思的范围充分地传达给本领域技术人员。贯穿附图和撰写的描述，相同的标号始终指示相同或者相似的元件或组件。

应当理解，虽然在这里可使用术语第一、第二、第三等来描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅仅用来将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称为第二元件、第二组件、第二区域、第二层或第二部分。

为了方便描述，可在这里使用诸如“在......之下”、“在......下方”、“下面的”、“在......下面”、“在......上方”、“上面的”等空间关系术语来描述附图中所示的一个元件或特征与其他元件或特征的关系。应当理解，除了附图中描述的方位以外，空间关系术语还意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置翻转，则被描述为“在”其他元件或特征“下方”、或者被描述为“在”其他元件或特征“之下”、或者被描述为“在”其他元件或特征“下面”的元件随后将被定位为“在”其他元件或特征“上方”。因此，示例性术语“在......下方”和“在......之下”可以包括“在......上方”和“在......下方”两种方位。装置可以被另外地定位(旋转90度或者处于其他方位)，并可以相应地解释这里使用的空间关系描述符。另外，还应当理解，当层被描述为在“在”两层“之间”时，其可以是两层之间仅存的层，或者还可以存在一个或更多的中间层。

这里使用的术语仅为了描述具体实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外清楚地指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如这里所使用的，术语“和/或”包括一个或多个相关列出项的任意的和所有的组合。

应当理解，当元件或层被描述为“在”另一元件或层“上”、“连接到”另一元件或层、“结合到”另一元件或层、或者“与”另一元件或层“相邻”时，该元件或层可直接在另一元件或层上、直接连接到另一元件或层、直接结合到另一元件或层、或者与另一元件或层直接相邻，或者可以存在中间元件或中间层。相反，当元件被描述为“直接在”另一元件或层“上”、“直接连接到”另一元件或层、“直接结合到”另一元件或层、或者“与”另一元件或层“直接相邻”时，不存在中间元件或中间层。

除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非在这里进行了明确地定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与在相关领域和/或本说明书的上下文中的它们的意思相同的意思，而不应被理想地或者过于形式化地解释。

根据本发明构思的实施例的某些非易失性存储器装置将包括NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变式RAM(PRAM)、磁电阻式RAM(MRAM)、铁电式RAM(FRAM)、自旋转移矩式RAM(STT-RAM)等。根据本发明构思的非易失性存储器装置可包括二维(2D)或水平存储器单元阵列以及三维(3D)或垂直存储器单元阵列。本发明构思的实施例包括由导电浮置栅极形成电荷存储层的闪速存储器以及由绝缘膜形成电荷存储层的电荷捕获闪速(CTF)存储器。

以下，将以一些补充的细节来描述特定的NAND闪速存储器，以作为落入本发明构思的范围内的其他类型的非易失性存储器的示例。本领域技术人员将认识到，在其他类型的非易失性存储器内可以理解、推知和/或包括这里在NAND闪速存储器的示例的上下文中描述的新颖的和非显而易见的特征。

图1是以相关部分示出根据本发明构思的实施例的非易失性存储器装置的框图。参照图1，非易失性存储器装置100包括：存储器单元阵列110、行解码器120、电压发生器电路130、页缓冲器电路140、随机化电路150、输入/输出(I/O)电路160和控制逻辑170。

本领域技术人员将认识到，存储器单元阵列110可包括多个存储器块，然而为了清楚起见，在图1中仅仅示出了单个存储器块。假定多个存储器块中的每个存储器块包括多个页。可以不同地定义存储器块内的页。然而，与现代的定义一致，“物理页”在示出的实施例中将被定义为连接到字线的非易失性存储器单元与页标志的集合。此外，与现代的理解一致，非易失性存储器的物理页可包括多个“逻辑页”。然而，物理页通常根据存储器单元的物理实现方式(以及编程到存储器单元的数据或从存储器单元读取的数据)来定义，逻辑页通常根据成组的地址来定义。因此，在包括多级存储器单元(multi-level memory cells，MLC)的阵列的非易失性存储器装置中，物理页可被定义为连接到公共字线的MLC与页标志的集合。多个逻辑页可被存储在单个物理页中。例如，假定在存储器单元阵列中使用2位MLC，则可使用物理页来存储数据的第一或者最低有效位(LSB)页以及数据的第二或者最高有效位(MSB)页。多级非易失性存储器单元(MLC)布置在存储器单元阵列的主区域中，第一页标志和第二页标志被设置在存储器单元阵列的备用区域中，第一页标志和第二页标志连接到公共字线。

一个物理页111在图1中被具体示为连接到字线WLm-2。

存储器单元阵列110包括主区域112和备用区域114，因此，遍及存储器单元阵列110的物理页111包括主区域112和备用区域114，其中，主区域112被标识为存储诸如用户定义数据的有效载荷数据，备用区域114被单独地标识为存储存储器管理信息。存储器管理信息可以在存储器系统中被不同地定义，并且可以利用备用区域来进行不同地排列。存储器管理信息可包括例如存储器单元损耗信息、错误校正信息、损坏的存储器单元和替代的存储器单元信息等。可以以物理页为基础、利用各个物理页的备用区域将存储器管理信息存储在物理页中。

在本发明构思的特定实施例中，存储器管理信息还可包括指示与物理页关联的特定的逻辑页是否已经被编程的信息。例如，在继续提出图1的物理页111包括2位MLC的布置的假定的情况下，存储在备用区域114中的存储器管理信息可包括指示LSB页或者MSB页是否已经被分别编程的信息。

可以利用许多不同的数据定义(例如，存储器管理信息的相关位的数量和位置)给出这样的页编程指示。然而，为了简化，下面将假定在存储在备用区域中的存储器管理信息内使用单个位的“页标志”，以指示相应的页编程情况。本领域技术人员将认识到，上下文中的术语“标志”与图1的示例示出的相比覆盖得更为宽广。可以使用多位标志，可以以与以物理页为基础的物理页的基础不同的基础来存储不同的页标志，页标志可以存储在指定的寄存器或者不与数据的物理页关联的存储器中。

然而，回到图1，备用区域114包括第一标志单元区域115和第二标志单元区域116。第一标志单元区域115包括存储指示物理页111的LSB页的编程状态的信息的存储器单元(下面称为第一标志单元)。第二标志单元区域116包括存储指示物理页111的MSB页的编程状态的存储器单元(下面称为第二标志单元)。在一个示例中，公开的第2009/0180323号美国专利申请提供对存储器单元阵列的备用区域的详细描述，其主题通过引用被包含于此。

因此，在图1示出的实施例中，第一标志单元存储指示指向物理页111的LSB编程操作的数据。例如，响应于LSB编程操作，第一标志单元可用于存储数据值“0”。换句话说，在LSB编程操作期间，“0”可被编程到第一标志单元。此后，存储在第一标志单元中的(例如，作为可以在读取操作期间被读取的)数据值“0”指示已经与物理页111相关地执行了LSB编程操作。

类似地，第二标志单元可用于指示已经与物理页111相关地执行了MSB编程操作。例如，响应于MSB编程操作，第二标志单元可用于存储数据值“0”。换句话说，在MSB编程操作期间，“0”可被编程到第二标志单元。此后，存储在第二标志单元中的(例如，作为可在读取操作期间被读取的)数据值“0”指示已经与物理页111相关地执行了MSB编程操作。

在图1的存储器单元阵列110中，与字线WL0到WLm-3以及字线WLm-1关联的物理页可以以与物理页111基本相似的方式来布置。

在图1中示出的实施例中，假定存储器单元阵列110是NAND闪速存储器单元阵列。这样，形成存储器单元阵列的每个存储器块包括多个NAND闪速存储器单元串。每个单元串包括与串选择线SSL连接的串选择晶体管、分别与多条字线WL0到WLm-1中的一条字线连接的多个存储器单元以及与地选择线GSL连接的地选择晶体管，其中，“m”是大于等于2的整数。相应的串选择晶体管与多条位线BL0到BLn-1、1FBL1到1FBLi以及2FBL1到2FBLj连接，其中，“n”是大于等于2的整数，“i”和“j”分别是正整数。相应的地选择晶体管与公共源极线CSL连接。在某些实施例中，公共源极线CSL可被供应有来自CSL驱动器(未示出)的地电压或者CSL电压(例如，电源电压VDD)。

行解码器120经由选择线SSL和GSL以及多条字线WL0到WLm-1与存储器单元阵列110连接。行解码器120可被配置为响应于输入的地址ADDR来选择所述多个存储器块中的一个存储器块，并将控制电压(例如，被定义的偏置电压)施加到所选择的存储器块的字线WL0到WLm-1。这样的控制电压可包括但不限于编程电压、通过电压(pass voltage)、校验电压(verificationvoltage)、读取电压、读取通过电压和擦除电压。

电压发生器电路130被配置为产生执行非易失性存储器装置100的操作所需要的偏置电压。电压发生器电路130产生的偏置电压可通过行解码器120施加到存储器单元阵列110或者相关的电路。虽然没有在图1中示出，但是电压发生器电路130可包括高电压发生器、低电压发生器和负电压发生器。

页缓冲器电路140与存储器单元阵列110通过多条位线BL0到BLn-1、1FBL1到1FBLi以及2FBL1到2FBLj连接。页缓冲器电路140可被选择性地配置成在编程操作期间临时存储将被编程到被选择的逻辑页的“写数据”，或者在读取操作期间临时存储从被选择的逻辑页取回(retrieve)的“读数据”。

在图1中示出的特定实施例中，页缓冲器电路140包括主页缓冲器142和备用页缓冲器144。主页缓冲器142包括分别连接到位线BL0到BLn-1的页缓冲器PB0到PBn-1。备用页缓冲器144包括分别与第一页标志位线1FBL1到1FBLi连接的页缓冲器1FPB1到1FPBi(以下称为第一页标志缓冲器)以及分别与第二页标志位线2FBL1到2FBLj连接的页缓冲器2FPB1到2FPBj(以下称为第二页标志缓冲器)。页缓冲器PB0到PBn-1、1FPB1到1FPBi以及2FPB1到2FPBj中的每个页缓冲器可以与一条位线连接，或者与两条或更多条的位线连接。如通常所理解的，前一种连接方式是全位线架构(all bitline architecture)，后一种方式是屏蔽位线架构(shield bit line architecture)。

随机化电路150包括能够在编程操作期间使进入的写数据(D)随机化以产生随机化的写数据(RD)且在读取操作期间选择性地使出去的读数据去随机化(de-randomize)或者不使输出的读数据去随机化的电路。因此，随机化电路可包括独立的随机化电路和去随机化电路或者被配置为选择性地执行随机化/去随机化功能的电路。可通过由控制逻辑170提供的随机化选择信号RSEL来控制随机化电路150的一个操作接一个操作的功能。

因此，随机化电路150可以响应于随机化选择信号RSEL而导通(或启用)和截止(停用)。如在下面将以某些补充的细节进行描述的，可以(至少部分地)通过特定的确定来控制在读取操作期间的随机化选择信号RSEL的启用/停用，所述特定的确定是有关一个或者多个页编程操作(例如，LSB编程或MSB编程操作)是否已经与被标识的读数据相关地执行了的确定。本发明构思的其他实施例可在编程操作期间启用/停用随机化电路150的操作，但是为了便于下面的解释，将假定进入的写数据在经由页缓冲器电路140的主页缓冲器142被存储到存储器单元阵列110之前总是被随机化。

然而，在读取操作期间，可从存储器单元阵列110中取回未被随机化的读数据(D)和被随机化的读数据(RD)这两种类型的读数据中的任一种。因此，随机化电路150必须在被随机化的读数据被提供到I/O电路160之前将被随机化的读数据去随机化，以产生去随机化的读数据(DRD)，或者在(正常)的读数据(D)被提供到I/O电路160时不将(正常)的读数据(D)去随机化。换句话说，读数据(D)实质上绕过(bypass)了随机化电路150。可根据组成的非易失性存储器装置的本性和预期用途来不同地实现随机化电路150。然而，在公开的第2010/0229001号美国专利申请和第2010/0229007号美国专利申请中公开了可用的随机化电路的一个示例，所述申请的全部主题通过引用被包含于此。

I/O电路160可被选择性地配置为在编程操作期间将从外部装置(例如，主机或者存储器控制器)接收的进入的写数据(D)提供给随机化电路150，或者在读取操作期间将来自随机化电路150的读数据(DRD或D)提供到外部装置。应当注意，这里使用的术语“读取操作”表示意图将来自非易失性存储器装置的读数据提供到外部电路的任意的输出操作，术语“编程操作”表示意图将从外部提供的写数据存储在非易失性存储器装置中的任意的输入操作。

控制逻辑170控制非易失性存储器100的总体操作。控制逻辑170分析所接收到的由外部装置提供的控制信号和/或命令(未示出)。响应于这些控制信号和命令，控制逻辑170相互影响式地(inter-operatively)控制行解码器120、电压发生器电路130、页缓冲器电路140、随机化电路150和I/O电路160。

在图1中示出的实施例中，控制逻辑170包括随机化确定电路172。在读取操作和编程操作期间，随机化确定电路172可被配置为询问(或确定)存储在第一标志单元区域115和第二标志单元区域116中的数据值。然后可与该确定相关地控制随机化电路150的启用/停用。如上所述，第一标志单元区域115存储指示是否已经执行了物理页的LSB编程的信息，第二标志单元区域116存储指示是否已经执行了物理页的MSB编程的信息。

在编程操作和读取操作期间，随机化确定电路172可接收来自第一页标志缓冲器1FB1到1FBi的数据并根据多数决定法(majority decision)来确定是否已经执行了物理页的LSB编程，所述第一页标志缓冲器1FB1到1FBi存储从第一标志单元区域115读取的数据。在编程操作或读取操作期间，随机化确定电路172可接收来自第二页标志缓冲器2FPB1到2FPBj的数据并根据多数决定法来确定是否已经执行了物理页的MSB编程，所述第二页标志缓冲器2FPB1到2FPBj存储从第二标志单元区域116读取的数据。然后，随机化确定电路172可基于是否已经执行了物理页的LSB编程和/或MSB编程来产生合适的(启用的或者停用的)随机化选择信号RSEL。

如本领域技术人员将容易理解的，可通过分配对应的逻辑电平来指示随机化选择信号RSEL(或任意其他控制信号)的状态(启用/停用)。相应地，可向逻辑电平分配给定的电压电平(例如，地或者某电源电压电平)。这些逻辑电平(和对应的电压)的指定(或定义)是设计选择的问题。因此，在下面的描述中，在可交替地使用相反的逻辑电平的理解下，控制信号(比如随机化选择信号RSEL)的启用状态/停用状态可被任意地定义为逻辑“低”或“高”。

在参照图1描述的实施例中，假定在因随机化确定电路172的操作而产生高的随机化选择信号RSEL时，随机化电路150将工作以使进入的写数据随机化，或者使出去的读数据去随机化。当因随机化确定电路172的操作而产生低的随机化选择信号RSEL时，随机化电路150在绕过模式下操作，以不使读数据去随机化。

本领域技术人员将理解，期望将随机化的写数据存储在存储器单元阵列110内。因此，根据本发明构思的实施例的非易失性存储器装置因遍及形成存储器单元阵列110的非易失性存储器单元的矩阵来进行基本上被随机化的写数据的编程而受益。因此，以物理页为基础来存储随机化的写数据，以使在串或列方向以及字线或行方向上的存储器单元的各个阈值电压均匀分布。存储器单元阈值电压的这样的遍及整个存储器单元阵列的均匀分布有助于减小存储器单元的相互干扰并改善读取裕度(read margin)。

尽管期望保持遍及存储器单元阵列的“随机化的数据”的基本均匀的分布，但是使新的(即，之前从未编程过的)非易失性存储器装置具有被合理地(已知的或可解的)随机化的存储的数据状态是无法实施的。除了导致明显的无法实施性的其他约束之外，这样的情况还应以每名消费者使用或熟知的通用的随机化/去随机化方案为前提。结果，新的非易失性存储器单元阵列通常具有全部被置于(缺省的)擦除状态的存储器单元。此后，直到被用户第一次编程为止，非易失性存储器单元一直保持擦除状态。

根据本发明构思的实施例的包括MLC的特定的非易失性存储器装置利用对应的页编程操作(例如，2位的MLC的LSB编程和MSB编程)，以逻辑页为基础，将多级(multi-level)写数据存储在逻辑页上。一个或更多的逻辑页可以已经在先前被编程或在先前没有被预先编程。因此，在随后的读取操作期间，非易失性存储器装置必须能够确定什么时候使已经在先前被编程并因而被随机化的读数据去随机化、以及什么时候不使在先前没有被编程并因而未被随机化的读数据去随机化。因此，可以根据关于是否已经在先前对特定的逻辑数据页进行了编程的确定，来实现控制逻辑选择性地启用/停用随机化电路。通过这种方式，可以在读取操作期间防止随机化电路的从存储器单元阵列取回的与不同类型的读数据(D与RD)有关的错误的操作。

如上面所提到的，本领域技术人员还将认识到，可以利用各种技术以及对应的电路和/或软件来完成数据的随机化和去随机化。图2是进一步示出在读取操作期间图1的随机化电路150的操作的一个可能的模式的框图。参照图2，随机化电路150包括逻辑运算器152、随机序列发生器154和选择器156。

逻辑运算器152通过使随机化的数据(RD)与随机序列数据(RSD)进行异或运算来使随机化的数据(RD)去随机化。随机化的数据(RD)的块大小可以根据被使用的去随机化方案而与随机序列数据(RSD)相同或不相同。如果随机化的数据RD具有数据(D)与随机序列数据(RSD)的异或值，则去随机化的数据(DRD)是未被随机化的源数据(D)。这可以通过下面的等式来表达，其中符号

指示异或运算。

$\mathrm{RD}=D\⊗\mathrm{RSD}$

$\mathrm{DRD}=\mathrm{RD}\⊗\mathrm{RSD}$

$=(D\⊗\mathrm{RSD})\⊗\mathrm{RSD}$

$=D\⊗(\mathrm{RSD}\⊗\mathrm{RSD})$

$=D$

随机序列发生器154在读取操作期间基于至少一个种子值来产生随机序列数据RSD。在图2示出的实施例中，所述至少一个种子值可以根据恒定值或者与读数据有关的地址来形成，其中，地址可指示逻辑页和/或物理页。在随机序列发生器154使用恒定值的情况下，恒定值可以存储在非易失性存储器装置100内的寄存器或存储器中。可不同地实现随机序列发生器154。然而，在公开的第2010/0259983号美国专利申请中阐述了一个可能的实施方式的示例，所述申请的主题被包含于此。

可以将图2中示出的逻辑运算器152设置在图1的页缓冲器电路内。

响应于随机化选择信号RSEL，选择器156确定从页缓冲器电路140的主页缓冲器142提供的随机化的数据(RD)或者未被随机化的数据(D)是否应该被提供到逻辑运算器152或者绕过逻辑运算器152直接提供到I/O电路160。

利用图2中示出的配置，随机化电路150响应于随机化选择信号RSEL，以使随机化的数据(RD)去随机化或者使未被随机化的数据绕过。因此，可以防止随机化电路150在读取操作期间的异常的操作。

图3是进一步示出图1的随机化电路150在编程操作期间的操作的一个可能的模式的框图。参照图3，随机化电路150操作，以通过使在编程操作期间的写数据与随机序列发生器154提供的随机序列数据(RSD)进行异或运算来使进入的写数据(D)随机化。可直接从I/O电路160接收写数据(D)。可选择地，可通过图2的在编程操作期间响应于随机化选择信号RSEL而操作的选择器156来提供写数据(D)。换句话说，选择器156可在读取操作和编程操作期间均被使用。由图3的逻辑运算器152提供的随机化的数据(RD)可被提供到页缓冲器电路140的主页缓冲器142。

如与在图2和图3中示出的实施例相关地示出的，可利用单个逻辑运算器152和单个随机序列发生器154有效地实现执行随机化功能和去随机化功能的随机化电路。然而，本领域技术人员将认识到，可使用许多不同的电路来提供随机化的和/或去随机化的功能。

如前面所提到的，可使用根据本发明构思的实施例的非易失性存储器装置，以根据与物理页关联的多个(2个或更多个)逻辑页对MLC编程。此后，为了便于描述，假定两(2)个逻辑页与在物理页布置中的连接到字线的两位的MLC关联。两个逻辑页包括存储LSB数据的第一页或LSB页以及存储MSB数据的第二页或MSB页。

在上下文中，本领域技术人员将进一步认识到，对连接到一条字线的MLC的编程可干扰连接到相邻的字线的MLC的编程状态，从而减小了读取裕度。为了减小这样的干扰，根据本发明构思的实施例的某些非易失性存储器装置可根据避免顺序的页编程(或使顺序的页编程最少化)的逻辑页和/或物理页的顺序而被编程。在这点上，可定义许多不同的页编程“顺序”。

图4是示出可在本发明构思的某些实施例中使用的一个示例性的页编程顺序的概念性示图。如图4中示出，与第一字线WL0关联的第一逻辑页(FLP)“0”被编程，然后与第二字线WL1关联的FLP“1”被编程。然后，与第一字线WL0关联的第二逻辑页(SLP)“2”被编程，与第三字线WL2关联的FLP“3”被编程。FLP和SLP可以以交错的顺序(SLP跟随FLP)被编程，以避免或者最小化相邻的MLC干扰。FLP和SLP的顺序化布置可利用从对应的逻辑地址得出的值来指定，并且可根据页编程序列来确定。

图4中示出的页编程顺序(或页编程序列)仅仅是一个示例。本发明构思的实施例可使用许多不同的页编程顺序。

图5A是示出由第一页(或LSB)编程操作得到的阈值电压分布的概念性示图。图5B是示出根据本发明构思的某些实施例的由第二页(或MSB)编程操作获得的阈值电压分布的概念性示图。

参照图5A，根据第一页编程的阈值电压分布包括擦除状态E和“临时的”编程状态P。在特定的实施例中，擦除状态E可对应于数据值“1”，临时编程状态P可对应于数据值“0”，但是这也可以是其他的情况。第一读取电压R1可被用于区分擦除状态E和临时编程状态P。

参照图5B，根据第二页编程的阈值电压分布包括擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3。在该实施例中，擦除状态E可对应于数据值“11”，第一编程状态P1对应于数据值“01”，第二编程状态P2对应于数据值“00”，第三编程状态P3对应于数据值“10”，但是这也可以是其他的情况。第一读取电压R1可用于区分擦除状态E与第一编程状态P1，第二读取电压R2可用于区分第一编程状态P1和第二编程状态P2，第三读取电压R3可用于区分第二编程状态P2和第三编程状态P3。

参照图1，根据本发明构思的实施例的非易失性存储器100响应于第一页编程操作对第一页(或LSB)标志编程，响应于第二页编程操作对第二页(或MSB)标志编程。第一标志单元区域115中的“置位的”LSB标志指示已经执行了LSB编程，第二标志单元区域116中的置位的MSB标志指示已经执行了MSB编程。多级非易失性存储器单元被配置为在将第一页数据编程到多级非易失性存储器单元时被选择性地编程为临时状态，且在将第二页数据编程到多级非易失性存储器单元时被选择性地编程为多个编程状态中的一个编程状态。

图6A是根据本发明构思的实施例的概述用于图1的非易失性存储器装置的一个可能的LSB标志编程方法的流程图。同时参照图1、图5A和图6A，控制逻辑170首先确定访问存储器单元阵列110的请求的操作是否是第一页编程操作(S110)。可根据与编程操作相关联的写地址来确定请求的操作是否是第一页编程操作。例如，如图4中所示，奇数地址可用于指示请求的编程操作是第一页编程操作。

如果请求的操作被确定为是第一页编程操作(S110＝是)，则第一标志区域115中的LSB标志被编程为临时的编程状态P(S120)。然而，如果请求的操作不是第一页编程操作(S110＝否)，则该方法跳过对LSB标志的编程。

接下来，控制逻辑170确定请求的操作是否是第二页编程操作(S130)。这里可以再次与对应的地址相关地确定请求的操作是否是第二页编程操作。例如，如图4中所示，可使用偶数地址来指示请求的操作是第二页编程操作。如果请求的操作被确定是第二页编程操作(S130＝是)，则LSB标志是禁止编程的(S165)。然而，如果请求的操作被确定为不是第二页编程操作，则所述方法终止。

利用图6A的LSB标志编程方法，可以响应于第一页编程操作将LSB标志编程为临时状态P，同时响应于第二页编程操作，LSB标志是禁止编程的。然而，可使用其他的方法来响应于第一(或LSB)页编程将LSB标志适当地置位/复位。

图6B是根据本发明构思的实施例的概述用于图1的非易失性存储器装置的一个可能的LSB标志编程方法的流程图。同时参照图1、图5A、图5B和图6B，控制逻辑170首先确定访问存储器单元阵列的请求的操作是否是第一页编程操作(S110)。可根据对应的地址来确定请求的操作是否是第一页编程操作。例如，如图4中所示，奇数地址可用于指示请求的操作是第一页编程操作。

如果请求的操作被确定为是第一页编程操作(S110＝是)，则第一标志区域115中的LSB标志被编程为临时的编程状态P(S120)。然而，如果请求的操作不是第一页编程操作，则跳过对LSB标志的编程。

接下来，控制逻辑170确定请求的操作是否是第二页编程操作(S130)。这里可以再次根据对应的地址来确定请求的操作是否是第二页编程操作。例如，如图4中所示，可使用偶数地址来指示请求的操作是第二页编程操作。

如果请求的操作被确定是第二页编程操作(S130＝是)，则控制逻辑170确定与由第二页编程操作标识的第二页数据关联的第一页数据是否已经在先前被编程(S140)。可通过读取第一标志单元区域中的一个或多个第一页标志的值来确定第一页是否已经被编程。如果请求的操作不是第二页编程操作，则该方法终止。

现在，如果确定已经对第一页编程(S140＝是)，则LSB标志被编程为(或从临时编程状态P再次被编程为)多个编程状态中的一个编程状态(P1、P2或P3)(例如，图6B的示例中的第二编程状态P2)(S150)。然而，如果确定第一页没有被编程(即，LSB标志具有擦除状态)(S140＝否)，则LSB标志是禁止编程的(S160)。

如上所描述的，根据LSB标志编程方法，响应于第一页编程操作将LSB标志编程为具有临时的编程状态P，响应于第二页编程操作将LSB标志编程为具有多个编程状态中的一个编程状态(例如，P2或P3)。

图7是示出响应于第一(或LSB)标志编程方法得到的页标志状态和阈值电压分布的概念性示图。参照图7，响应于第一页编程操作将LSB标志(LF)编程为临时编程状态P。

图8是示出在没有执行第一页编程的条件下响应于第二页编程操作得到的页标志状态和阈值电压分布的概念性示图。参照图8，在尚未执行第一页编程操作的条件下，响应于第二页编程操作，LSB标志LF是禁止编程的。这意味着LSB标志LF具有擦除状态E。

图9A是示出在执行了第一页编程操作之后响应于第二页编程操作而得到的页标志状态和阈值电压分布的概念性示图。参照图9A，在已经执行了第一页编程操作的条件下，响应于第二页编程操作，LSB标志LF是禁止编程的。

图9B是示出响应于在执行第一页编程操作之后执行的第二页编程操作而得到的页标志状态和阈值电压分布的概念性示图。参照图9B，在已经执行了第一页编程操作的条件下，LSB标志LF从临时编程状态P被(再次)编程为第二编程状态P2。

图10是概述用于图1的非易失性存储器装置的MSB标志编程方法的流程图。将同时参照图1、图5A、图5B和图10来描述MSB标志编程方法。

首先，控制逻辑170确定请求的操作是否是第一页编程操作(S210)。如果请求的操作是第一页编程操作(S110＝是)，则MSB标志是禁止编程的(S220)。然而，如果请求的操作不是第一页编程操作，则跳过对MSB标志的禁止编程。

然后，控制逻辑170确定请求的操作是否是第二页编程操作(S230)。如果请求的访问是第二页编程操作(S230＝是)，则将MSB标志编程为多个编程状态中的一个编程状态(例如，第二编程状态P2或第三编程状态P3)(S240)。然而，如果请求的操作不是第二页编程操作，则所述方法终止。

如上所述，MSB标志编程方法包括响应于第一页编程操作禁止编程MSB标志以及响应于第二页编程操作将MSB标志编程为第二编程状态P2。

图11是示出在尚未执行第一页编程操作的条件下响应于MSB标志编程方法和第二页编程操作而得到的页标志状态和阈值电压分布的概念性示图。参照图11，响应于第二页编程操作，MSB标志从擦除状态E被编程为多个编程状态中的一个编程状态(例如，第二编程状态P2)。

图12A是示出通过图1的非易失性存储器装置的页编程操作得到的标志状态的概念性示图。参照图12A，LSB标志和MSB标志(LF和MF)在第一页和第二页没有被编程的情况下具有擦除状态E。如果第一页被编程，则LSB标志(LF)具有临时编程状态P，MSB标志具有擦除状态E。如果第二页被编程，则LSB标志(LF)是禁止编程的，MSB标志具有第二编程状态P2或第三编程状态P3，其中，第二编程状态P2或第三编程状态P3的阈值电压的电平大于临时编程状态P的阈值电压的电平。

图12B是示出通过图1的非易失性存储器装置的页编程操作得到的标志状态的概念性示图。参照图12B，LSB标志和MSB标志(LF和MF)在第一页和第二页没有被编程的情况下具有擦除状态E。如果第一页被编程，则LSB标志(LF)具有临时的编程状态P，MSB标志具有擦除状态E。如果第二页被编程，则LSB标志(LF)具有第二编程状态P2或第三编程状态P3，MSB标志具有第二编程状态P2或第三编程状态P3，其中，第二编程状态P2或第三编程状态P3的阈值电压的电平大于临时编程状态P的阈值电压的电平。

如图12B所描述的，LSB标志LF被编程为具有这样的状态，所述状态具有大于临时编程状态的阈值电压的阈值分布。因此，存储页标志的非易失性存储器单元的被编程的阈值电压将从初始状态增加。

图13是根据本发明构思的另一实施例的概述LSB读取操作的流程图。LSB读取操作通常包括：确定LSB数据的值(S310)，然后与存储的LSB标志的值相关地使LSB数据去随机化(S320)。

确定LSB数据的值(S310)的步骤以利用控制逻辑170在第一读取阶段(①)通过使用第二读取电压R2来区分LSB数据(S311)作为开始。第一读取阶段可包括：基于对应的读取命令和地址来确定请求的操作是否是LSB读取操作，然后利用第二读取电压R2读取由地址标识的数据页。读取的页可包括指示LSB页和/或MSB页是否已经被编程的第一标志单元115和第二标志单元116。

即，做出有关MSB标志的阈值电压Vth是否大于第二读取电压R2的电平的确定(S312)。如果尚未对读取的页进行MSB编程，则MSB标志的阈值电压Vth将小于第二读取电压R2的电平。如果已经对读取的页进行了MSB编程，则MSB标志的阈值电压Vth将大于第二读取电压R2的电平。

如果MSB标志的阈值电压Vth小于第二读取电压R2(S312＝否)，则在控制逻辑170的控制下，在第二读取阶段(②)期间，基于第一读取电压R1来读取通过读取地址识别出的LSB页(S313)。

即，做出有关LSB页中的存储器单元的阈值电压是否大于第一读取电压R1的确定(S314)。如果存储器单元的阈值电压小于第一读取电压R1(S314＝否)，则确定数据值“1”(S316)。然而，如果存储器单元的阈值电压大于第一读取电压R1(S314＝是)，则确定数据值“0”(S317)。

如果MSB标志MF的阈值电压大于第二读取电压R2(S312＝是)，则做出有关每个读取的存储器单元的阈值电压是否大于第二读取电压R2的确定(S315)。如果存储器单元的阈值电压小于第二读取电压R2(S315＝否)，则确定数据值“1”(S316)。然而，如果存储器单元的阈值电压大于第二读取电压R2(S315＝是)，则确定数据值“0”(S317)。这样即结束了LSB数据确定步骤(S310)。

如上所描述的，根据本发明构思的示出的实施例中的LSB数据确定操作，存储在存储器单元中的LSB数据通过执行利用第二读取电压R2的第一读取阶段(①)和利用第一读取电压R1的第二读取阶段(②)来确定。这种类型的LSB数据确定操作可被不同地执行，但是在第7,672,162号美国专利中公开了一个可能的方式，其主题通过引用被包含于此。

在LSB数据确定操作(S310)完成之后，根据LSB标志(LF)的存储的值，将LSB数据去随机化或者不将LSB数据去随机化(S320)。这可以不同地完成。将参照图14到图17来描述用于在LSB读取操作期间确定去随机化还是不去随机化的一种方式。如图1中所示，可根据施加的随机化选择信号RSEL来确定随机化功能的启用/停用。即，可以响应于随机化选择信号RSEL来使图1的随机化电路150导通或者截止。

图14是示出图1的非易失性存储器装置在尚未对第一页和第二页编程时的LSB读取操作的示图。参照图14，由于没有对第一页和第二页编程，所以LSB标志和MSB标志(LF和MF)分别具有擦除状态E。

在LSB读取操作期间，控制逻辑170利用第二读取电压R2读取由对应的地址识别出的页(第一读取阶段①)。此时，读取在第二标志单元区域116中的第二(或MSB)标志单元的数据。由于MSB标志(MF)具有擦除状态E，所以根据多数决定法确定存储在第二标志单元中的数据具有数据值“1”。从上面的描述应当理解，第二页没有被编程。

此后，在LSB读取操作期间，控制逻辑170利用第一读取电压R1读取由对应的地址识别的页(第二读取阶段②)。此时，读取第一标志单元区域115中的第一(或LSB)标志单元的数据。由于LSB标志(LF)具有擦除状态E，所以根据多数决定法确定存储在第一标志单元中的数据具有数据值“1”。

由于在LSB读取操作期间确定了第一页和第二页没有被编程，所以控制逻辑170的随机化确定电路172截止或者停用施加到随机化电路150的随机化选择信号RSEL。

通过上面的描述可以理解，当第一页和第二页没有被编程时，随机化电路150在LSB读取操作期间截止。这意味着从被识别的页得到的(未被随机化的)读数据在其通向I/O电路160的路径上实质上绕过了随机化电路150，而不被去随机化。

图15是示出图1的非易失性存储器在已经对第一页编程但尚未对第二页编程时的LSB读取操作的示图。参照图15，由于第一页被编程而第二页没有被编程，所以将LSB标志LF编程为临时编程状态P，且MSB标志MF具有擦除状态E。

在LSB读取操作期间的这些条件下，控制逻辑170利用第二读取电压R2读取通过对应的地址识别的页(第一读取阶段①)。此时，读取第二标志单元区域116中的第二(或MSB)标志单元的数据。由于MSB标志MF具有擦除状态E，所以根据多数决定法确定存储在第二标志单元中的数据具有数据值“1”。通过上面的描述可以理解，第二页没有被编程。

然后，在LSB读取操作期间，控制逻辑170利用第一读取电压R1读取页(第二读取阶段②)。此时，读取第一标志单元区域115中的第一(或LSB)标志单元的数据。由于LSB标志LF具有临时编程状态P，所以根据多数决定法确定存储在第一标志单元中的数据具有数据值“0”。通过上面的描述应当理解，第一页被编程。

由于在LSB读取操作期间，确定第一页被编程且确定第二页没有被编程，所以控制逻辑170的随机化确定电路172导通施加到随机化电路150的随机化选择信号RSEL。

通过上面的描述可以理解，当第一页被编程且第二页没有被编程时，随机化电路150在LSB读取操作期间导通。这意味着从页得到的读数据应当被去随机化且被去随机化的数据然后将被提供给I/O电路160。

图16是示出图1的非易失性存储器在第一页没有被编程而第二页被编程时的LSB读取操作的示图。参照图16，由于第一页未被编程而第二页被编程，所以LSB标志LF具有擦除状态E，MSB标志MF具有第二编程状态P2。

在LSB读取操作期间，控制逻辑170利用第二读取电压R2读取通过对应的地址识别的页(第一读取阶段①)。此时，读取第二标志单元区域116中的第二(或MSB)标志单元的数据。由于MSB标志MF具有第二编程状态P2，所以根据多数决定法确定存储在第二标志单元中的数据具有数据值“0”。通过上面的描述可以理解，第二页被编程。

然后，在LSB读取操作期间，控制逻辑170利用第一读取电压R1读取页(第二读取阶段②)。此时，读取第一标志单元区域115中的第一(或LSB)标志单元的数据。由于LSB标志LF具有擦除状态E，所以根据多数决定法确定存储在第一标志单元中的数据为数据值“1”。通过上面的描述应当理解，第一页没有被编程。

由于在LSB读取操作期间，确定第一页没有被编程且确定第二页被编程，所以控制逻辑170的随机化确定电路172截止使施加到随机化电路150的随机化选择信号RSEL。

通过上面的描述可以理解，当第一页没有被编程且第二页被编程时，随机化电路150在LSB读取操作期间截止。这意味着在读取操作期间得到的LSB数据在其通向I/O电路160的路径上实质上绕过了随机化电路150，而不被去随机化。

图17A是示出图1的非易失性存储器装置在第一页和第二页被编程时的示例性LSB读取操作的示图。参照图17A，由于第一页和第二页被编程，所以LSB标志LF具有临时编程状态P，MSB标志MF具有第二编程状态P2。

在LSB读取操作期间，控制逻辑170利用第二读取电压R2读取通过对应的地址识别的页(第一读取阶段①)。此时，在第一标志单元区域115中具有第一(或LSB)标志单元的读数据，在第二标志单元区域116中具有第二(或MSB)标志单元的数据。由于MSB标志MF具有第二编程状态P2，所以根据多数决定法确定存储在第二标志单元中的数据具有数据值“0”。通过上面的描述可以理解，第二页被编程。

然后，在LSB读取操作期间，控制逻辑170利用第一读取电压R1读取页(第二读取阶段②)。此时，存在第一标志单元区域115中的第一(或LSB)标志单元的读数据以及第二标志单元区域116中的第二(或MSB)标志单元的数据。由于LSB标志LF具有临时编程状态P，所以根据多数决定法确定存储在第一标志单元中的数据具有数据值“0”。通过上面的描述应当理解，第一页被编程。

由于在LSB读取操作期间确定第一页和第二页被编程，所以控制逻辑170的随机化确定电路172导通施加到随机化电路150的随机化选择信号RSEL。

通过上面的描述可以理解，当第一页和第二页被编程时，随机化电路150在LSB读取操作期间导通。这意味着从被标识的页读取的数据将被去随机化且被去随机化的数据将被提供给I/O电路160。

图17B是示出图1的非易失性存储器装置在第一页和第二页被编程时的另一LSB读取操作的示图。参照图17B，由于第一页和第二页被编程，所以LSB标志LF和MSB标志MF分别具有第二编程状态P2。

在LSB读取操作期间，控制逻辑170利用第二读取电压R2读取由对应的地址识别的页(第一读取阶段①)。此时，在第一标志单元区域115中具有第一(或LSB)标志单元的读数据，在第二标志单元区域116中具有第二(或MSB)标志单元的数据。由于LSB标志LF和MSB标志MF具有第二编程状态P2，所以根据多数决定法确定存储在第一标志单元和第二标志单元中的数据具有数据值“0”。通过上面的描述可以理解，第一页和第二页被编程。

然后，在LSB读取操作期间，控制逻辑170利用第一读取电压R1读取页(第二读取阶段②)。由于在利用第二读取电压R2的读取操作期间已经确定第一页和第二页是否被编程，所以不需要执行用于第一标志单元和第二标志单元的读取操作。

由于在LSB读取操作期间确定第一页和第二页被编程，所以控制逻辑170的随机化确定电路172导通施加到随机化电路150的随机化选择信号RSEL。

通过上面的描述可以理解，当第一页和第二页被编程时，随机化电路150在LSB读取操作期间导通。这意味着从被识别的页读取的数据被去随机化且被去随机化的数据被提供给I/O电路160。

下面，将描述根据本发明构思的另一实施例的MSB读取操作。

图18是根据本发明构思的实施例的概述MSB读取操作的流程图。参照图5和图18，在与前面一样地作出如下假设之后，再对MSB读取操作进行描述，所述假设是：组成的MLC的阈值电压分布可被编程为分别与数据值“11”、“01”、“00”和“10”对应的擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3。

MSB读取操作通常包括确定MSB数据(S410)和之后的根据MSB标志(MF)的存储的值使MSB数据去随机化或使MSB数据不去随机化(S420)。

同时参照图1和图18，确定MSB数据的步骤(S410)以控制逻辑170确定访问存储器单元阵列110的请求的操作是否是MSB读取操作作为开始。可以参照接收的读取命令和对应的地址来做出该确定。然后，利用第一读取电压R1读取通过对应的地址识别的数据的第二页(S411)。该步骤被描述为第一读取阶段①。即，做出有关MSB标志(MF)的阈值电压是否小于第一读取电压R1的确定(S412)。如果MSB标志(MF)的阈值电压小于第一读取电压R1(S412＝是)，则确定第二页没有被编程。如果MSB标志(MF)的阈值电压小于第一读取电压R1(S412＝是)，则将数据值“1”(对应于导通的单元)存储在与存储器单元对应的页缓冲器中(S417)。

如果MSB标志MF的阈值电压大于第一读取电压R1，即，如果确定第二页被编程(S412＝否)，则确定读取的存储器单元的阈值电压是否小于第一读取电压R1(S413)。如果所读取的存储器单元的阈值电压小于第一读取电压R1(S413＝是)，则将数据值“1”存储在与存储器单元对应的页缓冲器中。然而，如果读取的存储器单元的阈值电压大于第一读取电压R1(S413＝否)，则利用第三读取电压R3读取通过对应的地址识别的第二页(S414)。这被称为第二读取阶段②。

因此，做出有关正被读取的存储器单元的阈值电压是否大于第三读取电压R3的确定(S415)。如果存储器单元的阈值电压大于第三读取电压R3，则将数据值“1”存储在与存储器单元对应的页缓冲器中(S417)。然而，如果读取的存储器单元的阈值电压小于第三读取电压R3(S415＝否)，则将数据值“0”存储在与存储器单元对应的页缓冲器中(S416)。

利用前面的方式，可根据建立的数据值顺序(例如，图5B中的“11”、“01”、“00”和“10”)来确定MSB数据。如果根据读取电压R1读取的数据是“0”(对应于截止的单元)且根据读取电压R3读取的数据是“1”(对应于导通的单元)，则可确定MSB数据具有数据值“0”(S416)。如果根据读取电压R1读取的数据是“0”(对应于截止的单元)且根据读取电压R3读取的数据是“0”(对应于截止的单元)，则可确定MSB数据具有数据值“1”(S417)。

如上所描述的，根据MSB数据确定步骤，可通过利用第一读取电压R1执行第一读取阶段①以及随后使用第三读取电压R3的第二读取阶段②，来确定存储在存储器单元中的MSB数据。前面的仅仅是可以与本发明构思的实施例一起使用的MSB数据确定方式的一个可能的示例。可通过在第7,672,162号美国专利中包含的描述来得到对该示例性方式的更加完整的理解，所述美国专利的主题通过引用被包含于此。

在完成MSB数据确定步骤(S410)之后，可根据MSB标志(MF)的值来使MSB数据去随机化或不使MSB数据去随机化(S420)。将参照图19到图22以某些补充的细节来描述MSB读取操作的去随机化步骤(S420)。

图19是示出图1的非易失性存储器装置在没有对第一页和第二页编程时的MSB读取操作。参照图19，由于没有对第一页和第二页编程，所以LSB标志和MSB标志(LF和MF)将具有擦除状态E。

在MSB读取操作期间，控制逻辑170利用第一读取电压R1读取通过对应的地址识别的页(第一读取阶段①)。此时，读取在第二标志单元区域116中的第二(或MSB)标志单元的数据。由于MSB标志(MF)具有擦除状态E，所以根据多数决定法确定存储在第二标志单元中的数据具有数据值“1”。此外，读取第一标志单元区域115中的第一(或LSB)标志单元中存储的数据。由于LSB标志(LF)具有擦除状态E，所以根据多数决定法确定存储在第一标志单元中的数据具有数据值“1”。

此后，在MSB读取操作期间，控制逻辑170使用第三读取电压R3读取通过对应的地址识别的页(第二读取阶段②)。此时，不读取第一标志单元和第二标志单元。

由于在MSB读取操作期间确定了第一页和第二页没有被编程，所以控制逻辑170的随机化确定电路172截止施加到随机化电路150的随机化选择信号RSEL。

通过上面的描述可以理解，当第一页和第二页没有被编程时，随机化电路150在MSB读取操作期间截止。因此，读取的数据在其通向I/O电路160的路径上实质上绕过了随机化电路150，而不被去随机化。

图20是示出图1的非易失性存储器装置在第一页被编程但第二页没有被编程时的MSB读取操作的示图。参照图20，由于第一页被编程而第二页没有被编程，所以LSB标志(LF)具有临时编程状态P，且MSB标志(MF)具有擦除状态E。

在MSB读取操作期间，控制逻辑170利用第一读取电压R1读取通过对应的地址识别的页(第一读取操作①)。此时，读取第二标志单元区域116中的第二(或MSB)标志单元中存储的数据。由于MSB标志MF具有擦除状态E，所以根据多数决定法确定存储在第二标志单元中的数据具有数据值“1”。此外，读取第一标志单元区域115中的第一(或LSB)标志单元中存储的数据。由于LSB标志(LF)具有临时编程状态P，所以根据多数决定法确定第一标志单元中存储的数据具有数据值“0”。

此后，在MSB读取操作期间，控制逻辑170利用第三读取电压R3读取通过对应的地址识别的页(第二读取阶段②)。此时，不读取第一标志单元和第二标志单元。

由于在MSB读取操作期间，确定第一页被编程且确定第二页没有被编程，所以控制逻辑170的随机化确定电路172截止施加到随机化电路150的随机化选择信号RSEL。

通过上面的描述可以理解，当第一页被编程且第二页没有被编程时，随机化电路150在MSB读取操作期间截止。这意味着从被识别的页读取的数据在其通向I/O电路160路径上实质上绕过随机化电路150，而不被去随机化。

图21是示出图1的非易失性存储器装置在第一页没有被编程而第二页被编程时的MSB读取操作的示图。参照图21，由于第一页没有被编程而第二页被编程，所以LSB标志(LF)具有擦除状态E，MSB标志(MF)具有第二编程状态P2。

在LSB读取操作期间，控制逻辑170利用第一读取电压R1读取通过对应的地址识别的页(第一读取阶段①)。此时，读取第二标志单元区域116中的第二(或MSB)标志单元中存储的数据。由于MSB标志(MF)具有第二编程状态P2，所以根据多数决定法确定存储在第二标志单元中的数据具有数据值“0”。此外，读取第一标志单元区域115中的第一(或LSB)标志单元中存储的数据。由于LSB标志(LF)具有擦除状态E，所以根据多数决定法确定第一标志单元中存储的数据具有数据值“1”。

然后，在MSB读取操作期间，控制逻辑170利用第三读取电压R3读取通过对应的地址识别的页(第二读取阶段②)。此时，不需要读取第一标志单元和第二标志单元。

由于在MSB读取操作期间，确定第一页没有被编程且确定第二页被编程，所以控制逻辑170的随机化确定电路172导通施加到随机化电路150的随机化选择信号RSEL。

通过上面的描述可以理解，当第一页没有被编程且第二页被编程时，随机化电路150在MSB读取操作期间导通。这意味着从被标识的页读取的数据被随机化电路150去随机化，然后去随机化的数据被提供给I/O电路160。

图22A是示出图1的非易失性存储器装置在第一页和第二页均被编程时的MSB读取操作的示图。参照图22A，由于第一页和第二页被编程，所以LSB标志(LF)具有临时编程状态P，MSB标志(MF)具有第二编程状态P2。

在MSB读取操作期间，控制逻辑170利用第一读取电压R1读取通过对应的地址识别的页(第一读取阶段①)。此时，读取第二标志单元区域116中的第二(或MSB)标志单元中存储的数据。由于MSB标志(MF)具有第二编程状态P2，所以根据多数决定法确定存储在第二标志单元中的数据具有数据值“0”。进一步，读取存储在第一标志单元区域115中的第一(或LSB)标志单元中的数据。由于LSB标志(LF)具有临时编程状态P，所以根据多数决定法确定存储在第一标志单元中的数据具有数据值“0”。

然后，在MSB读取操作期间，控制逻辑170利用第三读取电压R3读取通过对应的地址识别的页(第二读取阶段②)。此时，不需要读取第一标志单元和第二标志单元。

由于在LSB读取操作期间已经确定第一页和第二页被编程，所以控制逻辑170的随机化确定电路172导通施加到随机化电路150的随机化选择信号RSEL导通。

通过上面的描述可以理解，当第一页和第二页被编程时，随机化电路150在MSB读取操作期间导通。这意味着从被标识的页获得的读数据被去随机化且被去随机化的数据随后被提供给I/O电路160。

图22B是示出图1的非易失性存储器装置在第一页和第二页被编程时的另一MSB读取操作的示图。参照图22B，由于第一页和第二页被编程，所以LSB标志LF和MSB标志MF具有第二编程状态P2。

在MSB读取操作期间，控制逻辑170利用第一读取电压R1读取通过对应的地址识别的页(第一读取阶段①)。此时，读取第二标志单元区域116中的第二(或MSB)标志单元中存储的数据。由于MSB标志(MF)具有第二编程状态P2，所以根据多数决定法确定存储在第二标志单元中的数据具有数据值“0”。进一步，读取存储在第一标志单元区域115中的第一(或LSB)标志单元中的数据。由于LSB标志(LF)具有第二编程状态P2，所以根据多数决定法确定存储在第一标志单元中的数据具有数据值“0”。

然后，在MSB读取操作期间，控制逻辑170利用第三读取电压R3读取通过对应的地址识别的页(第二读取阶段②)。此时，不需要读取第一标志单元和第二标志单元。

由于在MSB读取操作期间确定第一页和第二页被编程，所以控制逻辑170的随机化确定电路172导通施加到随机化电路150的随机化选择信号RSEL。

通过上面的描述可以理解，当第一页和第二页被编程时，随机化电路150在MSB读取操作期间导通。这意味着从被标识的页得到的读数据被随机化电路150去随机化且然后将被去随机化的数据提供给I/O电路160。

图23A是示出根据本发明构思的实施例的可用于控制随机化选择信号的启用/停用的一组可能的页标志状态的表格。在图23A中，当LSB标志LF和MSB标志MF均具有擦除状态E时，随机化选择信号RSEL在LSB读取操作期间和MSB读取操作期间均截止。当LSB标志(LF)具有临时编程状态P且MSB标志(MF)具有擦除状态E时，随机化选择信号RSEL在LSB读取操作期间导通并在MSB读取操作期间截止。当LSB标志(LF)具有擦除状态E且MSB标志(MF)具有第二编程状态P2或第三编程状态P3时，随机化选择信号RSEL在LSB读取操作期间截止并在MSB读取操作期间导通。最后，当LSB标志(LF)具有临时编程状态P且MSB标志(MF)具有第二编程状态P2或第三编程状态P3时，随机化选择信号RSEL在LSB读取操作和MSB读取操作期间均导通。

图23B是示出根据本发明构思的实施例的可用于控制随机化选择信号的启用/停用的另一组可能的页标志状态的表格。在图23B中，当LSB标志LF和MSB标志MF均具有擦除状态E时，随机化选择信号RSEL在LSB读取操作期间和MSB读取操作期间均截止。当LSB标志(LF)具有临时编程状态P且MSB标志(MF)具有擦除状态E时，随机化选择信号RSEL在LSB读取操作期间导通并在MSB读取操作期间截止。当LSB标志(LF)具有擦除状态E且MSB标志(MF)具有第二编程状态P2或第三编程状态P3时，随机化选择信号RSEL在LSB读取操作期间截止并在MSB读取操作期间导通。最后，当LSB标志(LF)和MSB标志(MF)均具有第二编程状态P2或第三编程状态P3时，随机化选择信号RSEL在LSB读取操作和MSB读取操作期间均导通。

图24是示出根据本发明构思的另一实施例的非易失性存储器装置的框图。参照图24，除了随机化确定电路255设置在控制逻辑270外部之外，非易失性存储器装置200与参照图1描述的非易失性存储器装置100基本相似。随机化确定电路255可用于根据第一标志单元区域115和第二标志单元区域116中的第一(或LSB)页标志和第二(或MSB)页标志的存储的值来产生随机化选择信号RSEL。如上所述，随机化选择信号RSEL可用于控制随机化电路150在读取操作期间的操作。

到现在为止，已经在组成的MLC是2位的MLC的假定下描述了本发明构思的特定实施例。本领域技术人员将理解，可选择性地使用每个存储单元存储3个或更多的数据位的MLC。

图25是示出根据本发明构思的另一实施例的非易失性存储器装置的框图。参照图25，非易失性存储器装置300包括：存储器单元阵列310、行解码器320、电压发生器电路330、页缓冲器电路340、随机化电路350、输入/输出电路360和控制逻辑370。

如上所述，假定图25中示出的实施例包括具有多个存储器块的存储器单元阵列310，所述多个存储器块分别包括布置在主区域312和备用区域314中的多个物理页。每个物理页与相应的字线关联并包括多个逻辑页。然而，图25的实施例假定每个物理页包括三(3)个逻辑页并假定组成的MLC相应地能够存储达到3个数据位(bit)。因此，备用区域314包括：第一标志单元区域315，由存储与第一页的编程关联的信息的至少一个第一标志单元形成；第二标志单元区域316，由存储与第二页的编程关联的信息的至少一个第二标志单元形成；第三标志单元区域317，由存储与第三页的编程关联的信息的至少一个第三标志单元形成。

如图25中所示出的，页缓冲器电路340包括主页缓冲器342和备用页缓冲器344。备用页缓冲器344包括：至少一个页缓冲器1FPB1(下面称为第一标志单元页缓冲器)，与至少一条第一标志位线1FBL1连接；至少一个页缓冲器2FPB1(下面称为第二标志单元页缓冲器)，与至少一条第二标志位线2FBL1连接；至少一个页缓冲器3FPB1(下面称为第三标志单元页缓冲器)，与至少一条第三标志位线3FBL1连接。

根据本发明构思的实施例的随机化确定电路372在输出操作(第一页读取操作、第二页读取操作或第三页读取操作)时，基于所述至少一个第一标志单元页缓冲器1FPB1、所述至少一个第二标志单元页缓冲器2FPB1或者所述至少一个第三标志单元页缓冲器3FPB1存储的数据，来确定随机化选择信号RSEL的电平。在一个实施例中，高的随机化选择信号RSEL将启用随机化电路350的操作，低的随机化选择信号RSEL将停用随机化电路350的操作。

图26A是示出根据本发明构思的实施例的图25的非易失性存储器装置的页编程方法的示图。参照图26A，在对第三页编程时，阈值电压状态包括擦除状态E以及第一编程状态Q1到第七编程状态Q7。在图26A中，虚线分别指示根据第一页编程的第一临时编程状态P和根据第二页编程的第二临时编程状态P2。

第一页标志1F存储与第一页的编程关联的信息。第一页标志1F在第一页编程操作中被编程为第一临时编程状态P，并在第二页编程操作和第三页编程操作期间是禁止编程的。

第二页标志2F存储与第二页的编程关联的信息。第二页标志2F在第二页编程操作期间被编程为第二编程状态P2，并在第三页编程操作期间是禁止编程的。

第三页标志3F存储与第三页的编程关联的信息。第三页标志3F在第三页编程操作期间被编程为第六编程状态P6。

现在将描述用于确定第一页的编程、第二页的编程和第三页的编程的操作。

利用第一标志读取电压RD1从第一标志单元区域315、第二标志单元区域316以及第三标志单元区域317读取数据，以确定第一页是否被编程。可以根据该页标志读数据确定第一页是否被编程。

利用第二标志读取电压RD3从第一标志单元区域315、第二标志单元区域316以及第三标志单元区域317读取数据，以确定第二页是否被编程。可以根据该页标志读数据确定第二页是否被编程。

利用第三标志读取电压RD6从第一标志单元区域315、第二标志单元区域316以及第三标志单元区域317读取数据，以确定第三页是否被编程。可以根据它们的页标志读数据确定第三页是否被编程。

图26B是示出根据本发明构思的实施例的图25的非易失性存储器装置的页编程方法的示图。参照图26B，在对第三页编程时，阈值电压状态包括擦除状态E以及第一编程状态Q1到第七编程状态Q7。在图26B中，虚线指示根据第一页编程的第一临时编程状态P和根据第二页编程的第二临时编程状态P2。

第一页标志1F存储与第一页是否被编程关联的信息。第一页标志1F在第一页编程操作中被编程为具有第一临时编程状态P，在第二页编程操作期间被编程为具有第二临时编程状态P2，并在第三页编程操作期间被编程为具有第六编程状态Q6。第一临时编程状态P的阈值电压小于第二临时编程状态P2的阈值电压，第二临时编程状态P2的阈值电压小于第六编程状态Q6的阈值电压。

第二页标志2F存储与第二页是否被编程关联的信息。第二页标志2F在第二页编程操作期间被编程为具有第二临时编程状态P2，并在第三页编程操作期间被编程为第六编程状态Q6。

第三页标志3F存储与第三页是否被编程关联的信息。第三页标志3F在第三页编程操作期间被编程为具有第六编程状态P6。

通过上面的描述可以理解，在低位(1ower bit)页被编程的条件下执行的高位(upper bit)页编程操作中，将指示低位的编程的低位页标志编程为具有与指示高位的编程的高位页标志的编程状态相同的编程状态。

例如，在第一页被编程的条件下执行的第二页编程操作期间，指示第一页的编程的第一标志1F被编程为具有与指示第二页的编程的第二标志2F的编程状态相同的编程状态。在第一页被编程的条件下执行的第三页编程操作期间，指示第一页的编程的第一标志1F被编程为具有与指示第三页的编程的第三标志3F的编程状态相同的编程状态。在第二页被编程的条件下执行的第三页编程操作期间，指示第二页的编程的第二标志2F被编程为具有与指示第三页的编程的第三标志3F的编程状态相同的编程状态。

确定第一页到第三页的编程的操作可以如下。

利用第一标志读取电压RD1从第一标志单元区域315、第二标志单元区域316以及第三标志单元区域317读取数据，以确定第一页是否被编程。利用第二标志读取电压RD3从第一标志单元区域315、第二标志单元区域316以及第三标志单元区域317读取数据，以确定第二页是否被编程。利用第三标志读取电压RD6从第一标志单元区域315、第二标志单元区域316以及第三标志单元区域317读取数据，以确定第三页是否被编程。因此，可以根据页标志读数据来确定第一页、第二页或第三页是否被编程。

图27A是示出根据本发明构思的实施例的可用于控制随机化选择信号的启用/停用的一组可能的页标志状态的表。

当第一页标志1F、第二页标志2F和第三页标志3F具有擦除状态E时，随机化选择信号RSEL将在第一页读取操作、第二页读取操作、第三页读取操作期间截止。当第一页标志1F具有第一临时编程状态P且第二页标志2F和第三页标志3F具有擦除状态E时，随机化选择信号RSEL将在第一页读取操作期间导通并在第二页读取操作和第三页读取操作期间截止。当第一页标志1F具有第一临时编程状态P、第二页标志2F具有第二临时编程状态P2且第三页标志3F具有擦除状态E时，随机化选择信号RSEL将在第一页读取操作和第二页读取操作期间导通并在第三页读取操作期间截止。当第一页标志1F和第三页标志3F具有擦除状态E且第二页标志2F具有第二临时编程状态P2时，随机化选择信号RSEL将在第一页读取操作和第三页读取操作期间截止并在第二页读取操作期间导通。当第一页标志1F具有擦除状态E、第二页标志2F具有第二临时编程状态P2且第三页标志3F具有第六编程状态Q6时，随机化选择信号RSEL在第一页读取操作期间截止并在第二页读取操和第三页读取操作作期间导通。当第一页标志1F和第二页标志2F具有擦除状态E且第三页标志3F具有第六编程状态Q6时，随机化选择信号RSEL在第一页读取操作和第二页读取操作期间截止并在第三页读取操作期间导通。当第一页标志1F具有第一临时编程状态P、第二页标志2F具有擦除状态E且第三页标志3F具有第六编程状态Q6时，随机化选择信号RSEL在第一页读取操作和第三页读取操作期间导通，并在第二页读取操作期间截止。最后，当第一页标志1F具有第一临时编程状态P、第二页标志2F具有第二页标志2F且第三页标志3F具有第六编程状态Q6时，随机化选择信号RSEL在第一页读取操作、第二页读取操作和第三页读取操作期间导通。

图27B是示出根据本发明构思的实施例的可用于控制随机化选择信号的启用/停用的另一组可能的页标志状态的表。

当第一页标志1F、第二页标志2F、第三页标志3F具有擦除状态E时，随机化选择信号RSEL将在第一页读取操作、第二页读取操作、第三页读取操作期间截止。当第一页标志1F具有第一临时编程状态P且第二页标志2F和第三页标志3F具有擦除状态E时，随机化选择信号RSEL将在第一页读取操作期间导通并在第二页读取操作和第三页读取操作期间截止。当第一页标志1F和第二页标志2F具有第二临时编程状态P2且第三页标志3F具有擦除状态E时，随机化选择信号RSEL将在第一页读取操作和第二页读取操作期间导通并在第三页读取操作期间截止。当第一页标志1F和第三页标志3F具有擦除状态E且第二页标志2F具有第二临时编程状态P2时，随机化选择信号RSEL将在第一页读取操作和第三页读取操作期间截止并在第二页读取操作期间导通。当第一页标志1F具有擦除状态E、第二页标志2F和第三页标志3F具有第六编程状态Q6时，随机化选择信号RSEL在第一页读取操作期间截止并在第二页读取操作和第三页读取操作期间导通。当第一页标志1F和第二页标志2F具有擦除状态E且第三页标志3F具有第六编程状态Q6时，随机化选择信号RSEL在第一页读取操作和第二页读取操作期间截止并在第三页读取操作期间导通。当第一页标志1F具有第六编程状态Q6、第二页标志2F具有擦除状态E且第三页标志3F具有第六编程状态Q6时，随机化选择信号RSEL在第一页读取操作和第三页读取操作期间导通，并在第二页读取操作期间截止。最后，当第一页标志1F、第二页标志2F和第三页标志3F具有第六编程状态Q6时，随机化选择信号RSEL在第一页读取操作、第二页读取操作和第三页读取操作期间导通。

到目前为止，已经在组成的存储器单元阵列是2D或者水平存储器单元阵列的假定下描述了本发明构思的特定实施例。然而，本发明构思的其他实施例包括了3D或者垂直存储器单元阵列。

图28是示出根据本发明构思的另一实施例的非易失性存储器装置的概念性框图。参照图28，非易失性存储器400包括：存储器单元阵列410、驱动器420、输入/输出(I/O)电路430和控制逻辑440。

存储器单元阵列410包括多个存储器块BLK1到BLKh，每个存储器块包括多个存储器单元。所述多个存储器块BLK1到BLKh中的每个存储器块具有垂直结构。

在图28中示出的实施例中，所述多个存储器块BLK1到BLKh中的每个存储器块包括沿着第一方向、第二方向和第三方向延伸的结构。所述多个存储器块BLK1到BLKh中的每个存储器块包括沿着第二方向延伸的多个垂直串NS。所述多个存储器块BLK1到BLKh中的每个存储器块包括沿着第一方向和第三方向排列的多个垂直串NS。

每个垂直串NS连接到一条位线BL、至少一条串选择线SSL、至少一条接地选择线GSL、字线WL和公共源极线CSL。即，所述多个存储器块BLK1到BLKh中的每个存储器块连接到多条位线BL、多条串选择线SSL、多条接地选择线GSL、多条字线WL和多条公共源极线CSL。

驱动器420经由多条字线WL连接到存储器单元阵列410。驱动器420被配置为响应于控制逻辑440的控制而运行。驱动器420接受来自外部装置的地址ADDR。

驱动器420被配置为对输入的地址ADDR进行解码。利用经解码的地址，驱动器420选择所述多条字线WL中的一条字线。驱动器420被配置为将电压施加到被选择的字线和未被选择的字线。在该实施例中，在编程操作、读取操作或擦除操作中，驱动器420向字线WL提供与编程操作有关的编程电压、与读取操作有关的读取电压或与擦除操作有关的擦除电压。在图28示出的实施例中，驱动器420包括选择字线和驱动字线的字线驱动器421。

进一步，驱动器420被配置为选择和驱动多条选择线SL。在示出的实施例中，驱动器420被配置为进一步选择和驱动串选择线SSL和接地选择线GSL并包括被配置为选择和驱动选择线的选择线驱动器422。

进一步，驱动器420被配置为驱动公共源极线CSL，并包括被配置为驱动公共源极线CSL的公共源极线驱动器423。

I/O电路430经由多条位线BL连接到存储器单元阵列410，并响应于控制逻辑440的控制而运行。I/O电路430被配置为选择多条位线BL。

在示出的实施例中，当将从外部装置接收的写数据(DATA)存储在存储器单元阵列410中时，I/O电路430使从外部装置接收的写数据(DATA)随机化。在将从存储器单元阵列410中取回的读数据传送到外部装置之前，I/O电路430还选择性地使从存储器单元阵列410中取回的读数据去随机化或者使从存储器单元阵列410中取回的读数据绕过。I/O电路430还可用于从存储器单元阵列410的第一存储区域读取数据，以将其存储在存储器单元阵列410的第二存储区域中。在示出的实施例中，I/O电路430被配置为执行复制返回(copy-back)操作。

在图28的实施例中，I/O电路430可包括这样的通常所理解的组件，例如，页缓冲器或页寄存器、列选择器电路、数据缓冲器等，以及随机化电路432。随机化电路432可以与图1的随机化电路150基本相似。可选择地，I/O电路430可包括读放大器(sense amplifier)、写驱动器、列选择器电路、数据缓冲器等。

控制逻辑440被配置为控制非易失性存储器装置400的总体操作。控制逻辑440响应于从外部装置传输的控制信号CTRL(和命令CMD)而运行。图28的控制逻辑440包括随机化确定电路442，随机化确定电路442根据存储在存储器单元阵列410的标志单元(未示出)中的数据来确定随机化电路432的启用/停用。

可以以不同方式实现图28的垂直存储器单元阵列410。在公开的第2010/0315875号美国专利申请中描述了包括垂直存储器单元阵列的半导体存储器装置的一个示例，所述申请的主题通过引用被包含于此。

图29是示出图28的半导体装置400的存储器单元阵列410中的多个存储器块中的一个存储器块的等效电路的电路图。参照图28和图29，垂直串NS11到NS31存在于第一位线BL1和公共源极线CSL之间。第一位线BL1对应于沿第三方向延伸的导电材料。垂直串NS12到NS32存在于第二位线BL2和公共源极线CSL之间。第二位线BL2对应于沿第三方向延伸的导电材料。垂直串NS13到NS33存在于第三位线BL3和公共源极线CSL之间。第三位线BL3对应于沿第三方向延伸的导电材料。

各个垂直串NS中的串选择晶体管SST连接到对应的位线BL。每个垂直串NS中的接地选择晶体管GST连接到公共源极线CSL。在每个垂直串NS中，存储器单元MC存在于串选择晶体管SST与接地选择晶体管GST之间。

下面，由行单位和列单位来限定垂直串NS。共同连接到一条位线的多个垂直串NS形成一列。在该实施例中，共同连接到第一位线BL1的垂直串NS11到NS31对应于第一列。共同连接到第二位线BL2的垂直串NS12到NS32对应于第二列。共同连接第三位线BL3的垂直串NS13到NS33对应于第三列。

与一条串选择线SSL连接的垂直串NS形成一行。在图29示出的实施例中，与第一串选择线SSL1连接的垂直串NS11到NS13形成第一行。与第二串选择线SSL2连接的垂直串NS21到NS23形成第二行。与第三串选择线SSL3连接的垂直串NS31到NS33形成第三行。

在每个垂直串NS中，可以任意地限定特定的高度。例如，在示出的实施例中，每个垂直串的与接地选择晶体管GST相邻的存储器单元的高度为1。在每个垂直串NS中，存储器单元的高度与距串选择晶体管SST的距离成反比地增加。例如，在每个垂直串中，与串选择晶体管SST相邻的存储器单元的高度是7。

在同一行中的垂直串NS共享串选择线SSL。在不同行中的垂直串NS与不同的串选择线SSL连接。在同一行中的垂直串中，相同高度的存储器单元共享字线。在相同的高度处，不同行的垂直串NS的字线WL共连。在示出的实施例中，字线WL可在设置有沿第一方向延伸的导电材料的层处共连。在该实施例中，沿第一方向延伸的导电材料可以经由接触件与上面的层连接。在上面的层沿第一方向延伸的导电材料可共连。

在同一行中的垂直串NS共享接地选择线GSL。不同行的垂直串NS与不同的接地选择线GSL连接。

公共源极线CSL与多个垂直串NS共连。在示出的实施例中，在基底的有源区域处，连接第一掺杂区域、第二掺杂区域、第三掺杂区域和第四掺杂区域，且第一掺杂区域到第四掺杂区域经由接触件与上面的层连接。第一掺杂区域到第四掺杂区域在上面的层处共连。

如图29中示出的，相同深度的字线WL共连。当选择特定的字线WL时，与该特定的字线WL连接的所有垂直串NS被选择。不同行的垂直串NS与不同的串选择线SSL连接。因此，通过选择串选择线SSL1到SSL3，将在与同一字线WL连接的多个垂直串NS中的未被选择的行的垂直串与位线BL1到BL3隔离开。这意味着通过选择串选择线SSL1到SSL3来选择垂直串NS的行。通过选择位线BL1到BL3来按列单位选择被选择的行的垂直串NS。

图29中示出的示例性存储器块BLKi还可通过进一步考虑公开的第2010/0315875号美国专利申请的公开内容来理解，所述申请的主题通过引用被包含于此。

图30是示出根据本发明构思的实施例的存储器系统的框图。参照图30，存储器系统1000包括非易失性存储器装置1100和存储器控制器1200。

非易失性存储器装置1100可以根据本发明构思的实施例来实现，例如图1的非易失性存储器装置100。在编程操作期间，非易失性存储器装置1100在存储所接收到的写数据之前首先使所接收到的写数据随机化。在读取操作期间，非易失性存储器装置1100选择性地使随机化的数据去随机化或者使未被随机化的数据绕过。

存储器控制器1200包括：中央处理单元(CPU)1210、缓冲器1220、错误校正电路(ECC)1230、只读存储器(ROM)1240、主机接口1250和存储器接口1260。存储器控制器1200的组成的元件是通常所理解的，并将省略对它们的描述。

根据本发明构思的示例性实施例的存储器系统1000被配置为经由数据随机化来执行编程操作。这意味着可改善随后执行的读取操作的可靠性。此外，根据本发明构思的实施例的存储器系统1000被配置为基于指示是否已经执行特定的编程操作的页标志数据来执行读取操作。结果，可避免被错误地执行的读取操作。存储器系统可被配置为与在公开的第2010/0082890号美国专利申请中描述的存储器系统类似，所述申请的主题通过引用被包含于此。

图31示出根据本发明构思的实施例的存储器卡的框图。参照图31，存储器卡2000包括：闪速存储器2100；缓冲存储器2200；存储器控制器2300，用于控制闪速存储器2100和缓冲存储器2200。

可以根据本发明构思的实施例来实现闪速存储器2100，例如，图1的非易失性存储器装置100。

可使用缓冲存储器2200来临时地存储在存储器卡2000的操作期间产生的数据。可利用DRAM和SRAM来实现缓冲存储器2200。

存储器控制器2300连接在主机与闪速存储器2100之间。存储器控制器2300被配置为响应于来自主机的请求而访问闪速存储器2100。存储器控制器2300包括：微处理器2310、主机接口2320和闪存接口2330。微处理器2310被配置为驱动固件。经由用于在主机与存储器接口2330之间的数据交换的卡(例如，MMC)协议，主机接口2320与主机接口连接。

存储器卡2000可被实现为形成多媒体卡(Multimedia Card，MMC)、安全数字(Security Digital，SD)卡、小型SD(mini-SD)卡、记忆棒(memorystick)、智能媒体(smart media)卡，TF(trans-flash)卡等中的一种。

根据本发明构思的实施例的存储器卡2000通过在每个编程操作期间存储随机化的数据来减小由连接到相邻的字线的存储器单元的编程导致的编程干扰的可能性。因此，存储器卡2000提供高可靠性的数据存取。存储器卡2000可被配置为与在公开的第2010/0306583号美国专利申请中公开的存储器卡相似，所述申请的主题通过引用被包含于此。

图32是根据本发明构思的实施例的moviNAND的框图。参照图32，moviNAND装置3000包括NAND闪速存储器装置3100和控制器3200。moviNAND装置300可支持例如MMC 4.4(或eMMC)标准。

可以由封装件(例如，精细间距球栅阵列(FBGA))中的堆叠的统一的NAND闪速存储器来形成NAND闪速存储器装置3100。统一的NAND闪速存储器装置被配置为与图1中的非易失性存储器装置100相同。

控制器3200包括控制器核心3210、主机接口3220和NAND接口3230。控制器核心3210可控制moviNAND装置3000的总体操作。主机接口3220被配置为在控制器3210与主机之间执行MMC接口连接。NAND接口3230被配置为在NAND闪速存储器装置3100与控制器3200之间进行接口连接。

moviNAND装置3000从主机接收至少一个电源电压(例如，Vcc和Vccq)。电源电压Vcc可以是大约3.3V并被供应到NAND闪速存储器装置3100和NAND接口3230，而电源电压Vccq可以是大约1.8V或3.3V并被供应到控制器3200。

根据本发明构思的示出的实施例的moviNAND装置3000通过根据页标志信息来执行读取操作以减小读取错误的频率，所述页标志信息指示在读取操作期间是否已经对特定的数据的页编程。moviNAND装置3000可以有利地用来存储批量数据(或有效载荷数据)，这是因为其表现出改进的读取操作特性。例如，moviNAND装置3000可以被包括到小的、低功率的移动产品中，例如

或者

根据本发明构思而设计和操作的半导体存储器装置可以被包括到固态驱动器(SSD)中。图33是根据本发明构思的实施例的SSD的框图。参照图33，SSD 4000包括多个闪速存储器装置4100和SSD控制器4200。

每个闪速存储器4100可以被实现为与图1的非易失性存储器装置100相同。

SSD控制器4200控制多个闪速存储器装置4100，SSD控制器4200包括：CPU 4210、主机接口4220、高速缓存缓冲器4230和闪存接口4240。

在CPU 4210的控制下，主机接口4220与主机通过ATA协议交换数据。主机接口4220可以是串行高级技术附件(SATA)接口、并行高级技术附件(PATA)接口和外部SATA(ESATA)接口。在CPU 4210的控制下，通过主机接口4220从主机接收的数据或发送到主机的数据在不经过CPU总线的情况下通过高速缓存4230进行传递。

高速缓存缓冲器4230临时地存储在外部装置与闪速存储器装置4100之间传输的数据。高速缓存缓冲器4230还用于存储将被CPU 4210执行的程序。高速缓存缓冲器4230可被认为是一种缓冲存储器，并利用SRAM来实现高速缓存缓冲器4230。在特定的实施例中，图33中的高速缓存缓冲器4230可被包括在SSD控制器4200内。

闪存接口4240可被配置为在SSD控制器4200与被用作存储装置的闪速存储器装置4100之间的接口。可以按NAND闪速存储器、

闪速存储器、多级闪速存储器或者单级闪速存储器来配置闪存接口4240。SSD控制器4200可以经由多个通道CH1-CH4中被选择的一个通道来分别控制多个闪速存储器装置4100。

根据本发明构思的示出的实施例的SSD 4000通过在编程操作期间存储随机化的数据而提高了数据的可靠性。因此，可以提高在随后的读取操作期间得到的读数据的可靠性。可以在公开的第2010/0082890号美国专利公开中找到SSD 4000的一个可能的示例，其主题通过引用被包含于此。

图34是根据本发明构思的实施例的包括SSD 5500的计算系统5000的框图。参照图34，计算系统5000包括：CPU 5100、ROM 5200、RAM 5300、输入/输出(I/O)装置5400和SSD 5500。

CPU 5100连接到系统总线。ROM 5200存储用于驱动计算系统5000的数据。这里，数据可包括启动命令序列(start command sequence)或者基本I/O系统(BIOS)序列。RAM 5300临时地存储在CPU 5100的执行期间产生的数据。

诸如键盘、点击装置(pointing device)(例如，鼠标)、监视器、调制解调器等的I/O装置5400通过I/O装置接口连接到系统总线。

SSD 5500可以是可读存储装置并且可以被实现为与图33的SSD 4000相同。

图35是根据本发明构思的实施例的包括SSD的电子装置的框图。参照图35，电子装置6000包括：处理器6100、ROM 6200、RAM 6300、主机接口6400和SSD 6500。

处理器6100访问RAM 6300，以执行固件和编程代码。另外，处理器6100访问ROM 6200，以执行诸如启动命令序列和基本I/O系统(BIOS)序列。闪存接口6400可被配置为在电子装置6000与SSD 6500之间的接口。

SSD 6500是可附着到电子装置6000的/可从电子装置6000拆卸的。SSD6500可被实现为与图33的SSD 4000相同。

电子装置6000可包括蜂窝电话、个人数字助理(PDA)、数字相机、可携式摄像机、便携式音频播放器(例如，MP3)和便携式媒体播放器(PMP)。

图36是根据本发明构思的实施例的包括SSD的服务器系统的框图。参照图36，服务器系统7000包括：服务器7100和存储由服务器7100使用的数据的SSD 7200。SSD 7200可被配置为与图33的SSD 4000相同。

服务器7100包括应用通信模块7110、数据处理模块7120、升级模块7130、调度中心7140、本地资源模块7150和修复信息模块7160。

应用通信模块7110被配置为与连接到网络和服务器7100的计算系统通信，或者被配置为允许服务器7100与SSD 7200通信。应用通信模块7110可将通过用户接口提供的数据或信息发送到数据处理模块7120。

数据处理模块7120可以链接到本地资源模块7150。例如，本地资源模块7150可以基于输入到服务器7100的数据或信息将修理店、经销商和技术信息的列表提供给用户。

升级模块7130与数据处理模块7120接口连接。基于从SSD 7200接收的信息或数据，升级模块7130可以执行固件、复位码、诊断系统或者其他关于电器的信息的更新。

调度中心7140基于输入到服务器7100的信息或数据将实时的选择提供给用户。

维修信息模块7160与数据处理模块7120接口连接。维修信息模块7160用于将与维修相关的信息(例如，音频、视频或者文档文件)提供给用户。数据处理模块7120可将与从SSD 7200接收的信息有关的信息进行打包。打包的信息可被发送到SSD 7200或者可被显示给用户。

根据本发明构思的实施例的非易失性存储器可被包括到平板式产品中，例如和

图37是示出根据本发明构思的实施例的手持式电子装置的示图。参照图37，手持式电子装置8000包括：至少一个计算机可读介质8020、处理系统8040、输入/输出子系统8060、射频电路8080和音频电路8100。各个组成元件可通过至少一个通信总线或者信号线8031、8032、8033、8034、8035、8036、8037、8038互联。

手持电子装置8000可以是包括但不限于手持式计算机、平板式计算机、移动电话、媒体播放器、PDA和它们中至少两项的组合的任意的手持式电子装置。至少一个计算机可读介质8020可包括与根据本发明构思的实施例相同的非易失性存储器装置。可以通过第7,509,588号美国专利来理解手持式电子装置8000的一个示例，其主题通过引用被包含于此。

根据本发明构思的各个实施例的存储装置或存储器系统可以安装在各种类型的封装件中。根据本发明构思的存储装置或存储器系统的封装件的示例可包括封装件上封装件(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装件(PDIP)、窝伏尔封装件中裸片(Die in Waffle Pack)、晶片形式中裸片(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、薄四方扁平封装件(TQFP)、小外形集成电路(SOIC)、缩小外形封装件(SSOP)、薄小外形封装件(TSOP)、封装件中系统(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)、晶片级处理堆叠封装件(WSP)。

上面公开的主题应被认为是示例性的而非限制性的，权利要求意图覆盖落入真实的精神和范围内的所有这样的修改、改进以及其他实施例。因此，为了使法律所允许的程度最大化，该范围将由权利要求及其等同物的最广泛的可允许的解释来确定，并且不应受前面的具体描述的限制。

Claims (52)

1.一种将多位数据编程到存储器单元阵列中的多级非易失性存储器单元的方法，该方法包括下述步骤：

将数据的第一页编程到多级非易失性存储器单元；

响应于第一页的编程，将第一页标志编程为初始的第一标志状态；

将数据的第二页编程到多级非易失性存储器单元；

响应于第二页的编程，确定第一页是否已经被编程；

如果第一页已经被编程，则响应于第二页的编程，将第一页标志编程为与初始的第一标志状态不同的最终的第一标志状态，如果第一页尚未被编程，则在第二页的编程期间禁止对第一页标志的编程。

2.根据权利要求1所述的方法，其中，多级非易失性存储器单元连接到存储器单元阵列的公共字线，初始的第一标志状态是多级非易失性存储器单元的临时状态。

3.根据权利要求2所述的方法，所述方法还包括下述步骤：

响应于第二页的编程，对第二页标志编程，

其中，多级非易失性存储器单元布置在存储器单元阵列的主区域中，第一页标志和第二页标志被设置在存储器单元阵列的备用区域中，第一页标志和第二页标志连接到公共字线。

4.根据权利要求3所述的方法，其中，第一页是所述多位数据的最低有效位数据，第二页是所述多位数据的最高有效位数据。

5.根据权利要求1所述的方法，所述方法还包括下述步骤：

响应于对第二页的编程，对第二页标志编程，

其中，多级非易失性存储器单元被配置为在第一页的编程期间被选择性地编程为临时状态，且在第二页编程期间被选择性地编程为多个编程状态中的一个编程状态，

初始的第一标志状态是临时状态，

最终的第一标志状态是所述多个编程状态中的一个编程状态，第二页标志状态是所述多个编程状态中的一个编程状态。

6.根据权利要求5所述的方法，其中，最终的第一标志状态和第二标志状态是所述多个编程状态中的同一个编程状态。

7.根据权利要求5所述的方法，其中，

最终的第一标志状态是所述多个编程状态中的阈值电压分布大于临时状态的阈值电压分布的一个编程状态，

第二标志状态是所述多个编程状态中的阈值电压分布大于临时状态的阈值电压分布的一个编程状态。

8.根据权利要求1所述的方法，其中，

第一页的编程包括：接收第一写数据，使第一写数据随机化，以产生被随机化的第一写数据，并利用被随机化的第一写数据对多级非易失性存储器单元编程；

第二页的编程包括：接收第二写数据，使第二写数据随机化，以产生被随机化的第二写数据，并利用被随机化的第二写数据对多级非易失性存储器单元编程。

9.一种将多位数据编程到存储器单元阵列中的多级非易失性存储器单元的方法，该方法包括下述步骤：

执行对第一逻辑页的第一编程；

响应于第一编程，将第一页标志编程为第一标志状态；此后，

执行对第二逻辑页的第二编程；

在第二编程期间禁止对第一页标志的编程。

10.根据权利要求9所述的方法，其中，多级非易失性存储器单元连接到存储器单元阵列的公共字线，第一标志状态是多级非易失性存储器单元的临时状态。

11.根据权利要求10所述的方法，其中，多级非易失性存储器单元布置在存储器单元阵列的主区域中，第一页标志被设置在存储器单元阵列的备用区域中。

12.根据权利要求10所述的方法，其中，根据所述多位数据的最低有效位数据来对第一逻辑页编程。

13.根据权利要求12所述的方法，所述方法还包括下述步骤：

响应于第二编程，将第二页标志编程为第二标志状态，

其中，在第一编程期间禁止对第二页标志的编程，第二页标志被设置在存储器单元阵列的备用区域中。

14.根据权利要求13所述的方法，其中，

多级非易失性存储器单元被配置为在第一编程期间被选择性地编程为临时状态，且在第二编程期间被编程为多个编程状态中的一个编程状态，

第一标志状态是临时状态，

第二标志状态是所述多个编程状态中的一个编程状态。

15.根据权利要求14所述的方法，其中，第二标志状态是所述多个编程状态中的阈值电压分布大于临时状态的阈值电压分布的一个编程状态。

16.根据权利要求12所述的方法，其中，第一编程包括：接收最低有效位写数据，使最低有效位写数据随机化，以产生被随机化的最低有效位写数据，并利用被随机化的最低有效位写数据对第一逻辑页编程。

17.根据权利要求13所述的方法，其中，第二编程包括：接收最高有效位写数据，使最高有效位写数据随机化，以产生被随机化的最高有效位写数据，并利用被随机化的最高有效位写数据对第二逻辑页编程。

18.一种从存储器单元阵列的多级非易失性存储器单元读取多级数据的方法，该方法包括下述步骤：

确定与存储在多级非易失性存储器单元中的数据的第一页关联的第一页标志；

如果第一页标志被置位，则从多级非易失性存储器单元读取第一读数据，使第一读数据去随机化，以产生被去随机化的第一读数据，并将被去随机化的第一读数据提供为输出数据，如果第一页标志没有被置位，则从多级非易失性存储器单元读取第一读数据，并将第一读数据提供为输出数据。

19.根据权利要求18所述的方法，其中，第一读数据是所述多级数据的最低有效位数据。

20.根据权利要求18所述的方法，其中，当第一页数据在先前执行的编程操作期间被编程到多级非易失性存储器单元时，利用一次编程使第一页标志置位。

21.根据权利要求20所述的方法，其中，响应于先前执行的编程操作，通过将第一页标志编程为多级非易失性存储器单元的临时状态，来使第一页标志置位。

22.根据权利要求18所述的方法，其中，在先前执行的编程操作期间利用两次编程来使第一页标志置位，所述两次编程包括：

当将第一页数据编程到多级非易失性存储器单元时，将第一页标志编程为第一标志状态；然后，

在将第二页数据编程到多级非易失性存储器单元时，将第一页标志编程为与第一标志状态不同的第二标志状态。

23.根据权利要求22所述的方法，其中，

多级非易失性存储器单元被配置为在将第一页数据编程到多级非易失性存储器单元时被选择性地编程为临时状态，且在将第二页数据编程到多级非易失性存储器单元时被选择性地编程为多个编程状态中的一个编程状态，

第一标志状态是临时状态，

第二标志状态是多个编程状态中的一个编程状态。

24.根据权利要求18所述的方法，所述方法还包括下述步骤：

确定与存储在多级非易失性存储器单元中的数据的第二页相关的第二页标志；

如果第二页标志被置位，则读取来自多级非易失性存储器单元的第二读数据，使第二读数据去随机化，以产生被去随机化的第二读取页数据，并将被去随机化的第二读数据提供为输出数据，如果第二页标志没有被置位，则读取来自多级非易失性存储器单元的第二读数据并将第二读数据提供为输出数据。

25.根据权利要求24所述的方法，其中，第二读数据是所述多级数据的最高有效位数据。

26.根据权利要求24所述的方法，其中，当在先前执行的编程操作期间将第二页数据编程到多级非易失性存储器单元时，使第二页标志置位。

27.根据权利要求24所述的方法，其中，

多级非易失性存储器单元被配置为在将第一页数据编程到多级非易失性存储器单元时被选择性地编程为临时状态，且在将第二页数据编程到多级非易失性存储器单元时被选择性地编程为多个编程状态中的一个编程状态，

通过将第二页标志编程为多级非易失性存储器单元的多个编程状态中的一个编程状态来使第二页标志置位。

28.根据权利要求27所述的方法，其中，所述多个编程状态中的一个编程状态具有大于临时状态的阈值电压分布的阈值电压分布。

29.一种操作包括非易失性存储器装置和控制器的存储器系统的方法，其中，非易失性存储器装置包括：包括多级存储器单元以及第一页标志和第二页标志的存储器单元阵列，多级存储器单元布置在主区域中，第一页标志和第二页标志被设置在备用区域中；页缓冲器，存储从存储器单元阵列取回的读数据；输入/输出电路，将来自非易失性存储器装置的输出数据提供给控制器；去随机化器，接收来自页缓冲器的读数据，使读数据在不被去随机化的情况下经过输入/输出电路、或者从读数据产生被去随机化的读数据然后使被去随机化的读数据经过输入/输出电路，

该方法包括下述步骤：

在接收到第一读取命令时，将来自存储器单元阵列的读数据的第一页加载到页缓冲器并确定第一页标志；

如果第一页标志没有被置位，则将第一页在不被去随机化的情况下传送到输入/输出电路以作为第一输出数据，如果第一页被置位，则产生被去随机化的第一读数据并将被去随机化的第一读数据传输到输入/输出电路以作为第一输出数据。

30.根据权利要求29所述的方法，所述方法还包括下述步骤：

在接收到第二读取命令时，将来自存储器单元阵列的读数据的第二页加载到页缓冲器并确定第二页标志；

如果第二页标志没有被置位，则在没有被去随机化的情况下将第二读数据传送到输入/输出电路以作为第二输出数据，如果第二页标志被置位，则产生被去随机化的第二读数据并将被去随机化的第二读数据传送到输入/输出电路以作为第二输出数据。

31.根据权利要求30所述的方法，其中，控制器被配置为将第一读取命令和第二读取命令传送到非易失性存储器装置，并接收响应于第一读取命令和第二读取命令的第一输出数据和第二输出数据。

32.根据权利要求30所述的方法，其中，读数据的第一页是存储在多级存储器单元中的最低有效位数据，读数据的第二页是存储在多级存储器单元中的最高有效位数据。

33.根据权利要求30所述的方法，其中，

多级存储器单元被配置为在第一编程操作期间被选择性地编程为临时状态，在第二编程操作期间被选择性地编程为多个编程状态中的一个编程状态，

响应于第一编程操作将第一页标志置位，

响应于第二编程操作将第二页标志置位。

34.根据权利要求30所述的方法，其中，

多级存储器单元被配置为在顺序执行第一编程操作和第二编程操作期间被选择性地编程为多个编程状态中的一个编程状态，

在第一编程操作和第二编程操作期间将第一页标志和第二页标志分别和顺序地置位。

35.根据权利要求34所述的方法，其中，第一页标志和第二页标志在被编程为所述多个编程状态中的同一个编程状态时被分别置位。

36.一种非易失性存储器装置，包括：

存储器单元阵列，包括设置在主区域中的多级存储器单元以及设置在备用区域中的第一页标志和第二页标志；

页缓冲器，存储从存储器单元阵列取回的读数据；

去随机化器，从页缓冲器接收读数据；

输入/输出电路，从非易失性存储器装置提供输出数据；

控制逻辑，响应于第一读取命令，将来自存储器单元阵列的数据的第一页加载到页缓冲器并确定第一页标志，其中，如果第一页标志没有被置位，则控制逻辑使得第一页在没有被去随机化的情况下传输到输入/输出电路并使得输入/输出电路提供第一页以作为输出数据，如果第一页标志被置位，则控制逻辑使得去随机化器通过将第一页去随机化来产生被去随机化的第一页，并使得输入/输出电路提供被去随机化的第一页以作为输出数据。

37.根据权利要求36所述的非易失性存储器装置，其中，

响应于第二读取命令，控制逻辑将来自存储器单元阵列的数据的第二页加载到页缓冲器并确定第二页标志，

如果第二页没有被置位，则控制逻辑使得第二页在没有被去随机化的情况下传送到输入/输出电路并使得输入/输出电路提供第二页以作为输出数据，

如果第一页被置位，则控制逻辑使得去随机化器通过将第二页去随机化来产生被去随机化的第二页，并使得输入/输出电路提供被去随机化的第二页以作为输出数据。

38.根据权利要求37所述的非易失性存储器装置，其中，从存储器单元阵列的公共物理页提供第一页和第二页。

39.根据权利要求36所述的非易失性存储器装置，其中，

多级存储器单元被配置为在对第一页编程时被选择性地编程为临时状态，并在对第二页编程时被选择性地编程为多个编程状态中的一个编程状态，

在将第一页编程为临时状态时，将第一页标志置位，

在将第二页编程为所述多个编程状态中的一个编程状态时，将第二页标志置位。

40.一种非易失性存储器装置，包括：

存储器单元阵列，存储器单元阵列具有包括堆叠的多个存储器块的垂直结构，经由字线和位线的布置来访问所述多个存储器块，存储器单元阵列包括设置在主区域中的多级存储器单元以及设置在备用区域中的第一页标志和第二页标志；

页缓冲器，存储从垂直的存储器单元阵列取回的读数据；

去随机化器，接收来自页缓冲器的读数据；

输入/输出电路，从非易失性存储器装置提供输出数据；

控制逻辑，响应于读取命令，将来自垂直的存储器单元阵列的数据的第一页加载到页缓冲器并确定第一页标志，

其中，如果第一页标志没有被置位，则控制逻辑使得第一页在没有被去随机化的情况下传输到输入/输出电路并使得输入/输出电路提供第一页以作为输出数据，如果第一页标志被置位，则控制逻辑使得去随机化器通过将第一页去随机化来产生被去随机化的第一页，并使得输入/输出电路提供被去随机化的第一页以作为输出数据。

41.一种非易失性存储器装置，包括：

存储器单元阵列，具有多级存储器单元以及第一页标志和第二页标志，多级存储器单元布置在主区域中，第一页标志和第二页标志设置在备用区域中；

页缓冲器，临时地存储将要被编程到存储器单元阵列的多级数据；

输入/输出电路，接收从外部提供的写数据；

随机化器，被配置为从输入/输出电路接收写数据；

控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化的数据的第一页，使得页缓冲器将被随机化的第一页编程到多级存储器单元，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化的数据的第二页，使得页缓冲器将被随机化的第二页编程到多级存储器单元，然后将第二页标志置位。

42.根据权利要求41所述的非易失性存储器装置，其中，控制逻辑响应于第一编程命令利用一次编程将第一页标志置位。

43.根据权利要求42所述的非易失性存储器装置，其中，控制逻辑通过将第一页标志编程为多级存储器单元的临时状态来将第一页标志置位。

44.根据权利要求41所述的非易失性存储器装置，其中，控制逻辑利用两次编程将第一页标志置位，即，响应于第一编程命令对第一页标志进行初始地编程，并然后响应于第二编程命令对第一页标志进行最终地编程。

45.根据权利要求44所述的非易失性存储器装置，其中，第一页标志在最初地编程时被编程为多级存储器单元的临时状态，并然后在最终地编程时被编程为多级存储器单元的多个编程状态中的一个编程状态。

46.一种非易失性存储器装置，包括：

存储器单元阵列，存储器单元阵列具有包括堆叠的多个存储器块的垂直结构，经由字线和位线的布置来访问所述多个存储器块，存储器单元阵列包括设置在主区域中的多级存储器单元以及设置在备用区域中的第一页标志和第二页标志；

页缓冲器，临时地存储将要被编程到垂直的存储器单元阵列中的多级数据；

输入/输出电路，接收从外部提供的写数据；

随机化器，被配置为从输入/输出电路接收写数据；

控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化的数据的第一页，使得页缓冲器将被随机化的第一页编程到多级存储器单元，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化的数据的第二页，使得页缓冲器将被随机化的第二页编程到多级存储器单元，然后将第二页标志置位。

47.一种存储器卡，包括存储器控制器和机械地安装在板上的至少一个非易失性存储器装置，其中，所述至少一个非易失性存储器装置包括：

存储器单元阵列，具有多级存储器单元以及第一页标志和第二页标志，多级存储器单元布置在主区域中，第一页标志和第二页标志设置在备用区域中；

页缓冲器，临时地存储将要被编程到存储器单元阵列的多级数据；

输入/输出电路，接收从外部提供的写数据；

随机化器，被配置为从输入/输出电路接收写数据；

控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化的数据的第一页，使得页缓冲器将被随机化的第一页编程到多级存储器单元，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化数据的第二页的，使得页缓冲器将被随机化的第二页编程到多级存储器单元，然后将第二页标志置位。

48.根据权利要求47所述的存储器卡，所述存储器卡还包括：

缓冲存储器，接收并临时地存储从连接到存储器卡的主机接收的写数据。

49.根据权利要求48所述的存储器卡，其中，存储器控制器、所述至少一个非易失性存储器装置和缓冲存储器作为多媒体卡、安全数字卡、记忆棒、智能媒体卡，TF卡中的一种卡而布置在板上。

50.一种固态驱动器，包括：

固态驱动器控制器以及被固态驱动器控制器经由多个通道中被选择的一个通道来分别控制的多个闪速存储器装置，其中，所述多个闪速存储器装置中的每个闪速存储器装置包括：

存储器单元阵列，具有多级存储器单元以及第一页标志和第二页标志，多级存储器单元布置在主区域中，第一页标志和第二页标志设置在备用区域中；

页缓冲器，临时地存储将要被编程到存储器单元阵列的多级数据；

输入/输出电路，接收从外部提供的写数据；

随机化器，被配置为从输入/输出电路接收写数据；

控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化的数据的第一页，使得页缓冲器将被随机化的第一页编程到多级存储器单元，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化的数据的第二页，使得页缓冲器将被随机化的第二页编程到多级存储器单元，然后将第二页标志置位。

51.一种系统，包括：

处理器，经由总线连接到固态驱动器，所述固态驱动器包括固态驱动器控制器以及被固态驱动器控制器经由多个通道中被选择的一个通道来分别控制的多个闪速存储器装置，其中，所述多个闪速存储器装置中的每个闪速存储器装置包括：

存储器单元阵列，具有多级存储器单元以及第一页标志和第二页标志，多级存储器单元布置在主区域中，第一页标志和第二页标志设置在备用区域中；

页缓冲器，临时地存储将要被编程到存储器单元阵列的多级数据；

输入/输出电路，接收从外部提供的写数据；

随机化器，被配置为从输入/输出电路接收写数据；

控制逻辑，响应于第一编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化的数据的第一页，使得页缓冲器将被随机化的第一页编程到多级存储器单元，然后将第一页标志置位，响应于第二编程命令，控制逻辑使得随机化器从写数据的至少一部分产生被随机化的数据的第二页，使得页缓冲器将被随机化的第二页编程到多级存储器单元，然后将第二页标志置位。

52.根据权利要求51所述的系统，其中，所述处理器是连接到网络的服务器。

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