CN103632720A - 非易失性存储装置和数据处理方法 - Google Patents

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金承范
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Abstract

本发明提供了一种具有近/远存储单元分组的非易失性存储装置和数据处理方法。一种非易失性存储装置包括：存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距的第二存储单元离；以及控制逻辑，被构造为在数据处理操作期间向第一存储单元之中的第一目标存储单元提供第一字线电压，并且向第二存储单元之中的第二目标存储单元提供与第一字线电压不同的第二字线电压。

Description

非易失性存储装置和数据处理方法
相关申请的交叉引用
要求于2012年8月21日提交的第10-2012-0091482号韩国专利申请的优先权，该申请的主题通过引用全部包含于此。
技术领域
本发明构思涉及非易失性存储装置和数据处理方法。
背景技术
非易失性存储装置已经变成当代计算平台和消费电子装置中的重要组件。非易失性存储装置在没有被施加功率时保持所存储数据的能力是尤为可取的品质。非易失性存储装置包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）-包括所谓的“闪速存储器”、相变RAM（PRAM）、磁性RAM（MRAM）、阻性RAM（RRAM）、铁电RAM（FRAM）等。
闪速存储器由于其相对快速的数据访问、低功耗和高数据存储密度已经被广泛合并到许多应用中。闪速存储器当前存在两种主要类型：NOR型和NAND型。
包括所有形式的非易失性存储器的当代半导体存储装置包括大量的个体存储单元。如常规理解的，非易失性存储装置的构成存储单元阵列被划分成多个存储块，每个存储块再被划分成多个页，其中，每个页包括多个存储单元。在数据访问操作（例如，读、编程和擦除）和一般的非易失性存储装置管理期间，存储单元阵列中的众多存储单元的这种逻辑划分是非常有用的。例如，闪速存储器可以以逐块为基础执行擦除操作，同时以逐页为基础执行读操作/编程操作。
当代非易失性存储器中的存储单元阵列的存储单元通常根据“字线”和“位线”相交的矩阵来布置。在每个数据访问操作期间，以各种方式将特定控制电压（例如，编程电压、读电压、验证电压、擦除电压、预充电电压、禁止电压、选择电压等）施加到存储单元阵列的一个或多个字线和/或一个或多个位线。在非易失性存储装置执行各种操作期间，为了施加控制电压（一个或多个）的应用，必须顾及到多个时序方面的考虑。
发明内容
在一个实施例中，本发明构思提供了一种非易失性存储装置，所述非易失性存储装置包括：存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距离的第二存储单元；以及控制逻辑，被构造为在数据处理操作期间向第一存储单元之中的第一目标存储单元提供第一字线电压，并且向第二存储单元之中的第二目标存储单元提供与第一字线电压不同的第二字线电压。
在另一个实施例中，本发明提供了一种非易失性存储装置，所述非易失性存储装置包括：存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距离的第二存储单元；与第一存储单元组的存储单元连接的第一位线组和与第二存储单元组的存储单元连接的第二位线组；以及控制逻辑，被构造为在数据处理操作期间向第一位线组提供第一预充电电压并且向第二位线组提供第二预充电电压，第二预充电电压的电平与第一预充电电压的电平不同。
在另一个实施例中，本发明构思提供了一种非易失性存储装置，所述非易失性存储装置包括：存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距离的第二存储单元；与第一存储单元组的存储单元连接的第一位线组和与第二存储单元组的存储单元连接的第二位线组；数据输入/输出（I/O）单元，连接第一位线组和第二位线组；以及控制逻辑，被构造为在数据处理操作期间控制数据I/O单元以限定用于第一位线组的第一感测时间和用于第二位线组的第二感测时间，其中，第一感测时间和第二感测时间不同。
在另一个实施例中，本发明构思提供了一种非易失性存储装置，所述非易失性存储装置包括：存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距离的第二存储单元；至少一个共源线驱动器，与第一存储单元组和第二存储单元组中的存储单元连接并且被构造为提供共源线电压；以及控制逻辑，被构造为在数据处理操作期间控制至少一个共源线（CSL）驱动器，以限定提供到第一位线组的第一CSL电压和提供到第二位线组的第二CSL电压，其中，第一CSL电压和第二CSL电压不同。
附图说明
通过参考附图考虑下面的描述，可以容易地理解本发明构思的以上和其它目的和特征连同其制造和使用。
图1是示出根据本发明构思的实施例的非易失性存储装置的框图。
图2A、图2B和图2C是示出当图1的非易失性存储装置的相对近和远的存储单元被编程时的阈值电压的示图。
图3是示出根据本发明构思的实施例的非易失性存储装置的框图。
图4是示出根据本发明构思的实施例的非易失性存储装置可以执行的编程验证方法的时序图。
图5是示出根据本发明构思的另一个实施例的非易失性存储装置可以执行的编程验证方法的时序图。
图6是示出根据本发明构思的另一个实施例的非易失性存储装置的框图。
图7是示出图6的非易失性存储装置可以执行的编程验证方法的时序图。
图8是示出根据本发明构思的又一个实施例的非易失性存储装置的框图。
图9是示出针对同一编程状态的近单元组和远单元组的各个阈值电压分布的示图。
图10是示出在对图8的非易失性存储装置应用编程操作期间可以施加的一系列字线电压的示图。
图11是总结根据本发明构思的实施例的非易失性存储装置的数据处理方法的流程图。
图12是进一步示出根据本发明构思的实施例的图1的存储装置的存储单元阵列的示图。
图13是根据本发明构思的实施例的图12的存储块的一部分的顶视图。
图14是沿着图13中的IV-IV'线截取的透视图。
图15是沿着图13中的IV-IV'线截取的剖视图。
图16是示出图15中的单元晶体管之一的放大图。
图17是根据本发明构思的实施例的在图13的顶视图中标注的部分EC的等效电路。
图18是示出根据本发明构思的实施例的可以合并非易失性存储装置的存储卡系统的框图。
图19是示出应用根据本发明构思的可以合并存储装置的固态驱动（SSD）系统的框图。
图20是进一步示出图19的SSD控制器的框图。
图21是示出根据本发明构思的实施例的可以合并存储系统的电子装置的框图。
具体实施方式
现在，将参照附图用一些额外细节描述发明构思的实施例。然而，本发明构思可以用各种不同形式来实施并且不应该被解释为仅仅局限于图示的实施例。相反地，提供这些实施例作为示例，使得本公开将是彻底和完全的，并且将把本发明构思的构思充分地传达给本领域的技术人员。因此，没有针对本发明构思的一些实施例描述已知的处理、元件和技术。除非另外指出，否则在附图和书面描述中始终是相同的参考标号和标记表示相似或类似的元件。在附图中，为了清晰起见，可以夸大层和区域的尺寸（一个或多个）和相对尺寸（一个或多个）。
应该理解的是，尽管在这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分应该不受这些术语的限制。这些术语只是用来将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
在这里可以使用空间相对术语，如“之下”、“下方”、“下层的”、“下面的”、“上面的”、“上部的”等，用来容易地描述如图中所示的一个元件或特征与其它元件（一个或多个）或特征（一个或多个）的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作时的不同方位。例如，如果在附图中装置被翻转，则被描述为在其它元件或特征“下方”、“之下”或“下面”的元件将被定位为其它元件或特征“上面”。因此，示例性术语“下方”或“下面”可包括上面和下面这两种方位。所述装置可被另外定位（旋转90度或者在其它方位），相应地解释这里使用的空间相对描述符。另外，还应该理解，当层被称为“在”两个层“之间”时，它可以是这两个层之间的唯一层，或者可能还存在一个或多个中间层。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。如这里所使用的，术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。另外，术语“示例性”意图指示例或例证。
应该理解的是，当元件或层被称作在另一元件或层“上”、“连接到”、“耦接到”另一元件或层或“与”另一个元件或层“相邻”时，该元件或层可以直接在其它元件或层上、直接连接到、耦接到其它元件或层、或者“与”其它元件或层“直接相邻”，或者可能存在中间元件或中间层。相反，当元件被称作“直接”在另一元件或层“上”、“直接连接到”、“直接耦接到”另一元件或层或者“与”另一个元件或层“直接相邻”时，不存在中间元件或中间层。
除非另有定义，否则这里使用的所有术语（包括技术术语和科技术语）具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语例如在通用的字典中定义的术语应该被解释为具有与相关领域和/或本说明书的上下文中它们的意思相同的意思，而将不理想地或者过于正式地解释它们的意思。
术语“所选位线”用于指示多个位线之中的与一个或多个单元晶体管连接将在电流操作期间被编程或读取的一个特定位线或多个特定位线。术语“未选位线”用于指示多个位线之中的与一个或多个单元晶体管连接将在电流操作期间被禁止编程或禁止读取的一个特定位线或多个特定位线。
术语“所选字线”用于指示多个字线之中的与单元晶体管连接将被编程或读取的特定字线。术语“未选字线”用于指示多个字线之中的除了所选字线之外的剩余的一个字线或剩余的多个字线。
术语“所选存储单元”用于指明多个存储单元之中的因电流操作将被编程或读取的存储单元。术语“未选存储单元”用于指示多个存储单元之中的除了一个所选存储单元或多个所选存储单元之外的剩余的一个存储单元或剩余的多个存储单元。
图1是示出根据本发明构思的实施例的非易失性存储装置的框图。参照图1，非易失性存储装置100包括存储单元阵列110、地址解码器120、页缓冲电路130、数据输入/输出（I/O）电路140、电压发生器150和控制逻辑160。
非易失性存储装置100可以被构造为根据每个存储单元分组和编程电压源之间的一个或多个距离（或根据距离的一个或多个范围）来划分存储单元的各种分组（下文中，“存储单元分组”或“存储单元组”）。鉴于这种基于距离对存储单元分组的指定，非易失性存储装置100可以按照存储单元分组独立地控制编程操作的执行。例如，非易失性存储装置100可以分别独立地限定多个存储单元分组中的每个分组的阈值电压电平，所述阈值电压电平指示对应的“编程状态”。使用这种方法，非易失性存储装置100可以提高编程操作的整体速度和效率。
在本发明构思的某些实施例中，存储单元阵列110可以包括多个单元串。如已经注意到的，存储单元阵列110可以被划分成多个存储块。存储单元阵列110可以通过多个字线WL与地址解码器120连接。存储单元阵列110可以通过多个位线BLn和BLf与页缓冲电路130连接。
更具体地讲，在图1中示出的实施例中，存储器单元阵列110包括被称作近单元组111的“第一存储单元分组”以及被称作远单元组112的“第二存储单元分组”。近单元组111和远单元组112可以共用一个或多个字线。近单元组111和远单元组112将包括多个存储器串。
在图1的图示示例中，近单元组111和远单元组112根据在字线方向上测得的与地址解码器120的“参考距离”被彼此分开。近单元组111包括相对“靠近”地址解码器120的存储器串（也就是说，小于与地址解码器120的参考距离），而远单元组112包括相对“远离”地址解码器120的存储器串（也就是说，大于与地址解码器的参考距离）。因此，术语“近”和“远”是相对术语，可以在参考距离的背景下进行理解。
注意的是，将在控制逻辑160的控制下，相对于针对相同“编程状态”（例如，从1位存储单元的编程数据状态“1”和“0”中选择的一个编程状态，或者从2位存储单元的编程状态“00”、“10”、“01”和“11”中选择的一个编程状态）的不同目标阈值电压，使用公共编程操作对近单元组111和远单元组112中的各个存储单元进行编程。
为了便于说明，图1的实施例示出存储单元阵列110只被划分成两（2）个存储单元分组。然而，本领域的技术人员将认识到，本发明构思不限于这种特定构造。可以使用两（2）个或更多个参考距离，将存储单元阵列110逻辑划分成三（3）个或更多个存储单元分组。另外注意的是，图1的描述中标注的参考距离是在字线方向上相对于地址解码器120定义的。然而，这只是定义参考距离的一个示例。在本发明构思的其它实施例中，可以使用其它定义作为有利的优势。
如常规理解的，地址解码器120可以在控制逻辑160的控制下选择存储单元阵列110中的存储块中的一个，并且选择所选存储块中的一个或多个字线。地址解码器120然后可以向所选存储块的所选字线（一个或多个）施加控制电压。
例如，在编程操作期间，地址解码器120可以向所选字线顺序地提供编程电压和验证电压，并且还向未选字线提供选通电压（pass voltage）。在读操作期间，地址解码器120可以向所选字线提供选择读电压并且向未选字线提供未选读电压。
页缓冲电路130可以根据操作模式作为写驱动器或感测放大器来操作。在编程操作期间，页缓冲电路130可以向存储单元阵列110的位线提供与待编程的“编程数据”对应的位线电压。在读操作期间，页缓冲电路130可以通过位线感测并锁存存储在所选存储单元中的“读数据”，并且将经过锁存的读数据传送到数据I/O电路140。
在图1的图示实施例中，页缓冲电路130包括近页缓冲单元131和远页缓冲单元132。近页缓冲单元131连接到与近单元组111中指定的存储单元连接的第一组位线BLn，并且远页缓冲单元132连接到与远单元组112中指定的存储单元连接的第二组位线BLf。
近页缓冲单元131可以用于响应于从控制逻辑160接收的近控制信号Nctrl，处理被编程至近单元组111/从近单元组111读取的编程/读数据（DATA），并且远页缓冲单元132可以用于响应于从控制逻辑160接收的远控制信号Fctrl，处理被编程至远单元组112/从远单元组112读取的编程/读数据。
在某些实施例中，近页缓冲单元131和远页缓冲电路132可以分别包括多个页缓冲器，每个页缓冲器分别对应于多个位线中的一个。每个页缓冲器可以被构造为响应于从控制逻辑160接收的控制信号来调节对应位线上的预充电电压电平或预充电电压的“调试时间（develop time）”。
数据I/O电路140可以用于在编程操作期间向页缓冲电路130提供编程数据，并且在读操作期间将来自页缓冲电路130的读数据输出到外部装置。数据I/O电路140还用于将输入地址和/或命令传送到控制逻辑160。地址解码器120、页缓冲电路130和电压发生器150可以被理解为在编程操作期间向存储单元阵列110提供编程数据的数据I/O单元。
这里，电压发生器150可以从外部装置接收功率信号PWR，以产生编程数据或写入数据所需的字线电压。通常字线电压通过地址解码器120被施加到存储单元阵列110。
控制逻辑160可以用于响应于外部施加的各种地址ADDR、控制CTRL和/或命令CMD信号（一个或多个）控制非易失性存储装置100执行的编程操作、读操作和擦除操作。因此，控制逻辑160可以用于控制地址解码器120、页缓冲电路130、数据I/O电路140和电压发生器150。
在数据处理操作（例如，编程操作或读操作）期间，控制逻辑160可以使用近控制信号Nctrl和远控制信号Fctrl独立地控制近页缓冲单元131和远页缓冲单元132的操作。在控制逻辑160的控制下，近单元组111和远单元组112可以被编程为针对相同的编程状态具有不同的阈值电压电平。结果，与被编程为编程状态的远单元组112的存储单元相比，被编程为相同编程状态的近单元组111的存储单元将出现各自不同的阈值电压分布。这些不同的阈值电压分布将针对相同的编程状态具有不同的下限值。
在编程操作期间，地址解码器120将向所选字线施加编程电压。编程电压可以沿着所选字线与所选存储单元进行通信的速度(以下的“编程速度”)将根据地址解码器120（即，编程电压源）与所选存储单元的分离距离而有所不同。事实上，所选存储单元的编程速度与编程电压源和所选存储单元的分离距离成反比。因此，近单元组111中指定的存储单元的编程速度将比远单元组112中指定的存储单元的编程速度快。
如果被分配用于执行编程操作的时间相对短，则由于编程速度的差异，导致相对于近单元组111的存储单元，远单元组112中的存储单元可能没有被充足供应编程电压。因此，使用传统的编程技术，远单元组112中的存储单元中的部分或全部可能需要一个或多个额外的编程迭代（或编程循环（一个或多个））来达到与近单元组111中的存储单元相同的目标编程电压。这样的后果是，存储系统的整体速度和效率降低。
然而，本发明构思的某些实施例认识到，在向所选字线施加相同编程电压的情况下，与远单元组112的编程电压关联的阈值电压分布的下限值应该比与近单元组111的编程电压关联的阈值电压分布的下限值低。这种方法避免了常规可能必须的额外编程迭代。
也就是说，为了补偿存储单元组111和112之间的编程速度差异，图1的非易失性存储装置100可以针对近单元组111和远单元组112中每个的相同编程状态应用不同的编程验证操作。使用经过更好定义、不同的编程验证操作，可以在针对相同编程状态的不同阈值电压分布的不同下限值的情况下，对近单元组111和远单元组112成功进行编程。以类似方法，非易失性存储装置100可以在随后的读操作期间向近单元组111和远单元组112施加不同的读电压。
在本发明构思的某些实施例中，像图1中的显示的一样，在非易失性存储装置100执行的编程验证操作期间，向远单元组112的存储单元施加的预充电电压可以低于向近单元组111的存储单元施加的预充电电压，因为在非易失性存储装置100中，通过减小预充电电压电平来将更远离地址解码器120的存储单元编程为更低的目标编程电压。
就这点而言，非易失性存储装置100可以根据阈值电压电平向近单元组111和远单元组112施加不同的读电压。在非易失性存储装置100中，在读操作期间，通过减小向更远离地址解码器120的存储单元施加的预充电电压，可以对具有不同阈值电压的存储单元进行区别对待，以使其具有相同的编程状态。
在本发明构思的其它实施例中，在非易失性存储装置100执行的编程验证操作期间，近单元组111的调试时间可以不同于远单元组112的调试时间。也就是说，远单元组112的第一调试时间可以比近单元组111的第二调试时间短。通过缩短调试时间，可以将更远离地址编码器120的存储单元编程为更低的目标编程电压。
就这点而言，非易失性存储装置100可以根据阈值电压电平针对近单元组111和远单元组112提供不同的读操作。在读操作期间，通过缩短更远离地址解码器120的存储单元的调试时间，可以对具有不同阈值电压的存储单元进行区别对待，以使其具有相同的编程状态。
在非易失性存储装置100中，由于在相对长的时间内不需要向远单元组112中指定的存储单元施加编程电压，因此可以缩短整体编程操作执行时间。另外，由于远单元组112中指定的存储单元的给定目标编程电压电平低于近单元组111中指定的存储单元的给定目标编程电压电平，因此可能不需要增大远单元组112中的存储单元的阈值电压常规所需的额外编程迭代。因为编程迭代（或循环）的次数减少，所以非易失性存储装置100可以缩短整体编程时间并且降低编程干扰的可能性。
图2A、图2B和图2C是示出当图1的非易失性存储装置中的相对近的存储单元和远的存储单元被编程时的阈值电压的示图。在图2A、图2B和图2C中，水平轴指示阈值电压电平，并且垂直轴指示各个阈值电压分布内填充的多个经过编程的单元。
图2A是示出当在足以对远存储单元进行编程的相对长的编程执行时间段期间施加编程电压时，近存储单元和远存储单元的阈值电压分布的示图。因此，如果编程执行时间长得足以允许对甚至最远的存储单元成功进行编程，则单个（或非常有限窄的一组）编程验证电压可以用于精确地区别对待存储单元的编程状态而不管它们的相对编程速度差异如何，因为近单元的阈值电压分布11与远单元的阈值电压分布12几乎相同。
然而，相对长的编程执行时间将使执行编程操作所需的整体时间延长，并且相对长的编程执行时间增加了编程干扰的可能性。
图2B是示出当在相对短的编程执行时间期间施加编程电压时近单元和远单元的阈值电压分布的示图。
由于编程执行时间相对短，因此可以缩短执行编程操作所需的整体时间，并且可以降低编程干扰的可能性。然而，因为编程执行时间缩短，所以单个（或者非常有限窄的一组）编程验证电压可以证实由于固有的编程速度差异导致不足以精确地区别对待近单元和远单元。注意的是，与远单元关联的阈值电压分布22的下限值比与近单元关联的阈值电压分布21的下限值低得多。
因此，可以增加编程循环的次数来形成像图2A的阈值电压分布12一样的近单元的阈值电压分布22。增加编程循环的次数将造成执行编程操作所需的时间整体延长。另外，因为编程循环的次数增加，所以可以向远单元施加更高的编程电压。因此，编程干扰可能增多。
图2C示出当完成近单元和远单元的编程时（即，在额外的编程迭代之后）的阈值电压分布。参照图2C，在编程完成时，针对相同的编程状态，近单元和远单元的阈值电压分布22、31的下限值可以不同。
相比之下，根据本发明构思的实施例的非易失性存储装置将被构造为针对相同的编程状态根据不同的阈值电压电平对近单元和远单元进行编程。以此方式，这种非易失性存储装置可以防止给定的编程验证电压不足以区别对待近单元和远单元。
通过以上描述，可以缩短编程操作的编程执行时间。另外，由于远单元的目标编程电压电平低于近单元的目标编程电压电平，因此可能不需要用于增大远单元的阈值电压的额外编程循环。因为编程循环的次数减少，所以非易失性存储装置可以缩短编程时间并且减少编程干扰。
图3是示出根据本发明构思的实施例的非易失性存储装置的框图。参照图3，非易失性存储装置200包括存储单元阵列210、地址解码器220、共源线驱动器221、页缓冲电路230、数据I/O电路240、电压发生器250和控制逻辑260。
共源线驱动器221可以通过共源线CSL与存储单元阵列210连接。共源线驱动器221可以向共源线CSL施加共源线电压。
除了CSL驱动器221、页缓冲电路230和控制逻辑260之外，图3的非易失性存储装置200可以具有与图1的非易失性存储装置100基本上相同的结构。因此，将省略重复的组件描述。
存储单元阵列210可以包括近单元组211和远单元组212。近单元组211和远单元组212可以包括多个存储器串。在图3中，图示的示例是近单元组211和远单元组212中的每个包括一个存储器串。存储器串ST1可以包括串选择晶体管SST1、多个存储单元MC11至MC1n和栅选择晶体管GST1，并且存储器串ST2可以包括串选择晶体管SST2、多个存储单元MC21至MC2n和栅选择晶体管GST2。
非易失性存储装置200可以通过补偿与地址解码器220有不同距离的存储器串ST1和ST2之间的编程速度差异来提高编程操作效率。例如，在编程验证操作期间，非易失性存储装置200可以向与近单元组211和远单元组212连接的位线提供不同的预充电电压电平。在其它实施例中，在编程验证操作期间，非易失性存储装置200可以进行操作，使得近单元组211和远单元组212的调试时间互不相同。
页缓冲电路230可以包括近页缓冲单元231和远页缓冲单元232。近页缓冲单元231和远页缓冲单元232中的每个可以包括分别与位线连接的多个页缓冲器。在图3中，只详细图示了一个页缓冲器。页缓冲器可以包括预充电电路231a、开关电路231b和感测和锁存电路231c。
页缓冲器的预充电电路231a、开关电路231b以及感测和锁存电路231c可以响应于控制逻辑260的控制信号Nctrl和Fctrl进行操作。近页缓冲单元231中的页缓冲器可以响应于控制信号Nctrl进行操作，并且远页缓冲单元232中的页缓冲器可以响应于控制信号Fctrl进行操作。控制信号Nctrl和Fctrl可以包括负载信号Load、位线电压控制信号BLSHF、位线选择信号BLSLT、屏蔽信号SHLD等等。
预充电电路321a可以向感测节点SO节点供应预充电电压。预充电电路321a可以包括根据负载信号Load导通或截止的晶体管Tpre。
开关电路231b可以包括晶体管M1、M2和M3。晶体管M1可以响应于位线电压控制信号BLSHF将位线预充电至预定的电压电平。晶体管M2可以响应于位线选择信号BLSLT选择位线。晶体管M3可以响应于屏蔽信号SHLD将页缓冲器放电。
感测和锁存电路231c可以检测感测节点SO节点的电压电平。可以根据检测到的感测节点SO节点的电压电平来锁存数据。感测和锁存电路231c可以包括锁存器LA和晶体管T1至T4。感测和锁存电路231c可以响应于控制逻辑260的控制信号Set（设置）、Refresh（刷新）和Reset（重置）进行操作。
下文中，将参照图4和图5描述根据本发明构思的实施例的可以使用页缓冲电路230执行的编程验证方法。
图4是进一步示出根据本发明构思的实施例的非易失性存储装置可以使用的编程验证方法的时序图。针对图3以各种方式描述的信号之中的信号（图4中未示出）可以在编程验证操作期间转变至地电平。使用图4的编程验证方法，可以向连接在近单元组211和远单元组212之间的位线施加不同电平的预充电电压。
在编程验证操作期间，可以向所选字线施加验证电压Vvf，并且可以向共源线CSL施加共源线电压Vcsl。
在编程验证操作期间，与所选位线连接的晶体管M2可以导通。位线选择信号BLSLT可以具有电源电压电平，以使晶体管M2导通。
在预充电时间段t1至t2期间，预充电电路231a可以导通，以对感测节点SO节点进行预充电。为此，预充电控制信号LOAD可以转变至地电压电平。可以响应于预充电控制信号LOAD用电源电压Vdd对感测节点SO节点进行预充电。
位线电压控制信号BLSHF可以被设置成预定的电压电平以对与感测节点SO节点连接的位线进行预充电。可以响应于位线电压控制信号BLSHF用预定的位线电压对位线进行预充电。可以一直执行对位线的预充电，直到预充电电路231a截止为止。
在调试时间段t2至t3期间，预充电电路231a可以截止。可以通过具有电源电压电平的预充电控制信号LOAD将预充电电路231a截止。
由于预充电电路231a截止并且开关电路231b的晶体管M1和M2保持导通状态，因此感测节点SO节点的电压可以根据所选存储单元的编程状态而降低。例如，当所选存储单元是导通单元时，感测节点SO节点的电压可以向着位线电压电平快速降低。当所选存储单元是导通单元时，感测节点SO节点的电压可以因截止单元泄露而缓慢降低。
在锁存时间段t3至t4期间，感测和锁存电路231c可以检测感测节点SO节点的电压电平，并且可以启动重置信号Reset。可以根据检测到的感测节点SO节点的电压电平来锁存数据。
采用本发明构思的编程验证方法，在控制逻辑260的控制下，可以用不同电平的预充电电压对与近单元组211和远单元组212连接的位线进行预充电。
在预充电时间段t1至t2期间，与近单元组211对应的位线电压控制信号BLSHF可以具有近预充电电压Vpre1，并且与远单元组212对应的位线电压控制信号BLSHF可以具有远预充电电压Vpre2。
可以响应于位线电压控制信号BLSHF用近位线电压Vbl1对与近单元组211对应的位线进行预充电。可以用远位线电压Vbl2对与远单元组212对应的位线进行预充电。这里，近位线电压Vbl1可以高于远位线电压Vbl2。
随着位线预充电电压降低，流经存储单元的电流量可能减小。在这种情况下，感测节点SO节点的电压可以更加缓慢地降低。由于远位线电压Vbl2低于近位线电压Vbl1，因此单元电流的减小可以使测得的远单元组212的阈值电压高于实际的阈值电压。因此，尽管使用相同的验证电压，但远单元组212可以被编程为具有比近单元组211的阈值电压分布的下限值低的阈值电压分布的下限值。
可以在相对短的编程执行时间期间执行根据本发明构思的实施例的编程操作。另外，由于远单元的目标编程电压电平低于近单元的目标编程电压电平，因此不需要增大远单元的阈值电压常规所需的额外编程循环。因为编程循环的次数减少，所以非易失性存储装置将缩短整体编程时间并且降低编程干扰的可能性。
图5是示出根据本发明构思的另一个实施例的非易失性存储装置的编程验证方法的时序图。针对图3描述的信号之中的信号（图5中未示出）可以在编程验证操作期间转变至地电平。使用图5的编程验证方法，非易失性存储装置200可以独立地控制连接在近单元组211和远单元组212之间的位线各自的调试时间。
在编程验证操作期间，可以向所选字线施加验证电压Vvf，并且可以向共源线CSL施加共源线电压Vcsl。
在编程验证操作期间，与所选位线连接的晶体管M2可以导通。位线选择信号BLSLT可以具有电源电压电平，以导通晶体管M2。
在预充电时间段t1至t2期间，预充电电路231a可以导通，以对感测节点SO节点进行预充电。为此，预充电控制信号LOAD可以转变至地电压电平。可以响应于预充电控制信号LOAD用电源电压Vdd对感测节点SO节点进行预充电。
位线电压控制信号BLSHF可以被设置成位线预充电电压电平Vpre以对与感测节点SO节点连接的位线进行预充电。可以响应于位线电压控制信号BLSHF用位线电压Vb1对位线进行预充电。可以一直执行对位线的预充电，直到预充电电路231a截止为止。
在调试时间段t2至t3期间，预充电电路231a可以截止。可以通过具有电源电压电平的预充电控制信号LOAD将预充电电路231a截止。
由于预充电电路231a截止并且开关电路231b的晶体管M1和M2保持导通状态，因此感测节点SO节点的电压可以根据所选存储单元的编程状态而降低。例如，当所选存储单元是导通单元时，感测节点SO节点的电压可以向着位线电压电平快速降低。当所选存储单元是导通单元时，感测节点SO节点的电压可以因截止单元泄露而缓慢降低。
在锁存时间段期间，感测和锁存电路231c可以检测感测节点SO节点的电压电平，并且可以启动重置信号Reset。可以根据检测到的感测节点SO节点的电压电平来锁存数据。
采用本发明构思的编程验证方法，与近单元组211和远单元组212连接的位线的调试时间可以不同。
可以在近调试时间t2至t3n期间感测与近单元组211连接的位线。可以在远调试时间t2至t3f期间感测与远单元组212连接的位线。这里，远调试时间t2至t3f可以比近调试时间t2至t3n短。
因为调试时间缩短，所以从感测节点SO节点流向位线的电流量可以减小。在这种情况下，感测节点SO节点的电压可以更加缓慢地减小。由于远调试时间t2至t3f比近调试时间t2至t3n短，因此单元电流的减小可以使测得的远单元组212的阈值电压高于实际的阈值电压。因此，尽管使用相同的验证电压，但远单元组212可以被编程为具有比近单元组211的阈值电压分布的下限值低的阈值电压分布的下限值。
可以在短的编程执行时间期间执行根据本发明构思的实施例的编程操作。另外，由于远单元的目标编程电压电平低于近单元的目标编程电压电平，因此可能不需要用于增大远单元的阈值电压的额外编程循环。因为编程循环的次数减少，所以非易失性存储装置可以缩短编程时间并且可以减少编程干扰。
图6是示出根据本发明构思的另一个实施例的非易失性存储装置的框图。参照图6，非易失性存储装置300可以包括存储单元阵列310、地址解码器320、第一共源线驱动器321和第二共源线驱动器332、页缓冲电路340、数据I/O电路350、电压发生器360和控制逻辑370。存储单元阵列310可以包括近单元组311和远单元组312。
在图6中，数据I/O电路350和电压发生器360可以与图1中的数据I/O电路140和电压发生器150相同。因此，省略重复的描述。
在编程验证操作中，非易失性存储装置300可以向近单元组311和远单元组312提供不同电平的共源线电压。采用这个编程验证操作，由于存储单元和地址解码器320之间的距离不同，因此可以校正所产生的存储单元之间的编程速度差异。因此，可以提高编程效率。
存储单元阵列310可以通过字线或选择线与地址解码器320连接。存储单元阵列310可以通过位线与页缓冲电路340连接。
存储单元阵列310可以包括近单元组311和远单元组312。近单元组311和远单元组312可以共用同一字线。近单元组311和远单元组312可以包括多个存储器串。
近单元组311可以通过第一共源线CSL1与第一共源线驱动器331连接，并且远单元组312可以通过第二共源线CSL2与第二共源线驱动器332连接。
地址解码器320可以响应于控制逻辑370的控制，选择存储单元阵列310中的存储块中的一个。地址解码器320可以选择所选存储块中的字线中的一个。地址解码器320可以将电压传送到所选存储块的字线。
页缓冲电路340可以根据操作模式作为写驱动器或感测放大器来操作。在编程操作中，页缓冲电路340可以向存储单元阵列310的位线提供与待编程的数据对应的位线电压。在读操作中，页缓冲电路340可以通过位线感测和锁存存储在所选存储单元中的数据，并且可以将经过锁存的数据传送到数据I/O电路350。
页缓冲电路340可以包括分别与位线对应的多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以与图3中的页缓冲器相同或者基本上相同，因此省略对其的重复描述。
控制逻辑370可以响应于来自外部装置的地址ADDR、控制信号CTRL和命令CMD，控制非易失性存储装置300的编程操作、读操作和擦除操作。控制逻辑370可以控制地址解码器320、页缓冲电路340、数据I/O电路350和电压发生器360。
在数据处理操作中，控制逻辑370可以控制第一共源线驱动器331和第二共源线驱动器332，使得施加到近单元组311和远单元组312的共源线电压被独立地控制。在控制逻辑370的控制下，近单元组311和远单元组312可以被编程为针对相同的编程状态具有不同的下限值。
图7是示出图6的非易失性存储装置的编程验证方法的时序图。采用图7的编程验证方法，非易失性存储装置300可以向与近单元组311和远单元组312连接的共源线提供不同电平的共源线电压。
在编程验证操作中，可以向所选字线施加验证电压Vvf。在非易失性存储装置300的编程验证操作期间的字线电压在本领域中是熟知的，因此省略对其的描述。
在编程验证操作期间，与所选位线连接的晶体管M2可以导通。位线选择信号BLSLT可以被设置为具有电源电压电平，以导通晶体管M2。
可以向与近单元组311连接的共源线CSL1施加第一共源线电压Vcsl1，并且可以向与远单元组313连接的共源线CSL2施加第二共源线电压Vcsl2。
在预充电时间段t1至t2期间，预充电电路可以导通，以对感测节点SO节点进行预充电。为此，预充电控制信号LOAD可以转变至地电压电平。可以响应于预充电控制信号LOAD用电源电压Vdd对感测节点SO节点进行预充电。
位线电压控制信号BLSHF可以被设置为预充电电压Vpre，以对与感测节点SO节点连接的位线进行预充电。可以响应于位线电压控制信号BLSHF用位线电压Vb1对位线进行预充电。可以一直执行对位线的预充电，直到预充电电路截止为止。
在调试时间段t2至t3期间，预充电电路可以截止。可以通过具有电源电压电平的预充电控制信号LOAD将预充电电路截止。
由于预充电电路截止并且开关电路的晶体管M1和M2保持导通状态，因此感测节点SO节点的电压可以根据所选存储单元的编程状态而降低。例如，当所选存储单元是导通单元时，感测节点SO节点的电压可以向着位线电压电平快速降低。当所选存储单元是导通单元时，感测节点SO节点的电压可以因截止单元泄露而缓慢降低。
在锁存时间段t3至t4期间，感测和锁存电路可以检测感测节点SO节点的电压电平，并且可以启动重置信号Reset。可以根据检测到的感测节点SO节点的电压电平来锁存数据。
采用本发明构思的编程验证方法，可以在控制逻辑370的控制下，将与近单元组311和远单元组312连接的共源线设置成不同电平。
在编程验证操作期间，可以向与近单元组311连接的共源线CSL1施加第一共源线电压Vcsl1。可以向与远单元组312连接的共源线CSL2施加第二共源线电压Vcsl2。第二共源线电压Vcsl2可以高于第一共源线电压Vcsl1。
随着共源线电压增大，流经存储单元的电流量可能减小。在这种情况下，感测节点SO节点的电压可以更加缓慢地降低。由于第二共源线电压Vcsl2高于第一共源线电压Vcsl1，因此单元电流的减小可以使测得的远单元组312的阈值电压高于实际的阈值电压。因此，尽管使用相同的验证电压，但远单元组312可以被编程为具有比近单元组311的阈值电压分布的下限值低的阈值电压分布的下限值。
可以在显著缩短的编程执行时间内执行根据本发明构思的实施例的编程操作。另外，由于远单元的目标编程电压电平低于近单元的目标编程电压电平，因此不需要增大远单元的阈值电压常规所需的额外编程循环。因为编程循环的次数减少，所以非易失性存储装置将缩短整体编程时间并且降低编程干扰的可能性。
图8是示出根据本发明构思的又一个实施例的非易失性存储装置的框图。参照图8，非易失性存储装置400包括存储单元阵列410、地址解码器420、共源线驱动器430、页缓冲电路440、数据I/O电路450、电压发生器460和控制逻辑470。存储单元阵列410包括近单元组411和远单元组412。
在图8中，地址解码器420、页缓冲电路440、数据I/O电路450和电压发生器460可以具有与图6的地址解码器320、页缓冲电路340、数据I/O电路350和电压发生器360基本上相同的各个结构和操作。因此，将省略重复的描述。
在编程验证操作期间，非易失性存储装置400可以向近单元组411和远单元组412提供不同电平的验证电压。由于近单元组411和远单元组412共用同一字线，因此可以多次提供验证电压以提供不同电平的验证电压。采用这个验证操作，由于存储单元和地址解码器420之间的距离不同，因此非易失性存储装置400可以通过校正所产生的存储单元之间的编程速度差异来提高编程效率。
存储单元阵列410可以通过字线WL0至WLn-1或选择线SSL和GSL与地址解码器420连接。存储单元阵列410可以通过共源线CSL与共源线驱动器430连接。存储单元阵列410可以通过位线BL0至BLm与页缓冲电路440连接。
存储单元阵列410可以包括近单元组411和远单元组412。近单元组411和远单元组412可以共用同一字线。
地址解码器420可以响应于控制逻辑470的控制，选择存储单元阵列410中的存储块中的一个。地址解码器420可以选择所选存储块中的字线中的一个。地址解码器420可以将电压传送到所选存储块的字线。
共源线驱动器430可以响应于控制逻辑470的控制，向存储单元阵列410的共源线CSL提供共源线电压。
控制逻辑470可以响应于来自外部装置的地址ADDR、控制信号CTRL和命令CMD，控制非易失性存储装置400的编程操作、读操作和擦除操作。控制逻辑470可以控制地址解码器420、共源线驱动器430、页缓冲电路440、数据I/O电路450和电压发生器460。
在数据处理操作（例如，编程操作）期间，控制逻辑470可以向近单元组411和远单元组412施加不同电平的验证电压。近单元组411的验证电压可以低于远单元组412的验证电压。因此，远单元组412可以被编程为针对相同的编程状态具有相对低的阈值电压。
非易失性存储装置400可以通过向近单元组411和远单元组412提供不同电平的验证电压来校正近单元组411和远单元组412之间的编程速度差异。将参照图9和图10更充分地描述这种可能性。
图9是示出针对相同编程状态的近单元组和远单元组的阈值电压分布的示图。在图9中，水平轴又指示阈值电压电平，并且垂直轴指示被编程为编程状态的多个单元。
参照图9，远存储单元分组的阈值电压分布42的下限值低于近存储单元分组的阈值电压分布41的下限值。为了形成图9中示出的阈值电压分布，在编程验证操作期间，向近存储单元分组中的各个存储单元施加近存储单元分组验证电压Vvf1，而向远存储单元分组中的各个存储单元施加比近存储单元分组验证电压Vvf1低的远存储单元分组验证电压Vvf2。
图10是示出在图8的非易失性存储装置执行编程操作期间可以施加的一组字线电压的示图。在图10中，水平轴指示时间，并且垂直轴指示字线电压电平。假设图8的非易失性存储装置400根据擦除状态E0、第一编程状态P1、第二编程状态P2和第三编程状态P3中的一个使用能够存储数据的多位存储单元来存储数据。
参照图10，将根据将被数据I/O电路450存储的数据，向所选字线施加用于将所选存储单元编程为目标编程状态的编程电压Vpgm。此后，可以顺序地向所选字线提供一系列编程验证电压，以执行编程验证操作。可以根据编程操作的构成编程循环的每次迭代，将编程电压Vpgm增大预定值。
在图10的图示实施例中，在针对已经被编程为第一编程状态P1的存储单元的编程验证操作期间，施加下第一编程状态验证电压Vf1f和上第一编程状态验证电压Vf1n。在所执行的每次连续的编程循环（例如，循环1、循环2…循环N）期间，在针对已经被编程为第二编程状态P2的存储单元的编程验证操作期间，施加下第二编程状态验证电压Vf2f和上第二编程状态验证电压Vf2n，并且在针对已经被编程为第三编程状态P3的存储单元的编程验证操作期间，施加下第三编程状态验证电压Vf3f和上第三编程状态验证电压Vf3n。
在这个背景下，在编程验证操作期间常规使用的从（例如）下第一编程状态验证电压Vf1f延伸至下第三编程状态验证电压Vf3f的验证电压中的任何一个或多个可以用于将指定的远存储单元分组与指定的近存储单元分组区别对待。
与之前描述的实施例一致地，由于可以向远存储单元分组供应与近存储单元分组的验证电压相比更低的验证电压，因此远存储单元分组可以被编程为针对相同的编程状态具有更低的阈值电压。因此，非易失性存储装置400可以通过提供不同电平的验证电压来补偿近存储单元分组和远存储单元分组之间的编程速度差异。
可以在相对短的编程执行时间期间执行根据本发明构思的实施例的编程操作。另外，由于远存储单元的目标编程电压电平低于近存储单元的目标编程电压，因此可能不需要用于增大远存储单元的阈值电压的额外编程循环。因为编程循环的次数减少，所以非易失性存储装置可以缩短编程时间并且减少编程干扰。
另外，在读操作期间，图8中的非易失性存储装置400的控制逻辑470可以用于控制页缓冲电路440以使用粗略/精密感测方法来验证存储单元。可以执行这个过程以在读操作期间补偿感测噪声。在粗略/精密感测方法中，第一验证电压Vf1f至第三验证电压Vf3f中的任一个或多个可以被用作近存储单元分组中的存储单元的粗略验证电压（一个或多个）。
这里，在粗略/精密感测方法中，使用不同的验证电压连续两（2）次感测所选存储单元，以减少整体感测噪声。也就是说，首先，可以执行粗略感测操作，在粗略感测操作中，使用比给定目标验证电平低的电平来感测所选存储单元。结果，在根据粗略感测操作感测的存储单元之中将存在某些选择关闭的单元。然后，将执行精密感测操作，在精密感测操作中，再使用目标验证电平感测选择关闭的单元。通过精密感测操作感测和锁存的数据被视为最终数据。
图8的非易失性存储装置400可以使用施加到远存储单元分组的验证电压作为近存储单元分组中指定的存储单元上的粗略验证电压。由于在对近存储单元分组中的各个存储单元执行的精密感测操作期间导通单元电流减小，因此共源线（CSL）噪声可以减少。
图11是总结根据本发明构思的实施例的非易失性存储装置可以执行的数据处理方法的流程图。参照图11，针对非易失性存储装置的数据处理操作可以包括编程操作和/或读操作。
首先，在已经被划分成多个存储单元组的存储单元阵列中，对目标存储单元进行编程（S110）。可以根据与编程电压源的一个或多个参考距离将存储单元阵列划分成多个存储单元组。在编程操作期间，将向所选字线施加编程电压，并且不同的存储单元组将由于（例如）字线电容而经历不同的编程时间。
接下来，执行对目标存储单元的编程验证操作（S120）。如果编程验证操作失败（S130=否），则再对目标存储单元进行编程和验证（S110、S120），直到编程验证操作不再失败的时间为止。
可以根据如上所述的存储单元阵列内指定的存储单元组执行编程操作和编程验证操作。具体地讲，可以执行编程验证操作，使得远单元组的目标编程电压电平低于近单元组的目标编程电压电平。结果，近单元组和远单元组可以被编程为针对相同的编程状态具有不同的阈值电压电平。
例如，可以执行编程验证操作，使得不同电平的编程验证电压被施加到近单元组和远单元组。由于近单元组和远单元组共用同一字线，因此编程验证电压可以被多次施加到字线。
在其它示例实施例中，可以执行编程验证操作，使得不同电平的预充电电压被施加到近单元组和远单元组。施加到远单元组的预充电电压可以低于施加到近单元组的预充电电压。
在其它示例实施例中，可以执行编程验证操作，使得不同电平的共源线电压被施加到近单元组和远单元组。施加到远单元组的共源线电压可以高于施加到近单元组的共源线电压。
在其它示例实施例中，可以执行编程验证操作，使得近单元组和远单元组的调试时间不同。远单元组的调试时间可以比近单元组的调试时间短。
用上述的验证操作，近单元组和远单元组可以被编程为针对相同的编程状态具有不同的阈值电压电平。
后续的读操作必须对应于以上的全部内容。因此，在之后某个时刻，针对之前被编程的（目标）存储单元进行读操作（S140）。这里，将又根据存储单元阵列内的存储单元分组执行读操作。
例如，读操作可以基于编程验证操作限定的特定控制电压来区别对待存储单元（S120）。尽管近单元组和远单元组针对相同的编程状态具有不同的阈值电压电平，但可以执行读操作，以将其判定为相同的编程状态。
例如，可以执行读操作，使得不同电平的读电压被施加到近单元组和远单元组。由于近单元组和远单元组共用同一字线，因此读电压可以被多次施加到字线。
在其它示例实施例中，可以执行读操作，使得不同电平的预充电电压被施加到近单元组和远单元组。施加到远单元组的预充电电压可以低于施加到近单元组的预充电电压。
在其它示例实施例中，可以执行读操作，使得不同电平的共源线电压被施加到近单元组和远单元组。施加到远单元组的共源线电压可以高于施加到近单元组的共源线电压。
在其它示例实施例中，可以执行读操作，使得近单元组和远单元组的调试时间不同。远单元组的调试时间可以比近单元组的调试时间短。
可以在短的编程执行时间期间执行上述的非易失性存储装置和数据处理方法。原因可能在于，在长时间期间不需要施加编程电压。另外，由于远单元的目标编程电压电平低于近单元的目标编程电压电平，因此可能不需要用于增大远单元的阈值电压的额外编程循环。因为编程循环的次数减少，所以非易失性存储装置可以缩短编程时间并且减少编程干扰。
图12是示出根据本发明构思的某些实施例的图1的存储单元阵列110的示图。参照图12，存储单元阵列110可以包括多个存储块BLK1至BLKz，每个存储块被形成为具有三维结构（或，垂直结构）。例如，存储块BLK1至BLKz中的每个可以包括沿着第一方向至第三方向延伸的结构。尽管在图12中未示出，但存储块BLK1至BLKz中的每个可以包括沿着第二方向延伸的多个单元串。尽管在图12中未示出，但多个单元串可以沿着第一方向和第三方向相互分隔开。
一个存储块中的单元串（未示出）可以与多个位线、多个串选择线、多个字线、一个或多个地选择线和共源线连接。
可以由图1中的地址解码器120选择多个存储块BLK1至BLKz。例如，地址解码器120可以被构造为从多个存储块BLK1至BLKz中选择与输入地址ADDR对应的存储块。可以对所选存储块进行擦除、编程和读取。将参照图13至图16更充分地描述多个存储块BLK1至BLKz。
图13是根据本发明构思的实施例的图12的一个存储块的一部分的顶视图。图14是沿着图13中的IV-IV'线截取的透视图。图15是沿着图13中的IV-IV'线截取的剖视图。
参照图13、图14和图15，可以提供沿着第一方向至第三方向延伸的三维结构。
可以设置基板1110。例如，基板1110可以是具有第一导电类型的阱。基板1110可以是其中注入了诸如硼的III族元素的p阱。基板1110可以是n阱内设置的袋式p阱。以下，假设基板1110是p阱（或，袋式p阱）。然而，基板1110不限于p型。
可以在基板1110中设置沿着第一方向延伸的多个共源区CSR。共源区CSR可以沿着第二方向相互分隔开。共源区CSR可以共同连接以形成共源线。
共源区CSR可以具有与第一基板1110的导电类型不同的第二导电类型。例如，共源区CSR可以是n型。以下，假设共源区CSR是n型。然而，共源区CSR不限于n型。
在共源区CSR的两个相邻区域之间，可以沿着第三方向（即，垂直于基板1110的方向）在基板1110上顺序地设置多个绝缘材料1120和1120a。绝缘材料1120和1120a可以沿着第三方向分隔开。绝缘材料1120和1120a可以沿着第一方向延伸。例如，绝缘材料1120和1120a可以包括诸如半导体氧化物膜的绝缘材料。接触基板1110的绝缘材料1120a的厚度可以比其它绝缘材料1120的厚度薄。
在共源区CSR的两个相邻区域之间，可以沿着第一方向顺序地布置多个柱PL，以使其沿着第二方向穿透多个绝缘材料1120和1120a。例如，柱PL可以通过绝缘材料1120和1120a接触基板1110。
在示例实施例中，两个相邻的共源区CSR之间的柱PL可以沿着第一方向分隔开。柱PL可以沿着第一方向排列成行。
在示例实施例中，柱PL可以分别由多种材料形成。柱PL中的每个可以包括沟道膜1140和设置在沟道膜1140内的内部材料1150。
沟道膜1140可以包含具有第一导电类型的半导体材料（例如，硅）。例如，沟道膜1140可以包含与基板1110具有相同类型的半导体材料（例如，硅）。沟道膜1140可以包括非导体的本征半导体。
内部材料1150可以包括绝缘材料。例如，内部材料1150可以包括诸如氧化硅的绝缘材料。可供选择地，内部材料1150可以包括气隙。
在共源区CSR的两个相邻区域之间，可以在绝缘材料1120和1120a和柱PL被暴露的表面上设置信息存储膜1160。信息存储膜1160可以通过捕获或释放电荷来存储信息。
在两个相邻的共源区CSR之间和绝缘材料1120和1120a之间，可以在信息存储膜1160被暴露的表面上设置导电材料CM1至CM8。导电材料CM1至CM8可以沿着第一方向延伸。可以通过字线切口分离共源区CSR上的导电材料CM1至CM8。可以通过字线切口暴露共源区CSR。字线切口可以沿着第一方向延伸。
在示例实施例中，导电材料CM1至CM8可以包括金属导电材料。导电材料CM1至CM8可以包括诸如多晶硅的非金属导电材料。
在示例实施例中，可以去除绝缘材料1120和1120a之中的最上层上设置的绝缘材料的上表面上设置的信息存储膜1160。示例性地，可以去除绝缘材料1120和1120a的各侧之中的设置在柱PL相对侧的信息存储膜。
可以在多个柱PL上分别设置多个漏1320。例如，漏1320可以包含具有第二导电类型的半导体材料（例如，硅）。漏1320可以包含n型半导体材料（例如，硅）。以下，假设漏1320包含n型硅。然而，本发明不限于此。漏1320可以延伸到柱PL的沟道膜114的上侧。
可以在漏1320上设置在第二方向上延伸的位线BL，使其沿着第一方向相互分隔开。位线BL可以与漏1320连接。在示例实施例中，漏1320和位线BL可以通过接触塞（未示出）连接。位线BL可以包含金属导电材料。可供选择地，位线BL可以包含诸如多晶硅的非金属导电材料。
导电材料CM1至CM8可以根据与基板1110的距离而具有第一高度至第八高度。
多个柱PL可以连同信息存储膜1160和多个导电材料CM1至CM8一起形成多个单元串。柱PL中的每个可以与信息存储膜1160和相邻的导电材料CM1至CM8形成单元串。
柱PL可以沿着行方向和列方向设置在基板1110上。第八导电材料CM8可以构成行。与第八导电材料CM8连接的柱可以构成一行。位线BL可以构成列。与同一位线BL连接的柱可以构成列。柱PL可以连同信息存储膜1160和多个导电材料CM1至CM8一起构成沿着行方向和列方向布置的多个串。每个单元串可以包括在垂直于基板1110的方向上堆叠的多个单元晶体管CT。
图16是示出图15中的单元晶体管之一的放大图。参照图13至图16，单元晶体管CT可以由导电材料CM1至CM8、柱PL和设置在导电材料CM1至CM8和柱PL之间的信息存储膜1160形成。
信息存储膜1160可以从导电材料CM1至CM8和柱PL之间的区域延伸到导电材料CM1至CM8的上表面和下表面。信息存储膜1160中的每个可以包括第一子绝缘膜1170、第二子绝缘膜1180和第三子绝缘膜1190。
在单元晶体管CT中，柱PL的沟道膜1140可以包括与基板1110相同的p型硅。沟道膜1140可以用作单元晶体管CT的本体。沟道膜1140可以形成在垂直于基板1110的方向上。柱PL的沟道膜1140可以用作垂直本体。可以在沟道膜1140中形成垂直沟道。
与柱PL相邻的第一子绝缘膜1170可以用作单元晶体管CT的隧穿绝缘膜。例如，第一子绝缘膜1170可以分别包括热氧化物膜。第一子绝缘膜1170可以分别包括氧化硅膜。
第二子绝缘膜1180可以用作单元晶体管CT的电荷存储膜。例如，第二子绝缘膜1180可以分别用作电荷捕获膜。例如，第二子绝缘膜1180可以分别包括氮化物膜或金属氧化物膜。
与导电金属CM1至CM8相邻的第三子绝缘膜1190可以用作单元晶体管CT的分块绝缘膜。在示例实施例中，第三子绝缘膜1190可以由单个层或多个层形成。第三子绝缘膜1190可以是高介电膜（例如，氧化铝膜、氧化铪膜等），其介电常数大于第一子绝缘膜1170和第二子绝缘膜1180的介电常数。第三子绝缘膜1190可以分别包括氧化硅膜。
在示例实施例中，第一子绝缘膜1170至第三子绝缘膜1190可以构成ONA（氧化物-氮化物-铝-氧化物）或ONO（氧化物-氮化物-氧化物）。
多个导电材料CM1至CM8可以分别用作栅（或，控制栅）。
也就是说，用作栅（或，控制栅）的多个导电材料CM1至CM8、用作块绝缘膜的第三子绝缘膜1190、用作电荷存储膜的第二子绝缘膜1180、用作隧穿绝缘膜的第一子绝缘膜1170和用作垂直本体的沟道膜1140可以构成在垂直于基板1110的方向上堆叠的多个单元晶体管CT。示例性地，单元晶体管CT可以是电荷捕获型单元晶体管。
可以根据高度出于不同目的使用单元晶体管CT。例如，在单元晶体管CT之中，具有至少一个高度并且设置在上部的单元晶体管可以被用作串选择晶体管。串选择晶体管可以被构造为执行单元串和位线之间的切换操作。在单元晶体管CT之中，具有至少一个高度并且设置在下部的单元晶体管可以被用作地选择晶体管。地选择晶体管可以被构造为执行单元串和由共源区CSR形成的共源线之间的切换操作。用作串选择晶体管的单元晶体管和用作地选择晶体管的单元晶体管之间的单元晶体管可以被用作存储单元和虚拟存储单元。
导电材料CM1至CM8可以沿着第一方向延伸，以与多个柱PL连接。导电材料CM1至CM8可以构成将柱PL的单元晶体管CT互连的导线。在示例实施例中，导电材料CM1至CM8可以根据高度被用作串选择线、地选择线、字线或虚拟字线。
将用作串选择晶体管的单元晶体管互连的导线可以被用作串选择线。将用作地选择晶体管的单元晶体管互连的导线可以被用作地选择线。将用作存储单元的单元晶体管互连的导线可以被用作字线。将用作虚拟存储单元的单元晶体管互连的导线可以被用作虚拟字线。
图17是根据本发明构思的实施例的在图13的顶视图的部分EC的等效电路。参照图13至图17，可以在位线BL1和BL2和共源线CSL之间设置单元串CS11、CS12、CS21和CS22。单元串CS11和CS21可以连接在第一位线BL1和共源线CSL之间，并且单元串CS12和CS22可以连接在第二位线BL2和共源线CSL之间。
共源区CSR可以公共连接以形成共源线CSL。
单元串CS11、CS12、CS21和CS22可以对应于图13中的顶视图的部分EC的四个柱。这四个柱可以连同导电材料CM1至CM8和信息存储膜116一起构成四个单元串CS11、CS12、CS21和CS22。
在示例实施例中，第一导电材料CM1可以与信息存储膜1160和柱PL构成地选择晶体管GST。第一导电材料CM1可以形成地选择线GSL。第一导电材料CM1可以互连以形成地选择线GSL。
第二导电材料CM2至第七导电材料CM7可以与信息存储膜1160和柱PL构成第一存储单元MC1至第六存储单元MC6。第二导电材料CM2至第七导电材料CM7可以被用作第二字线WL2至第六字线WL6。
第二导电材料CM2可以互连以形成第一字线WL1。第三导电材料CM3可以互连以形成第二字线WL2。第四导电材料CM4可以互连以形成第三字线WL3。第五导电材料CM5可以互连以形成第四字线WL4。第六导电材料CM6可以互连以形成第五字线WL5。第七导电材料CM7可以互连以形成第六字线WL6。
第八导电材料CM8可以与信息存储膜1160和柱PL构成串选择晶体管SST。第八导电材料CM8可以形成串选择线SSL1和SSL2。
相同高度的存储单元可以与一个字线公共连接。因此，当被施加到特定高度的字线时，电压可以被施加到所有单元串CS11、CS12、CS21和CS22。
不同行的单元串可以分别与不同的串选择线SSL1和SSL2连接。可以通过选择或不选择串选择线SSL1和SSL2来按行选择或不选择单元串CS11、CS12、CS21和CS22。例如，与未选串选择线SSL1或SSL2连接的单元串（CS11和CS12）或（CS21和CS22）可以与位线BL1和BL2电分离。与所选串选择线SSL2或SSL1连接的单元串（CS21和CS22）或（CS11和CS12）可以与位线BL1和BL2电连接。
单元串CS11、CS12、CS21和CS22可以按列与位线BL1和BL2连接。单元串CS11和CS21可以与位线BL1连接，并且单元串CS12和CS22可以与位线BL2连接。可以通过选择和不选择位线BL1和BL2来按列选择和不选择单元串CS11、CS12、CS21和CS22。
图18是示出根据本发明构思的实施例的可以合并非易失性存储装置的存储卡系统的框图。存储卡系统2000可以包括主机2100和存储卡2200。主机2100可以包括主机控制器2110、主机连接单元2120和DRAM2130。
主机2100可以将数据写入存储卡2200并且可以从存储卡2200读取数据。主机控制器2110可以通过主机连接单元2120向存储卡2200发送命令（例如，写命令）、由主机2100中的时钟发生器（未示出）产生的时钟信号CLK和数据。DRAM2130可以是主机2100的主存储器。
存储卡2200可以包括卡连接单元2210、卡控制器2220和闪速存储器2230。卡控制器2220可以响应于通过卡连接单元2210输入的命令将数据存储在闪速存储器2230中。可以与卡控制器2220中的时钟发生器（未示出）所产生的时钟信号同步地存储数据。闪速存储器2230可以存储从主机2100传送的数据。例如，在主机2100是数码相机的情况下，存储卡2200可以存储图像数据。
在图18的存储卡系统2000中，在闪速存储器2230的数据编程操作中，目标编程电压可以根据与编程电压源的距离而有所不同。可以在短的编程执行时间期间执行存储卡系统2000的编程操作。另外，因为用于编程的编程循环的次数减少，所以存储卡系统2000可以缩短编程时间并且减少编程干扰。
图19是示出应用根据本发明构思的可以合并存储装置的固态驱动（SSD）系统的框图。参照图19，固态驱动（SSD）系统3000可以包括主机3100和SSD3200。主机3100可以包括主机接口3111、主机控制器3120和DRAM3130。
主机3100可以将数据写入SSD3200或者从SSD3200读取数据。主机控制器3120可以通过主机接口3111将诸如命令、地址、控制信号等的信号SGL传送到SSD3200。DRAM3130可以是主机3100的主存储器。
SSD3200可以通过主机接口3211与主机3100交换信号SGL，并且可以通过功率连接器3220向SSD3200供电。SSD3200可以包括多个非易失性存储器3201至320n、SSD控制器3210和辅助电源3220。这里，非易失性存储器3201至320n可以不仅由NAND闪速存储器而且由诸如PRAM、MRAM、ReRAM等的非易失性存储器实现。
多个非易失性存储器3201至320n可以被用作SSD3200的存储介质。多个非易失性存储器3201至320n可以通过多个通道CH1至CHn与SSD控制器3210连接。一个通道可以与一个或多个非易失性存储器连接。与一个通道连接的非易失性存储器可以与同一数据总线连接。
SSD控制器3210可以通过主机接口3211与主机3100交换信号SGL。这里，信号SGL可以包括命令、地址、数据等。SSD控制器3210可以被构造为根据主机3100的命令将数据写入对应的非易失性存储器或者从对应的非易失性存储器读出数据。将参照图20更充分地描述SSD控制器3210。
辅助电源3220可以通过功率连接器3221与主机3100连接。可以用来自主机3100的功率PWR对辅助电源3220进行充电。辅助电源3220可以被放置在SSD3200的内部或外部。例如，辅助电源3220可以被设置在主板上，以向SSD3200供应辅助功率。
图20是进一步示出图19的SSD控制器3210的框图。参照图20，SSD控制器3210可以包括NVM接口3211、主机接口3212、加密电路3213、控制单元3214和SRAM3215。
NVM接口3211可以将主机3100的主存储器传送的数据分别分散至通道CH1至CHn。NVM接口3211可以通过主机接口3212将从非易失性存储器3201至320n读取的数据传送到主机3100。
主机接口3212可以根据主机3100的协议提供与SSD3200的接口。主机接口3212可以使用USB（通用串行总线）、SCSI（小计算机系统接口）、PCI express、ATA、PATA（并行ATA）、SATA（串行ATA）、SAS（串行连接SCSI）等与主机3100进行通信。主机接口3212还可以执行盘仿真功能，使得主机3100能够将SSD3200识别为硬盘驱动（HDD）。
控制单元3214可以分析和处理从主机3100输入的信号。控制单元3214可以通过主机接口3212或NVM接口3211控制主机3100或非易失性存储器3201至320n。控制单元3214可以根据固件来控制非易失性存储器3201至320n以驱动SSD3200。
SRAM3215可以用于驱动有效管理非易失性存储器3201至320n的软件。SRAM3215可以存储从主机3100的主存储器输入的元数据或缓存数据。在突然断电的操作中，可以使用辅助电源3220将SRAM3215中存储的元数据或缓存数据存储在非易失性存储器3201至320n中。
在图19的SSD系统3000中，在非易失性存储器3201至320n的数据编程操作中，目标编程电压可以根据与编程电压源的距离而有所不同。可以在短的编程执行时间期间执行SSD系统3000的编程操作。另外，因为用于编程的编程循环的次数减少，所以SSD系统3000可以缩短编程时间并且减少编程干扰。
可以用非易失性存储器取代图19和图20中的SRAM3214。例如，根据本发明构思的另一个实施例的SSD系统3000可以被实现为使得诸如闪速存储器、PRAM、PRAM、MRAM等的非易失性存储器执行SRAM3214的功能。
图21是示出根据本发明构思的实施例的可以包括存储系统的电子装置的框图。这里，电子装置4000可以是个人计算机或手持电子装置诸如笔记本电脑、手机、PDA、相机等。
参照图21，电子装置4000可以包括存储系统4100、电源装置4200、辅助电源4250、CPU4300、DRAM4400和用户接口4500。存储系统5100可以包括闪速存储器5110和存储控制器5120。存储系统4100可以被构建在电子装置4000内。
如上所述，在图20的电子装置4000中，在闪速存储器4110的数据编程操作中，目标编程电压可以根据与编程电压源的距离而有所不同。可以在短的编程执行时间期间执行电子装置4000的编程操作。另外，因为用于编程的编程循环的次数减少，所以电子装置4000可以缩短编程时间并且减少编程干扰。
可以以各种方式修改或变化本发明构思。例如，可以根据环境和用途以各种方式变化或修改控制逻辑和页缓冲器。
虽然已经参照示例性实施例描述了本发明构思，本领域的技术人员将清楚，在不脱离所附权利要求书限定的本发明构思的范围的情况下可以进行各种变化和修改。因此，应该理解，以上实施例不是限制性的，而是示例性的。

Claims (21)

1.一种非易失性存储装置，包括：
存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距离的第二存储单元；以及
控制逻辑，被构造为在数据处理操作期间向第一存储单元之中的第一目标存储单元提供第一字线电压，并且向第二存储单元之中的第二目标存储单元提供与第一字线电压不同的第二字线电压。
2.根据权利要求1所述的非易失性存储装置，其中，数据处理操作是编程验证操作，并且第一字线电压和第二字线电压分别是编程验证电压，其中，第一字线电压大于第二字线电压。
3.根据权利要求1所述的非易失性存储装置，其中，数据处理操作是读操作，并且第一字线电压和第二字线电压是读电压，其中第一字线电压大于第二字线电压。
4.根据权利要求1所述的非易失性存储装置，其中，字线电压源是行地址解码器。
5.根据权利要求1所述的非易失性存储装置，其中，存储单元阵列具有三维结构。
6.根据权利要求1所述的非易失性存储装置，还包括：
与第一存储单元中的至少一个连接的第一位线和与第二存储单元中的至少一个连接的第二位线；以及
页缓冲单元，具有与第一位线连接的第一页缓冲单元和与第二位线连接的第二页缓冲单元，其中，第一页缓冲单元和第二页缓冲单元响应于指示第一目标存储单元和第二目标存储单元中的一个的来自控制逻辑的控制信号，在数据处理操作期间独立地操作。
7.一种非易失性存储装置，包括：
存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距离的第二存储单元；
与第一存储单元组的存储单元连接的第一位线组和与第二存储单元组的存储单元连接的第二位线组；以及
控制逻辑，被构造为在数据处理操作期间向第一位线组提供第一预充电电压并且向第二位线组提供第二预充电电压，第二预充电电压的电平与第一预充电电压的电平不同。
8.根据权利要求7所述的非易失性存储装置，其中，字线电压源是行地址解码器。
9.根据权利要求7所述的非易失性存储装置，其中，在数据处理操作期间，第一预充电电压高于第二预充电电压。
10.根据权利要求9所述的非易失性存储装置，其中，数据处理操作是读操作和编程验证操作中的一个。
11.根据权利要求10所述的非易失性存储装置，还包括：
第一电压发生器，提供第一预充电电压；以及
第二电压发生器，与第一电压发生器分开，提供第二预充电电压。
12.一种非易失性存储装置，包括：
存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距离的第二存储单元；
与第一存储单元组的存储单元连接的第一位线组和与第二存储单元组的存储单元连接的第二位线组；
数据输入/输出（I/O）单元，连接第一位线组和第二位线组；以及
控制逻辑，被构造为在数据处理操作期间控制数据I/O单元以限定用于第一位线组的第一感测时间和用于第二位线组的第二感测时间，其中，第一感测时间和第二感测时间不同。
13.根据权利要求12所述的非易失性存储装置，其中，数据处理操作是读操作和编程验证操作中的一个。
14.根据权利要求13所述的非易失性存储装置，其中，第一感测时间比第二感测时间长。
15.一种非易失性存储装置，包括：
存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距离的第二存储单元；
至少一个共源线驱动器，与第一存储单元组和第二存储单元组中的存储单元连接并且被构造为提供共源线电压；以及
控制逻辑，被构造为在数据处理操作期间控制至少一个共源线CSL驱动器，以限定提供到第一位线组的第一CSL电压和提供到第二位线组的第二CSL电压，其中，第一CSL电压和第二CSL电压不同。
16.根据权利要求15所述的非易失性存储装置，其中，数据处理操作是读操作和编程验证操作中的一个。
17.根据权利要求16所述的非易失性存储装置，其中，至少一个CSL驱动器包括：
第一CSL驱动器，被构造为向第一存储单元组提供第一CSL电压；以及
第二CSL驱动器，响应于来自第一CSL驱动器的控制逻辑来独立地操作并且被构造为向第二存储单元组提供CSL电压。
18.根据权利要求17所述的非易失性存储装置，其中，在数据处理操作期间，第一CSL电压低于第二CSL电压。
19.一种非易失性存储装置，包括：
存储单元阵列，指定第一存储单元组和第二存储单元组，第一存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离小于参考距离的第一存储单元，第二存储单元组包括与字线连接并且被设置成在字线方向上与字线电压源的距离大于参考距离的第二存储单元；
数据输入/输出I/O单元，被构造为向第一存储单元组和第二存储单元组这两者中的存储单元提供编程数据；以及
控制逻辑，被构造为在数据处理操作期间限定与第一存储单元组的存储单元的编程状态关联的第一阈值电压分布的第一下限值，并且限定与第二存储单元组的存储单元的编程状态关联的第二阈值电压分布的第二下限值，其中，第一阈值电压分布和第二阈值电压分布不同并且第一下限值和第二下限值不同。
20.根据权利要求19所述的非易失性存储装置，其中，数据处理操作是编程验证操作，第一下限值用于区别对待被编程为编程状态的第一存储单元组中的存储单元，第二下限值用于区别对待被编程为编程状态的第二存储单元组中的存储单元，第一下限值高于第二下限值。
21.根据权利要求19所述的非易失性存储装置，其中，数据处理操作是读操作，第一下限值用于区别对待被编程为编程状态的第一存储单元组中的存储单元，第二下限值用于区别对待被编程为编程状态的第二存储单元组中的存储单元，第一下限值高于第二下限值。
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