CN104103315A - 数据储存装置及其制作与控制方法 - Google Patents

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CN104103315A CN201310578682.XA CN201310578682A CN104103315A CN 104103315 A CN104103315 A CN 104103315A CN 201310578682 A CN201310578682 A CN 201310578682A CN 104103315 A CN104103315 A CN 104103315A
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Abstract

本发明有关于一种数据储存装置及其制作与控制方法。所述数据储存装置具有一第一次区块、一第二次区块、一第一井开关、一第二井开关以及一第一字线群。该第一井开关用于传递一第一井偏压作该第一次区块的偏压。该第二井开关用以传递一第二井偏压作该第二次区块的偏压。该第一次区块以及该第二次区块共同由该第一字线群控制。本发明所揭露的技术可有效降低前程序化、抹除以及后程序化步骤中所干扰的次区块数量，并进一步减少重刷新程序化步骤修复受干扰次区块的时间。

Description

数据储存装置及其制作与控制方法
技术领域
本发明是有关于数据储存装置，且特别有关于快闪存储器技术的数据储存装置及其制作与控制方法。
背景技术
快闪存储器为常见的非挥发性储存媒体，且主要用来实现数据储存装置，如，存储卡、通用串行总线快闪存储器装置、固态硬盘等。
传统快闪存储器包括多个存储器区块(blocks)。一物理区块(physical block)中的所有存储单元设置在一井结构(well)中，共享井控制信号。各物理区块有专用的多条位线(bit lines)以及字线(word lines)。各存储单元坐落在位线与字线交错处，以进行编址。存储器密度越高，对应的阵列解码器会占据整体芯片更高比例的空间。降低阵列解码器所占空间的一方式是提升物理区块尺寸，以求减少解码器数量。然而，以上方式涉及多种技术问题，包括：次区块(sub-block)抹除时间会增加；各物理区块内的存储单元均一性不易控制；且解码器内部布局拥挤。此外，写入与抹除干扰(program/erasedisturbance)也是电路设计中需考量的问题。
发明内容
本发明揭露一种数据储存装置、以及该种类数据储存装置的制作以及控制方法，用于解决在进行抹除步骤时，次区块会被目标次区块所干扰的问题。
根据本发明一种实施方式所实现的数据储存装置包括一第一次区块、一第二次区块、一第一井开关、一第二井开关以及一第一字线群。该第一井开关用于传递一第一井偏压作该第一次区块的偏压。该第二井开关用以传递一第二井偏压作该第二次区块的偏压。该第一次区块以及该第二次区块共同由该第一字线群控制。
本发明一种实施方式所揭露的数据储存装置制作方法包括以下步骤：于一第一井结构制作一第一次区块；于有别于该第一井结构的一第二井结构制作一第二次区块；制作一第一井开关，用以传递一第一井偏压作该第一次区块的偏压；制作一第二井开关，用以传递一第二井偏压作该第二次区块的偏压；以及，制作一第一字线群。该第一次区块以及该第二次区块共同由该第一字线群控制。
根据本发明一种实施方式，一数据储存装置控制方法包括以下步骤：在对一数据储存装置内的一第一次区块执行一抹除步骤时，以一抹除用栅极电位控制一第一字线群，且以一抹除用井电位控制一第一井偏压，其中，该第一次区块是由该第一字线群控制且由该第一井偏压作偏压；且，在对该第一次区块执行该抹除步骤时，还以一抹除保护电位控制一第二井偏压。该第二井偏压用于偏压该数据储存装置内的一第二次区块，并且，该第二次区块与该第一次区块共同由该第一字线群控制。
就采用相同尺寸位元解码器的相同尺寸存储器来说，相较于传统井结构，本案所揭露的井结构在进行抹除操作时只有少量的次区块受到干扰。因此，本发明所揭露技术可有效降低前程序化、抹除以及后程序化步骤中所干扰的次区块数量，并进一步减少重刷新程序化步骤修复受干扰次区块的时间。
下文特举实施例，并配合所附图示，详细说明本发明内容。
附图说明
图1图解根据本发明一种实施方式所实现的一数据储存装置100；
图2为根据本发明的存储器次区块的抹除操作的流程图；
图3为依照图2所示的抹除步骤S204操作的数据储存装置100的操作状态示意图；
图4为依照图2所示的前程序化步骤S202操作的数据储存装置100的操作状态示意图；且
图5为依照第2图所示的后程序化步骤S206操作的数据储存装置100的操作状态示意图。
符号说明：
100～数据储存装置；
102～字线解码器；
104～位线解码器；
302、304、306、308～抹除步骤下，不同存储单元的受压状况；
402、404～前程序化步骤下，不同存储单元的受压状况；
502、504～后程序化步骤下，不同存储单元的受压状况；
BL1、BL2～位线群；
Sub_Block_11…Sub_Block_24～次区块；
S202…S208～步骤；
Vwell_1、Vwell_2～井偏压；
Well_1、Well_2～井结构；
Well_Switch_1、Well_Switch_2～井开关；
WL1…WL4～字线群。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照权利要求书来界定。
图1图解根据本发明一种实施方式所实现的一数据储存装置100。请参照图1，井结构Well_1包括以井开关Well_Switch_1所传递的井偏压Vwell_1作为偏压的次区块Sub_Block_11、Sub_Block_12、Sub_Block_13、Sub_Block_14。井结构Well_2包括以井开关Well_Switch_2所传递的井偏压Vwell_2作为偏压的次区块Sub_Block_21、Sub_Block_22、Sub_Block_23、Sub_Block_24。井结构Well_1与Well_2中的存储单元是以字线群(word lines groups)WL1、WL2、WL3与WL4以及位线群(bitlines groups)BL1与BL2进行编址。字线解码器102制作于数据储存装置100中，用以控制字线群WL1、WL2、WL3与WL4。位线解码器104制作于数据储存装置100中，用以控制位线群BL1与BL2。
特别说明的是，井结构Well_1与Well_2中的次区块共享字线群。具体而言，井结构Well_1中的次区块Sub_Block11与井结构Well_2中的次区块Sub_Block21同样由字线群WL1使能。井结构Well_1中的次区块Sub_Block12与井结构Well_2中的次区块Sub_Block22同样由字线群WL2使能。井结构Well_1中的次区块Sub_Block13与井结构Well_2中的次区块Sub_Block23同样由字线群WL3使能。井结构Well_1中的次区块Sub_Block14与井结构Well_2中的次区块Sub_Block24同样由字线群WL4使能。
此外，同一井结构中的次区块可轮流利用同一位线群。如图所示，井结构Well_1中的次区块Sub_Block_11、Sub_Block_12、Sub_Block_13以及Sub_Block_14皆耦接至位线群BL1。井结构Well_2中的次区块Sub_Block_21、Sub_Block_22、Sub_Block_23以及Sub_Block_24皆耦接至位线群BL2。
特别声明的是，共用字线群的井结构数量不限定为两个，且各井结构中轮流利用同一位线群的次区块不限定为四个。
以下段落讨论数据储存装置100的一种控制方法。图2为根据本发明存储器次区块的抹除操作的流程图。首先，步骤S202于目标次区块执行一前程序化(pre-program)步骤。前程序化步骤之后以步骤S204执行一抹除(erase)步骤。抹除步骤之后以步骤S206执行一后程序化(post-program)步骤，以订正过抹除(over erased)的存储单元。之后，因为邻近该目标次区块的次区块可能会被步骤S202、S204、S206所干扰(disturb)，故需再进行一重刷新程序化(refresh)步骤(步骤S208)，以复原受干扰的存储单元。
首先讨论步骤S204的抹除步骤。一抹除用栅极电位施加在目标次区块的字线群上，并对其他字线群施加一干扰抑制电位。目标次区块的位线为浮接，且其他位线可同样为浮接。传送一抹除用井电位至包括该目标次区块的目标井结构，作为井偏压。至于与该目标次区块共享字线群的次区块所在的其他井结构则是被施加一抹除保护电位，以保护其中的次区块不被目标次区块的抹除步骤干扰。
图3为依照图2所示的抹除步骤S204操作的数据储存装置100的操作状态示意图。其中，数据储存装置100由ETOX NMOS快闪存储器实现(并不意图限定为此元件)，对应的抹除用栅极电位(施加于字线群WL1上)可为-9伏特，干扰抑制电位(施加于其他字线群WL2～WL4上)可为2伏特，抹除用井电位(偏压目标井结构Well_1)可为9伏特，且抹除保护电位(偏压其他井结构Well_2)可为-6伏特。如302所示，目标次区块Sub_Block_11内的存储单元在其基板以及栅极间具有高电压差+18伏特，用于产生FN穿隧(FN tunneling)效应，抹除这些存储单元。另外，如304、306所示，井结构Well_2中的次区块Sub_Block_21～Sub_Block_24由该抹除保护电位-6伏特偏压，以避免被目标次区块Sub_Block_11的抹除步骤干扰。如此一来，仅剩与该目标次区块Sub_Block_11位于同一井结构Well_1中的次区块Sub_Block_12～Sub_Block_14受井结构Well_1的高偏压(9伏特)影响。如308所示，2伏特的干扰抑制电位用于对抗高达9伏特的井电压，以抑制该9伏特的抹除用井电位对次区块Sub_Block12～Sub_Block14的干扰。
相较于传统快闪存储器的设计中，各井结构对应有专属的字线群，本发明所揭露的数据储存装置为多个井结构共用字线群。就采用同尺寸位址解码器的同尺寸存储器来说，依照本发明所实现的井结构的大小会小于传统技术。并且，在进行抹除步骤时，本发明的井结构中亦只有较少的次区块会被目标次区块高井偏压所干扰。
以下段落讨论步骤S202的前程序化步骤以及步骤S206的后程序化步骤。在前程序化步骤中，一前程序化使能电位用于目标次区块的字线WL控制上，每次有一条字线被使能。另外，一前程序化电位用于目标次区块的位线控制上，多条位线分组被使能。在后程序化步骤中，一后程序化使能电位用于目标次区块的字线WL控制上，过抹除存储单元所对应的字线中，每次有一条字线被使能，另外，一后程序化电位用于目标次区块的位线控制上，过抹除存储单元所对应的多条位线分组被使能。
为了实现前程序化步骤，目标次区块对应字线群中的字线可轮流以上述前程序化使能电位使能，而对应位线群中的位线可分组(例如，每4条、8条或16条位线一同驱动)由上述前程序化电位使能。未被使能的字线(包括目标次区块中尚未被使能的字线与非目标次区块的字线)应当以一程序化除能电位偏压。未被使能的位线(包括目标次区块中尚未被使能的位线与非目标次区块的位线)应当被接地。此外，包含目标次区块的井结构可偏压为接地电位，而其余的井结构也可同样偏压为接地电位。
关于后程序化步骤，目标次区块应当先受一验证测试，以找出过抹除存储单元。过抹除存储单元需要被后程序化(post program)。在后程序化步骤中，对应过抹除存储单元的字线可轮流以所述后程序化使能电位使能，而对应的位线是分组(例如，每4条、8条或16条位线)由所述后程序化电位使能。未被使能的字线(包括目标次区块中非对应过抹除存储单元的字线、对应过抹除存储单元而尚未被使能的字线以及非目标次区块的字线)应以一程序化除能电位偏压。未被使能的位线(包括目标次区块中非对应过抹除存储单元的位线、对应过抹除存储单元而尚未被使能的位线以及非目标次区块的位线)应当接地。此外，包含目标次区块的井结构可偏压为接地电位，而其余的井结构可同样偏压为接地电位。
图4为依照图2所示的前程序化步骤S202操作的数据储存装置100的操作状态示意图。以ETOX NMOS快闪存储器为例，前程序化使能电位可为9伏特(逐条轮流施加于字线群WL1的字线上)，程序化除能电位可为0伏特(施加于字线群WL2～WL4的字线上，且更施加于字线群WL1中未被使能的字线上)，且该前程序化电位可为4伏特(施加于位线群BL1，位线群BL1内的多条位线分组受控制)。如402所示，在前程序化步骤中，一存储单元由其字线WL上的前程序化使能电位(9伏特)所使能，以由其位线BL上的前程序化电位(4伏特)程序化。请注意，被步骤S204的抹除步骤所干扰的次区块Sub_Block_12～Sub_Block_14可能也会被前程序化电位(4伏特)所干扰，如404所示。
图5为依照图2所示的后程序化步骤S206操作的数据储存装置100的操作状态示意图。以ETOX NMOS快闪存储器为例，后程序化使能电位可为3伏特(逐条轮流施加于过抹除存储单元的字线上)，程序化除能电位可为0伏特(施加于字线群WL2～WL4的字线上，且施加于字线群WL1中未被使能的字线上)，且该后程序化电位可为4伏特(施加于过抹除存储单元的位线上，过抹除存储单元所涉及的位线(需求位线)是分组受控制)。如502所示，过抹除存储单元由后程序化使能电位(3伏特)使能，以由该后程序化电位(4伏特)程序化。请注意，被步骤S204的抹除步骤所干扰的次区块Sub_Block_12～Sub_Block_14可能也会被后程序化电位(4伏特)所干扰，如504所示。
接着，由于数据存取装置100中的存储单元可能会产生例如图3的308、图4的404以及图5的504所示的干扰现象，故需进行图2中步骤S208所示的重刷新程序化步骤(refresh-program process)，以修复与目标次区块Sub_Block_11在同一井结构Well_1的次区块Sub_Block_12～Sub_Block_14中受到干扰的存储单元。如以上讨论，相较习知技术，就采用同尺寸位址解码器的同尺寸存储器来说，本发明所揭露的井结构可有效降低前程序化、抹除以及后程序化步骤中被干扰的次区块数量。因此相较于习知技术，本发明重刷新程序化步骤修复受干扰的次区块所需的时间可显著缩短。
以下还基于图1，讨论根据本发明一种实施方式所实现的数据储存装置的制作方法。该制作方法包括以下步骤：于一第一井结构Well_1形成一第一次区块Sub_Block_11；在不同于该第一井结构Well_1的一第二井结构Well_2中形成第二次区块Sub_Block_21；形成一第一井开关Well_Switch_1，第一井开关Well_Switch_1传递一第一井偏压Vwell_1，以偏压该第一次区块Sub_Block_11；形成一第二井开关Well_Switch_2，第二井开关Well_Switch_2传递一第二井偏压Vwell_2，以偏压该第二次区块Sub_Block_21；且形成第一字线群WL1，其中该第一次区块Sub_Block_11与该第二次区块Sub_Block_21皆是由该第一字线群WL1控制。
所揭露的制作方法还可包括：在该第一井结构Well_1形成一第三次区块Sub_Block_12，其中该第三次区块Sub_Block_12与该第一次区块Sub_Block_11皆是由第一井偏压Vwell_1所偏压；在该第二井结构Well_2形成一第四次区块Sub_Block_22，其中该第四次区块Sub_Block_22与该第二次区块Sub_Block_21皆是由第二井偏压Vwell_2所偏压；且形成第二字线群WL2，其中该第三次区块Sub_Block_12与该第四次区块Sub_Block_22皆是由该第二字线群WL2控制；形成第一位线群BL1耦接该第一次区块Sub_Block_11与该第三次区块Sub_Block_12；以及，形成第二位线群BL2耦接该第二次区块Sub_Block_21与该第四次区块Sub_Block_22。借上述方式，一完整存储器阵列可基于以上次区块Sub_Block_11、Sub_Block_12、Sub_Block_21、Sub_Block_22所组成的基本阵列架构建构形成。根据所述制作方法，不同井结构内的次区块共享字线群。就采用相同尺寸位元解码器的相同尺寸存储器来说，相较于传统井结构，本案所揭露的井结构在进行抹除操作时只有少量的次区块受到干扰。因此，本发明所揭露技术可有效降低前程序化、抹除以及后程序化步骤中所干扰的次区块数量，并进一步减少重刷新程序化步骤修复受干扰次区块的时间。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的为准。

Claims (14)

1.一种数据储存装置，其特征在于，所述装置包括：
一第一次区块、以及传递一第一井偏压作该第一次区块偏压的一第一井开关；
一第二次区块、以及传递一第二井偏压作该第二次区块偏压的一第二井开关；以及
一第一字线群；
其中，该第一次区块以及该第二次区块共同由该第一字线群控制。
2.如权利要求1所述的数据储存装置，其特征在于，所述装置还包括：
一字线解码器，控制该第一字线群；
其中，在该第一次区块的一抹除步骤中，该字线解码器将一抹除用栅极电位施加于该第一字线群上，该第一井偏压通过一抹除用井电位控制，该第二井偏压通过一抹除保护电位控制，且该抹除保护电位保护该第二次区块不受该抹除步骤干扰。
3.如权利要求2所述的数据储存装置，其特征在于，所述装置还包括：
一第三次区块；
一第四次区块；以及
一第二字线群；
其中，该第三次区块以及该第四次区块共同由该第二字线群控制；该第三次区块与该第一次区块一同由该第一井偏压作偏压；且该第四次区块与该第二次区块一同由该第二井偏压作偏压。
4.如权利要求3所述的数据储存装置，其特征在于：
该字线解码器还控制该第二字线群；且
在该第一次区块的该抹除步骤中，该字线解码器还以一干扰抑制电位控制该第二字线群，且该干扰抑制电位抑制该抹除用井电位对该第三次区块产生的干扰。
5.如权利要求4所述的数据储存装置，其特征在于，所述装置还包括：
一第一位线群；以及
一第二位线群；
其中，该第一次区块与该第三次区块共用该第一位线群；且该第二次区块与该第四次区块共用该第二位线群。
6.如权利要求5所述的数据储存装置，其特征在于，所述装置还包括：
一位线解码器，控制该第一与第二位线群；
其中，在该第一次区块的该抹除步骤之前的一前程序化步骤中，该字线解码器以一前程序化使能电位使该第一字线群逐条轮流使能，且以一程序化除能电位控制未被使能的字线，并且，该位线解码器以一前程序化电位控制该第一位线群分组使能，且以一地端电位控制未被使能的位线；以及
在该第一次区块的该抹除步骤之后的一后程序化步骤中，该字线解码器以一后程序化使能电位将过抹除存储单元所对应的字线逐条轮流使能，且以该程序化除能电位控制未被使能的字线，并且，该位线解码器以一后程序化电位控制上述过抹除存储单元所对应的位线分组使能，且以一地端电位控制未被使能的位线。
7.如权利要求1所述的数据储存装置，其特征在于，该第一次区块制作于一第一井结构中，且该第二次区块制作于有别于该第一井结构的一第二井结构中。
8.如权利要求1所述的数据储存装置，其特征在于，所述装置应用作为一快闪存储器。
9.一种数据储存装置制作方法，其特征在于，所述方法包括：
于一第一井结构制作一第一次区块；
于有别于该第一井结构的一第二井结构制作一第二次区块；
制作一第一井开关，用以传递一第一井偏压作该第一次区块的偏压；
制作一第二井开关，用以传递一第二井偏压作该第二次区块的偏压；以及
制作一第一字线群；
其中，该第一次区块以及该第二次区块共同由该第一字线群控制。
10.如权利要求9所述的数据储存装置制作方法，其特征在于，所述方法还包括：
于该第一井结构制作一第三次区块，该第三次区块与该第一次区块一同由该第一井偏压作偏压；
于该第二井结构制作一第四次区块，该第四次区块与该第二次区块一同由该第二井偏压作偏压；以及
制作一第二字线群；
其中，该第三次区块以及该第四次区块共同由上述第二字线群控制。
11.如权利要求10所述的数据储存装置制作方法，其特征在于，所述方法还包括：
制作第一位线群，该第一位线群耦接该第一次区块与该第三次区块；以及
制作第二位线群，该第二位线群耦接该第二次区块与该第四次区块。
12.一种数据储存装置控制方法，其特征在于，所述方法包括：
在对一数据储存装置内的一第一次区块执行一抹除步骤时，以一抹除用栅极电位控制一第一字线群，且以一抹除用井电位控制一第一井偏压，其中，该第一次区块是由该第一字线群控制且由该第一井偏压作偏压；且
在对该第一次区块执行该抹除步骤时，还以一抹除保护电位控制一第二井偏压，其中，该第二井偏压用于偏压该数据储存装置内的一第二次区块，并且，该第二次区块与该第一次区块共同由该第一字线群控制。
13.如权利要求12所述的数据储存装置控制方法，所述方法还包括：
在对该第一次区块执行该抹除步骤时，还控制一第二字线群为一干扰抑制电位；
其中，该第二字线群用于使能一第三次区块以及一第四次区块；该第三次区块与该第一次区块一同由该第一井偏压作偏压；该第四次区块与该第二次区块一同由该第二井偏压作偏压；
其中，该第二字线群的该干扰抑制电位抑制该抹除用井电位对该第三次区块与该第四次区块产生的干扰。
14.如权利要求13所述的数据储存装置控制方法，其特征在于，所述方法还包括：
于该第一次区块的该抹除步骤前，还实施一前程序化步骤，以一前程序化使能电位逐条轮流使能该第一字线群的字线，且以一程序化除能电位控制未被使能的字线，并且，以一前程序化电位控制一第一位线群分组使能，且以一地端电位控制未被使能的位线；以及
在该第一次区块的该抹除步骤后，还实施一后程序化步骤，以一后程序化使能电位逐条轮流使能过抹除存储单元所对应的字线，且以该程序化除能电位控制未被使能的字线，并且，以一后程序化电位控制过抹除存储单元所对应的位线分组使能，且以一地端电位控制其他未被使能的位线；
其中，该第一次区块与该第三次区块皆耦接该第一位线群；且该第二次区块与该第四次区块皆耦接一第二位线群。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11487454B2 (en) * 2019-12-05 2022-11-01 Sandisk Technologies Llc Systems and methods for defining memory sub-blocks
US11631464B2 (en) * 2020-05-21 2023-04-18 Macronix International Co., Ltd. Memory apparatus and associated control method for reducing erase disturb of non-volatile memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031764A (en) * 1997-12-11 2000-02-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20020176286A1 (en) * 2000-10-30 2002-11-28 Virtual Silicon Technology, Inc. Common source EEPROM and flash memory
US20030198101A1 (en) * 2002-02-20 2003-10-23 Stmicroelectronics S.R.L. Word line selector for a semiconductor memory
CN102138183A (zh) * 2008-07-02 2011-07-27 桑迪士克公司 对非易失性存储器的选择性擦除操作

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04360574A (ja) * 1991-06-07 1992-12-14 Citizen Watch Co Ltd 半導体不揮発性メモリとそのプログラム方法
JP2000076875A (ja) * 1998-08-27 2000-03-14 Nec Corp 不揮発性半導体記憶装置
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
KR20040068552A (ko) * 2001-11-27 2004-07-31 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 디바이스
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
JP4005895B2 (ja) * 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置
JP4335659B2 (ja) * 2003-12-19 2009-09-30 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7528447B2 (en) * 2005-04-06 2009-05-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory
US7263006B2 (en) * 2006-01-26 2007-08-28 Micron Technology, Inc. Memory block erasing in a flash memory device
KR101392431B1 (ko) * 2007-08-14 2014-05-08 삼성전자주식회사 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
US8484428B2 (en) * 2009-07-30 2013-07-09 Micron Technology, Inc. Enhanced block copy
JP2011171582A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031764A (en) * 1997-12-11 2000-02-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20020176286A1 (en) * 2000-10-30 2002-11-28 Virtual Silicon Technology, Inc. Common source EEPROM and flash memory
US20030198101A1 (en) * 2002-02-20 2003-10-23 Stmicroelectronics S.R.L. Word line selector for a semiconductor memory
CN102138183A (zh) * 2008-07-02 2011-07-27 桑迪士克公司 对非易失性存储器的选择性擦除操作

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