TW201440057A - 資料儲存裝置及其製作與控制方法 - Google Patents

資料儲存裝置及其製作與控制方法 Download PDF

Info

Publication number
TW201440057A
TW201440057A TW102137628A TW102137628A TW201440057A TW 201440057 A TW201440057 A TW 201440057A TW 102137628 A TW102137628 A TW 102137628A TW 102137628 A TW102137628 A TW 102137628A TW 201440057 A TW201440057 A TW 201440057A
Authority
TW
Taiwan
Prior art keywords
block
sub
well
word line
line group
Prior art date
Application number
TW102137628A
Other languages
English (en)
Other versions
TWI503823B (zh
Inventor
Hsi-Hsien Hung
Eung-Joon Park
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of TW201440057A publication Critical patent/TW201440057A/zh
Application granted granted Critical
Publication of TWI503823B publication Critical patent/TWI503823B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

本發明係有關於一種資料儲存裝置以及其製作與控制方法。所述資料儲存裝置具有一第一次區塊、一第二次區塊、一第一井開關、一第二井開關以及一第一字線群。該第一井開關用於傳遞一第一井偏壓作該第一次區塊之偏壓。該第二井開關用以傳遞一第二井偏壓作該第二次區塊之偏壓。該第一次區塊以及該第二次區塊共同由該第一字線群控制。

Description

資料儲存裝置及其製作與控制方法
本發明係有關於資料儲存裝置，且特別有關於快閃記憶體技術。
快閃記憶體為常見的非揮發性儲存媒體，且主要用來實現資料儲存裝置，如，記憶卡、通用序列匯流排快閃記憶體裝置、固態硬碟…等。
傳統快閃記憶體包括複數個記憶體區塊(blocks)。一物理區塊(physical block)中的所有記憶單元係設置在一井結構(well)中，共享井控制信號。各物理區塊有專用的複數條位線(bit lines)以及字線(word lines)。各記憶單元係坐落在位線與字線交錯處，以進行編址。記憶體密度越高，對應的陣列解碼器會佔據整體晶片更高比例的空間。降低陣列解碼器所佔空間的一方式係提升物理區塊尺寸，以求減少解碼器數量。然而，以上方式涉及多種技術問題，包括：次區塊(sub-block)抹除時間會增加；各物理區塊內的記憶單元均一性不易控制；且解碼器內部佈局擁擠。此外，寫入與抹除干擾(program/erase disturbance)也是電路設計中需考量的議題。
本發明揭露一種資料儲存裝置、以及該種類資料 儲存裝置之製作以及控制方法。
根據本發明一種實施方式所實現的資料儲存裝置包括一第一次區塊、一第二次區塊、一第一井開關、一第二井開關以及一第一字線群。該第一井開關用於傳遞一第一井偏壓作該第一次區塊之偏壓。該第二井開關用以傳遞一第二井偏壓作該第二次區塊之偏壓。該第一次區塊以及該第二次區塊共同由該第一字線群控制。
本發明一種實施方式所揭露的資料儲存裝置製作程方法包括以下步驟：於一第一井結構製作一第一次區塊；於有別於該第一井結構的一第二井結構製作一第二次區塊；製作一第一井開關，用以傳遞一第一井偏壓作該第一次區塊的偏壓；製作一第二井開關，用以傳遞一第二井偏壓作該第二次區塊的偏壓；以及，製作一第一字線群。該第一次區塊以及該第二次區塊共同由該第一字線群控制。
根據本發明一種實施方式，一資料儲存裝置控制方法包括以下步驟：在對一資料儲存裝置內的一第一次區塊執行一抹除程序時，以一抹除用閘極電位控制一第一字線群，且以一抹除用井電位控制一第一井偏壓，其中，該第一次區塊係由該第一字線群控制且係由該第一井偏壓作偏壓；且，在對該第一次區塊執行該抹除程序時，更以一抹除保護電位控制一第二井偏壓。該第二井偏壓係用於偏壓該資料儲存裝置內的一第二次區塊，並且，該第二次區塊係與該第一次區塊共同由該第一字線群控制。
下文特舉實施例，並配合所附圖示，詳細說明本 發明內容。
100‧‧‧資料儲存裝置
102‧‧‧字線解碼器
104‧‧‧位線解碼器
302、304、306、308‧‧‧抹除程序下，不同記憶單元之受壓狀況
402、404‧‧‧前程式化程序下，不同記憶單元之受壓狀況
502、504‧‧‧後程式化程序下，不同記憶單元之受壓狀況
BL1、BL2‧‧‧位線群
Sub_Block_11…Sub_Block_24‧‧‧次區塊
S202…S208‧‧‧步驟
Vwell_1、Vwell_2‧‧‧井偏壓
Well_1、Well_2‧‧‧井結構
Well_Switch_1、Well_Switch_2‧‧‧井開關
WL1…WL4‧‧‧字線群
第1圖圖解根據本發明一種實施方式所實現的一資料儲存裝置100；第2圖為根據本發明之記憶體次區塊之抹除操作的流程圖；第3圖為依照第2圖所示之抹除程序S204操作的資料儲存裝置100的操作狀態示意圖；第4圖為依照第2圖所示之前程式化程序S202操作的資料儲存裝置100的操作狀態示意圖；且第5圖為依照第2圖所示之後程式化程序S206操作的資料儲存裝置100的操作狀態示意圖。
以下敘述列舉本發明的多種實施例。以下敘述介紹本發明的基本概念，且並非意圖限制本發明內容。實際發明範圍應依照申請專利範圍界定之。
第1圖圖解根據本發明一種實施方式所實現的一資料儲存裝置100。請參照第1圖，井結構Well_1包括以井開關Well_Switch_1所傳遞的井偏壓Vwell_1作為偏壓的次區塊Sub_Block_11、Sub_Block_12、Sub_Block_13、Sub_Block_14。井結構Well_2包括以井開關Well_Switch_2所傳遞的井偏壓Vwell_2作為偏壓的次區塊Sub_Block_21、Sub_Block_22、Sub_Block_23、Sub_Block_24。井結構Well_1與Well_2中的記 憶單元係以字線群(word lines groups)WL1、WL2、WL3與WL4以及位線群(bit lines groups)BL1與BL2進行編址。字線解碼器102係製作於資料儲存裝置100中，用以控制字線群WL1、WL2、WL3與WL4。位線解碼器104係製作於資料儲存裝置100中，用以控制位線群BL1與BL2。
特別說明的是，井結構Well_1與Well_2中的次區塊係共享字線群。具體而言，井結構Well_1中的次區塊Sub_Block11與井結構Well_2中的次區塊Sub_Block21係同樣由字線群WL1致能。井結構Well_1中的次區塊Sub_Block12與井結構Well_2中的次區塊Sub_Block22係同樣由字線群WL2致能。井結構Well_1中的次區塊Sub_Block13與井結構Well_2中的次區塊Sub_Block23係同樣由字線群WL3致能。井結構Well_1中的次區塊Sub_Block14與井結構Well_2中的次區塊Sub_Block24係同樣由字線群WL4致能。
此外，同一井結構中的次區塊可輪流利用同一位線群。如圖所示，井結構Well_1中的次區塊Sub_Block_11、Sub_Block_12、Sub_Block_13以及Sub_Block_14皆耦接至位線群BL1。井結構Well_2中的次區塊Sub_Block_21、Sub_Block_22、Sub_Block_23以及Sub_Block_24皆耦接至位線群BL2。
特別聲明之，共用字線群的井結構數量不限定為兩個，且各井結構中輪流利用同一位線群的次區塊不限定為四個。
以下段落討論資料儲存裝置100的一種控制方 法。第2圖為根據本發明之記憶體次區塊之抹除操作的流程圖。首先，步驟S202係於目標次區塊執行一前程式化(pre-program)程序。前程式化程序之後係以步驟S204執行一抹除(erase)程序。抹除程序之後係以步驟S206執行一後程式化(post-program)程序，以訂正過抹除(over erased)的記憶單元。之後，因為鄰近該目標次區塊的次區塊可能會被步驟S202、S204、S206所干擾(disturb)，故需再進行一重刷新程式化(refresh)程序(步驟S208)，以復原受干擾的記憶單元。
首先討論步驟S204的抹除程序。一抹除用閘極電位係施加在目標次區塊之字線群上，並對其他字線群施加一干擾抑制電位。目標次區塊之位元線為浮接，且其他位元線可同樣為浮接。傳送一抹除用井電位至包括該目標次區塊的目標井結構，作為井偏壓。至於與該目標次區塊共享字線群的次區塊所在的其他井結構則是被施加一抹除保護電位，以保護其中的次區塊不被目標次區塊之抹除程序干擾。
第3圖為依照第2圖所示之抹除程序S204操作的資料儲存裝置100的操作狀態示意圖。其中，資料儲存裝置100係由ETOX NMOS快閃記憶體實現(並不意圖限定為此元件)，對應的抹除用閘極電位(施加於字線群WL1上)可為-9伏特，干擾抑制電位(施加於其他字線群WL2~WL4上)可為2伏特，抹除用井電位(偏壓目標井結構Well_1)可為9伏特，且抹除保護電位(偏壓其他井結構Well_2)可為-6伏特。如302所示，目標次區塊Sub_Block_11內的記憶單元在其基板以及閘極間具有高電壓差+18伏特，用於產生FN穿隧(FN tunneling)效應，抹除該些記 憶單元。另外，如304、306所示，井結構Well_2中的次區塊Sub_Block_21~Sub_Block_24係由該抹除保護電位-6伏特偏壓，以避免被目標次區塊Sub_Block_11之抹除程序干擾。如此一來，僅剩與該目標次區塊Sub_Block_11位於同一井結構Well_1中的次區塊Sub_Block_12~Sub_Block_14受井結構Well_1之高偏壓(9伏特)影響。如308所示，2伏特的干擾抑制電位係用於對抗高達9伏特的井電壓，以抑制該9伏特的抹除用井電位對次區塊Sub_Block12~Sub_Block14的干擾。
相較於傳統快閃記憶體的設計中，各井結構對應有專屬的字線群，本發明所揭露的資料儲存裝置係多個井結構共用字線群。就採用同尺寸位址解碼器的同尺寸記憶體來說，依照本發明所實現的井結構之大小會小於傳統技術。並且，在進行抹除程序時，本發明之井結構中亦只有較少的次區塊會被目標次區塊高井偏壓所干擾。
以下段落更討論步驟S202的前程式化程序以及步驟S206之後程式化程序。在前程式化程序中，一前程式化致能電位係用於目標次區塊之字線WL控制上，每次有一條字線被致能。另外，一前程式化電位係用於目標次區塊之位線控制上，複數條位線分組被致能。在後程式化程序中，一後程式化致能電位係用於目標次區塊的字線WL控制上，過抹除記憶單元所對應的字線每次有一條字線被致能，另外，一後程式化電位係用於目標次區塊之位線控制上，過抹除記憶單元所對應的複數條位線係分組被致能。
為了實現前程式化程序，目標次區塊對應字線群 中的字線可輪流以上述前程式化致能電位致能，而對應位線群中的位線可分組(例如，每4條、8條或16條位線一同驅動)由上述前程式化電位致能。未被致能的字線(包括目標次區塊中尚未被致能的字線與非目標次區塊的字線)應當以一程式化除能電位偏壓。未被致能的位線(包括目標次區塊中尚未被致能的位線與非目標次區塊的位線)應當被接地。此外，包含目標次區塊的井結構可偏壓為接地電位，而其餘的井結構也可同樣偏壓為接地電位。
關於後程式化程序，目標次區塊應當先受一驗證測試，以找出過抹除記憶單元。過抹除記憶單元需要被後程式化(post program)。在後程式化程序中，對應過抹除記憶單元的字線可輪流以所述後程式化致能電位致能，而對應之位線係分組(例如，每4條、8條或16條位線)由所述後程式化電位致能。未被致能的字線(包括目標次區塊中非對應過抹除記憶單元的字線、對應過抹除記憶單元而尚未被致能的字線以及非目標次區塊的字線)應以一程式化除能電位偏壓。未被致能的位線(包括目標次區塊中非對應過抹除記憶單元的位線、對應過抹除記憶單元而尚未被致能的位線以及非目標次區塊的位線)應當接地。此外，包含目標次區塊的井結構可偏壓為接地電位，而其餘的井結構可同樣偏壓為接地電位。
第4圖為依照第2圖所示之前程式化程序S202操作的資料儲存裝置100的操作狀態示意圖。以ETOX NMOS快閃記憶體為例，前程式化致能電位可為9伏特(逐條輪流施加於字線群WL1的字線上)，程式化除能電位可為0伏特(施加於字線群 WL2~WL4的字線上，且更施加於字線群WL1中未被致能的字線上)，且該前程式化電位可為4伏特(施加於位線群BL1，位線群BL1內的複數條位線係分組受控制)。如402所示，在前程式化程序中，一記憶單元由其字線WL上的前程式化致能電位(9伏特)所致能，以由其位線BL上的前程式化電位(4伏特)程式化。請注意，被步驟S204的抹除程序所干擾的次區塊Sub_Block_12~Sub_Block_14可能也會被前程式化電位(4伏特)所干擾，如404所示。
第5圖為依照第2圖所示之後程式化程序S206操作的資料儲存裝置100的操作狀態示意圖。以ETOX NMOS快閃記憶體為例，後程式化致能電位可為3伏特(逐條輪流施加於過抹除記憶單元的字線上)，程式化除能電位可為0伏特(施加於字線群WL2~WL4的字線上，且更施加於字線群WL1中未被致能的字線上)，且該後程式化電位可為4伏特(施加於過抹除記憶單元之位線上，過抹除記憶單元所涉及的位線(需求位線)係分組受控制)。如502所示，過抹除記憶單元係由後程式化致能電位(3伏特)致能，以由該後程式化電位(4伏特)程式化。請注意，被步驟S204的抹除程序所干擾的次區塊Sub_Block_12~Sub_Block_14可能也會被後程式化電位(4伏特)所干擾，如504所示。
接著，由於資料存取裝置100中的記憶單元可能會產生例如第3圖308、第4圖404以及第5圖504所示的干擾現象，故需進行第2圖中步驟S208所示之重刷新程式化程序(refresh-program process)，以修復與目標次區塊Sub_Block_11 在同一井結構Well_1的次區塊Sub_Block_12~Sub_Block_14中受到干擾的記憶單元。如以上討論，相較習知技術，就採用同尺寸位址解碼器的同尺寸記憶體來說，本發明所揭露之井結構可有效降低前程式化、抹除以及後程式化程序中被干擾的次區塊數量。因此相較於習知技術，本發明重刷新程式化程序修復受干擾的次區塊所需的時間可顯著縮短。
以下更基於第1圖，討論根據本發明一種實施方式所實現的資料儲存裝置的製作方法。該製作方法包括以下步驟：於一第一井結構Well_1形成一第一次區塊Sub_Block_11；在不同於該第一井結構Well_1的一第二井結構Well_2中形成第二次區塊Sub_Block_21；形成一第一井開關Well_Switch_1，第一井開關Well_Switch_1傳遞一第一井偏壓Vwell_1，以偏壓該第一次區塊Sub_Block_11；形成一第二井開關Well_Switch_2，第二井開關Well_Switch_2傳遞一第二井偏壓Vwell_2，以偏壓該第二次區塊Sub_Block_21；且形成第一字線群WL1，其中該第一次區塊Sub_Block_11與該第二次區塊Sub_Block_21皆是由該第一字線群WL1控制。
所揭露之製作方法更可包括：在該第一井結構Well_1形成一第三次區塊Sub_Block_12，其中該第三次區塊Sub_Block_12與該第一次區塊Sub_Block_11皆是由第一井偏壓Vwell_1所偏壓；在該第二井結構Well_2形成一第四次區塊Sub_Block_22，其中該第四次區塊Sub_Block_22與該第二次區塊Sub_Block_21皆是由第二井偏壓Vwell_2所偏壓；且形成第二字線群WL2，其中該第三次區塊Sub_Block_12與該第四次區 塊Sub_Block_22皆是由該第二字線群WL2控制；形成第一位線群BL1耦接該第一次區塊Sub_Block_11與該第三次區塊Sub_Block_12；以及，形成第二位線群BL2耦接該第二次區塊Sub_Block_21與該第四Sub_Block_22。藉上述方式，一完整記憶體陣列可基於以上次區塊Sub_Block_11、Sub_Block_12、Sub_Block_21、Sub_Block_22所組成的基本陣列架構建構形成。根據所述製作方法，不同井結構內的次區塊係共享字線群。就採相同尺寸位元解碼器的相同尺寸記憶體來說，相較於傳統井結構，本案所揭露之井結構在進行抹除操作時只有少量的次區塊受到干擾。因此，本發明所揭露技術可有效降低前程式化、抹除以及後程式化程序中所干擾的次區塊數量，並進一步減少重刷新程式化程序修復受干擾次區塊的時間。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧資料儲存裝置
102‧‧‧字線解碼器
104‧‧‧位線解碼器
BL1、BL2‧‧‧位線群
Sub_Block_11…Sub_Block_24‧‧‧次區塊
Vwell_1、Vwell_2‧‧‧井偏壓
Well_1、Well_2‧‧‧井結構
Well_Switch_1、Well_Switch_2‧‧‧井開關
WL1…WL4‧‧‧字線群

Claims (14)

  1. 一種資料儲存裝置，包括：一第一次區塊、以及傳遞一第一井偏壓作該第一次區塊偏壓的一第一井開關；一第二次區塊、以及傳遞一第二井偏壓作該第二次區塊偏壓的一第二井開關；以及一第一字線群；其中：該第一次區塊以及該第二次區塊共同由該第一字線群控制。
  2. 如申請專利範圍第1項所述之資料儲存裝置，更包括：一字線解碼器，控制該第一字線群；其中：在該第一次區塊的一抹除程序中，該字線解碼器將一抹除用閘極電位施加於該第一字線群上，該第一井偏壓係透過一抹除用井電位控制，該第二井偏壓係透過一抹除保護電位控制，且該抹除保護電位保護該第二次區塊不受該抹除程序干擾。。
  3. 如申請專利範圍第2項所述之資料儲存裝置，更包括：一第三次區塊；一第四次區塊；以及一第二字線群； 其中：該第三次區塊以及該第四次區塊共同由該第二字線群控制；該第三次區塊係與該第一次區塊一同由該第一井偏壓作偏壓；且該第四次區塊係與該第二次區塊一同由該第二井偏壓作偏壓。
  4. 如申請專利範圍第3項所述之資料儲存裝置，其中：該字線解碼器更控制該第二字線群；且在該第一次區塊的該抹除程序中，該字線解碼器更以一干擾抑制電位控制該第二字線群，且該干擾抑制電位抑制該抹除用井電位對該第三次區塊產生的干擾。
  5. 如申請專利範圍第4項所述之資料儲存裝置，更包括：一第一位線群；以及一第二位線群；其中：該第一次區塊與該第三次區塊共用該第一位線群；且該第二次區塊與該第四次區塊共用該第二位線群。
  6. 如申請專利範圍第5項所述之資料儲存裝置，更包括：一位線解碼器，控制該第一與第二位線群；其中：在該第一次區塊之該抹除程序之前的一前程式化程序 中，該字線解碼器以一前程式化致能電位使該第一字線群逐條輪流致能，且以一程式化除能電位控制未被致能的字線，並且，該位線解碼器以一前程式化電位控制該第一位線群分組致能，且以一地端電位控制未被致能的位線；以及在該第一次區塊之該抹除程序之後的一後程式化程序中，該字線解碼器以一後程式化致能電位將過抹除記憶單元所對應的字線逐條輪流致能，且以該程式化除能電位控制未被致能的字線，並且，該位線解碼器以一後程式化電位控制上述過抹除記憶單元所對應的位線分組致能，且以一地端電位控制未被致能的位線。
  7. 如申請專利範圍第1項所述之資料儲存裝置，其中該第一次區塊係製作於一第一井結構中，且該第二次區塊係製作於有別於該第一井結構的一第二井結構中。
  8. 如申請專利範圍第1項所述之資料儲存裝置，係應用作為一快閃記憶體。
  9. 一種資料儲存裝置製作方法，包括：於一第一井結構製作一第一次區塊；於有別於該第一井結構的一第二井結構製作一第二次區塊；製作一第一井開關，用以傳遞一第一井偏壓作該第一次區塊的偏壓； 製作一第二井開關，用以傳遞一第二井偏壓作該第二次區塊的偏壓；以及製作一第一字線群；其中：該第一次區塊以及該第二次區塊共同由該第一字線群控制。
  10. 如申請專利範圍第9項所述之資料儲存裝置製作方法，更包括：於該第一井結構製作一第三次區塊，該第三次區塊係與該第一次區塊一同由該第一井偏壓作偏壓；於該第二井結構製作一第四次區塊，該第四次區塊係與該第二次區塊一同由該第二井偏壓作偏壓；以及製作一第二字線群；其中：該第三次區塊以及該第四次區塊共同由上述第二字線群控制。
  11. 如申請專利範圍第10項所述之資料儲存裝置製作方法，更包括：製作第一位線群，該第一位線群耦接該第一次區塊與該第三次區塊；以及製作第二位線群，該第二位線群耦接該第二次區塊與該第四次區塊。
  12. 一種資料儲存裝置控制方法，包括：在對一資料儲存裝置內的一第一次區塊執行一抹除程序時，以一抹除用閘極電位控制一第一字線群，且以一抹除用井電位控制一第一井偏壓，其中，該第一次區塊係由該第一字線群控制且係由該第一井偏壓作偏壓；且在對該第一次區塊執行該抹除程序時，更以一抹除保護電位控制一第二井偏壓，其中，該第二井偏壓係用於偏壓該資料儲存裝置內的一第二次區塊，並且，該第二次區塊係與該第一次區塊共同由該第一字線群控制。
  13. 如申請專利範圍第12項所述之資料儲存裝置控制方法，更包括：在對該第一次區塊執行該抹除程序時，更控制一第二字線群為一干擾抑制電位；其中：該第二字線群係用於致能一第三次區塊以及一第四次區塊；該第三次區塊係與該第一次區塊一同由該第一井偏壓作偏壓；該第四次區塊係與該第二次區塊一同由該第二井偏壓作偏壓；其中：該第二字線群之該干擾抑制電位抑制該抹除用井電位對 該第三次區塊與該第四次區塊產生的干擾。
  14. 如申請專利範圍第13項所述之資料儲存裝置控制方法，更包括：於該第一次區塊之該抹除程序前，更實施一前程式化程序，以一前程式化致能電位逐條輪流致能該第一字線群之字線，且以一程式化除能電位控制未被致能的字線，並且，以一前程式化電位控制一第一位線群分組致能，且以一地端電位控制未被致能的位線；以及在該第一次區塊的該抹除程序後，更實施一後程式化程序，以一後程式化致能電位逐條輪流致能過抹除記憶單元所對應的字線，且以該程式化除能電位控制未被致能的字線，並且，以一後程式化電位控制過抹除記憶單元所對應的位線分組致能，且以一地端電位控制其他未被致能的位線；其中：該第一次區塊與該第三次區塊皆耦接該第一位線群；且該第二次區塊與該第四次區塊皆耦接一第二位線群。
TW102137628A 2013-04-12 2013-10-18 資料儲存裝置及其製作與控制方法 TWI503823B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/861,609 US20140307504A1 (en) 2013-04-12 2013-04-12 Data storage device, and fabrication and control methods thereof

Publications (2)

Publication Number Publication Date
TW201440057A true TW201440057A (zh) 2014-10-16
TWI503823B TWI503823B (zh) 2015-10-11

Family

ID=51671384

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102137628A TWI503823B (zh) 2013-04-12 2013-10-18 資料儲存裝置及其製作與控制方法

Country Status (4)

Country Link
US (1) US20140307504A1 (zh)
JP (1) JP2014207045A (zh)
CN (1) CN104103315A (zh)
TW (1) TWI503823B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11487454B2 (en) 2019-12-05 2022-11-01 Sandisk Technologies Llc Systems and methods for defining memory sub-blocks
US11631464B2 (en) * 2020-05-21 2023-04-18 Macronix International Co., Ltd. Memory apparatus and associated control method for reducing erase disturb of non-volatile memory

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04360574A (ja) * 1991-06-07 1992-12-14 Citizen Watch Co Ltd 半導体不揮発性メモリとそのプログラム方法
JPH11177071A (ja) * 1997-12-11 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
JP2000076875A (ja) * 1998-08-27 2000-03-14 Nec Corp 不揮発性半導体記憶装置
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
AU2002227107A1 (en) * 2000-10-30 2002-05-15 Virtual Silicon Technology, Inc. Common source eeprom and flash memory
US7006381B2 (en) * 2001-11-27 2006-02-28 Koninklijke Philips Electronics N.V. Semiconductor device having a byte-erasable EEPROM memory
EP1339069B1 (en) * 2002-02-20 2004-07-07 STMicroelectronics S.r.l. Word line selector for a semiconductor memory
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
JP4005895B2 (ja) * 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置
JP4335659B2 (ja) * 2003-12-19 2009-09-30 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7528447B2 (en) * 2005-04-06 2009-05-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory
US7263006B2 (en) * 2006-01-26 2007-08-28 Micron Technology, Inc. Memory block erasing in a flash memory device
KR101392431B1 (ko) * 2007-08-14 2014-05-08 삼성전자주식회사 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
US7965554B2 (en) * 2008-07-02 2011-06-21 Sandisk Corporation Selective erase operation for non-volatile storage
US8484428B2 (en) * 2009-07-30 2013-07-09 Micron Technology, Inc. Enhanced block copy
JP2011171582A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US20140307504A1 (en) 2014-10-16
CN104103315A (zh) 2014-10-15
TWI503823B (zh) 2015-10-11
JP2014207045A (ja) 2014-10-30

Similar Documents

Publication Publication Date Title
KR102376505B1 (ko) 불휘발성 메모리 장치 내 소거 불량 워드라인 검출 방법
CN107767911B (zh) 非易失性存储器装置以及数据操作方法
TWI606577B (zh) Memory device
KR101204646B1 (ko) 낸드 플래시 메모리 장치 및 그 동작 방법
KR102116668B1 (ko) 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR101868393B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
CN105938724B (zh) 半导体存储装置及存储系统
TWI616891B (zh) 包含三維陣列結構的半導體記憶體裝置
US20130128667A1 (en) Low-Voltage Page Buffer to be Used in NVM Design
JP2008198299A (ja) データ書き込み方法
TW201640649A (zh) 包含虛擬記憶體單元的半導體記憶體裝置和操作其之方法
KR20090074431A (ko) 멀티-플레인 구조의 3차원 메모리 장치
CN106504791B (zh) 存储装置、存储系统、操作存储装置以及存储系统的方法
KR20160032910A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
CN107025923A (zh) 半导体存储器装置及其操作方法
KR102336458B1 (ko) 고속으로 결함 비트 라인을 검출하는 불휘발성 메모리 장치 및 그것의 테스트 시스템
TWI512735B (zh) 記憶體裝置及記憶體裝置之操作方法
US9330789B2 (en) Short-checking methods
TW201642267A (zh) 半導體記憶體裝置及其操作方法
US9318214B2 (en) Nonvolatile semiconductor memory device with a three-dimensional structure in which sub-blocks are independently erasable
KR102277560B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20120002760A (ko) 낸드 플래쉬 메모리의 동작 신뢰성을 향상시키는 데이터 기록 방법 및 데이터 기록 장치
CN106328200A (zh) 半导体器件及其操作方法
JP2011198437A (ja) 不揮発性半導体記憶装置
KR102509909B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 메모리 시스템