TWI512735B - 記憶體裝置及記憶體裝置之操作方法 - Google Patents

記憶體裝置及記憶體裝置之操作方法 Download PDF

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Description

記憶體裝置及記憶體裝置之操作方法
本發明大體上係關於半導體記憶體，且特定言之，在一或多項實施例中，本發明係關於操作全位元線記憶體裝置。
記憶體裝置通常用作為電腦或其他電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體裝置已發展為用於廣泛電子應用之非揮發性記憶體之一普遍來源。非揮發性記憶體為可在無電力施加之情況下使其儲存資料保存某一延長期之記憶體。快閃記憶體及其他非揮發性記憶體之一般用途包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電氣設備、車輛、無線裝置、行動電話及可移除記憶體模組，且非揮發性記憶體之用途不斷在擴大。
通常，快閃記憶體利用稱為反或快閃記憶體及反及快閃記憶體之兩個基本架構之一者。例如，一反及快閃記憶體裝置係一通用型快閃記憶體裝置，所謂的其中配置及存取基本記憶體胞組態之邏輯形式。通常，反及快閃記憶體裝置之記憶體胞陣列經配置使得記憶體胞串聯地耦合在一起(例如，將源極耦合至汲極)以形成記憶體胞串。記 憶體胞透過電荷儲存結構(例如浮動閘極或電荷陷阱)之程式化(其有時被稱為寫入)或其他物理現象(例如相變或偏振)之臨限電壓變化判定各記憶體胞之資料值。
用於程式化(例如寫入)及/或感測(例如讀取)一陣列之記憶體胞的架構之兩種實例為屏蔽資料線(例如屏蔽位元線)架構及非屏蔽資料線(例如非屏蔽位元線)架構。在一屏蔽位元線架構中，可程式化耦合至奇數(例如交替)位元線之記憶體胞，同時抑制相鄰偶數(例如交替)位元線。在一隨後程式化操作期間，可抑制奇數位元線，同時程式化耦合至偶數位元線之記憶體胞。因此，受抑制位元線促進對被程式化之記憶體胞串之一屏蔽效應。亦藉由感測選定交替位元線且抑制未選定交替位元線而執行屏蔽位元線架構裝置中之感測操作。在非屏蔽位元線架構(通常稱為全位元線(ABL)架構)中，可同時程式化及感測耦合至全部位元線之記憶體胞。
用於增加一反及記憶體裝置之記憶體容量之一技術為以三維(3D)方式形成記憶體陣列。換言之，並非使串聯記憶體串水平地形成於通常稱為2D記憶體之一記憶體晶粒上，而是使串聯串垂直地形成於一基板上。
記憶體胞(諸如快閃記憶體胞)可組態為此項技術中所知之單位階記憶體胞(SLC)或多位階記憶體胞(MLC)。SLC及MLC記憶體胞將一資料狀態(其例如表示一或多個位元之一各自值)指派給儲存於記憶體胞上之一特定範圍之臨限電壓(Vt)。單位階記憶體胞(SLC)容許將一單二進數位(例如位元)之資料儲存於各記憶體胞上。同時，根據在記憶體胞之壽命操作期間指派給記憶體胞之Vt範圍之大小及所指派之Vt範圍之穩定性，MLC技術容許每記憶體胞儲存兩個或兩個以上二進數位(例如2個、3個、4個、5個位元)。例如，一個位元(例如1或0)可由兩個Vt範圍表示，兩個位元由四個範圍表示，三個位元由八個範圍表 示，等等。由於兩個位元可由可儲存於記憶體胞中之四個Vt範圍表示，所以經程式化以儲存兩個位元之記憶體胞可稱為MLC(四位階)。由於三個位元可由可儲存於記憶體胞中之八個Vt範圍表示，所以經程式化以儲存三個位元之記憶體胞可稱為MLC(八位階)，等等。
儘管程式化為MLC記憶體胞之記憶體胞能夠比SLC記憶體胞儲存更多之每記憶體胞之資料位元，但MLC記憶體胞通常具有比SLC記憶體低之可靠性特性。例如，ABL記憶體裝置通常經程式化，其中全部記憶體胞程式化為SLC或程式化於MLC位階之相同位階處。因此，一般在將更多資料儲存於一陣列之記憶體胞中與與儲存於該記憶體胞陣列中之一特定MLC位階處之資料相關聯之一預期可靠性位準之間存在一權衡。
可發生在程式化記憶體胞時之一通常非所欲效應稱為程式干擾。對一特定記憶體胞執行之一程式化操作會干擾一或多個鄰近(例如相鄰)記憶體胞之一程式化資料狀態。此會損壞儲存於此等鄰近記憶體胞中之資料。此等干擾效應趨向於隨MLC位階增加而增加，諸如(例如)自將記憶體胞程式化為MLC(兩位階)增加至將記憶體胞程式化為MLC(三位階)。
由於上述原因及由於熟習此項技術者將在閱讀及理解本說明書之後明白之下述其他原因，此項技術中需要操作全位元線記憶體裝置之替代方法。
100‧‧‧屏蔽位元線反及架構記憶體陣列
1020 至102N ‧‧‧電荷儲存記憶體胞
1041 至1044 ‧‧‧汲極選擇閘極
106‧‧‧汲極選擇閘極(SGD)控制線
1101 至1104 ‧‧‧源極選擇閘極
112‧‧‧源極選擇閘極(SGS)控制線
114‧‧‧源極線
1161 至1164 ‧‧‧位元線
1180 至118N ‧‧‧存取線/字線
120‧‧‧記憶體胞列
130‧‧‧感測裝置
200‧‧‧臨限電壓(Vt)範圍
202‧‧‧第一臨限電壓(Vt)範圍
204‧‧‧第二臨限電壓(Vt)範圍
206‧‧‧第三臨限電壓(Vt)範圍
208‧‧‧第四臨限電壓(Vt)範圍
210‧‧‧無效區
300‧‧‧二維(2D)全位元線(ABL)反及架構記憶體陣列
302‧‧‧記憶體胞
304‧‧‧汲極選擇閘極(SGD)
310‧‧‧源極選擇閘極(SGS)
3161 至3164 ‧‧‧位元線
3180 至318N ‧‧‧字線
322‧‧‧記憶體胞列
324‧‧‧記憶體胞列
326‧‧‧記憶體胞列
328‧‧‧記憶體胞列
330‧‧‧感測裝置
332‧‧‧源極/汲極區域
400‧‧‧三維(3D)全位元線(ABL)架構反及記憶體陣列
402‧‧‧記憶體胞
404‧‧‧汲極選擇閘極(SGD)
408‧‧‧源極選擇閘極(SGS)
4101 至410N ‧‧‧位元線
412‧‧‧汲極選擇閘極(SGD)線
414‧‧‧源極選擇閘極(SGS)信號線
418‧‧‧字線
420‧‧‧源極(SRC)
4241 至4243 ‧‧‧記憶體胞列
500‧‧‧三維(3D)記憶體胞陣列
502‧‧‧圓柱體/記憶體胞
504‧‧‧記憶體胞
506‧‧‧記憶體胞
508‧‧‧記憶體胞
510‧‧‧記憶體胞堆疊/記憶體胞行
512‧‧‧記憶體胞層
514‧‧‧記憶體胞層
516‧‧‧記憶體胞層
518‧‧‧記憶體胞層
600‧‧‧記憶體胞層
602‧‧‧記憶體胞
700‧‧‧記憶體裝置
710‧‧‧處理器
720‧‧‧電子系統
730‧‧‧記憶體陣列
740‧‧‧位址緩衝電路
742‧‧‧位址輸入連接件/位址匯流排
744‧‧‧列解碼器
748‧‧‧行解碼器
750‧‧‧感測/資料快取電路/感測/資料快取驅動器電路
756‧‧‧寫入/抹除電路
760‧‧‧資料輸入及輸出(I/O)緩衝器電路
762‧‧‧資料連接件/資料匯流排
770‧‧‧控制電路
772‧‧‧命令匯流排/命令信號
778‧‧‧標準介面
圖1繪示一陣列之反及組態記憶體胞之一示意圖。
圖2繪示一群體之記憶體胞中之臨限電壓範圍之一圖形表示。
圖3繪示一2D陣列之反及組態記憶體胞之一示意圖。
圖4繪示一3D陣列之反及組態記憶體胞之一部分之一示意圖。
圖5繪示一3D陣列之反及組態記憶體胞之一部分之一說明圖。
圖6繪示一單層之記憶體胞之一圖形表示。
圖7係根據本發明之一實施例之耦合至一記憶體存取裝置(作為一電子系統之部分)之一記憶體裝置之一簡化方塊圖。
在本發明之以下詳細描述中，參考構成本發明之一部分之附圖，且附圖中以繪示方式展示特定實施例。在圖式中，相同元件符號描述全部若干視圖中之實質上類似組件。可利用其他實施例，且可在不背離本發明之範疇之情況下作出結構、邏輯及電性改變。因此，以下詳細描述不應被視為意指限制。
圖1繪示一屏蔽位元線反及架構記憶體陣列100之一示意圖，其中記憶體陣列100之電荷儲存記憶體胞102邏輯地配置成一陣列之列及行。在一習知反及架構中，「列」意指具有共同耦合控制閘極之兩個或兩個以上記憶體胞，同時「行」意指(例如)耦合為記憶體胞102之一或多個反及串之記憶體胞。所展示之示意圖可表示一2D記憶體陣列架構之一部分。記憶體陣列100之記憶體胞102一起配置成通常各具有8個、16個、32個或32個以上記憶體胞之串(例如反及串)。一串記憶體胞102一起串聯連接(源極至汲極)於一源極線114與一資料線116(通常稱為一位元線)之間。各串之記憶體胞102藉由一源極選擇閘極(諸如選擇閘極110)而耦合至源極線114，及藉由(例如)汲極選擇閘極104而耦合至一個別位元線116。源極選擇閘極110由耦合至記憶體胞之控制閘極之一源極選擇閘極(SGS)控制線112控制。汲極選擇閘極104由一汲極選擇閘極(SGD)控制線106控制。一記憶體陣列100之一或多串之記憶體胞102通常配置成記憶體胞群組(例如區塊)。
由經組態以藉由選擇一特定存取線118(通常稱為一字線)而啟動一列記憶體胞之一串驅動器(圖中未展示)存取記憶體陣列100。各字線118(例如WLN 118N 至WL0 1180 )耦合至一列記憶體胞，諸如(例如) 列120。根據對陣列執行之操作類型，位元線BL1 1161 至BL4 1164 可偏壓至一特定電位。位元線BL1至BL4 116耦合至藉由感測一特定位元線116上之電壓或電流而偵測各記憶體胞之資料狀態的感測裝置(例如感測放大器)130。如熟習此項技術者所知，字線及/或位元線之數目可遠遠大於圖1中所展示之數目。
通常，程式化涉及：將一或多個程式化脈衝(Vpgm)施加至一選定字線118(諸如WL4 1184 )，且因此施加至耦合至該選定字線1184 之記憶體胞列120之控制閘極。典型程式化脈衝(Vpgm)可開始於15伏特或15伏特附近且趨向於在各隨後程式化脈衝施加期間增大量值。當將程式電位(例如程式化脈衝)施加至選定字線1184 時，一電位(諸如一接地電位(例如0伏特))可施加至基板，且因此施加至此等記憶體胞之通道以導致電荷自通道轉移至以程式化為目標之記憶體胞之電荷儲存結構。例如，通常透過直接注入或電子自通道至浮動閘極之福勒-諾德漢穿隧而給浮動閘極充電以導致在一程式化狀態中Vt通常大於0。在圖1之實例中，將一電位施加至一或多個未選定字線118N 至1185 及1183 至1180 。例如，此電位可為10伏特。施加至各未選定字線之電位可為不同電位。相鄰於選定字線之一字線可偏壓至一8伏特電位且下一相鄰字線可偏壓至(例如)7伏特。此等電位不夠高以不會引起未選定記憶體胞程式化。一或多個額外未選定字線可偏壓至諸如0伏特之一電位。
通常，將一抑制電位(例如Vcc)施加至未耦合至含有以程式化為目標之一記憶體胞102之一反及串之位元線116。例如，在一屏蔽位元線架構中之一程式化操作期間，可啟用交替位元線116及抑制交替位元線116程式化。可啟用偶數位元線116(例如1162 及1164 )以程式化耦合至偶數位元線1162 、1164 之記憶體胞，同時抑制奇數位元線116(例如1161 及1163 )程式化耦合至奇數位元線之記憶體胞。接著，一隨後程 式化操作可抑制偶數位元線1162 、1164 且啟用奇數位元線1161 、1163 。例如，選擇具有實線圓之列120之記憶體胞102用於程式化，且抑制具有虛線圓之記憶體胞102程式化，如圖1中所展示。
在一或多個程式化脈衝(例如Vpgm)之施加之間，通常執行一驗證操作以檢查各選定記憶體胞以判定其是否已達到其所欲程式化狀態。若一選定記憶體胞已達到其所欲程式化狀態，則即使仍存在仍需要額外程式化脈衝來使記憶體胞達到其所欲程式化狀態之選定列之其他記憶體胞，但該選定記憶體胞仍被抑制進一步程式化。在一驗證操作之後，若存在尚未完成程式化之記憶體胞，則施加一額外程式化脈衝Vpgm。在施加一程式化脈衝之後執行一驗證操作之此程序通常繼續，直至全部選定記憶體胞已達到其等所欲程式化狀態。若已施加特定數目個(例如最大數目個)程式化脈衝且一或多個選定記憶體胞仍未完成程式化，則該等記憶體胞可(例如)被標記為存在缺陷。
圖2繪示一群體之MLC(四位階)(例如2位元)記憶體胞之Vt範圍200之一實例。例如，一記憶體胞可程式化至落於200毫伏特之四個不同Vt範圍202至208之一者內之一Vt，該等Vt範圍各用於表示對應於由兩個位元組成之一位元型樣之一資料狀態。通常，一無效區(dead space)210(例如，其有時稱為一邊限且可具有200毫伏特至400毫伏特之一範圍)維持於各範圍202至208之間以保持該等範圍不重疊。作為一實例，若一記憶體胞之Vt係在四個Vt範圍之第一者202內，則在此情況中該記憶體胞儲存一邏輯「11」狀態且通常被視為該記憶體胞處於抹除狀態。若Vt係在四個Vt範圍之第二者204內，則在此情況中該記憶體胞儲存一邏輯「10」狀態。四個Vt範圍之第三Vt範圍206中之一Vt將指示：在此情況中，該記憶體胞儲存一邏輯「00」狀態。最後，駐留於第四Vt範圍208中之一Vt指示：該記憶體胞中儲存一邏輯「01」狀態。可在記憶體胞中實現之程式化之位階之數目(例如，記 憶體胞可程式化至之資料狀態之潛在數目)有時稱為「密度」。例如，程式化為MLC(八位階)記憶體胞之記憶體胞可被視為可程式化至比可程式化為MLC(四位階)記憶體胞之記憶體胞高之一密度。
可參考圖3而描述根據本發明之各種實施例之程式化一陣列之記憶體胞之記憶體胞之一方法。圖3繪示一2D(例如平面)全位元線(ABL)反及架構記憶體陣列300之一示意圖。在一ABL架構記憶體裝置(諸如圖3中所展示)中，記憶體陣列300之記憶體胞302邏輯地配置成一陣列之列及行。各行記憶體胞302耦合於一汲極選擇閘極304與一源極選擇閘極310之間。各列(例如328)記憶體胞302耦合至一字線318。如圖3中所描繪，一列(例如328)記憶體胞302之各記憶體胞302與一相鄰列(例如326)記憶體胞302之一對應記憶體胞302共用一源極/汲極區域332。
在對一ABL架構記憶體裝置(諸如由圖3所表示)之選定記憶體胞執行之一程式化操作期間，耦合至選定列之記憶體胞之位元線316之各者可同時經選擇以促進對選定列之全部記憶體胞執行一程式化操作。同時，程式化記憶體胞意謂：選定列之記憶體胞之程式化同時發生在該程式化操作之至少一部分中。例如，全部該等記憶體胞可同時開始該等記憶體胞之程式化，但該等記憶體胞之一或多者可在其他記憶體胞之前完成其等之程式化。在一程式化操作之後，可同時感測(例如讀取)選定列之記憶體胞之各者以判定選定記憶體胞是否已達到其等所欲程式化狀態。此與一交替位元線(諸如屏蔽位元線)架構記憶體裝置形成對比，其中在程式化操作之一第一部分期間選擇交替位元線且程式化耦合至一選定列之選定位元線之記憶體胞。隨後，在一選定列之程式化操作之一第二部分期間，程式化交替位元線記憶體裝置中之選定列之剩餘記憶體胞。
再次參考圖3，一第一選定列之記憶體胞(諸如列322之記憶體胞) 之記憶體胞可同時程式化為根據本描述之各種實施例之單位階記憶體胞。一第二選定列之記憶體胞(諸如列324之記憶體胞)之記憶體胞可在一隨後程式化操作期間同時程式化為多位階記憶體胞，諸如(例如)MLC(四位階)。一第三選定列之記憶體胞(諸如列326之記憶體胞)之記憶體胞可同時程式化為單位階記憶體胞。一第四選定列之記憶體胞(諸如列328之記憶體胞)之記憶體胞可同時程式化為多位階記憶體胞，諸如(例如)MLC(四位階)。因此，根據本發明之各種實施例，包括交替列之記憶體胞之記憶體胞可程式化為SLC記憶體胞。在隨後程式化操作期間，各剩餘列(例如交替列)之記憶體胞之記憶體胞可同時程式化為MLC記憶體胞。在一ABL架構記憶體陣列中，複數個位元線之各位元線同時經組態以在對該陣列之各列記憶體胞執行之一程式化操作期間程式化。應注意，可依除上文根據本發明之一或多項實施例所討論之順序之外之一順序程式化記憶體胞之列(諸如列322至328)。
根據本發明之各種實施例之方法不限於如上文所討論般將第一數目個記憶體胞列(例如交替列)程式化為SLC記憶體及將第二數目個記憶體胞交替列程式化為MLC(兩位階)記憶體。例如，陣列之各列可程式化至不同密度。進一步實施例可包括：將記憶體胞列程式化至複數個密度之一者，其中各列藉由程式化至該複數個密度之各其他密度之記憶體胞列而與另一列分離。例如，記憶體胞列可程式化至三個密度之一者，其中程式化至一第一密度之各列由程式化至一第二密度之一列記憶體胞及程式化至一第三密度之一列記憶體胞分離。因此，根據一或多項實施例之方法可促進(例如)將三個或三個以上群組之記憶體胞列各程式化至不同密度(例如不同位準)。
如上文所討論，各種實施例不限於僅將交替列之記憶體胞程式化為SLC記憶體及MLC記憶體。例如，第一數目個記憶體胞列(例如交替列)可程式化至一第一密度(例如MLC(四位階))及第二數目個記 憶體胞列(例如交替列)可程式化至一第二密度(例如MLC(八位階))記憶體。
如上文所討論，各種記憶體架構(例如非揮發性記憶體架構)用於增加記憶體裝置之記憶體容量。此一架構稱為併入可包含半導體柱之垂直結構之三維(3D)記憶體，其中各柱之至少一部分用作記憶體胞之一通道區域。圖4繪示一3D全位元線(ABL)架構反及記憶體陣列400之一示意圖。記憶體胞402之反及串藉由一汲極選擇閘極404而各耦合至一位元線BL1至BLN 410及藉由一源極選擇閘極408而各耦合至一源極SRC 420。記憶體胞之多個串可耦合至相同位元線。可藉由使經耦合以啟動各串記憶體胞402與一位元線410之間之特定汲極選擇閘極404之SGD線412偏壓而選擇個別記憶體胞串。可藉由使SGS信號線414偏壓而啟動源極選擇閘極408。
各字線418耦合至3D陣列之記憶體胞之多個列424。彼此由一特定字線共同耦合之列(諸如由字線418耦合之列4241 至4243 )包括稱為層之事物。然而，根據本發明之各種實施例不限於包括三列記憶體胞(諸如(例如)圖4中所展示之列4241 至4243 )之層。因此，根據一或多項實施例之一層可包括由一特定字線耦合之複數個記憶體胞列。例如，3D陣列(諸如由圖4所繪示)可包括複數個記憶體胞層。
圖5繪示一3D陣列之記憶體胞500之一部分(諸如(例如)一3D ABL架構反及記憶體裝置之一部分)之一表示。該圖已被簡化以改良可讀性。例如，圖5中所展示之各圓柱體502表示3D陣列500之記憶體胞之一記憶體胞。記憶體胞串由記憶體胞之垂直形成堆疊(例如行)510構成。例如，記憶體胞502、504、506及508可包括記憶體胞之一垂直形成串，諸如(例如)圖4中所展示之記憶體胞串402。各行記憶體胞510耦合於一源極與一各自位元線(圖5中未展示)之間，諸如分別耦合於源極SRC 420與位元線410之間，如圖4中所展示。
圖5進一步繪示：3D陣列500之記憶體胞進一步配置成某數目個記憶體胞層512至518。例如，陣列500之最上層512之記憶體胞可包括一第一層之記憶體胞。層512下方之記憶體胞層514可包括一第二層之記憶體胞，等等。圖6繪示一單一層(諸如平面)600之記憶體胞602。因此，圖5中所展示之3D ABL架構陣列500之記憶體胞可包括一堆疊之四個記憶體胞平面600，諸如圖6中所展示。各行記憶體胞510包括來自3D記憶體陣列500之記憶體胞之各層512至518的一記憶體胞502至508。
各層記憶體胞512至518具有與其相關聯之一特定字線(圖5中未展示)。例如，包括最上層512之記憶體胞之記憶體胞可耦合至一單一字線，諸如(例如)圖4中所展示之字線418。圖5中所展示之剩餘層514至518之記憶體胞各耦合至其等自身之各自字線(圖5中未展示)。因此，在一3D ABL架構記憶體陣列(諸如圖5中所繪示)中，可藉由使耦合至包括一特定層之記憶體胞之記憶體胞串的相關聯字線及複數個字線之各者偏壓而程式化該特定層之記憶體胞之各記憶體胞。根據各種實施例，一第一層之記憶體胞可程式化為SLC記憶體，一第二層可程式化為MLC記憶體，一第三層可程式化為SLC記憶體，等等。
可藉由參考圖5之實例而討論根據本發明之一或多項實施例之一程式化方法。第一層512之記憶體胞之記憶體胞可經選擇以在一第一程式化操作期間程式化。由於耦合至第一層之字線耦合至第一層之各記憶體胞，所以第一層之各記憶體胞將偏壓至施加至第一字線之一或多個程式化脈衝。耦合至第一層之記憶體胞之各記憶體胞的陣列之各位元線亦經組態以允許同時程式化第一層之記憶體胞。耦合至剩餘層之記憶體胞之字線可經偏壓以(諸如)緩和包括剩餘層之記憶體胞之記憶體胞之程式化(例如進一步程式化)。
亦可依各層記憶體胞已程式化至之特定密度感測記憶體胞層， 諸如一記憶體裝置讀取操作之部分。例如，程式化為SLC記憶體胞之記憶體胞層可感測(例如讀取)為SLC記憶體胞。程式化為MLC記憶體胞之記憶體胞層可感測(例如讀取)為MLC記憶體胞，等等。耦合至未選定記憶體胞層之字線可偏壓至一Vpass電位以在感測選定記憶體胞時啟動該等未選定記憶體胞在一通過模式中操作(無論該等未選定記憶體胞之各自程式化狀態如何)。
因此，根據本發明之各種實施例，一3D ABL架構反及記憶體裝置中之交替層之記憶體胞可程式化至一第一程式密度及不同交替層之記憶體胞可程式化至一第二程式密度。例如，一特定層之記憶體胞可程式化為MLC記憶體胞。該特定層之記憶體胞上方及下方(例如直接上方及下方)之一層可程式化為SLC記憶體。此促進在程式化記憶體陣列時調整容量與可靠性之間之一權衡。例如，可藉由(例如)將一半層程式化為SLC記憶體胞且將另一半層程式化為MLC(四位階)(例如MLC(兩位元))記憶體胞而實現每記憶體胞1.5個位元之一平均值。根據本發明之各種實施例，可利用記憶體胞程式密度之不同組合。例如，層512至518之各層可程式化至一不同密度。
圖7係根據本發明之一或多項實施例之具有至少一設備(諸如一記憶體裝置700)之一電子系統之一功能方塊圖。如本文中所使用，一「設備」可(例如)意指(但不限於)一陣列、電路、一或若干裝置、一或若干半導體晶粒、一或若干模組及/或一或若干系統。圖7中所繪示之記憶體裝置700耦合至一記憶體存取裝置，諸如一處理器710。處理器710可為一微處理器或某一其他類型之控制電路。記憶體裝置700及處理器710形成一電子系統720之部分。記憶體裝置700已被簡化以聚焦於有助於理解本發明之各種實施例的記憶體裝置之特徵。
記憶體裝置700包含可邏輯地配置成列及行且可進一步組態為全位元線(ABL)記憶體陣列之一或多個記憶體陣列730。一或多個記憶 體陣列730可包括2D及/或3D記憶體陣列。根據本發明之各種實施例，記憶體陣列730之記憶體胞為組態為一2D ABL架構反及記憶體陣列之快閃記憶體胞。根據一或多項實施例，記憶體陣列730之記憶體胞為組態為一3D ABL架構反及記憶體陣列之快閃記憶體胞。記憶體陣列730可包含駐留於一單一晶粒或多個晶粒上之多個記憶體庫及記憶體區塊作為記憶體裝置700之部分。記憶體陣列730可包括SLC及/或MLC記憶體。記憶體陣列730亦可經調適以(例如)將變動密度(例如MLC(四位階)及MLC(八位階))之資料儲存於各記憶體胞中。
提供一位址緩衝電路740以鎖存設置於位址輸入連接件A0至Ax 742上之位址信號。由一列解碼器744及一行解碼器748接收及解碼位址信號以存取記憶體陣列730。例如，列解碼器744可包括經組態以使記憶體陣列730之字線偏壓之驅動器電路。受益於本發明之技術之熟習者應瞭解，位址輸入連接件742之數目可取決於記憶體陣列730之架構。即，例如，位址數位之數目隨記憶體胞計數增加及記憶體庫及記憶體區塊計數增加而增加。
記憶體裝置700藉由使用感測裝置(諸如感測/資料快取電路750)來感測記憶體陣列行中之電壓或電流變化而讀取記憶體陣列730中之資料。在至少一實施例中，感測/資料快取電路750經耦合以自記憶體陣列730讀取及鎖存一列資料。根據本發明之一或多項實施例，感測/資料快取電路750可包括驅動器電路以使位元線偏壓至各種電位。包含通過複數個資料連接件762而與處理器710雙向資料通信之資料輸入及輸出(I/O)緩衝器電路760。提供寫入/抹除電路756以將資料寫入至記憶體陣列730或自記憶體陣列730抹除資料。
控制電路770至少部分地經組態以促進實施本發明之各種實施例。控制電路770可耦合(圖7中未展示)至記憶體裝置700之元件之一或多者。例如，根據本發明之各種實施例，控制電路可耦合至列解碼 器744且經組態以引起列解碼器驅動器電路偏壓記憶體陣列730之特定字線。根據一或多項實施例，控制電路770可耦合(圖7中未展示)至感測/資料快取驅動器電路750且經組態以引起感測/資料快取驅動器電路750偏壓陣列730之特定位元線。例如，控制電路可經組態以將記憶體陣列730用作一ABL記憶體陣列。控制電路770可進一步包括一或多個暫存器電路。根據上文所討論之各種實施例，程式化此等暫存器促進組態記憶體裝置以程式化及/或感測記憶體陣列中之記憶體胞。例如，一或多個暫存器可經程式化以指示(例如指派)何列及/或何層之記憶體胞將程式化為SLC或一特定位階之MLC記憶體胞，諸如上文所描述。在一或多項實施例中，控制電路770及/或韌體或其他電路可個別地、組合地或與其他元件組合地形成一內部控制器。然而，如本文中所使用，一控制器未必包含此等組件之任何者或全部。在一些實施例中，一控制器可包括一內部控制器(其例如位於與記憶體陣列相同之晶粒上)及/或一外部控制器。在至少一實施例中，控制電路770可利用一狀態機。
可由處理器710通過命令匯流排772而將控制信號及命令發送至記憶體裝置700。例如，命令匯流排772可為一離散信號或可由多個信號組成。此等命令信號772用於控制對記憶體陣列730之操作，其包含資料讀取、資料寫入(例如程式化)及抹除操作。命令匯流排772、位址匯流排742及資料匯流排762可經全部組合或可經部分組合以形成諸多標準介面(例如通信介面)778。例如，記憶體裝置700與處理器710之間之介面可為一通用串列匯流排(USB)介面。如熟習此項技術者所知，介面778亦可為與諸多硬磁碟驅動器一起使用之一標準介面(諸如SATA、PATA)。
圖7中所繪示之電子系統已被簡化以促進記憶體之特徵之一基本理解，且僅供說明。熟習此項技術者已知曉非揮發性記憶體之內部電 路及功能之一更詳細理解。
結論
總言之，本發明之一或多項實施例提供程式化及感測記憶體陣列(諸如2D ABL及/或3D ABL架構反及記憶體陣列)中之記憶體胞之方法。可對諸多記憶體陣列組態(諸如3D ABL架構反及記憶體陣列及2D ABL架構反及記憶體陣列)執行上文根據各種實施例所討論之程式化及/或感測操作。可依與一記憶體陣列之其他列及/或層之記憶體胞不同之程式密度程式化及/或感測包括交替列及/或層之記憶體胞之記憶體胞。此等方法可促進在記憶體陣列中選擇預期可靠性之一所要位準，同時促進增加記憶體陣列中之資料儲存密度。亦可實現程式干擾減少。
儘管本文中已繪示及描述特定實施例，但一般技術者應瞭解，其他組態可替代所展示之特定實施例。一般技術者將明白本發明之諸多調適。據此，本申請案意欲涵蓋本發明之任何調適或變動。
300‧‧‧二維(2D)全位元線(ABL)反及架構記憶體陣列
302‧‧‧記憶體胞
304‧‧‧汲極選擇閘極
310‧‧‧源極選擇閘極
3161 至3164 ‧‧‧位元線
3180 至318N ‧‧‧字線
322‧‧‧記憶體胞列
324‧‧‧記憶體胞列
326‧‧‧記憶體胞列
328‧‧‧記憶體胞列
330‧‧‧感測裝置
332‧‧‧源極/汲極區域

Claims (16)

  1. 一種操作具有邏輯地配置成層及行之一陣列之記憶體胞之一設備之方法，其中各行耦合至複數個資料線之一各自者，且其中各層包括複數個記憶體胞列，該方法包括：依一第一密度同時程式化一第一層記憶體胞之各列記憶體胞之一選擇記憶體胞；及依不同於該第一密度之一第二密度同時程式化一第二層記憶體胞之各列記憶體胞之一選擇記憶體胞。
  2. 如請求項1之方法，其中：依該第一密度同時程式化該第一層記憶體胞之各列記憶體胞之一選擇記憶體胞包括：將該第一層記憶體胞之各列記憶體胞之一選擇記憶體胞同時程式化至第一數目個資料狀態之一各自者；及依不同於該第一密度之該第二密度同時程式化該第二層記憶體胞之各列記憶體胞之一選擇記憶體胞包括：將該第二層記憶體胞之各列記憶體胞之一選擇記憶體胞同時程式化至第二數目個資料狀態之一各自者，該第二數目個資料狀態不同於該第一數目個資料狀態。
  3. 如請求項2之方法，其中該陣列之記憶體之至少一行包括該第一層記憶體胞之一記憶體胞及該第二層記憶體胞之一記憶體胞。
  4. 如請求項1至3中任一項之方法，其進一步包括：依不同於該第一密度及該第二密度之一第三密度同時程式化一第三層記憶體胞之各列記憶體胞之一選擇記憶體胞。
  5. 如請求項1至3中任一項之方法，其進一步包括：依該第一密度同時程式化一第三層記憶體胞之各列記憶體胞之一選擇記憶體 胞，其中該第一層記憶體胞相鄰於該第二層記憶體胞，且其中該第二層記憶體胞相鄰於該第三層記憶體胞。
  6. 如請求項5之方法，其進一步包括：依該第二密度同時程式化一第四層記憶體胞之各列記憶體胞之一選擇記憶體胞，其中該第三層記憶體胞相鄰於該第四層記憶體胞。
  7. 如請求項1至3中任一項之方法，其中該第一層記憶體胞包括共同耦合至一特定存取線之兩個或兩個以上相鄰記憶體胞，及該第二層記憶體胞包括共同耦合至除該特定存取線之外之一存取線之兩個或兩個以上相鄰記憶體胞。
  8. 如請求項1至3中任一項之方法，其中該第一層記憶體胞之各記憶體胞與該第二層記憶體胞之一對應記憶體胞共用一源極/汲極區域。
  9. 如請求項1之方法，其中該第一層記憶體胞之記憶體胞共同耦合至一第一存取線，且其中該第二層記憶體胞之記憶體胞共同耦合至一第二存取線。
  10. 如請求項9之方法，其中該第一層記憶體胞之各記憶體胞與該第二層記憶體胞之一對應記憶體胞共用一源極/汲極區域。
  11. 一種記憶體設備，其包括：一陣列之記憶體胞，該等記憶體胞邏輯地配置成層及行，其中各行耦合至複數個資料線之一各自者，且其中各層包括複數個記憶體胞列，其中各列耦合至一各自存取線，且其中各行耦合至一各自資料線；及一控制器，其中該控制器經組態以引起一第一層記憶體胞之各列記憶體胞之一選擇記憶體胞同時程式化至第一數目個資料狀態之一各自者且引起一第二層記憶體胞之各列記憶體胞之一選擇記憶體胞同時程式化至第二數目個資料狀態之一各自者； 其中該第一數目個資料狀態不同於該第二數目個資料狀態。
  12. 如請求項11之記憶體設備，其中該控制器進一步經組態以引起一第三層記憶體胞之各列記憶體胞之一選擇記憶體胞同時程式化至該第一數目個資料狀態之一各自者，其中該第二層記憶體胞介於該第層列記憶體胞與該第三層記憶體胞之間。
  13. 如請求項11之記憶體設備，其中該控制器進一步經組態以引起該第一層記憶體胞之各列記憶體胞之一選擇記憶體胞同時被感測且引起該第二層記憶體胞之各列記憶體胞之一選擇記憶體胞同時被感測。
  14. 如請求項11至13中任一項之記憶體設備，其中各資料線包括一位元線，且其中該記憶體陣列包括一個三維(3D)全位元線(ABL)架構記憶體陣列。
  15. 如請求項11至13之記憶體設備，其中該控制器進一步經組態以引起該第一層記憶體之各記憶體胞程式化至該第一數目個資料狀態之一各自者且引起該第二層記憶體胞之各記憶體胞程式化至該第二數目個資料狀態之一各自者。
  16. 如請求項11至13之記憶體設備，其中該控制器進一步經組態以引起包括第一數目個記憶體胞交替層之各記憶體胞程式化至該第一數目個資料狀態之一各自者且引起包括第二數目個記憶體胞交替層之各記憶體胞程式化至該第二數目個資料狀態之一各自者。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8737138B2 (en) * 2010-11-18 2014-05-27 Micron Technology, Inc. Memory instruction including parameter to affect operating condition of memory
IN2014CH00519A (zh) * 2013-12-02 2015-06-12 Sandisk Technologies Inc
JP2015204126A (ja) 2014-04-16 2015-11-16 株式会社東芝 半導体記憶装置
US10310734B2 (en) * 2014-12-27 2019-06-04 Intel Corporation Tier mode for access operations to 3D memory
KR102292642B1 (ko) * 2015-03-13 2021-08-23 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US9569143B1 (en) 2015-12-11 2017-02-14 Sandisk Technologies Llc In block data folding for 3D non-volatile storage
CN111863074B (zh) 2019-04-28 2024-03-01 桑迪士克科技有限责任公司 块中不同字线上的每单元具有不同位的存储器设备
US11537511B2 (en) 2020-08-05 2022-12-27 Infineon Technologies LLC Dynamic configuring of reliability and density of non-volatile memories

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080112221A1 (en) * 2006-10-26 2008-05-15 Park Ki-Tae Multi-bit flash memory device including memory cells storing different numbers of bits
US20090207657A1 (en) * 2008-02-15 2009-08-20 Satoru Tamada Multi level inhibit scheme
US20090296478A1 (en) * 2008-05-29 2009-12-03 Hynix Semiconductor, Inc. Method of programming nonvolatile memory device
US20100020601A1 (en) * 2008-07-22 2010-01-28 Se-Hoon Lee Multi-Bit Flash Memory Devices and Methods of Programming and Erasing the Same
US7965549B2 (en) * 2006-09-25 2011-06-21 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device and method of operating same
TW201133796A (en) * 2010-02-19 2011-10-01 Samsung Electronics Co Ltd Interconnection structure of three-dimensional semiconductor device
TW201145284A (en) * 2010-02-18 2011-12-16 Samsung Electronics Co Ltd Nonvolatile memory device, programming method thereof and memory system including the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112815B2 (en) * 2004-02-25 2006-09-26 Micron Technology, Inc. Multi-layer memory arrays
US7180775B2 (en) * 2004-08-05 2007-02-20 Msystems Ltd. Different numbers of bits per cell in non-volatile memory devices
US7589368B2 (en) 2005-03-21 2009-09-15 Micronix International Co., Ltd. Three-dimensional memory devices
US7518914B2 (en) * 2006-08-07 2009-04-14 Micron Technology, Inc. Non-volatile memory device with both single and multiple level cells
JP4886434B2 (ja) * 2006-09-04 2012-02-29 株式会社東芝 不揮発性半導体記憶装置
KR100858241B1 (ko) * 2006-10-25 2008-09-12 삼성전자주식회사 하이브리드 플래시 메모리 장치 및 그것의 가용 블록 할당방법
JP5111882B2 (ja) * 2007-02-09 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
JP2009015978A (ja) * 2007-07-05 2009-01-22 Toshiba Corp 半導体記憶装置及びメモリシステム
US8832408B2 (en) * 2007-10-30 2014-09-09 Spansion Llc Non-volatile memory array partitioning architecture and method to utilize single level cells and multi-level cells within the same memory
JP4534211B2 (ja) * 2007-12-26 2010-09-01 マイクロン テクノロジー， インク． 信頼性が改善された多値セルメモリデバイス
KR100953065B1 (ko) * 2008-03-14 2010-04-13 주식회사 하이닉스반도체 불휘발성 메모리 소자
KR101490421B1 (ko) * 2008-07-11 2015-02-06 삼성전자주식회사 메모리 셀 사이의 간섭을 억제할 수 있는 불휘발성 메모리장치, 컴퓨팅 시스템 및 그것의 프로그램 방법
US8228735B2 (en) * 2010-02-17 2012-07-24 Micron Technology, Inc. Memory array having memory cells coupled between a programmable drain select gate and a non-programmable source select gate
US8615703B2 (en) * 2010-06-04 2013-12-24 Micron Technology, Inc. Advanced bitwise operations and apparatus in a multi-level system with nonvolatile memory
US9251907B2 (en) * 2012-04-03 2016-02-02 Micron Technology, Inc. Memory devices and methods of operating memory devices including applying a potential to a source and a select gate between the source and a string of memory cells while performing a program operation on a memory cell in the string

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7965549B2 (en) * 2006-09-25 2011-06-21 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device and method of operating same
US20080112221A1 (en) * 2006-10-26 2008-05-15 Park Ki-Tae Multi-bit flash memory device including memory cells storing different numbers of bits
US20090207657A1 (en) * 2008-02-15 2009-08-20 Satoru Tamada Multi level inhibit scheme
US20090296478A1 (en) * 2008-05-29 2009-12-03 Hynix Semiconductor, Inc. Method of programming nonvolatile memory device
US20100020601A1 (en) * 2008-07-22 2010-01-28 Se-Hoon Lee Multi-Bit Flash Memory Devices and Methods of Programming and Erasing the Same
TW201145284A (en) * 2010-02-18 2011-12-16 Samsung Electronics Co Ltd Nonvolatile memory device, programming method thereof and memory system including the same
TW201133796A (en) * 2010-02-19 2011-10-01 Samsung Electronics Co Ltd Interconnection structure of three-dimensional semiconductor device

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TW201419287A (zh) 2014-05-16
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